JP6475439B2 - 記憶回路 - Google Patents
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本実施の形態では、1ビットのデータを記憶する記憶回路の一例として、フリップフロップ回路(FF)を説明する。
図2Aは、FFの構成の一例を示す回路図であり、図2Bは、図2Aの等価回路図である。図2Cは、FFの動作の一例を示すタイミングチャートである。
ノードCPは、FF101のデータ格納部として機能するノードである。CAP1は、ノードCPの電圧を維持するための保持容量として機能する。
図2Cには、入力信号(CLK、CLKB、データ信号D)および出力信号(データ信号Q)の波形、およびノードCPおよびノードDBの電圧の変化を示す。
FF101において、CAP1の容量は、Mos1がオン状態である期間に、INV11を駆動できる電荷を蓄積できる大きさにする必要がある。CAP1の容量が大きくなると、FF101の動作が遅くなり、データ遅延の原因となる。またトランジスタ数を減らしてもFF101の面積を縮小する効果が十分に得られない場合がある。ここでは、図3を参照して、CAP1の容量を小さくするための構成例を説明する。図3Aは、FFの構成の一例を示す回路図であり、図3Bは、図3Aの等価回路図である。
FF102(図3)では、INV12のトランジスタを微細化したため、これらトランジスタのゲートリーク電流が増大するおそれがある。例えば、待機状態(クロック信号停止状態)や、クロック信号の周期が長い場合において、INV12のトランジスタのゲートから、CAP1で保持している電荷がリークしてしまう可能性がある。ここでは、図4A、図4Bを参照して、待機状態でのデータ保持特性を向上させるための構成例を説明する。図4Aは、FFの構成の一例を示す回路図であり、図4Bは、図4Aの等価回路図である。
構成例3では、ノードDCとノードDBを接続するスイッチとしてトランスファーゲート回路(TG1)を用いているが、スイッチはこれに限定されるものではない。例えば、OSトランジスタを用いることができる。図5AにそのようなFFの構成例を示す。図5Bは図5Aの等価回路図である。
FFに含まれるすべてのインバータへの電源供給を遮断するFFの構成例について説明する。ここでは、電源供給遮断状態が長期間におよんでも、データを保持することが可能なFFの構成例を示す。図6は、FFの構成の一例を示す。
構成例5では、回路50でバックアップしていたデータを、ノードCPに書き戻す例を示したが、ノードDBにデータを書き戻すようにすることが可能である。そのような構成例を図7に示す。
構成例1−6は、論理回路110、111(図1)として、インバータが用いられたFFの例である。論理回路110、111はインバータに限定されるものではない。論理回路110として、フリップフロップ回路の入力データ信号DをノードCPに伝送することが可能な回路であればよい。また、論理回路111としては、ノードCPで保持されているデータを出力端子outに伝送することが可能な回路であればよい。
本実施の形態のFFに用いられるOSトランジスタ(Mos1−5)に、バックゲートを設けてもよい。バックゲートに正バイアス電圧または逆バイアス電圧を印加することで、OSトランジスタのしきい値電圧を制御することができる。
本実施の形態では、フリップフロップ回路を含む半導体装置の具体的なデバイス構造について説明する。
図9Aは、FFを含む半導体装置のデバイス構造の一例を示す断面図である。図9Aに示すダイ600は、この半導体装置を構成するダイに相当する。図9Aは、ダイ600を特定の切断線で切った断面図ではなく、ダイ600の積層構造を説明するための図面である。図9Aには、代表的に、FF101(図2)の断面構造を示している。
以下、OSトランジスタに用いられる酸化物半導体について説明する。
以下では、OSトランジスタのOS層の構造について説明する。
以下、CAAC−OS膜について詳細な説明を行う。
次に、多結晶酸化物半導体膜について説明する。
次に、微結晶酸化物半導体膜について説明する。
次に、非晶質酸化物半導体膜について説明する。
次に、単結晶酸化物半導体膜について説明する。
例えば、図9AのトランジスタMos1において、OS層701を構成元素の異なる酸化物で2層の酸化物半導体膜から形成する。この場合、下層は、In−Zn系酸化物膜とし、上層をIn−Ga−Zn系酸化物膜とする。あるいは、下層および上層とも、In−Ga−Zn系酸化物膜で形成することができる。
本実施の形態では、フリップフロップ回路(FF)を備えた半導体装置について説明する。
2、5 インバータ(INV)
4、6、7 クロックドインバータ(CINV)
10−13 インバータ(INV)
21、22 フリップフロップ回路(FF)
31、32 ブロック
50 回路
71 NAND回路
72 NOR回路
73 マルチプレクサ(MUX)
100−107 フリップフロップ回路(FF)
110、111 論理回路
120 半導体装置
121 電源回路
122 電源管理ユニット(PMU)
123 パワーゲーティングユニット(PGU)
131、132 組み合わせ回路(CMBC)
171−173 フリップフロップ回路(FF)
600 ダイ
601 単結晶シリコンウエハ
610−614 絶縁層
621−628、631−636、641−646、651−656、661 導電体
701−703 OS(酸化物半導体)層
711−713 絶縁層
721−723、731−734、741−743 導電体
900 携帯型ゲーム機
901、902 筐体
903、904 表示部
905 マイクロホン
906 スピーカ
907 操作キー
908 スタイラス
910 携帯情報端末
911、912 筐体
913、914 表示部
915 接続部
916 操作キー
920 パーソナルコンピュータ
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
930 電気冷凍冷蔵庫
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
940 ビデオカメラ
941、942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
950 自動車
951 車体
952 車輪
953 ダッシュボード
954 ライト
CAP1、CAP2 キャパシタ
CAP11 キャパシタ
LAT−1、LAT−2 ラッチ回路
SW1、SW2 スイッチ
Claims (6)
- 第1および第2の論理回路と、
第1および第2のインバータと、
第1乃至第5のトランジスタと、
第1および第2のキャパシタと、
第1乃至第4のノードと、を有し、
前記第1のノードに前記第1のキャパシタが接続され、
前記第1のインバータと前記第3のノード間に前記第1のトランジスタ、前記第2のトランジスタが直列に接続され、
前記第2のノードと前記第2のトランジスタとの間に前記第1のインバータ、前記第2のインバータが直列に接続され、
前記第2のノードに前記第2の論理回路の入力端子が接続され、
前記第1のトランジスタは、前記第1の論理回路の出力端子と前記第1のノード間の接続を制御するスイッチとして機能し、ゲートに第1のクロック信号が入力され、
前記第2のトランジスタは、前記第1のノードと前記第2のノード間の接続を制御するスイッチとして機能し、ゲートに第2のクロック信号が入力され、
前記第3のトランジスタは、前記第1のインバータの入力端子と前記第2のインバータの出力端子の接続を制御するスイッチとして機能し、
前記第4のノードに前記第2のキャパシタが接続され、
前記第4のトランジスタは、前記第2の論理回路の前記入力端子と前記第4のノード間の接続を制御するスイッチとして機能し、
前記第5のトランジスタは、前記第1のノードと前記第4のノード間の接続を制御するスイッチとして機能し、
前記第1のクロック信号と前記第2のクロック信号は、位相が互いに反転した関係にある信号であり、
前記第1乃至前記第5のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタであることを特徴とする記憶回路。 - 請求項1において、
前記第1のインバータのトランジスタは、前記第2の論理回路のトランジスタよりも、チャネル幅、チャネル長の少なくとも一方が短い記憶回路。 - 請求項1において、
前記第1のインバータのトランジスタのチャネル幅は、前記第2のトランジスタのチャネル幅、及び前記第2のインバータのトランジスタのチャネル幅よりも小さく、
前記第2のインバータのトランジスタのチャネル幅は、前記第2のトランジスタのチャネル幅、及び前記第1のインバータのトランジスタのチャネル幅よりも大きい記憶回路。 - 請求項1乃至3のいずれか1において、
前記第2のノードに接続された第3のキャパシタを有する記憶回路。 - 請求項1乃至4のいずれか1において、
前記第1のトランジスタは、
第1の酸化物半導体膜と、
前記第1の酸化物半導体膜上の、第1の導電膜および第2の導電膜と、
前記第1の導電膜上、前記第2の導電膜上および前記第1の酸化物半導体膜上の、第1の絶縁膜と、
前記第1の絶縁膜上の第3の導電膜と、を有し、
前記第2のトランジスタは、
第2の酸化物半導体膜と、
前記第2の酸化物半導体膜上の、前記第2の導電膜および第4の導電膜と、
前記第2の導電膜上、前記第4の導電膜上および前記第2の酸化物半導体膜上の、前記第1の絶縁膜と、
前記第1の絶縁膜上の第5の導電膜と、を有し、
前記第1のキャパシタは、
前記第2の導電膜と、
前記第2の導電膜上の前記第1の絶縁膜と、
前記第1の絶縁膜上の第6の導電膜と、を有する記憶回路。 - 請求項1乃至5のいずれか1において、
前記酸化物半導体は、ナノビーム電子線回折により、リング状にスポットが観測される領域を有する記憶回路。
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