JP2015065650A5 - 記憶回路 - Google Patents

Claims (9)

1. 第１および第２の論理回路と、
   第１および第２のトランジスタと、
   第１のキャパシタと、
   第１および第２のノードと、を有し、
   前記第１のノードに前記第１のキャパシタが接続され、
   前記第２のノードに前記第２の論理回路の入力端子が接続され、
   前記第１のトランジスタは前記第１の論理回路の出力端子と前記第１のノード間の接続を制御するスイッチとして機能し、ゲートに第１のクロック信号が入力され、
   前記第２のトランジスタは前記第１のノードと前記第２のノード間の接続を制御するスイッチとして機能し、ゲートに第２のクロック信号が入力され、
   前記第１のクロック信号と前記第２のクロック信号は、位相が互いに反転した関係にある信号であり、
   前記第１および前記第２のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタであることを特徴とする記憶回路。
2. 第１および第２の論理回路と、
   第１および第２のインバータと、
   第１および第２のトランジスタと、
   第１のキャパシタと、
   第１乃至第３のノードと、を有し、
   前記第１のノードに前記第１のキャパシタが接続され、
   前記第２のノードと前記第３のノード間に前記第１のトランジスタ、前記第２のトランジスタが直列に接続され、
   前記第３のノードに前記第２の論理回路の入力端子が接続され、
   前記第１のトランジスタは前記第１の論理回路の出力端子と前記第１のノード間の接続を制御するスイッチとして機能し、ゲートに第１のクロック信号が入力され、
   前記第２のトランジスタは前記第１のノードと前記第２のノード間の接続を制御するスイッチとして機能し、ゲートに第２のクロック信号が入力され、
   前記第１のクロック信号と前記第２のクロック信号は、位相が互いに反転した関係にある信号であり、
   前記第１および前記第２のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタであることを特徴とする記憶回路。
3. 請求項２項において、
   前記第１のインバータのトランジスタは、前記第２の論理回路のトランジスタよりも、チャネル幅、チャネル長の少なくとも一方が短い記憶回路。
4. 請求項２項において、
   前記第２のトランジスタ、並びに前記第１及び前記第２のインバータのトランジスタのチャネル幅は、前記第１のインバータが最も短く、前記第２の論理回路が最も長い記憶回路。
5. 請求項２乃至４のいずれか１項において、
   前記第１のインバータの入力端子と前記第２のインバータの出力端子を接続する第１のスイッチを有し、
   前記第１、前記第２のクロック信号の供給が停止されている期間、前記第１のスイッチはオン状態になる記憶回路。
6. 請求項５において、
   前記第１のスイッチは、トランスファーゲートまたは第３のトランジスタであり、
   前記第３のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタである記憶回路。
7. 請求項２乃至６のいずれか１項において、
   第４および第５のトランジスタと、
   第２のキャパシタと、
   第４のノードと、をさらに有し、
   前記第２のキャパシタは前記第４のノードに接続され、
   前記第４のトランジスタは、前記第２の論理回路の前記入力端子と前記第４のノード間の接続を制御するスイッチとして機能し、
   前記第５のトランジスタは、前記第１のノードと前記第４のノード間の接続を制御するスイッチとして機能し、
   前記第４、前記第５のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタである記憶回路。
8. 請求項２乃至６のいずれか１項において、
   第４および第５のトランジスタと、
   第２のキャパシタと、
   第４のノードと、をさらに有し、
   前記第２のキャパシタは前記第４のノードに接続され、
   前記第４のトランジスタは、前記第２の論理回路の前記入力端子と前記第４のノード間の接続を制御するスイッチとして機能し、
   前記第５のトランジスタは、前記第１のノードと前記第２のノード間の接続を制御するスイッチとして機能し、
   前記第４、前記第５のトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタである記憶回路。
9. 請求項１乃至８のいずれか１項において、
   前記第２のノードに接続された第３のキャパシタを有する記憶回路。