JP6621989B2 - 半導体装置 - Google Patents

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Description

本発明の一形態は、半導体装置、その駆動方法、およびその作製方法等に関する。
なお、本発明の一形態は、上記の技術分野に限定されない。明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ。）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
ラッチ回路は順序回路の１種であり、１ビットのデータを”０”または”１”の状態として記憶することが可能な記憶回路の１種でもある。
図１７Ａに従来のラッチ回路の一例を示す。図１７Ｂは、図１７Ａの等価回路図になる。図１７Ａ、図１７Ｂに示すように、ラッチ回路（ＬＡＴ）９１は、２つのトランスミッションゲート（９２、９３）、および２つのインバータ（９４、９５）を有する。トランスミッションゲート９３、および２つのインバータ９４、９５によりループ回路が構成されている。クロック信号ＣＬＫとクロック信号ＣＬＫＢは互いに位相が反転している関係にある信号である。ＶＤＤは高電源電位であり、ＶＳＳは低電源電位である。
ＬＡＴ９１において、インバータ９４の出力信号がデータ信号Ｑとして出力端子ｏｕｔから出力される。クロック信号ＣＬＫがローレベルのとき、ＬＡＴ９１の入力端子とインバータ９４の入力ノードが導通状態となり、データ信号Ｄがインバータ９４に入力され、インバータ９４の出力信号がデータ信号Ｑとして、ＬＡＴ９１から出力される。クロック信号ＣＬＫがハイレベルになると、インバータ９４の入力ノードは、ＬＡＴ９１の入力端子と非導通状態となり、インバータ９５の出力ノードと導通状態となる。クロック信号ＣＬＫがハイレベルの期間、インバータ９４とインバータ９５でなるループ回路で、データ（状態）が保持される。例えば、ＬＡＴ９１を２段接続することで、マスタースレーブ型のフリップフロップを構成することができる。
チャネルが、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導体（ＯＳ）層に形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、Ｓｉトランジスタと比較して、ＯＳトランジスタはオフ電流が極めて低くなることが知られている。例えば、特許文献１には、ＯＳトランジスタがスイッチとして用いられたメモリ回路が記載されている。
特開２０１３−１４１２１２号公報
プロセッサなどの半導体装置の消費電力の削減が求められている。微細化や集積技術の向上により大規模集積回路やマイクロプロセッサには何億というトランジスタが集積されている。このような半導体装置では、動作するトランジスタの多さや、微細化によるトランジスタのリーク電流（特に、ゲートリーク電流）の増加によって、消費電力も増加してしまい、それに伴いチップが発熱するため、動作周波数を高くすることの妨げになっている。
図１７に示すように、ラッチ回路は、クロック信号の電位レベルが切り換ることで、電力を常に消費してしまう。ラッチ回路は、半導体装置に多く含まれる回路の１つである。昨今の半導体装置は動作周波数が高いため、電力の消費量が大きくなる。そのため、ラッチ回路の消費電力を削減することは、これを含む半導体装置の消費電力の削減につながる。また、ラッチ回路の面積を削減することは、半導体装置の面積の削減につながり、また製造コストの削減にもつながる。
本発明の一形態の課題の１つは、新規な半導体装置、新規なその作製方法、および新規なその駆動方法等を提供することにある。例えば、本発明の一形態の課題は、消費電力が削減された半導体装置およびその駆動方法を提供すること、または、素子数が削減された半導体装置およびその駆動方法を提供すること、または面積が削減された半導体装置およびその駆動方法を提供すること、または、製造コストを削減された半導体装置およびその駆動方法を提供すること等である。または、例えば、本発明の一形態の課題の１つは、ＯＳトランジスタを有する新規な半導体装置およびその駆動方法等を提供することにある。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、例示したすべての課題を解決する必要はない。また、本明細書等の記載から、例示以外の課題が自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。
本発明の一形態は、入力端子と、出力端子と、第１のスイッチと、第１の回路と、を有する半導体装置であって、第１の回路は、第１および第２のノードを有し、第１の信号は、第１のスイッチの導通状態を制御することができる機能を有し、第１のスイッチは、入力端子と第１のノードとの間の導通状態を制御することができる機能を有し、第２のノードは出力端子に電気的に接続され、第１の回路は、可変抵抗素子、およびカスケード接続になるように電気的に接続されたｎ段の第２の回路を有し（ｎは２以上の整数）、第２の信号は、可変抵抗素子の抵抗値を制御することができる機能を有し、第１のノードは、１段目の第２の回路の入力ノードであり、第２のノードは、ｎ段の第２の回路のいずれかの出力ノードであり、ｎ段目の第２の回路の出力ノードは可変抵抗素子を介して１段目の第２の回路の入力ノードに電気的に接続されている半導体装置である。
上記の形態において、可変抵抗素子は、チャネルが酸化物半導体層に形成される第１のトランジスタであり、第２の信号は第１のトランジスタのゲートに入力される信号である。例えば、第２の信号として、電位が一定の信号を用いることが可能である。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。
本発明の一形態により、新規な半導体装置、新規なその駆動方法、または新規なその作製方法等を提供することができる。例えば、本発明の一形態により、消費電力が削減された半導体装置、その駆動方法、またはその作製方法等を提供することができる。または、本発明の一形態により、素子の数、または信号の数が削減された半導体装置、その駆動方法、またはその作製方法等を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
Ａ、Ｂ：回路の構成の一例を示すブロック図。 Ａ：回路の構成の一例を示す回路図。Ｂ：図２Ａの等価回路図。 Ａ、Ｂ：図２の回路駆動方法の一例を示すタイミングチャート。 回路の構成の一例を示す回路図。 Ａ、Ｃ：回路の構成の一例を示す回路図。Ｂ：図５Ａの等価回路図。 図５の回路駆動方法の一例を示すタイミングチャート。 Ａ：回路の構成の一例を示す回路図。Ｂ：図７Ａの等価回路図。 Ａ：回路の構成の一例を示す回路図。Ｂ：図８Ａの等価回路図。 Ａ、Ｂ：回路の構成の一例を示す回路図。 回路の構成の一例を示す回路図。 回路の構成の一例を示す回路図。 回路の構成の一例を示す回路図。 回路の構成の一例を示す回路図。 回路のデバイス構造の一例を説明するための図。 Ａ−Ｄ：ＯＳトランジスタのデバイス構造の一例を説明するための図。 Ａ−Ｆ：電子機器を説明する図。 Ａ：従来のラッチ回路の構成例を示す回路図。Ｂ：図１７Ａの等価回路図。
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
また、電気的に接続されているとは、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成になっていることを含む。よって、２つの構成要素が接続しているとは、それらが直接接続している回路構成に限定されるものではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して、それらが電気的に接続している回路構成も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このように、一の導電膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書等では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ソースまたはドレインとして機能する２つの端子は、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、一方がソースとして機能し、他方がドレインとして機能する。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。
以下では、回路構成やその動作の理解を容易にするため、トランジスタの２端子の一方をソースに、他方をドレインに限定して説明する場合がある。ｎチャネル型トランジスタの場合、ハイレベル（Ｈレベル）の信号および電源電位が主として入力される端子（電極）をドレインと呼び、ローレベル（Ｌレベル）の信号および電源電位が主として入力される端子（電極）をソースと呼ぶことにする。ｐチャネル型トランジスタの場合は、その逆である。もちろん、駆動方法によっては、トランジスタの各端子に印加される電圧の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、本明細書等での記載に限定されるものではない。
本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ型のキャパシタを用いることもできる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
本明細書において、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。
また、本明細書において、例えば、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の信号、電圧、電位、回路、素子等についても同様である。
また、以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、いくつかの構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として、１ビットのデータを記憶することが可能な回路について説明する。
図１Ａは、このような回路の構成例を説明するための図である。回路１０１は、スイッチＳＷ１、可変抵抗素子ＶＲＥＳ、論理回路１１１、論理回路１１２、論理回路１１３および論理回路１１４を有する。回路１０１には、１ビットのデータ信号Ｄが入力され、データ信号Ｄに対応するデータ信号Ｑ（”０”、または”１”）を保持する機能、およびデータ信号Ｑを出力する機能を有している。回路１０１は、例えば、組み合わせ回路の出力データを格納するためのメモリ回路として機能させることができる。
論理回路１１１−１１４はカスケード接続されている。初段の論理回路１１１の入力ノードと最終段の論理回路１１４の出力ノードは、ＶＲＥＳを介して接続されており、論理回路１１１−１１４およびＶＲＥＳにより、ループ回路１２１が構成されている。ループ回路１２１は、回路１０１のデータ保持部として機能することが可能である。
ノードＮＬ１はループ回路１２１の入力ノードであり、図１Ａの例では、初段の論理回路１１１の入力ノードに対応する。ノードＮＬ２は、ループ回路１２１の出力ノードであり、図１Ａの例では論理回路１１２の出力ノードに対応する。ノードＮＬ２は、ループ回路１２１に含まれる論理回路１１１−１１４のいずれかの出力ノードとすることができる。ノードＮＬ２が、回路１０１の出力端子ｏｕｔに接続されており、ノードＮＬ２の電位がデータ信号Ｑとして回路１０１から出力される。また、ノードＮＬ３は、最終段の論理回路１１４の出力ノードに対応する。
スイッチＳＷ１は、回路１０１の入力端子ｉｎとノードＮＬ１間に設けられており、これらの導通状態を制御する機能を有する回路である。別言すると、スイッチＳＷ１は、回路１０１の入力端子ｉｎとループ回路１２１の入力ノード間の導通状態を制御する機能を有する回路でもある。ＳＷ１の導通／非導通は信号Ｓ１により制御される。ＳＷ１が導通状態となると、端子ｉｎからデータ信号Ｄが論理回路１１１に入力される。ＳＷ１が非導通状態となると、入力端子ｉｎとループ回路１２１間は非導通状態となる。
ＶＲＥＳの抵抗値は信号Ｓ２により変化される。ＳＷ１が導通状態の期間は端子ｉｎからデータ信号ＤをノードＮＬ１に取り込む期間であるため、ノードＮＬ１において、論理回路１１４の出力とデータ信号Ｄが衝突しないような抵抗値にＶＲＥＳが制御される。ＳＷ１が非導通状態である期間は、ループ回路１２１で、データ信号Ｄに対応するデータを保持する期間である。論理回路１１１の出力データが論理回路１１１の入力ノードにフィードバックされるように、ＶＲＥＳの抵抗値が制御される。
回路１０１では、信号Ｓ１に従い、データ信号Ｄの電位に応じてＮＬ１の電位が書き換えられる。ＳＷ１が導通状態になることで、回路１０１の内部状態が更新される。入力端子ｉｎから入力されたデータ信号Ｄが、ノードＮＬ１、ノードＮＬ２に順次転送され、出力端子ｏｕｔからデータ信号Ｑが出力される。ＳＷ１が非導通状態の期間は、ノードＮＬ１に書き込まれたデータは、ノードＮＬ２、ノードＮＬ３およびＶＲＥＳを経て、ノードＮＬ１に再び入力される。このように、ノードＮＬ１に書き込まれたデータがノードＮＬ１にフィードバックされるように、ＶＲＥＳの抵抗値が制御される。
ＳＷ１を制御する信号Ｓ１には１つの信号だけでなく、複数の信号が用いられる場合もある。同様に、ＶＲＥＳの抵抗値を制御する信号Ｓ２には、１つの信号だけでなく、複数の信号が用いられる場合もある。Ｓ１、Ｓ２として用いられる信号には、電位レベルが変動しない一定電位の信号も含まれる。これらについては、Ｓ１、Ｓ２以外の信号についても同様である。
図１Ａには、ループ回路１２１に４つの論理回路（１１１−１１４）を設けた回路構成の一例を示したが、ループ回路１２１は少なくとも２つの論理回路を有していればよい。ループ回路１２１はＮＬ１とＮＬ２間（データ伝送経路）に少なくとも１つの論理回路を有し、ＮＬ２とＮＬ３間（帰還ループ）に少なくとも１つの論理回路を有していればよい。また、端子ｉｎとＳＷ１との間、ＳＷ１とＮＬ１の間、ＮＬ２と端子ｏｕｔの間などに、１つまたは複数の論理回路を設けることも可能である。
論理回路（１１１−１１４）としては、例えば、ＡＮＤゲート回路、ＯＲゲート回路、インバータ（ＮＯＴゲート回路）、ＮＡＮＤゲート回路、ＮＯＲゲート回路、ＸＯＲ（排他的論理和）ゲート回路、ＸＮＯＲ（否定排他的論理和）ゲート回路、バッファー回路等の基本論理演算が可能な論理ゲート回路が挙げられる。
信号Ｓ２や素子構造によっては、ＶＲＥＳは、ＮＬ１とＮＬ３間の導通状態を制御するスイッチとして機能させることが可能である。そのような回路の構成の一例を図１Ｂに示す。図１Ｂに示すように、回路１０２は、回路１０１の可変抵抗素子ＶＲＥＳをスイッチＳＷ２に変更した回路に相当する。回路１０２のループ回路１２２は、４つの論理回路１１１−１１４、およびスイッチＳＷ２を有する。スイッチＳＷ２の導通状態は信号Ｓ２により制御される。図１Ｂでは、例えば、ＳＷ１、ＳＷ２の導通状態／非導通状態が相補的になるような信号Ｓ１およびＳ２を回路１０２に入力することができる。
回路１０１、回路１０２とも、１ビットのデータを保持するメモリ回路として動作させることが可能である。例えば、回路１０１、回路１０２を、ラッチ回路や、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のメモリセル、フリップフロップ回路として用いることが可能である。以下、図面を参照して、回路１０１、１０２のより具体的な構成例および駆動方法例について説明する。以下の構成例１−４では、ループ回路に、複数の論理回路として２つのインバータを設けた例について説明する。
＜＜構成例１＞＞
図２Ａは、回路の構成の一例を示す回路図であり、図２Ｂは、図２Ａの等価回路の一例である。なお、回路図において、１つのトランジスタの回路記号で表されている素子でも、実際の回路において、複数のトランジスタを並列におよび／または直列に接続することで構成されている場合がある。また、これについては、キャパシタや抵抗等の他の素子についても同様である。
図２Ａに示す回路１１は、１ビットのデータを保持する機能を備えたメモリ回路として動作させることが可能である。図２Ａに示すように、回路１１はトランスミッションゲートＴＧ１１、トランジスタＭｏｓ１、インバータＩＮＶ１１、およびインバータＩＮＶ１２を有する。また、ループ回路２１は、回路１１のデータ保持部として機能する部分であり、Ｍｏｓ１、ＩＮＶ１１、ＩＮＶ１２を含む。図２Ａでは、ノードＮＬ１はインバータＩＮＶ１１の入力ノードに対応する。ノードＮＬ２はＩＮＶ１１の出力ノードおよびＩＮＶ１２の入力ノードに対応する。ノードＮＬ３はＩＮＶ１２の出力ノードに対応する。
電位ＶＤＤ、電位ＶＳＳは、回路１１を駆動するための電源電位であり、図２Ｂの例では、ＩＮＶ１１、ＩＮＶ１２を駆動するための電源電位として用いられる。ＶＳＳとして、例えば、接地電位（ＧＮＤ）や、０Ｖの電位を回路１１に供給することが可能である。
図２Ｂの例では、ＩＮＶ１１、ＩＮＶ１２をＣＭＯＳインバータで構成しているが、これに限定されない。例えば、負荷となるトランジスタを、抵抗、ダイオード、ダイオード接続されたトランジスタ、またはデプレッション型トランジスタで構成することができる。
トランスミッションゲートＴＧ１１は、回路１０１のＳＷ１に相当する回路（素子）であり、回路１１の入力端子ｉｎとノードＮＬ１間の導通状態を制御するスイッチとして機能することが可能である。別言すると、ＴＧ１１は端子ｉｎとループ回路２１間の導通状態を制御するスイッチとして機能することが可能である。
ＴＧ１１は、クロック信号（ＣＬＫ、ＣＬＫＢ）により制御される。ＣＬＫとＣＬＫＢは位相が互いに反転関係にある信号である。例えば、ＴＧ１１は、図２Ｂに示すように、並列に接続されたトランジスタＱｎ１およびトランジスタＱｐ１で構成することができる。ＣＬＫがハイレベルのとき、Ｑｎ１およびＱｐ１双方が非導通状態となるため、ＴＧ１１は非導通状態となる。ＣＬＫがローレベルのとき、Ｑｎ１およびＱｐ１双方が導通状態となるため、ＴＧ１１は導通状態となる。
トランジスタＭｏｓ１は、回路１０１のＶＲＥＳに対応する素子であり、３端子の可変抵抗素子として機能することが可能な素子である。トランジスタＭｏｓ１のソースおよびドレインの一方は、ノードＮＬ３に接続され、他方はノードＮＬ１に接続されている。トランジスタＭｏｓ１は、ゲート（ノードＮＯＳＧ）に入力される信号ＯＳＧ＿ＩＮ１により、そのソース−ドレイン間の電流値が変化することから、可変抵抗素子として機能させることが可能である。
トランジスタＭｏｓ１としては、Ｓｉ、ＳｉＣ、Ｇｅなど１４族元素でなる半導体でチャネルが形成されるトランジスタ（例えば、Ｓｉトランジスタ）や、ＯＳトランジスタ等を用いることができる。
ＯＳトランジスタはオフ状態での抵抗（オフ抵抗）が極めて高い。別言するとＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が極めて低いトランジスタでもある。オフ電流が極めて低いとは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であることをいう。オフ電流は低いほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ以下であることがさらに好ましい。ＯＳトランジスタのオフ電流が極めて低いのは、チャネルを構成する酸化物半導体がＳｉ、Ｇｅ等の１４族の半導体よりもバンドギャップが広い（３．０ｅＶ以上）からである。これにより、ＯＳトランジスタは、熱励起によるリーク電流が小さく、オフ電流が極めて小さくなる。
電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、ＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
ＯＳトランジスタの酸化物半導体膜は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むものが好ましい。また、酸化物半導体は、電気的特性のばらつきを減らすためのスタビライザとなる元素を含むものが好ましい。このような元素として、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｚｒ等がある。ＯＳトランジスタを構成する酸化物半導体膜としては、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｇａ−Ｚｎ酸化物膜、Ｉｎ−Ｓｎ−Ｚｎ酸化物膜が代表的である。実施の形態２において、酸化物半導体膜についてより詳細に説明する。
トランジスタＭｏｓ１にオフ抵抗の高いＯＳトランジスタを用いることで、トランジスタＭｏｓ１の抵抗を十分に高くすることが容易になり、ＴＧ１１が導通状態の期間、ノードＮＬ１の電位の変動を抑えることができる。その結果、回路１１の出力エラーを抑えることができる。
また、ＴＧ１１、ＩＮＶ１１およびＩＮＶ１２を構成するトランジスタに特段の制約はなく、回路１１が用いられる半導体装置を構成するトランジスタと、同様のデバイス構造のトランジスタを適用することができる。例えば、Ｓｉ、ＳｉＣ、Ｇｅなど１４族元素でなる半導体でチャネルが形成されるトランジスタ（例えば、Ｓｉトランジスタ）や、ＯＳトランジスタで、ＴＧ１１、ＩＮＶ１１、およびＩＮＶ１２を構成することができる。Ｓｉトランジスタは、ＯＳトランジスタと比較して、オフ電流が高いが、応答速度が高いという利点があるため、ＴＧ１１、ＩＮＶ１１、ＩＮＶ１２はＳｉトランジスタで構成することで、駆動周波数が高い回路１１を得ることができる。
また、トランジスタＭｏｓ１など一部のトランジスタをＯＳトランジスタとし、他のトランジスタをＳｉトランジスタとすることで、回路１１の面積を縮小することができる。それは、実施の形態２（図１４）に示すように、ＯＳトランジスタをＳｉトランジスタ上に積層して設けることが可能だからである。
図２Ｂと図１７Ｂの回路図から明らかなように、ＬＡＴ９１よりも少ないトランジスタで回路１１を構成することができる。よって、回路１１の面積を小さくすることが可能になる。また、トランジスタが少ないことで、回路１１の動的消費電力を削減することができる。
＜＜駆動方法例１＞＞
＜駆動方法例１−１＞
図３Ａを参照して、回路１１の駆動方法の一例を説明する。図３Ａは、回路１１の駆動方法の一例を示すタイミングチャートであり、回路１１に入力される信号（ＣＬＫ、ＣＬＫＢおよびＯＳＧ＿ＩＮ１）の信号波形を示す。なお、図３Ａには、トランジスタＭｏｓ１がｎチャネル型トランジスタである場合のＯＳＧ＿ＩＮ１の信号波形を示している。
ＣＬＫ、ＣＬＫＢは、ハイレベルの電位がＶＤＤであり、ローレベルの電位がＶＳＳのクロック信号であり、ＣＬＫＢはＣＬＫの反転信号である。回路１１に、信号ＣＬＫの位相を反転させる１つまたは直列に接続された奇数個のインバータを設けることで、ＣＬＫＢを生成することができる。
ＯＳＧ＿ＩＮ１は、ＣＬＫと同じ周期で発振する信号である。ＯＳＧ＿ＩＮ１のハイレベルの電位は電位ＶＨＯＳであり、ローレベルの電位は電位ＶＬＯＳである。図３Ａの例では、ＴＧ１１が導通状態のとき、ノードＮＯＳＧに、ＶＬＯＳが入力され、ＴＧ１１が非導通状態のとき、ノードＮＯＳＧにＶＨＯＳが入力されるようにしている。つまり、ＴＧ１１が導通状態のときトランジスタＭｏｓ１の抵抗を増加し、ＴＧ１１が非導通状態のときトランジスタＭｏｓ１の抵抗を低下させるようにしている。
ＯＳトランジスタは、しきい値電圧がＳｉトランジスタと比べて高くなることがある。そのため、トランジスタＭｏｓ１にＯＳトランジスタを用いる場合、ＴＧ１１が非導通状態の期間（ＣＬＫがハイレベルの期間）、トランジスタＭｏｓ１のしきい値電圧（Ｖｔｈ１）による、ノードＮＬ１の電位の低下をできるだけ抑えるため、ＶＨＯＳは、ＶＤＤよりも少なくともＶｔｈ１分だけ高い電位とすることが好ましい。つまり、ＶＨＯＳ≧ＶＤＤ＋Ｖｔｈ１とすることが好ましい。
ＯＳＧ＿ＩＮ１のローレベルの電位ＶＬＯＳは、ＶＳＳとすることも可能であるが、ＶＳＳまで下げる必要はない。ＶＬＯＳは、Ｖｔｈ１以下あればよい。Ｖｔｈ１≧ＶＬＯＳ≧ＶＳＳとすることができる。
以上のことから、ＯＳＧ＿ＩＮ１の振幅（ＶＨＯＳ−ＶＬＯＳ）は、クロック信号ＣＬＫの振幅（ＶＤＤ−ＶＳＳ）よりも小さくすることができる。そのため、回路１１の動的消費電力を回路９１（図１７）よりも低減することができる。また、図３Ａと異なり、ＣＬＫとＣＬＫＢが理想的な信号波形にならない場合や、ＣＬＫとＣＬＫＢの位相にずれが生じる場合などでは、ｎチャネル型トランジスタとｐチャネル型トランジスタで構成されているＣＭＯＳ型のスイッチでは、貫通電流が生じ、余分な電力が消費されてしまう。構成例１では、そのようなＣＭＯＳ型のスイッチをループ回路２１に設けず、可変抵抗素子として機能する単極性のトランジスタ（Ｍｏｓ１）を設けている。よって、ＯＳＧ＿ＩＮ１の入力により、可変抵抗素子に貫通電流が流れることはないため、この点でも、回路１１の動的消費電力が低減される。
＜駆動方法例１−２＞
図３Ａの例では、トランジスタＭｏｓ１の抵抗値を制御する信号として、ＣＬＫと同じ周期で電位が変化する信号ＯＳＧ＿ＩＮ１を用いた例を示したが、一定電位の信号を用いることも可能である。そのような信号の一例を図３Ｂに示す。図３Ｂは、回路１１の駆動方法の一例を示すタイミングチャートであり、回路１１に入力される信号（ＣＬＫ、ＣＬＫＢおよびＯＳＧ＿ＩＮ２）の信号波形を示す。ＯＳＧ＿ＩＮ２はノードＮＯＳＧに入力される信号であり、図３Ｂには、トランジスタＭｏｓ１がｎチャネル型トランジスタである場合のＯＳＧ＿ＩＮ２の信号波形を示している。
ＴＧ１１が導通状態の期間（ＣＬＫがローレベルである期間）、トランジスタＭｏｓ１のゲートに、トランジスタＭｏｓ１をオン状態にする電位ＶＨＯＳ≧ＶＤＤ＋Ｖｔｈ１を入力した状態で、トランジスタＭｏｓ１の抵抗（オン抵抗）が十分に高ければ、ＣＬＫの発振に関わらず、トランジスタＭｏｓ１のゲートに入力する信号として、一定電位ＶＨＯＳを用いることが可能である。
ＴＧ１１が導通状態の期間、ノードＮＬ１には、入力端子ｉｎからデータ信号Ｄが入力され、かつ可変抵抗素子（Ｍｏｓ１）を介してＩＮＶ１２の出力信号が入力されることになる。そのため、ＴＧ１１が導通状態の期間、ノードＮＬ１において、データ信号ＤがＩＮＶ１１を経て、データ信号Ｑとして回路１１の出力端子ｏｕｔから出力できるように、可変抵抗素子（Ｍｏｓ１）においてＩＮＶ１２の出力信号を減衰できればよい。よって、ノードＮＯＳＧにＶＨＯＳを入力している状態でのトランジスタＭｏｓ１の抵抗が、このようにＩＮＶ１２の出力信号を減衰できる程度に高ければ、一定電位ＶＨＯＳの信号ＯＳＧ＿ＩＮ２を用いることができる。可変抵抗素子（トランジスタＭｏｓ１）の制御信号を一定電位の信号とすることで、図３Ａの駆動方法例よりも回路１１の動的消費電力を削減することができる。
＜＜構成例２＞＞
図４は、回路の構成の一例を示す回路図である。図４に示す回路１２は、回路１１の変形例であり、ノードＮＯＳＧに回路３１を設けた回路に相当する。回路１２のループ回路２２は、ＩＮＶ１１、ＩＮＶ１２、トランジスタＭｏｓ１および回路３１を有する。回路１２も回路１１と同様に、１ビットのデータを保持するメモリ回路として機能させることができる。
回路３１は、ダイオードＤ３１およびキャパシタＣ３１を有する。回路３１は、ノードＮＯＳＧ（トランジスタＭｏｓ１のゲート）に入力される信号を生成する信号生成回路として機能する。また、回路３１は、ブートストラップ回路として機能することが可能な回路であり、入力される電位（ＶＤＤ）よりも高い電位を生成することが可能な昇圧回路として機能することが可能な回路でもある。
図４に示すように、キャパシタＣ３１の２つの端子（電極）の一方は信号ＣＬＫが供給される配線に接続され、他方はダイオードＤ３１のカソードに接続されている。ダイオードＤ３１はブートストラップダイオード（ＢＳＤ）と呼ばれる場合があり、アノードは電源電位ＶＤＤが供給される配線に接続され、カソードはノードＮＯＳＧに接続されている。回路３１は、ダイオードＤ３１から入力される信号を昇圧して、ノードＮＯＳＧに出力する機能を有する。信号ＣＬＫはブートストラップ動作を制御する制御信号であり、回路３１の端子の１つに入力される。
回路３１において、ダイオードＤ３１は、整流機能を有する素子または回路で構成することができる。例えば、図５Ａに示すように、ダイオード接続されたトランジスタＭｏｓ２とキャパシタＣ３１で構成することができる。図５Ｂは、図５Ａの等価回路の一例を示す。図５Ａの例では、トランジスタＭｏｓ２はｎチャネル型である。トランジスタＭｏｓ２は、ドレインとゲートが接続されたダイオード接続構造を有する。ＶＤＤが供給される配線からノードＮＯＳＧへ順方向電流が流れるように、トランジスタＭｏｓ２はこれらを接続している。具体的には、トランジスタＭｏｓ２のドレインはＶＤＤが供給される配線に接続され、そのソースはノードＮＯＳＧに接続されている。
トランジスタＭｏｓ２のデバイス構造は、ＴＧ１１を構成するトランジスタＱｐ１、Ｑｎ１と同様に特段の制約はなく、例えば、Ｓｉ、ＳｉＣ、Ｇｅなど１４族元素でなる半導体でチャネルが形成されるトランジスタ（例えば、Ｓｉトランジスタ）や、ＯＳトランジスタで構成することができる。トランジスタＭｏｓ２をｎチャネル型トランジスタとする場合、トランジスタＭｏｓ１およびトランジスタＭｏｓ２をＯＳトランジスタとし、他のトランジスタをＳｉトランジスタとすることができる。回路１２をこのようなデバイス構造とすることで、回路３１を設けたことによる回路１２の面積オーバヘッドを低減することができる。これは、実施の形態３で述べるように、Ｓｉトランジスタ上にＯＳトランジスタを積層して設けることで、回路１２の面積を小さくすることができるからである。
ダイオードＤ３１をｐチャネル型トランジスタで構成することもできる。そのような構成例を図５Ｃに示す。トランジスタＭｐ３１は、トランジスタＭｏｓ２と同様に、ドレインとゲートが接続されたダイオード接続構造を有する。ＶＤＤが供給される配線からノードＮＯＳＧに順方向電流が流れるように、トランジスタＭｐ３１はこれらを接続している。具体的には、トランジスタＭｐ３１のソースはＶＤＤが供給される配線に接続され、ドレインはノードＮＯＳＧに接続されている。
回路１２では、回路３１を設けることで、ＶＤＤよりも高い電位をノードＮＯＳＧに印加することが可能である。つまり、回路３１において、ＯＳＧ＿ＩＮ１（図３Ａ）に相当する信号を生成することができる。このため、回路１２を組み込む半導体装置は、ＶＨＯＳ、ＶＨＯＬを生成する電位生成回路や、ＯＳＧ＿ＩＮ１を供給するための配線が不要になるため、素子数が削減されて、消費電力も削減できる。
＜＜駆動方法例２＞＞
図６を参照して、回路１２の駆動方法の一例を説明する。図６は、回路１２の駆動方法の一例を示すタイミングチャートであり、回路１２に入力される信号ＣＬＫ及びＣＬＫＢの波形、並びに、電源電位ＶＤＤ用の電源線の電位、およびノードＮＯＳＧの電位の変化を示す。なお、図６は、トランジスタＭｏｓ１およびトランジスタＭｏｓ２がｎチャネル型トランジスタである場合のタイミングチャートである。
図６に示すように、ノードＮＯＳＧには、ＴＧ１１が導通状態の期間ローレベルの電位が供給され、ＴＧ１１が非導通状態の期間ハイレベルの電位が供給される。
（期間Ｔ１）
期間Ｔ１では、クロック信号ＣＬＫ、ＣＬＫＢ、および電源線がともにローレベルの電位ＶＳＳである。期間Ｔ１では、ＣＬＫ、ＣＬＫＢおよびＶＤＤの供給が停止されており、回路１２の停止期間であり、また電源遮断期間である。
（期間Ｔ２）
期間Ｔ２では、ＣＬＫ、ＣＬＫＢの入力は停止しており、電源線には電源電位ＶＤＤが供給されている。回路１２が待機状態である期間である。ＶＤＤの供給が開始されることで、トランジスタＭｏｓ２の整流動作により、キャパシタＣ３１が充電され、ノードＮＯＳＧの電位はＶＬ１＝ＶＤＤ−Ｖｔｈ２に上昇される。Ｖｔｈ２は、トランジスタＭｏｓ２のしきい値電圧である。
（期間Ｔ３）
期間Ｔ３は、回路１２の通常動作期間であり、ＣＬＫ、ＣＬＫＢおよびＶＤＤが供給される。図６に示すように、回路３１は、キャパシタＣ３１に入力されるＣＬＫの電位レベルの変化に応じて、ハイレベルの電位ＶＨ１＝ＶＬ１＋ΔＶｂｓ、または、ローレベルの電位ＶＬ１をノードＮＯＳＧに出力する。具体的には、回路３１により、ＣＬＫがハイレベルの期間、キャパシタＣ３１に比例した電位ΔＶｂｓ分、ノードＮＯＳＧの電位が上昇する。キャパシタＣ３１の容量をＣａ３１、ノードＮＯＳＧ（回路３１の出力ノード）の容量をＣｂ３１とすると、ΔＶｂｓは、式（１）で表される。なお、ノードＮＯＳＧの容量とは、トランジスタＭｏｓ１のゲート容量、トランジスタＭｏｓ２の寄生容量などである。ＶＨ１が、ＶＤＤ＋Ｖｔｈ１以上となるように、Ｃａ３１の大きさを決定すればよい。
回路１２に最初にハイレベルの電源電位ＶＤＤを供給する場合、ノードＮＯＳＧの電位をＶＬ１に上昇させるには、キャパシタＣ３１の充電が必要なため、ある程度の時間を要する。トランジスタＭｏｓ２にＯＳトランジスタを用いることで、この時間を短縮することが可能になる。ＣＬＫおよびＶＤＤがローレベルになり、ノードＮＯＳＧが電気的に浮遊状態となっている状態（期間Ｔ１）では、トランジスタＭｏｓ２のオフ電流が極めて小さいことで、ノードＮＯＳＧからの電荷のリークが抑えられるからである。よって、回路１２を通常動作させた後、ＣＬＫ、ＣＬＫＢおよびＶＤＤの供給を停止して、停止状態にしても、ノードＮＯＳＧの電位の変動が抑えられるので、ＶＤＤの供給を再開後に、直ちにＣＬＫ、ＣＬＫＢの供給を開始して、回路１２を通常動作させることが可能である。
＜＜構成例３＞＞
図７Ａは、回路の構成の一例を示す回路図であり、図７Ｂは、図７Ａの等価回路の一例である。
図７Ａに示す回路１３は、１ビットのデータを保持する機能を備えたメモリ回路として動作させることができる。回路１３は、回路１１の変形例であり、入力端子ｉｎとループ回路２１間の導通を制御するスイッチＳＷ１（図１Ａ）を、ｎチャネル型のトランジスタＭｎ１１に変更した回路に相当する。回路１３のように、スイッチＳＷ１が単極性のトランジスタで構成されていることで、回路１３はクロック信号ＣＬＫの反転信号ＣＬＫＢを使用しない回路構成とすることができる。回路１３は、回路１１よりも素子および入力信号の数が削減された回路構成となっている。
図７Ａの例では、ノードＮＯＳＧには、信号ＯＳＧ＿ＩＮ１（図３Ａ）の反転信号ＯＳＧ＿ＩＮＢ１を入力すればよい。具体的には、ノードＮＯＳＧには、トランジスタＭｎ１１が導通状態の期間（ＣＬＫがハイレベルの期間）、ローレベルの電位ＶＬＯＳが入力され、トランジスタＭｎ１１が非導通状態の期間（ＣＬＫがローレベルの期間）、ハイレベルの電位ＶＨＯＳが入力される。或いは、信号ＯＳＧ＿ＩＮＢ１の代わりに、一定電位の信号ＯＳＧ＿ＩＮ２（図３Ｂ）をノードＮＯＳＧに入力することもできる。
回路１３において、トランジスタＭｎ１１のゲートに回路３１（図４、図５Ａ、図５Ｂ）を接続してもよい。このような回路構成にすることで、トランジスタＭｎ１１のゲートにＶＤＤよりも高い電位を印加することが可能になる。そのため、トランジスタＭｎ１１が導通状態において、トランジスタＭｎ１１のしきい値電圧によるノードＮＬ１の電位の低下を防ぐことができ、回路１３の動作の安定性が向上する。
図８Ａに、トランジスタＭｎ１１の代わりに、ｐチャネル型のトランジスタを用いた例を示す。図８Ｂは図８Ａの等価回路の一例である。図８Ａに示すように、回路１４において、ノードＮＯＳＧには、信号ＯＳＧ＿ＩＮ１（図３Ａ）を入力すればよい。或いは、信号ＯＳＧ＿ＩＮ１の代わりに、信号ＯＳＧ＿ＩＮ２（図３Ｂ）を入力することもできる。回路１２（図４及び図５）においても、ＴＧ１１の代わりに、トランジスタＭｎ１１またはトランジスタＭｐ１１を設けることができる。
トランジスタＭｎ１１、トランジスタＭｐ１１のデバイス構造に特段の制約はなく、例えば、Ｓｉ、ＳｉＣ、Ｇｅなど１４族元素でなる半導体でチャネルが形成されるトランジスタ（例えば、Ｓｉトランジスタ）や、ＯＳトランジスタで構成することができる。例えば、回路１３では、トランジスタＭｎ１１およびトランジスタＭｏｓ１をＯＳトランジスタとし、他のトランジスタをＳｉトランジスタとすることができる。
＜＜構成例４＞＞
図９Ａおよび図９Ｂは、回路の構成の一例を示す回路図である。図９Ａに示す回路１５、および図９Ｂに示す回路１６は、１ビットのデータを保持する機能を備えたメモリ回路として動作させることができる。回路１５は回路１３の変形例であり、回路１６は回路１４の変形例である。
回路１３において、ハイレベルのデータ信号ＤをノードＮＬ１に書き込む場合、トランジスタＭｎ１１がｎチャネル型トランジスタであることから、トランジスタＭｎ１１のしきい値電圧の影響で、ノードＮＬ１の電位を十分に上昇させられないおそれがある。つまり、回路１３のデータの書き込みエラーが生ずる。これにより、ループ回路２１内の論理回路（ＩＮＶ１１、ＩＮＶ１２）で正確な論理演算ができなくなり、結果として、データ信号Ｑが不確定となり、回路１３が組み込まれた半導体装置の動作エラーとなってしまう。
そこで、このようなデータ書き込みエラーを解消するため、回路１５では、ループ回路２１のノードＮＬ２に、回路３２の出力ノードを接続している。回路３２は、ノードＮＬ２の論理（電位レベル）をデータ信号Ｄに応じた論理に書き換える機能を有する。ノードＮＬ２の電位がデータ信号Ｑとして出力端子ｏｕｔから出力されるので、回路１５では、回路３２によってノードＮＬ２の電位を補正することで、データの出力エラーを抑制している。
回路３２は、直列に接続されたｎチャネル型のトランジスタＭｎ１２およびトランジスタＭｎ１３を有する。回路３２は、ＶＳＳが供給される配線とノードＮＬ２間の導通状態を制御するスイッチとして機能する。トランジスタＭｎ１２のゲートは信号ＣＬＫが供給される配線に接続され、トランジスタＭｎ１３のゲートは、ノードＮＬ１（ループ回路２１の入力ノード）が接続されている。つまり、トランジスタＭｎ１３のゲートには、トランジスタＭｎ１１を介して信号Ｄが入力される。
回路３２において、信号ＣＬＫおよび信号Ｄ双方がハイレベルである場合、トランジスタＭｎ１２およびトランジスタＭｎ１３が共に導通状態となり、ノードＮＬ２の電位はローレベルの電位（ＶＳＳ）にリセットされる。つまり、回路３２により、ハイレベルのデータ信号Ｄを回路１５に書き込む場合、ノードＮＬ２の電位を確実にローレベルにすることができる。
スイッチＳＷ１にｐチャネル型のトランジスタＭｐ１１を用いた回路１４では、ローレベルのデータ信号Ｄの書き込みエラーが生じやすい。この書き込みエラーを解消するため、回路１６は、ループ回路２１のノードＮＬ２に回路３３の出力ノードが接続されている。回路３３は、直列に接続されたｐチャネル型のトランジスタＭｐ１２およびトランジスタＭｐ１３を有する。回路３３は、ＶＤＤが供給される配線とノードＮＬ２間の導通状態を制御するスイッチとしての機能も有する。トランジスタＭｐ１２のゲートは信号ＣＬＫが供給される配線に接続され、トランジスタＭｐ１３のゲートはノードＮＬ１に接続されている。
回路３３において、信号ＣＬＫおよび信号Ｄ双方がローレベルである場合、トランジスタＭｐ１２およびトランジスタＭｐ１３が共に導通状態となるため、ノードＮＬ２の電位はハイレベルの電位（ＶＤＤ）にリセットさせる。つまり、回路３３により、ローレベルのデータ信号Ｄの書き込む場合、ノードＮＬ２の電位を確実にハイレベルにすることができる。
なお、図９Ａの例では、ハイレベルの信号Ｄが書き込まれると、ノードＮＬ２がローレベルになるため、回路３２にローレベルの電位ＶＳＳを供給している。回路１５において、ループ回路２１内の論理回路の構成によって、ハイレベルの信号Ｄを書き込むとき、ノードＮＬ２がハイレベルになる場合もある。このような場合は、回路３２にＶＳＳの代わりに、ハイレベルの電位ＶＤＤを供給すればよい。回路１６においても同様であり、ループ回路２１内の論理回路の構成によって、回路３３にＶＤＤの代わりにＶＳＳを供給するようにすればよい。
また、回路１５および回路１６において、ノードＮＯＳＧに信号ＯＳＧ＿ＩＮ２（図３Ｂ）を入力することができる。また、回路３２または回路３３を、回路１１−回路１４に設けることが可能である。
＜＜構成例５＞＞
構成例１−４では、ループ回路内に２つのインバータを設けた例を示したが、本発明の一形態はこれに限定されない。例えば、図１０に示すように、ＮＡＮＤゲート回路ＮＡＮＤ１３をループ回路２７に設けることができる。図１０の回路１７は、回路１１の変形例であり、ＩＮＶ１２の代わりにＮＡＮＤ１３を設けている。ＮＡＮＤ１３の２つの入力ノード（端子）の一方は、ノードＮＬ２に接続され、他方は信号Ｓ３が供給される配線に接続されている。
＜＜フリップフロップ回路の構成例＞＞
構成例１−５で具体例を示したように、回路１０１および回路１０２は、ラッチ回路、ＳＲＡＭの１ビットのメモリ回路等として用いることができる。また、回路１０１、または回路１０２を２段接続した回路は、所謂マスタースレーブ型のフリップフロップ回路（ＭＳ−ＦＦ）として機能させることができる。回路１０１または回路１０２を適用することで、消費電力が削減されたＭＳ−ＦＦを提供することができる。または、回路面積が削減されたＭＳ−ＦＦを提供することができる。以下に、フリップフロップ回路として用いることが可能な回路のいくつかの構成例を示す。また、以下に示す回路は、クロック信号ＣＬＫに従い、端子ｉｎから入力されたデータ信号Ｄを保持し、またクロック信号ＣＬＫに従い、保持していたデータを端子ｏｕｔからデータ信号Ｑとして出力する機能を有する。
＜構成例１＞
図１１に示すように、回路４１は、回路１１（図２Ａ）を２段接続した回路に相当する。ここでは、１段目の回路１１を回路１１ｍと呼び、２段目の回路１１を回路１１ｓと呼ぶことにする。また、図面等において、回路１１ｍ、回路１１ｓの構成要素の符号に”ｍ”または”ｓ”を追加して、互いを区別することにする。以下の構成例についても同様である。
回路４１において、初段の回路１１ｍは、ＴＧ１１ｍ、ＩＮＶ１１ｍ、ＩＮＶ１２ｍおよびＭｏｓ１ｍを有する。２段目の回路１１ｓは、ＴＧ１１ｓ、ＩＮＶ１１ｓ、ＩＮＶ１２ｓおよびＭｏｓ１ｓを有する。ＴＧ１１ｍでは、ｐチャネル型トランジスタのゲートにＣＬＫが入力され、ＴＧ１１ｓではｎチャネル型トランジスタのゲートにＣＬＫが入力される。また、トランジスタＭｏｓ１ｍおよびトランジスタＭｏｓ１ｓのゲートには、ＯＳＧ＿ＩＮ２が入力される。回路４１には、制御信号として３つの信号（ＣＬＫ、ＣＬＫＢ、ＯＳＧ＿ＩＮ２）が入力される。なお、トランジスタＭｏｓ１ｍのゲートに信号ＯＳＧ＿ＩＮ１を入力し、Ｍｏｓ１ｓのゲートには、信号ＯＳＧ＿ＩＮ１の反転信号ＯＳＧ＿ＩＮＢ１が入力するようにしてもよい。
＜構成例２＞
図１２に示すように、回路４２は、回路１２ｍと回路１２ｓを接続した回路に相当する（図５Ａ参照）。また、回路４２は回路４１の変形例であり、トランジスタＭｏｓ１ｍのゲートに回路３１ｍを接続し、トランジスタＭｏｓ１ｓのゲートに回路３１ｓを接続した回路である。回路３１ｍは、キャパシタＣ３１ｍとダイオード接続されたトランジスタＭｏｓ２ｍを有する。回路３１ｓは、キャパシタＣ３１ｓとダイオード接続されたトランジスタＭｏｓ２ｓを有する。図１２の例では、クロック信号として、回路３１ｍには、ＣＬＫが入力され、回路３１ｓにはＣＬＫＢが入力される。回路４２には、制御信号として２つの信号（ＣＬＫ、ＣＬＫＢ）が入力される。つまり、回路４１よりも少ない制御信号で動作することが可能である。
図５Ｃのように、トランジスタＭｏｓ２ｍ、トランジスタＭｏｓ２ｓをそれぞれダイオード接続されたｐチャネル型のトランジスタＭｐ３１に変更することもできる。
＜構成例３＞
回路４１（図１１）および回路４２（図１２）において、ＴＧ１１ｍおよびＴＧ１１ｓを、ｎチャネル型のトランジスタＭｎ１１ｍ、Ｍｎ１１ｓ（図示せず）とすることができる。図１１および図１２の例では、トランジスタＭｎ１１ｍのゲートには、信号ＣＬＫＢを入力し、トランジスタＭｎ１１ｓのゲートには信号ＣＬＫを入力するようにすればよい。
また、ＴＧ１１ｍおよびＴＧ１１ｓを、ｐチャネル型のトランジスタＭｐ１１ｍ、Ｍｐ１１ｓ（図示せず）とすることができる。図１１および図１２の例では、トランジスタＭｐ１１ｍのゲートに信号ＣＬＫを入力し、トランジスタＭｐ１１ｓのゲートに信号ＣＬＫＢを入力するようにすればよい。
＜構成例４＞
図１３は、回路の一例を示す回路図である。図１３に示す回路４３は、前段のラッチ回路が回路１５ｍで構成され、後段のラッチ回路が回路１６ｓで構成されているＭＳ−ＦＦである。
回路１５ｍの回路３２ｍにおいて、トランジスタＭｎ１２ｍのゲートは信号ＣＬＫが入力される配線に接続され、トランジスタＭｎ１３ｍはノードＮＬ１ｍ（回路１５ｍのループ回路の入力ノード）に接続されている。また、回路１６ｓの回路３３ｓにおいて、トランジスタＭｐ１２ｓは、回路１５ｓのノードＮＬ１ｓ（回路１６ｓのループ回路の入力ノード）に接続され、トランジスタＭｐ１３ｓのゲートは信号ＣＬＫが入力される配線に接続されている。
図１３に示すように、２つの制御信号（ＣＬＫ、ＯＳＧ＿ＩＮ２）により、回路４３を駆動することが可能である。回路４３の駆動にはＣＬＫＢを用いないため貫通電流による動的消費電力を削減することができる。また、図３Ｂに示すように、ＯＳＧ＿ＩＮ２は一定電位の信号であることも、動的消費電力の削減につながる。
（実施の形態２）
本実施の形態では、実施の形態１に係る回路を含む半導体装置の具体的なデバイス構造について説明する。図１４は、半導体装置のデバイス構造の一例を示す断面図であり、半導体装置を構成するＩＣチップのダイを示している。
＜＜デバイス構造＞＞
なお、図１４は、ダイ６００を特定の切断線で切った断面図ではなく、ダイ６００の積層構造を説明するための図面である。図１４には、代表的に、回路１１を構成する一部の素子の断面構造を示している。
図１４の例では、半導体基板を用いてダイ６００が作製される。半導体基板として、バルク状の単結晶シリコンウエハ６０１が用いられている。なお、ダイ６００のバックプレーンを作製するための基板は、バルク状の単結晶シリコンウエハに限定されるものではなく、様々な半導体基板を用いることができる。例えば、単結晶シリコン層を有するＳＯＩ型半導体基板を用いてもよい。
トランジスタＱｐ１１及びトランジスタＱｎ１１は、ＩＮＶ１１を構成するＳｉトランジスタであり、トランジスタＱｐ１２及びトランジスタＱｎ１２は、ＩＮＶ１２を構成するＳｉトランジスタである。Ｑｐ１１、Ｑｐ１２はｐチャネル型のトランジスタであり、Ｑｎ１１、Ｑｎ１２はｎチャネル型トランジスタである。ＩＮＶ１１およびＩＮＶ１２上に、トランジスタＭｏｓ１が積層されている。
トランジスタＱｐ１１、Ｑｎ１１、Ｑｐ１２、Ｑｎ１２は、単結晶シリコンウエハ６０１に、公知のＣＭＯＳプロセスを用いて作製することができる。絶縁層６１０は、これらトランジスタを電気的に分離するための絶縁物である。トランジスタＱｐ１１、Ｑｎ１１、Ｑｐ１２、Ｑｎ１２を覆って、絶縁層６１１が形成されている。絶縁層６１１上には、導電体６３１−６３６が形成されている。絶縁層６１１に設けられた開口に、導電体６２１−６２８が形成されている。導電体６２１−６２８、６３１−６３６により、図示のように、Ｑｐ１１とＱｎ１１を接続してＩＮＶ１１が構成され、Ｑｐ１２とＱｎ１２を接続してＩＮＶ１２が構成されている。
トランジスタＱｐ１１、Ｑｎ１１、Ｑｐ１２、Ｑｎ１２上には、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｔｈｅ ｌｉｎｅ）により、１層または２層以上の配線層が形成される。ここでは、絶縁層６１２、６１３および導電体６４１−６４４、６５１−６５３により２層の配線層が形成されている。
この配線層を覆って絶縁層６６１が形成される。絶縁層６６１上に、トランジスタＭｏｓ１が形成されている。
トランジスタＭｏｓ１は、絶縁層６６２、酸化物半導体（ＯＳ）層７０１、導電体７２１、７２２、７３１を有する。ＯＳ層７０１にチャネル形成領域が存在する。導電体７３１はゲート電極を構成し、導電体７２１、７２２は、それぞれ、ソース電極またはドレイン電極として機能する電極を構成する。
導電体７２１は、導電体６５２および導電体６５３を介して導電体６５１に接続されている。図示していないが、導電体６５１は、トランジスタＱｐ１１およびトランジスタＱｎ１１のゲートに接続されている。つまり導電体７２１はＩＮＶ１１の入力ノードに接続されている。導電体７２２は、導電体６４１−６４４を介して導電体６３５に接続されている。つまり、導電体７２２はＩＮＶ１２の出力ノードに接続されている。
ＯＳ層７０１において、導電体７３１（ゲート）、ならびに導電体７２１、７２２（ソース、ドレイン）と重ならない領域７１０に、その抵抗値を下げるような元素（ここでは、不純物元素と呼ぶ。）を添加してもよい。導電体７２１、７２２、７３１をマスクにして不純物元素を添加することで、ＯＳ層７０１に低抵抗化された領域７１０が自己整合的に形成される。つまり、トランジスタＭｏｓ１をトップゲート型のセルフアライン構造のトランジスタとすることができる。
低抵抗化のためにＯＳ層７０１に添加する不純物元素としては、水素（Ｈ）、ホウ素（Ｂ）、窒素、フッ素、アルミニウム、リン、希ガス元素（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ，Ｘｅ）等が挙げられる。これらの元素から、１つまたは複数の元素を、不純物元素としてＯＳ層７０１に添加することができる。例えば、１つの不純物元素としては、アルゴンが挙げられる。例えば、２つの不純物元素の組み合わせとしては、ボロンとアルゴン、リンとアルゴン等が挙げられる。また、不純物元素の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。
トランジスタＭｏｓ１を覆って、絶縁層６６３形成されている。なお、必要に応じてトランジスタＭｏｓ１に接続される導電体を絶縁層６６３上に形成してもよい。この場合、この導電体をトランジスタＭｏｓ１に接続するための開口が絶縁層６６３に形成される。
ダイ６００を構成する絶縁層は、単層の絶縁膜で、または２層以上の絶縁膜で形成することができる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
ダイ６００を構成する導電体は、単層の導電膜で、または２層以上の導電膜で形成することができる。このような導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属膜を用いることができる。また、これら金属を成分とする合金膜および化合物膜、リン等の不純物元素を含有させた多結晶シリコン膜等を用いることができる。
ダイ６００を構成する絶縁層、導電体、半導体、および酸化物半導体を成膜するには、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法、またはパルスレーザー堆積（ＰＬＤ）法を用いるとよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
＜＜トランジスタの構成例＞＞
ダイ６００を構成するＳｉトランジスタや、ＯＳトランジスタのデバイス構造は、図１４の構造に限定されるのもではない。例えば、ＯＳトランジスタに、バックゲートを設けてもよい。図１３のトランジスタＭｏｓ１では、導電体６４４および導電体６５３と同様に、絶縁層６１３上にバックゲートとして機能する導電体をＯＳ層７０１に重なるように形成すればよい。この導電体は導電体７３１に接続されていてもよい。この場合、トランジスタＭｏｓ１のデバイス構造は、バックゲートがゲートに接続されている構造となる。
＜ＯＳトランジスタの構成例＞
図１５にＯＳトランジスタの構成の一例を示す。図１５ＡはＯＳトランジスタの構成の一例を示す上面図である。図１５Ｂは、Ｙ１−Ｙ２線による図１５Ａの断面図である。図１５Ｃ、図１５Ｄは、Ｘ１−Ｘ２線、Ｘ３−Ｘ４線による図１５Ａの断面図である。また、Ｙ１−Ｙ２線の方向をチャネル長方向、Ｘ１−Ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１５Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１５Ｃおよび図１５Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１５Ａでは、一部の構成要素が省略されている。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
ＯＳトランジスタ８００は、半導体基板８０１に形成された絶縁層８１２上に形成されている。絶縁層８１２は、図１４の絶縁層６６１に相当する膜である。ＯＳトランジスタ８００は、酸化物半導体膜（ＯＳ膜）８２１−８２３、導電体８４１−８４３を有する。以下では、ＯＳ膜８２１、ＯＳ膜８２２およびＯＳ膜８２３との積層構体を、酸化物半導体層（ＯＳ層）８２０と呼ぶことにする。
導電体８４１および導電体８４２は、ソース電極またはドレイン電極として機能することが可能な端子を構成する。導電体８４１および導電体８４２は、それぞれ、ＯＳ膜８２１、ＯＳ膜８２２の順で形成された積層膜と接するように形成されている。導電体（８４１、８４２）を挟んで、ＯＳ膜８２２上に、ＯＳ層８２０の３層目の膜、ＯＳ膜８２３が形成されている。ＯＳ層８２０および導電体（８４１、８４２）を覆って絶縁層８１３が形成されている。絶縁層８１３はＯＳトランジスタ８００のゲート絶縁層を構成する。絶縁層８１３上に、導電体８４３が形成されている。導電体８４３はＯＳトランジスタ８００のゲート電極を構成する。
ＯＳトランジスタ８００を覆って、絶縁層８１４、および絶縁層８１５が形成されている。絶縁層８１５上に導電体８５１−８５３が形成されている。導電体８５１は開口８６１において導電体８４１に接しており、導電体８５２は開口８６２において導電体８４２に接しており、導電体８５３は開口８６３において導電体８４３に接している。
ＯＳトランジスタ８００はトップゲート型のトランジスタである。その、チャネル長は１０ｎｍ以上１０００ｎｍ以下、好ましくはチャネル長が２０ｎｍ以上５００ｎｍ以下、より好ましくはチャネル長が３０ｎｍ以上３００ｎｍ以下である。
また、ＯＳ膜８２１、およびＯＳ膜８２３のバンドギャップは、ＯＳ膜８２２のバンドギャップよりも広いほうが好ましい。これにより、ＯＳ層８２０において、該エネルギーバンド構造を有する積層構造において、電子はＯＳ膜８２２を主として移動することになる。そのためＯＳ膜８２１と絶縁層８１２との界面、または、ＯＳ膜８２３と絶縁層８１３との界面に準位が存在したとしても、当該準位はＯＳ層８２０中の電子の移動にほとんど影響しない。また、ＯＳ膜８２１とＯＳ膜８２２との界面、およびＯＳ膜８２２とＯＳ膜８２３との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記ＯＳ膜の積層構造を有するＯＳトランジスタ８００は、高い電界効果移動度を実現することができる。
ＯＳ膜８２１およびＯＳ膜８２３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆをＯＳ膜８２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、ＯＳ膜８２１およびＯＳ膜８２３は、ＯＳ膜８２２よりも酸素欠損が生じにくいということができる。
なお、ＯＳ膜８２１、ＯＳ膜８２２、ＯＳ膜８２３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物である場合、ＯＳ膜８２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、ＯＳ膜８２２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、ＯＳ膜８２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３は、ｙ２／ｘ２の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、ＯＳ膜８２２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
ＯＳ膜８２１およびＯＳ膜８２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、ＯＳ膜８２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
ＯＳ膜８２１およびＯＳ膜８２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ膜８２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ膜８２２は、ＯＳ膜８２１およびＯＳ膜８２３より厚い方が好ましい。
＜＜酸化物半導体膜＞＞
以下、ＯＳトランジスタに用いられる酸化物半導体膜について説明する。
ＯＳトランジスタのチャネル形成領域は、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）で形成することが好ましい。高純度化ＯＳとは、電子供与体（ドナー）となる水分または水素等の不純物が低減され、かつ酸素欠損が低減されている酸化物半導体のことをいう。このように酸化物半導体を高純度化することで、その導電型を真性または実質的に真性にすることが可能である。なお、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であることをいう。キャリア密度は、１×１０１５／ｃｍ３未満が好ましく、１×１０１３／ｃｍ３未満がより好ましい。
高純度化ＯＳでチャネル形成領域を形成することで、室温におけるＯＳトランジスタの規格化されたオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下の範囲に低くすることができる。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体中で不純物準位を形成する。不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。酸化物半導体中や、他の層との界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、以下の不純物濃度レベル程度まで高純度化するとよい。以下に列記する不純物濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られた値であり、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域における値である。高純度化ＯＳとは、不純物濃度のレベルが以下のような部分を有している酸化物半導体であることとする。
例えば、不純物がシリコンの場合は、その濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
例えば、不純物が水素の場合は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
例えば、不純物が窒素の場合は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、結晶を含む酸化物半導体にシリコンや炭素が高濃度で含まれると、結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、シリコン濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。例えば、炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
ＯＳトランジスタの酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。必要とする電気的特性（電界効果移動度、しきい値電圧等）に応じて、適切な組成の酸化物半導体を形成すればよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物やその組成の近傍の酸化物を用いるとよい。なお、本明細書において、酸化物半導体の原子数比は、誤差として±２０％の変動を含む。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法で形成する場合、その成膜用ターゲットとしては、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：４：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いることが好ましい。このようなターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物半導体膜を成膜することで、酸化物半導体膜に結晶部が形成されやすくなる。また、これらのターゲットの充填率は９０％以上が好ましく、９５％以上がより好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を成膜することができる。
例えば、Ｉｎ−Ｚｎ酸化物の成膜用ターゲットとしては、Ｉｎ−Ｚｎ酸化物のターゲットを用いればよい。このターゲットにおいて、原子数比Ｉｎ：Ｚｎが５０：１から１：２の範囲であることが好ましく、１５：１から１．５：１の範囲であることがより好ましい。この原子数比をモル数比に換算するとＩｎ２Ｏ３：ＺｎＯが２５：１から１：４の範囲が好ましく、１５：２から３：４の範囲がより好ましい。例えば、Ｉｎ−Ｚｎ酸化物の成膜用ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとするとよい。Ｚｎの比率をこのような範囲に収めることで、Ｉｎ−Ｚｎ酸化物膜の移動度を向上することができる。
＜酸化物半導体膜の構造＞
以下では、ＯＳトランジスタのＯＳ層の構造について説明する。ＯＳトランジスタのＯＳ層は、単層の酸化物半導体膜または２層以上の酸化物半導体膜の積層膜から形成することができる。ＯＳ層を構成する酸化物半導体膜としては、単結晶酸化物半導体膜または非単結晶酸化物半導体膜が用いられる。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜等をいう。
非晶質酸化物半導体膜は、膜中における原子配列が無秩序であり、結晶成分を有さない酸化物半導体膜である。膜全体が完全な非晶質であり、微小領域においても結晶部を有さない酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも秩序性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つである。以下、ＣＡＡＣ−ＯＳ膜について説明する。
＜ＣＡＡＣ−ＯＳ膜＞
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。また、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。
ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
（実施の形態３）
本実施の形態では、データを記憶することが可能な回路を備えた半導体装置について説明する。
実施の形態１に係る回路は、記憶回路や順序回路として機能することが可能であり、例えば、組み合わせ回路の出力データを格納する記憶回路として様々な半導体装置に適用することができる。例えば、ＣＰＵ（中央演算処理装置）、ＭＣＵ（マイクロコントローラユニット）、およびプログラマブルロジックデバイス（代表的には、ＦＰＧＡ）等のレジスタに、実施の形態１に係る回路を用いることができる。
上述したように、実施の形態１の回路は動的消費電力が低減されているため、これを組み込んだプロセッサ自体の消費電力も低減できる。実施の形態１の回路が用いられたプロセッサは、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器のプロセッサに用いることが可能である。
このような電子機器の例として、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示する表示部を有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ等）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１６Ａ−図１６Ｆに示す。
図１６Ａは携帯型ゲーム機の構成の一例を示す外観図である。携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。
図１６Ｂは携帯情報端末の構成の一例を示す外観図である。携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２は接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。そのため、表示部９１３における映像を、接続部９１５における筐体９１１と筐体９１２との間の角度に従って、切り替える構成としてもよい。また、表示部９１３および／または表示部９１４としてタッチパネル付の表示装置を使用してもよい。
図１６Ｃはノート型パーソナルコンピュータの構成の一例を示す外観図である。パーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。
図１６Ｄは、電気冷凍冷蔵庫の構成の一例を示す外観図である。電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。
図１６Ｅは、ビデオカメラの構成の一例を示す外観図である。ビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。
図１６Ｆは、自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。
１１−１７、３１−３３、４１−４３、１０１、１０２ 回路
２１、２２、２７、１２１、１２２ ループ回路
１１１−１１４ 論理回路
ＶＲＥＳ 可変抵抗素子
ＳＷ１、ＳＷ２ スイッチ
ＩＮＶ１１、ＩＮＶ１２ インバータ
ＴＧ１１ トランスミッションゲート
Ｍｏｓ１ トランジスタ

Claims (3)

  1. 入力端子と、
    出力端子と、
    第１のトランジスタと、
    第３のトランジスタと、
    第４のトランジスタと、
    第１の回路と、を有する半導体装置であって、
    前記第１の回路は、第１のノードと、第２のノードと、を有し、
    前記第１のトランジスタは、ゲートに入力される第１の信号に応じて、前記入力端子と前記第１のノードとの間の導通状態または非導通状態を選択することができる機能を有し、
    前記第２のノードは前記出力端子に電気的に接続され、
    前記第１の回路は、第２のトランジスタと、第２の回路と、第３の回路と、を有し、
    前記第１のノードは、前記第２の回路の入力ノードであり、
    前記第２のノードは、前記第２の回路の出力ノードであり、
    前記第２の回路の出力ノードは、前記第３の回路の入力ノードに電気的に接続され、
    前記第２のトランジスタのソースおよびドレインの一方は、前記第３の回路の出力ノードに電気的に接続され、
    前記第２のトランジスタのソースおよびドレインの他方は、前記第１のノードに電気的に接続され、
    前記第３のトランジスタおよび前記第４のトランジスタは、前記第２のノードと第１の電位が供給される第１の配線との間に、直列に電気的に接続され、
    前記第３のトランジスタおよび前記第４のトランジスタは、前記第３のトランジスタのゲートに入力される前記第１の信号と、前記第４のトランジスタのゲートに入力される前記第１のノードの電位と、に応じて、前記第２のノードと前記第１の配線との間の導通状態または非導通状態を選択することができる機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のトランジスタは、チャネルにおいて、酸化物半導体層を有するトランジスタであることを特徴とする半導体装置。
  3. 組み合わせ回路を含み、
    請求項１または請求項２に記載の半導体装置が、前記組み合わせ回路の出力データを保持する記憶回路として用いられていることを特徴とする半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9467047B2 (en) * 2011-05-31 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. DC-DC converter, power source circuit, and semiconductor device
TWI473072B (zh) * 2013-06-24 2015-02-11 Orise Technology Co Ltd 減少閂鎖元件數量的源極驅動裝置
KR102226985B1 (ko) 2013-08-19 2021-03-11 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
JP2017055338A (ja) * 2015-09-11 2017-03-16 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9564217B1 (en) * 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
KR102558044B1 (ko) 2016-06-14 2023-07-20 에스케이하이닉스 주식회사 비교회로 및 반도체장치
US11758745B2 (en) 2019-04-18 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Solid-state relay and semiconductor device
JP2021163917A (ja) * 2020-04-02 2021-10-11 ルネサスエレクトロニクス株式会社 半導体装置
US11387819B2 (en) * 2020-12-10 2022-07-12 Qualcomm Incorporated Fault resilient flip-flop with balanced topology and negative feedback

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11176153A (ja) 1997-12-11 1999-07-02 Seiko Epson Corp 半導体集積回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
GB9907931D0 (en) * 1999-04-07 1999-06-02 Univ Edinburgh An optoelectronic display
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6735110B1 (en) * 2002-04-17 2004-05-11 Xilinx, Inc. Memory cells enhanced for resistance to single event upset
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP2007081335A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008047698A (ja) 2006-08-16 2008-02-28 Renesas Technology Corp 半導体記憶装置
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101754704B1 (ko) 2009-11-20 2017-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
CN105590646B (zh) 2009-12-25 2019-01-08 株式会社半导体能源研究所 存储器装置、半导体器件和电子装置
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KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
WO2012029674A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing semiconductor device
JP5859839B2 (ja) 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
US8446171B2 (en) * 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US9257422B2 (en) 2011-12-06 2016-02-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving signal processing circuit
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015030150A1 (en) 2013-08-30 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage circuit and semiconductor device

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