TWI667570B - 半導體裝置及其運作方法 - Google Patents

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Abstract

一種半導體裝置包括一主處理器、一常關處理器以及至少一氧化物半導體隨機存取記憶體。常關處理器包括至少一氧化物半導體電晶體，主處理器係與常關處理器連接，且主處理器的時脈速度係高於常關處理器的時脈速度。氧化物半導體隨機存取記憶體係與常關處理器連接。半導體裝置的運作方法包括自主處理器將資料備份至常關處理器或/及氧化物半導體隨機存取記憶體。

Description

半導體裝置及其運作方法
本發明係關於一種半導體裝置以及其運作方法，尤指一種具有包括氧化物半導體電晶體之常關處理器以及氧化物半導體隨機存取記憶體的半導體裝置以及其運作方法。
隨著各式各樣的電子產品蓬勃的發展，不論其產品的功能如何創新與變化，耗電狀況的改善一直都是各類電子產品很重要的項目。尤其是對於隨身電子產品例如智慧電話、智慧手錶、電子手環等，續航力以及輕便性是非常重要的產品規格指標。要在盡可能輕便的狀況下提升續航力，改善電子裝置的耗電問題絕對是最根本且直接的作法。
本發明提供了一種半導體裝置以及其運作方法，利用具有低漏電特性之氧化物半導體來構成常關處理器以及隨機存取記憶體，藉此達到降低耗電的效果。
根據本發明之一實施例，本發明提供了一種半導體裝置，包括一主 處理器、一常關處理器以及至少一氧化物半導體隨機存取記憶體。常關處理器包括至少一氧化物半導體電晶體，主處理器係與常關處理器連接，且主處理器的時脈速度係高於常關處理器的時脈速度。氧化物半導體隨機存取記憶體係與常關處理器連接。
根據本發明之一實施例，本發明提供了一種半導體裝置的運作方法。半導體裝置包括一主處理器、一常關處理器以及至少一氧化物半導體隨機存取記憶體。常關處理器包括至少一氧化物半導體電晶體，主處理器係與常關處理器連接，且主處理器的時脈速度係高於常關處理器的時脈速度。氧化物半導體隨機存取記憶體係與常關處理器連接。半導體裝置的運作方法包括自主處理器將資料備份至常關處理器或/及氧化物半導體隨機存取記憶體。
在本發明之半導體裝置以及其運作方法中，由於時脈速度相對較低的常關處理器以及隨機存取記憶體係由具有低漏電特性之氧化物半導體所構成，故可藉此達到降低耗電的效果。
11‧‧‧主處理器
12‧‧‧高速隨機存取記憶體
21‧‧‧常關處理器
22‧‧‧氧化物半導體隨機存取記憶體
22A‧‧‧動態隨機存取記憶體
30‧‧‧周邊單元
90‧‧‧晶粒
101-104‧‧‧半導體裝置
MOS‧‧‧矽金氧半導體元件
OS‧‧‧氧化物半導體電晶體
第1圖繪示了本發明第一實施例之半導體裝置的示意圖。
第2圖繪示了本發明第二實施例之半導體裝置的示意圖。
第3圖繪示了本發明第三實施例之半導體裝置的示意圖。
第4圖繪示了本發明第四實施例之半導體裝置的示意圖。
請參閱第1圖。第1圖繪示了本發明第一實施例之半導體裝置的示意圖。如第1圖所示，本實施例提供一種半導體裝置101，包括一主處理器11、一常關(normally-off)處理器21以及至少一氧化物半導體隨機存取記憶體(Random Access Memory，RAM)22。常關處理器21包括至少一氧化物半導體電晶體OS，本實施例之氧化物半導體電晶體OS可包括氧化銦鎵鋅(Indium Gallium Zinc Oxide，IGZO)電晶體或由其他適合之氧化物半導體所構成之電晶體，而氧化物半導體隨機存取記憶體22可包括氧化銦鎵鋅隨機存取記憶體或由其他其他適合之氧化物半導體所構成之隨機存取記憶體。舉例來說，當氧化物半導體隨機存取記憶體22為一6T靜態隨機存取記憶體(SRAM)時，六個電晶體中的至少部分電晶體係為氧化物半導體電晶體OS，但並不以此為限。上述之氧化物半導體材料可包括II-VI族化合物(例如氧化鋅，ZnO)、II-VI族化合物摻雜鹼土金屬(例如氧化鋅鎂，ZnMgO)、II-VI族化合物摻雜IIIA族元素(例如氧化銦鎵鋅，IGZO)、II-VI族化合物摻雜VA族元素(例如氧化錫銻，SnSbO2)、II-VI族化合物摻雜VIA族元素(例如氧化硒化鋅，ZnSeO)、II-VI族化合物摻雜過渡金屬(例如氧化鋅鋯，ZnZrO)，或其他藉由以上提及之元素總類混合搭配形成之具有半導體特性之氧化物，但並不以此為限。此外，在本實施例中，主處理器11較佳為一矽半導體處理器而包括矽金氧半導體元件MOS，而常關處理器21較佳可由氧化物半導體電晶體OS以及矽金氧半導體元件所混合構成或可單純由氧化物半導體電晶體OS所組成，而主處理器11係與常關處理器21連接。以目前的技術水準來說，氧化物半導體電晶體OS的效能仍略遜於矽金氧半導體元件MOS，故主處理器11的時脈速度(clock rate)係高於常關處理器21的時脈速度。然而，主處理器11的時脈速度可具有較佳的效能與時脈速度，以符合半導體裝置101正常操作時的應用所需，相對來說常關處理器21的時脈速度要求較低，故常關處理器21可至少部分由氧化物半導體電晶體OS所構成。此外，由於氧化物半導體材料相較於矽半導 體材料具有較低的漏電特性，故可用以改善常關處理器21以及氧化物半導體隨機存取記憶體22的耗電狀況。
在本實施例中，常關處理器21可視需要與複數個氧化物半導體隨機存取記憶體22整合於同一晶粒(die)90上，但並不以此為限。主處理器11係與常關處理器21連接，而氧化物半導體隨機存取記憶體22係與常關處理器21以及主處理器11連接。此外，本實施例之半導體裝置101可更包括一高速隨機存取記憶體12以及一周邊單元30。高速隨機存取記憶體12係與主處理器11連接，且高速隨機存取記憶體12係與常關處理器21以及氧化物半導體隨機存取記憶體22之晶粒90連接。在本實施例中，高速隨機存取記憶體12可包括低功耗雙存取(Low Power Double Data Rate，LPDDR)動態隨機存取記憶體，但並不以此為限。周邊單元30係與主處理器11以及常關處理器21連接。本實施例之周邊單元30可包括全球定位系統(Global Positioning System，GPS)單元、無線網路單元、感測單元或其他適合的周邊單元。
因此，本實施例之半導體裝置101的運作方法可包括提供上述之半導體裝置101，並自主處理器11將資料備份至常關處理器21或/及氧化物半導體隨機存取記憶體22。更進一步說明，在本實施例之半導體裝置101的運作方法中，常關處理器21或/及氧化物半導體隨機存取記憶體22可於當主處理器11進入一休眠模式之前或/及之後自主處理器11或/及高速隨機存取記憶體12進行資料(例如登入資料以及編碼等)之備份。因此，當主處理器11進入休眠模式時，可自周邊單元30收集資料至常關處理器21或/及氧化物半導體隨機存取記憶體22，而常關處理器21亦可對進行中程式持續進行更新。由於自休眠模式喚醒至正常模式的時間須盡量縮短(例如小於50微秒)以避免使用者感受到延遲的狀況，故高速隨機存 取記憶體12與常關處理器21以及氧化物半導體隨機存取記憶體22之間需具有高速連接排線，且主處理器11與常關處理器21以及氧化物半導體隨機存取記憶體22之間亦較佳具有高速連接排線，藉以減少資料傳遞的延遲問題。本實施例之高速隨機存取記憶體12、主處理器11以及周邊單元30亦可視需要整合於另一個晶粒中或者分別設置於不同的晶粒中。因此，常關處理器21以及氧化物半導體隨機存取記憶體22之晶粒90與高速隨機存取記憶體12以及主處理器11之間可藉由2.5D IC或3D IC的堆疊封裝技術進行連接，藉此達到高速傳遞資料的效果。
本實施例之半導體裝置101由於仍具有高速隨機存取記憶體12，且主處理器11本身可具有快取記憶體(cache memory)例如L1/L2快取記憶體，故可適用於較高端(high-end)的電子產品，而此狀況下之常關處理器21或/及氧化物半導體隨機存取記憶體22的時脈速度較佳係大於或等於200MHz，但並不以此為限。舉例來說，本實施例之半導體裝置101可應用於電子墨水、電子紙顯示器中，利用主處理器11以及高速隨機存取記憶體12驅動顯示器進行顯示，而由於電子紙顯示器的顯示特性可不須持續進行顯示畫面更新，故在未更新顯示畫面時主處理器11可處於休眠模式。在此休眠模式下，可利用常關處理器21來協助處理程式更新以及自周邊單元30進行資料備份的動作，藉此達到減少耗電的效果。換句話說，本實施例之半導體裝置101可利用主處理器11達到應用產品所需的效能表現，且同時利用搭配之以氧化物半導體構成的常關處理器21以及氧化物半導體隨機存取記憶體22來達到節能的效果，故相較於完全使用氧化物半導體材料構成的半導體裝置或完全使用矽半導體材料半導體裝置來說，本實施例的半導體裝置101可在效能表現以及節省耗電上達到較平衡的效果。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說 明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第2圖。第2圖繪示了本發明第二實施例之半導體裝置102的示意圖。如第2圖所示，與上述第一實施例不同的地方在於，在本實施例之半導體裝置102中，氧化物半導體隨機存取記憶體22可包括一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)22A，動態隨機存取記憶體22A係用以取代上述第一實施例之高速隨機存取記憶體，且動態隨機存取記憶體22A係被主處理器11以及常關處理器21所共用。舉例來說，動態隨機存取記憶體22A中的電晶體可為氧化物半導體電晶體OS，但並不以此為限。值得說明的是，由於半導體裝置102中的動態隨機存取記憶體22A為氧化物半導體隨機存取記憶體而與常關處理器21以及其他的氧化物半導體隨機存取記憶體22整合於同一個晶粒90中，故可更容易縮短自休眠模式喚醒至正常模式的所需時間而可避免發生延遲狀況。此外，由於半導體裝置102中的動態隨機存取記憶體22A為氧化物半導體隨機存取記憶體，故動態隨機存取記憶體22A的效能可能較差(約低於300MHz)，故半導體裝置102較適合應用於中端(middle-end)的電子產品，但並不以此為限。
請參閱第3圖。第3圖繪示了本發明第三實施例之半導體裝置103的示意圖。如第3圖所示，與上述第一實施例不同的地方在於，在本實施例之半導體裝置103中，主處理器11、常關處理器21、氧化物半導體隨機存取記憶體22以及周邊單元30係整合於同一晶粒90上，故半導體裝置103可被視為一種系統單晶片(System On Chip，SOC)結構，但並不以此為限。此外，本實施例之氧化物半導 體隨機存取記憶體22較佳可包括一快取記憶體(cache memory)，且此由氧化物半導體構成的快取記憶體係被主處理器11以及常關處理器21所共用。換句話說，本實施例之半導體裝置103的快取記憶體係由氧化物半導體所構成，而主處理器11可不具有快取記憶體。此外，除了周邊單元30之外，其他所需電路例如數位信號處理器(Digital Signal Processor，DSP)、擴大器(amplifier)等亦可視需要整合於同一晶粒90中。在晶粒90中亦可藉由高速內連接裝置來加速主處理器11與其他由氧化物半導體所構成的元件(例如常關處理器21、氧化物半導體隨機存取記憶體22或甚至於周邊單元30)的資料傳遞速度。本實施例之半導體裝置103較適合應用於相對較低端(low-end)的電子產品，例如物聯網(Internet of Things，IoT)裝置與電子手環等，而此狀況下之常關處理器21或/及氧化物半導體隨機存取記憶體22的時脈速度要求可相對較低(約大於或等於100MHz)，但並不以此為限。
請參閱第4圖。第4圖繪示了本發明第四實施例之半導體裝置104的示意圖。如第4圖所示，與上述第三實施例不同的地方在於，本實施例之半導體裝置104可省略上述第三實施例之主處理器，而僅使用常關處理器21進行運作，而此常關處理器21可被視為一種微控制器(Micro Control Unit，MCU)，但並不以此為限。此外，半導體裝置104在啟動模式下若不需進行資料更新時，常關處理器21可處於斷電狀態(power off)，而藉由非揮發性的氧化物半導體隨機存取記憶體22或/及其他輔助設計來幫助喚醒常關處理器21。本實施例之半導體裝置104較適合應用於相對較低端且運作負載較低的電子產品，例如感應器、物聯網裝置與電子手環等，而此狀況下之常關處理器21或/及氧化物半導體隨機存取記憶體22的時脈速度要求可相對更低(約大於或等於50MHz)，但並不以此為限。
綜上所述，本發明之半導體裝置係利用具有低漏電特性之氧化物半 導體來構成時脈速度相對較低的常關處理器以及至少部分之隨機存取記憶體，並搭配時脈速度相對較高的主處理器進行運作來達到應用產品所需的效能表現，而常關處理器以及氧化物半導體隨機存取記憶體可用來達到降低耗電的效果，故本發明的半導體裝置可在整體效能以及節省耗電上具有平衡的表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (7)

  1. 一種半導體裝置，包括：一主處理器；一常關(normally-off)處理器，該常關處理器包括至少一氧化物半導體電晶體，其中該主處理器係與該常關處理器連接，且該主處理器的時脈速度(clock rate)係高於該常關處理器的時脈速度；以及至少一氧化物半導體隨機存取記憶體(Random Access Memory，RAM)，且該氧化物半導體隨機存取記憶體係與該常關處理器連接，其中該常關處理器與該氧化物半導體隨機存取記憶體係整合於同一晶粒(die)上，該氧化物半導體隨機存取記憶體包括一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，且該動態隨機存取記憶體係被該主處理器以及該常關處理器所共用，且該主處理器以及該常關處理器係分別設置於不同晶粒上。
  2. 如請求項1所述之半導體裝置，其中該氧化物半導體電晶體包括一氧化銦鎵鋅(Indium Gallium Zinc Oxide，IGZO)電晶體，且該氧化物半導體隨機存取記憶體包括一氧化銦鎵鋅RAM。
  3. 如請求項1所述之半導體裝置，更包括：一周邊單元，該周邊單元係與該主處理器以及該常關處理器連接，其中該周邊單元包括一全球定位系統(Global Positioning System，GPS)單元、一無線網路單元或一感測單元。
  4. 如請求項1所述之半導體裝置，其中該主處理器為一矽半導體處理器。
  5. 一種半導體裝置的運作方法，包括：提供如請求項1所述之該半導體裝置；以及自該主處理器將資料備份至該常關處理器或/及該氧化物半導體隨機存取記憶體。
  6. 如請求項5所述之半導體裝置的運作方法，其中該半導體裝置更包括一周邊單元，該周邊單元係與該主處理器以及該常關處理器連接，且該半導體裝置的該運作方法更包括：當該主處理器進入一休眠模式時，自該周邊單元收集資料至該常關處理器或/及以該常關處理器對一進行中程式進行更新。
  7. 如請求項6所述之半導體裝置的運作方法，其中該常關處理器以及該氧化物半導體隨機存取記憶體係整合於同一晶粒上，該半導體裝置更包括一高速隨機存取記憶體，該高速隨機存取記憶體係與該主處理器連接以及與該常關處理器和該氧化物半導體隨機存取記憶體之該晶粒連接，且該半導體裝置的該運作方法更包括：於該休眠模式之前及之後，自該主處理器備份資料至該常關處理器或/及該氧化物半導體隨機存取記憶體。
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