JP2011004393A5 - 半導体装置 - Google Patents

Claims (8)

1. 第１乃至第４のトランジスタと、順序回路と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートには、第１の信号が入力され、
   前記第３のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
   前記順序回路には、少なくともスタート信号、クロック信号及びリセット信号が入力され、
   前記リセット信号は、前記第２の信号であることを特徴とする半導体装置。
2. 第１乃至第４のトランジスタと、順序回路と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのゲートには、第１の信号が入力され、
   前記第３のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
   前記順序回路には、少なくともスタート信号、クロック信号及びリセット信号が入力され、
   前記リセット信号は、前記第２の信号であることを特徴とする半導体装置。
3. 第１乃至第８のトランジスタと、順序回路と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートには、第１の信号が入力され、
   前記第７のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
   前記順序回路には、少なくともスタート信号、クロック信号及びリセット信号が入力され、
   前記リセット信号は、前記第２の信号であることを特徴とする半導体装置。
4. 第１及び第２のトランジスタと、順序回路と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのゲートには、第１の信号が入力され、
   前記第１のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
   前記順序回路には、少なくともスタート信号、クロック信号及びリセット信号が入力され、
   前記リセット信号は、前記第２の信号であり、
   前記第１の信号は、前記順序回路の出力信号であることを特徴とする半導体装置。
5. 第１乃至請求項４のトランジスタと、順序回路と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートには、第１の信号が入力され、
   前記第３のトランジスタのソース又はドレインの一方からは、第２の信号が出力され、
   前記順序回路には、少なくともスタート信号、クロック信号及びリセット信号が入力され、
   前記リセット信号は、前記第２の信号であり、
   前記第１の信号は、前記順序回路の出力信号であることを特徴とする半導体装置。
6. 第１乃至請求項５のトランジスタと、順序回路と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第４のトランジスタのゲートには、第１の信号が入力され、
   前記第２のトランジスタのゲートには、第２の信号が入力され、
   前記第３のトランジスタのソース又はドレインの一方からは、第３の信号が出力され、
   前記順序回路には、少なくともスタート信号、クロック信号及びリセット信号が入力され、
   前記リセット信号は、前記第３の信号であり、
   前記第１の信号は、前記順序回路の出力信号であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第１のトランジスタの半導体層は、粒径が２ｎｍ以上２００ｎｍ以下の結晶粒を含む第１の層と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を含む第２の層と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を含む第３の層と、を有することを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記第１のトランジスタの半導体層は、酸化物半導体を有することを特徴とする半導体装置。