CN104658497B

CN104658497B - 电子电路、显示装置、电子设备以及电子电路的驱动方法

Info

Publication number: CN104658497B
Application number: CN201510048788.8A
Authority: CN
Inventors: 梅崎敦司; 木村肇
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2009-05-21
Filing date: 2010-05-21
Publication date: 2017-11-17
Anticipated expiration: 2030-05-21
Also published as: JP2011004393A; US9257085B2; CN104658497A; CN101894517A; US20100295838A1; CN101894517B; US8872745B2; JP5751762B2; US20150062112A1

Abstract

本申请的发明名称为“电子电路、显示装置、电子设备以及电子电路的驱动方法”。本发明提供电子电路、显示装置、电子设备以及电子电路的驱动方法。一种具有时序电路及控制电路的电子电路，其中，该时序电路被输入作为起始信号的第一信号、作为时钟信号的第二信号和作为复位信号的第三信号并输出根据被输入的第一信号、第二信号和第三信号的状态而设定状态的第四信号作为输出信号；该控制电路控制输入到时序电路的第三信号的状态。从而，控制时序电路的输入信号及输出信号的状态，并抑制电子电路的操作不良。

Description

电子电路、显示装置、电子设备以及电子电路的驱动方法

技术领域

本发明的一个方式涉及电子电路及其驱动方法。另外，本发明还涉及显示装置。另外，还涉及在显示部具有该显示装置的电子设备。

背景技术

近年来，因为液晶电视等大型显示装置的增加，所以对液晶显示装置或发光装置等的显示装置的研究开发日益火热。尤其是，使用具有设置在绝缘衬底上的半导体层的薄膜晶体管等而在同一衬底上形成显示装置的像素电路及驱动电路，由于这种技术例如大大地有助于降低功耗以及减少成本，所以对该技术的研究开发日益火热。形成在绝缘衬底上的驱动电路通过例如FPC连接到包括控制器IC的电路，并且其操作被该控制器IC控制。

作为上述显示装置的驱动电路，例如有扫描线驱动电路或信号线驱动电路等，如专利文献1所示那样，有使用电子电路之一的移位寄存器而形成的驱动电路。移位寄存器由使用如触发器等的多个时序电路而形成的多级时序电路构成。

优选的是，按每个操作期间，例如将触发器的输出信号的状态控制为所希望的状态，以便使上述移位寄存器更正确地操作。例如，在因为噪声的影响而不能将触发器的输出信号的状态控制为所希望的状态时，移位寄存器的操作不良的可能性高。

日本专利申请公开 2006-24350号公报。

发明内容

本发明的一个方式的课题之一在于控制时序电路的输出信号的状态，并抑制具有时序电路的电路的操作不良。

本发明的一个方式是：包括时序电路，并且控制输入到时序电路的至少一个信号的状态。因为根据输入到时序电路的信号的状态而设定时序电路输出的信号的状态，所以控制输入到时序电路的信号的状态，通过设定输入到时序电路的信号的状态，控制时序电路的输出信号的状态。

本发明的一个方式是一种电子电路，包括：时序电路，该时序电路被输入作为起始信号的第一信号、作为时钟信号的第二信号和作为复位信号的第三信号并输出根据被输入的第一信号、第二信号和第三信号的状态而设定状态的第四信号作为输出信号；以及控制输入到时序电路的第三信号的状态的控制电路。

本发明的一个方式是一种电子电路，包括：时序电路，该时序电路被输入作为起始信号的第一信号、作为时钟信号的第二信号和作为复位信号的第三信号并输出根据被输入的第一信号、第二信号和第三信号的电压状态而设定电压状态的第四信号作为输出信号；以及控制电路，该控制电路被输入第四信号并将根据被输入的第四信号的电压状态而设定电压状态的信号作为第三信号输出到时序电路。

再者，上述所记载的电子电路还可以采用控制电路为逻辑电路的结构。

本发明的一个方式是一种电子电路，包括：第一时序电路，该时序电路被输入作为起始信号的第一信号、作为时钟信号的第二信号和作为复位信号的第三信号并输出根据被输入的第一信号、第二信号和第三信号的电压状态而设定电压状态的第四信号作为输出信号；第二时序电路，该时序电路被输入作为起始信号的第四信号、作为时钟信号的第五信号和作为复位信号的第六信号并输出根据被输入的第四信号、第五信号和第六信号的电压状态而设定电压状态的第七信号作为输出信号；以及控制电路，该控制电路被输入第七信号并将根据被输入的第七信号的电压状态而设定电压状态的信号作为第三信号输出到第一时序电路。

再者，上述所记载的电子电路还可以采用控制电路为延迟电路的结构。

另外，上述所记载的电子电路还可以采用控制电路为逻辑电路的结构。

本发明的一个方式是一种电子电路，包括：第一时序电路，该时序电路被输入作为起始信号的第一信号、作为时钟信号的第二信号和作为复位信号的第三信号并输出根据被输入的第一信号、第二信号和第三信号的电压状态而设定电压状态的第四信号作为输出信号；第二时序电路，该时序电路被输入作为起始信号的第四信号、作为时钟信号的第五信号和作为复位信号的第六信号并输出根据被输入的第四信号、第五信号和第六信号的电压状态而设定电压状态的第七信号作为输出信号；以及控制电路，该控制电路被输入第四信号及第七信号并将根据被输入的第四信号及第七信号的电压状态而设定电压状态的信号作为第三信号输出到第一时序电路。

再者，本发明的一个方式的电子电路所具有的时序电路可以包括：第一晶体管，该第一晶体管具有第一栅极、第一源极和第一漏极，并且第一栅极被输入起始信号；第二晶体管，该第二晶体管具有第二栅极、第二源极和第二漏极，第二栅极电连接到第一晶体管的第一源极或第一漏极，第二源极和第二漏极中的一方被输入时钟信号，并且第二源极及第二漏极中的另一方的电压作为输出信号被输出；以及第三晶体管，该第三晶体管具有第三栅极、第三源极和第三漏极，第三栅极被输入复位信号，第三源极及第三漏极的一方电连接到第二晶体管的第二栅极，并且第三源极及第三漏极的另一方被施加第一电压或第二电压。

本发明的一个方式是一种显示装置，包括：驱动电路，该驱动电路具有本发明的一个方式的电子电路之一；以及像素部，该像素部具有由驱动电路控制显示操作的像素。

本发明的一个方式是一种电子设备，包括：显示部，该显示部具有本发明的一个方式的显示装置之一；以及控制开关，该控制开关控制显示部的显示操作。

本发明的一个方式是一种电子电路的驱动方法，在具有被输入作为起始信号的第一信号、作为时钟信号的第二信号和作为复位信号的第三信号并输出根据第一信号、第二信号和第三信号的电压状态而设定电压状态的第四信号作为输出信号的时序电路的电子电路中，在第四信号从第一电压状态成为第二电压状态的同时，或者，在第四信号从第一电压状态成为第二电压状态之后，将输入到时序电路的第三信号设定为第一电压状态。

根据本发明的一个方式，能够在时序电路中将输出信号的状态设定为所希望的状态，从而能够抑制时序电路的操作不良，再者还能抑制电子电路的操作不良。

附图说明

图1是示出实施方式1中的电子电路的结构的一个例子的方框图；

图2是示出图1所示的电子电路的操作的一个例子的时序图；

图3是示出实施方式2中的电子电路的结构的一个例子的方框图；

图4是示出图3所示的电子电路的操作的一个例子的时序图；

图5A至图5H是示出图3所示的电子电路中的控制电路的电路结构的一个例子的电路图；

图6A至图6E是示出图3所示的电子电路中的控制电路的电路结构的一个例子的电路图；

图7是示出图5A所示的控制电路的操作的一个例子的时序图；

图8是示出实施方式3中的电子电路的结构的一个例子的方框图；

图9是示出图8所示的电子电路的操作的一个例子的时序图；

图10A至图10C是示出图8所示的电子电路中的控制电路的电路结构的一个例子的电路图；

图11是示出实施方式4中的电子电路的结构的一个例子的方框图；

图12是示出图11所示的电子电路的操作的一个例子的时序图；

图13A至图13G是示出图11所示的电子电路中的控制电路的电路结构的一个例子的电路图；

图14A至图14E是示出实施方式5中的时序电路的电路结构的一个例子的电路图；

图15A至图15F是示出图14E所示时序电路中的控制电路的电路结构的一个例子的电路图；

图16是示出图14A所示的时序电路的操作的一个例子的时序图；

图17是示出实施方式6中的晶体管的结构的一个例子的截面图；

图18A和图18B是示出图17所示的晶体管的栅极绝缘层与用作源区及漏区的杂质半导体层之间的放大图；

图19是示出实施方式6中的晶体管的结构的一个例子的截面图；

图20A至图20C是示出实施方式7中的晶体管的制造方法的截面图；

图21A至图21C是示出实施方式7中的晶体管的制造方法的截面图；

图22A-1、图22A-2、图22B-1及图22B-2是说明可以应用于本发明的多级灰度掩模的图；

图23A至图23C是示出实施方式7中的晶体管的制造方法的截面图；

图24A和图24B是示出实施方式7中的晶体管的制造方法的截面图；

图25A至图25C是示出实施方式7中的晶体管的制造方法的截面图；

图26A和图26B是示出实施方式8中的电子电路的结构的一个例子的图；

图27是示出实施方式9中的显示装置的结构的一个例子的图；

图28A和图28B是示出图27所示的显示装置中的像素的电路结构的一个例子的电路图；

图29A和图29B是示出图27所示的显示装置中的扫描线驱动电路及信号线驱动电路的结构的一个例子的方框图；

图30是示出图29A或图29B所示的扫描线驱动电路或信号线驱动电路的移位寄存器的结构的一个例子的图；

图31A和图31B是示出图30所示的移位寄存器的操作验证的结果的图；

图32A和图32B是示出实施方式10中的显示装置的结构的图；

图33A至图33H是示出实施方式11中的电子设备的结构的一个例子的图；

图34A至图34H是示出实施方式11中的电子设备的结构的一个例子的图；

图35A至图35C是示出实施方式11中的电子设备的结构的一个例子的图。

具体实施方式

以下，参照附图说明本发明的实施方式的一个例子。但是，本发明不局限于以下所示的说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下述实施方式所记载的内容中。

实施方式1

在本实施方式中，说明本发明的一个方式的电子电路。

以下，参照图1说明本实施方式中的电子电路的结构。图1是示出本实施方式的电子电路的结构的一个例子的电路方框图。

图1所示的电子电路包括时序电路101和控制电路102。

时序电路101具有被输入信号S1、信号S2和信号S3作为输入信号，并输出根据被输入的信号S1、信号S2和信号S3而设定状态的信号S4作为输出信号的功能。

另外，在本说明书中，信号的状态是指如信号的电压、电流或频率等。

另外，一般来说，电压是指两点之间的电位差，而电位是指存在于某一点的静电场中的单位电荷所具有的静电能量（电势能量），但是，在电子电路中仅对某一点而言，有时作为数值采用该一点的电位与成为标准的电位（也称为标准电位）之间的差异（电压），因此，在本说明书中，如果没有特别的指定，则有时作为该一点的电压使用某一点的电位与标准电位之间的电位差。

因为控制电路102具有将信号S3输出到时序电路101的功能，并具有控制信号S3的状态的功能，所以控制电路102也被称为信号控制电路。例如，控制电路102也可以具有控制输向时序电路101的信号S3的脉冲的输出定时的功能。信号S3的状态可以根据如信号S4的状态而设定。另外，例如，控制电路102可以电连接于时序电路101。另外，控制电路102可以利用如延迟电路或逻辑电路等来构成。例如，当控制电路102由例如延迟电路构成，并且某一信号输入到控制电路102时，控制电路102使输入到控制电路102的信号延迟，并将被延迟的信号作为信号S3输出。例如，当采用具有由N＋1个（N为自然数）时序电路构成的N＋1级时序电路的电子电路时，可以使用第K＋1（K为1至N的自然数）级时序电路的输出信号作为输入到控制电路102的信号。另外，当使用逻辑电路构成控制电路102时，例如也可以使用信号S4。

另外，作为本说明书中的信号，可以使用例如使用电压、电流、电阻或频率等的模拟信号或数字信号。例如，作为使用电压的信号（也称为电压信号），优选使用至少具有第一电压状态及第二电压状态的信号，例如，可以使用作为第一电压状态具有高电平的电压状态并作为第二电压状态具有低电平的电压状态的二值的数字信号等。另外，在二值的数字信号中，高电平的电压也被称为V_H，而低电平的电压也被称为V_L。另外，优选的是，第一电压状态的电压及第二电压状态的电压分别是一定值。但是，因为如噪声等影响到电子电路，所以第一电压状态的电压及第二电压状态的电压分别可以为在一定范围内的数值，而不是一定值。另外，还可以使用具有三个以上的电压状态的信号作为电压信号。

另外，本说明书中使用的“第一”、“第二”等使用序数的用语是为了避免每个要素的混同，而不是为了在数目方面上限定。

再者，信号S1可以用作如时序电路的起始信号（也称为置位信号），例如可以用作时序电路101的起始信号（也称为ST₁₀₁）。

另外，信号S2可以用作如时序电路的时钟信号，例如可以用作时序电路101的时钟信号（也称为CK₁₀₁）。

另外，信号S3可以用作如时序电路的复位信号，例如可以用作时序电路101的复位信号（也称为RE₁₀₁）。

如图1所示的一个例子那样，本实施方式的电子电路的一个例子具有时序电路（如时序电路101）及控制电路（如控制电路102），其中时序电路被输入第一信号（如信号S1）、第二信号（如信号S2）和第三信号（如信号S3）并输出第四信号（如信号S4），并且控制电路控制输入到时序电路的信号的任一（如信号S3）的状态。另外，虽然在图1中示出具有一个时序电路及一个控制电路的结构，但是不局限于此，本实施方式的电子电路也可以采用具有多个时序电路或控制电路的结构。例如，还可以采用具有由N＋1个（N为自然数）的时序电路构成的N＋1级时序电路和N个控制电路的结构。当电子电路具有N＋1级时序电路时，可以采用如下结构：例如，第K＋1级（K为1至N的自然数）时序电路的输出信号输入到N个控制电路之一，并且N个控制电路之一的输出信号输入到第K级时序电路。

以下，参照图2说明本实施方式中的电子电路的操作（也称为驱动方法）的一个例子。图2是示出图1所示的电子电路的操作的一个例子的时序图，并分别示出信号S1至信号S4的信号波形。在将参照图2说明的图1所示的电子电路的操作的一个例子中，在如下条件下进行说明：信号S1至信号S4为二值的数字信号；并且，信号S2为时钟信号。另外，在本实施方式中的电子电路的操作中，可以使图2所示的各信号的电压状态反转。

如图2所示那样，图1所示的电子电路的操作的一个例子可以被分成期间111、期间112和期间113。另外，在本说明书中，期间的长度可以根据如时钟信号而适当地设定，例如，可以将期间的长度设定为与时钟信号的半周期相同的长度。以下，说明各期间中的操作。

首先，在期间111中，在时刻A1，信号S1成为高电平，信号S2成为低电平，并且信号S3成为低电平。

此时，时序电路101成为置位状态。另外，信号S4根据信号S1至信号S3的电压状态而成为低电平。再者，在期间111中，信号S3维持低电平。

接着，在期间112中，在时刻A2，信号S1成为低电平，信号S2成为高电平，并且信号S3一直为低电平。

此时，信号S4根据信号S1至信号S3的电压状态而成为高电平。再者，在期间112中，信号S3维持低电平。

接着，在期间113中，在时刻A3，信号S1一直为低电平，信号S2成为低电平，并且信号S3一直为低电平。

此时，信号S4根据信号S1至信号S3的电压状态而成为低电平。再者，在时刻A4，信号S3成为高电平。当信号S3成为高电平时，时序电路101成为复位状态。在时序电路101处于复位状态的期间，信号S4维持低电平。

另外，在参照图2说明的图1所示的电子电路的操作的一个例子中，优选的是，将信号S3从低电平变成高电平（也称为上升）的定时（时刻A4）设定为与信号S4从高电平变成低电平（也称为下降）的同时，或者，信号S4下降之后。这是因为如下缘故：例如，当在信号S4下降之前信号S3上升时，由时序电路101内的延迟而在信号S4下降之前时序电路101处于复位状态，而直到信号S4下降需要较长时间，这成为操作不良的原因的可能性高。

如图2所示的一个例子那样，通过使本实施方式的电子电路操作，可以控制时序电路所输出的信号的状态。因此，即使如时序电路内的操作延迟，也考虑时序电路内的操作的延迟而设定输入到时序电路的复位信号的电压状态，从而可以控制时序电路处于复位状态的定时。由此，可以抑制时序电路中的操作不良，并能抑制电子电路中的操作不良。

实施方式2

在本实施方式中，说明本发明的一个方式的电子电路。

以下，参照图3说明本实施方式中的电子电路的结构。图3是示出本实施方式的电子电路的结构的一个例子的方框图。

图3所示的电子电路至少包括时序电路2011、时序电路2012和控制电路2021。

时序电路2011具有被输入信号S21、信号S22和信号S23作为输入信号，并输出根据被输入的信号S21、信号S22和信号S23而设定电压状态的信号S24作为输出信号的功能。

时序电路2012具有被输入信号S24、信号S25和信号S26作为输入信号，并输出根据被输入的信号S24、信号S25和信号S26而设定电压状态的信号S27作为输出信号的功能。另外，例如，时序电路2012可以电连接于时序电路2011。

控制电路2021具有从时序电路2012输入信号S27，并将根据被输入的信号S27而设定电压状态的信号作为信号S23输出到时序电路2011的功能。另外，例如，控制电路2021可以电连接于时序电路2011及时序电路2012。

例如，信号S21及信号S24可以用作时序电路的起始信号，信号S21可以用作时序电路2011的起始信号（也称为ST₂₀₁₁），而信号S24可以用作时序电路2012的起始信号（也称为ST₂₀₁₂）。

例如，信号S22及信号S25可以用作时序电路的时钟信号，信号S22可以用作时序电路2011的时钟信号（也称为CK₂₀₁₁），而信号S25可以用作时序电路2012的时钟信号（也称为CK₂₀₁₂）。另外，作为信号S22及信号S25，可以使用其相位互不相同的信号，例如可以使用第一时钟信号（也称为CK1）作为信号S22，并可以使用第二时钟信号或第一时钟信号的反相时钟信号（也称为CKB1）作为信号S25。

例如，信号S23及信号S26可以用作时序电路的复位信号，信号S23可以用作时序电路2011的复位信号（也称为RE₂₀₁₁），而信号S26可以用作时序电路2012的复位信号（也称为RE₂₀₁₂）。

如图3所示的一个例子那样，本实施方式的电子电路的一个例子具有第一时序电路（如时序电路2011）、第二时序电路（如时序电路2012）及控制电路（如控制电路2021），其中第一时序电路被输入第一信号（如信号S21）、第二信号（如信号S22）和第三信号（如信号S23）并输出第四信号（如信号S24），第二时序电路被输入第四信号、第五信号（如信号S25）和第六信号（如信号S26）并输出第七信号（如信号S27），并且控制电路控制输入到第一时序电路的信号的任一的电压状态。另外，本发明不局限于此，例如，本实施方式的电子电路还可以采用如下结构，即该电子电路包括：具有N＋1个（N为自然数）的时序电路的N＋1级时序电路；控制电路，该控制电路被输入从第K＋1级（K为1至N的自然数）时序电路输出的信号，并将根据被输入的信号的电压状态而设定电压状态的信号输出到第K级时序电路。

以下，参照图4说明本实施方式中的电子电路的操作的一个例子。图4是示出图3所示的电子电路的操作的一个例子的时序图，并分别示出信号S21至信号S27的信号波形。在将参照图4说明的图3所示的电子电路的操作的一个例子中，在如下条件下进行说明：信号S21至信号S27为二值的数字信号；信号S22为第一时钟信号；并且，信号S25为第一时钟信号的反相时钟信号。另外，在本实施方式中的电子电路的操作中，可以使图4所示的各信号的电压状态反转。

如图4所示那样，图3所示的电子电路的操作的一个例子可以被分成期间211、期间212和期间213。以下，说明各期间中的操作。

首先，在期间211中，在时刻B1，信号S21成为高电平，信号S22成为低电平，信号S23成为低电平，信号S25成为高电平，并且信号S26成为低电平。

此时，时序电路2011成为置位状态。另外，作为时序电路2011的输出信号的信号S24根据信号S21至信号S23的电压状态而成为低电平。再者，作为时序电路2012的输出信号的信号S27根据信号S24至信号S26的电压状态而成为低电平。再者，在期间211中，作为控制电路2021的输出信号的信号S23维持低电平。

接着，在期间212中，在时刻B2，信号S21成为低电平，信号S22成为高电平，信号S23一直为低电平，信号S25成为低电平，并且信号S26成为低电平。

此时，信号S24根据信号S21至信号S23的电压状态而成为高电平。当信号S24成为高电平时，时序电路2012成为置位状态。另外，信号S27根据信号S24至信号S26的电压状态而一直为低电平。再者，在期间212中，信号S23维持低电平。

接着，在期间213中，在时刻B3，信号S21一直为低电平，信号S22成为低电平，信号S23一直为低电平，信号S25成为高电平，并且信号S26一直为低电平。

此时，信号S24根据信号S21至信号S23的电压状态而成为低电平。再者，信号S27根据信号S24至信号S26的电压状态而成为高电平。再者，在时刻B4，信号S23根据信号S27的电压状态而成为高电平。当信号S23成为高电平时，时序电路2011成为复位状态。在时序电路2011处于复位状态的期间，信号S24维持低电平。

另外，在参照图4说明的图3所示的电子电路的操作的一个例子中，可以在期间213内适当地设定信号S23上升的定时（时刻B4）。另外，优选的是，将信号S23上升的定时设定为与信号S24下降的同时，或者，信号S24下降之后。这是因为如下缘故：例如，当在信号S24下降之前信号S23上升时，由时序电路2011的延迟而在信号S24下降之前时序电路2011处于复位状态，而直到信号S24下降需要较长时间，这成为操作不良的可能性高。

如图4所示的一个例子那样，通过使本实施方式的电子电路操作，可以根据第二时序电路的输出信号的电压状态而设定输入到第一时序电路的信号的电压状态。另外，因为第二时序电路被输入第一时序电路的输出信号，根据第一时序电路的输出信号的电压状态而设定第二时序电路的输出信号的电压状态，所以输入到第一时序电路的信号的电压状态也可以说是根据第一时序电路的输出信号的电压状态而设定的。因此，可以在第一时序电路的输出信号从第一电压状态变成第二电压状态之后将第一时序电路的复位信号设定为第一电压状态，例如，即使时序电路内的操作延迟，也考虑时序电路内的操作而设定输入到时序电路的复位信号的电压状态，从而可以控制时序电路处于复位状态的定时。由此，可以抑制时序电路中的操作不良，而可以抑制电子电路中的操作不良。

再者，参照图5A至图5H和图6A至图6E说明本实施方式的电子电路中的控制电路的电路结构的一个例子。图5A至图5H和图6A至图6E是示出图3所示的电子电路中的控制电路（控制电路2021）的电路结构的一个例子的电路图。另外，在图5A至图5H和图6A至图6E所示的控制电路的说明中，适当地引用图3所示的电子电路的说明。

图5A所示的控制电路具有电阻元件2211和电容元件2212。

在本说明书中，电阻元件具有一端和另一端。另外，可以适当地设定电阻元件的电阻值。

另外，在本说明书中，电容元件具有一方电极与另一方电极的至少两个电极以及用作电介质的膜，将包括一方电极的一部分或全部的端子也称为第一端子，并将包括另一方电极的一部分或全部的端子也称为第二端子。另外，作为用作电介质的膜，例如可以使用绝缘膜等。另外，可以适当地设定电容元件的电容值。

另外，在图5A所示的控制电路中，电容元件2212的第一端子电连接于电阻元件的2211的一方端部或另一方端部，将电压V₁（也称为第一电压）或电压V₂（也称为第二电压）施加到电容元件2212的第二端子，通过电阻元件2211的一方端部和另一方端部中的一方输入信号S27，并且通过电阻元件2211的一方端部及另一方端部中的另一方输出信号S23。

注意，在本说明书中，电压V₁的数值大于电压V₂的数值。另外，优选的是，电压V₁的数值与电压V₂的数值之间的差异的绝对值大于一定值。另外，作为电压V₁和电压V₂，例如可以使用电源电压，可以以相对高电压一侧的电压（高电源电压或Vdd）作为电压V₁，并且可以以相对低电压一侧的电压（低电源电压或Vss）作为电压V₂。另外，也可以以接地电位（V_GND）作为电压V₁或电压V₂。另外，高电源电压和低电源电压优选分别为常数，但是在电子电路中有时因噪声等而在电压与所希望的数值之间产生差异。因此，在本说明书中，只要分别是在一定范围内的数值，就可以被看作高电源电压及低电源电压。另外，可以分别适当地设定电源电压的数值。

图5B所示的控制电路除了具有图5A所示的控制电路的结构以外，还具有电容元件2213，电容元件2213的第一端子电连接于电阻元件2211的一方端部，并且将与电容元件2212的第二端子相同的电压（电压V₁或电压V₂）施加到电容元件2213的第二端子。

图5C所示的控制电路除了具有图5A所示的控制电路的结构以外，还具有电阻元件2214，电阻元件2214的一方端部电连接于电阻元件2211的另一方端部，通过电阻元件2211的一方端部和电阻元件2214的另一方端部中的一方输入信号S27，并且通过电阻元件2211的一方端部及电阻元件2214的另一方端部中的另一方输出信号S23。

图5D所示的控制电路除了具有图5C所示的控制电路的结构以外，还具有电容元件2215，电容元件2215的第一端子电连接于电阻元件2214的另一方端部，并且将与电容元件2212的第二端子相同的电压（电压V₁或电压V₂）施加到电容元件2215的第二端子。

图5E所示的控制电路具有电阻元件2221及电容元件2222，电容元件2222的第一端子电连接于电阻元件2221的另一方端部，通过电阻元件2221的一方端部和电容元件2222的第二端子中的一方输入信号S27，并且通过电阻元件2221的一方端部及电容元件2222的第二端子中的另一方输出信号S23。

图5F所示的控制电路除了具有图5E所示的控制电路的结构以外，还具有电容元件2223，电容元件2223的第二端子电连接于电阻元件2221的一方端部，通过电容元件2223的第一端子和电容元件2222的第二端子中的一方输入信号S27，并且通过电容元件2223的第一端子及电容元件2222的第二端子中的另一方输出信号S23。

图5G所示的控制电路除了具有图5E所示的控制电路的结构以外，还具有电阻元件2224，电阻元件2224的一方端部电连接于电容元件2222的第二端子，通过电阻元件2221的一方端部和电阻元件2224的另一方端部中的一方输入信号S27，并且通过电阻元件2221的一方端部及电阻元件2224的另一方端部中的另一方输出信号S23。

图5H所示的控制电路除了具有图5G所示的控制电路的结构以外，还具有电容元件2225，电容元件2225的第一端子电连接于电阻元件2224的另一方端部，通过电阻元件2221的一方端部和电容元件2225的第二端子中的一方输入信号S27，并且通过电阻元件2221的一方端部及电容元件2225的第二端子中的另一方输出信号S23。

图6A所示的控制电路具有缓冲电路2231，将信号S27输入到缓冲电路2231，并且从缓冲电路2231输出信号S23。

再者，图6B示出图6A所示的缓冲电路2231的电路结构的一个例子。

图6B所示的缓冲电路具有晶体管2311、晶体管2312、晶体管2313和晶体管2314。

另外，在本说明书中，晶体管具有至少三个端子，并且由一个端子的电位控制其他两个端子之间的导通，例如可以使用场效应晶体管或双极型晶体管。

此外，在本说明书中，场效应晶体管至少具有栅极、源极及漏极。例如，可以以薄膜晶体管（也称为TFT）作为场效应晶体管。另外，例如，可以采用顶栅型晶体管或底栅型晶体管作为场效应晶体管。另外，例如可以利用沟道蚀刻型或底接触型（也称为非共面型）晶体管作为底栅型晶体管。另外，场效应晶体管的导电型可以为N型或P型。在图6A至图6E所示的控制电路中，说明以其导电型均相同的场效应晶体管作为晶体管的一个例子的情况。与使用多个不同导电型的晶体管时相比，使用其导电型均相同的晶体管时的制造工序数更小。

另外，例如，场效应晶体管可以由栅电极、具有源区、沟道区域及漏区的半导体层和在截面图中设置在栅电极与半导体层之间的栅极绝缘层构成。半导体层可以使用半导体膜或半导体衬底而形成，可以以如非晶半导体、微晶半导体、单晶半导体和多晶半导体中的任一材料等作为可应用于半导体膜或半导体衬底的半导体材料。另外，还可以以氧化物半导体作为半导体材料。例如，作为氧化物半导体，也可以使用例如由InMO₃（ZnO）_m（m>0）表示的结构的氧化物半导体，而在由InMO₃（ZnO）_m（m>0）表示的结构的氧化物半导体中尤其是In-Ga-Zn-O类氧化物半导体是特别优选的。另外，M表示选自镓（Ga）、铁（Fe）、镍（Ni）、锰（Mn）和钴（Co）中的一种金属元素或多种金属元素。例如，除了M表示Ga的情况以外，还有M表示Ga以外的上述金属元素如Ga和Ni或Ga和Fe等的情况。此外，在上述氧化物半导体中，有如下氧化物半导体：除了包含由M表示的金属元素以外，还包含作为杂质元素的Fe、Ni及其他过渡金属元素或者该过渡金属的氧化物。另外，作为氧化物半导体，还可以使用In-Sn-Zn-O类、Al-In-Zn-O类、Ga-Sn-Zn-O类、Al-Ga-Zn-O类、Al-Sn-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、In-O类、Sn-O类、Zn-O类的氧化物半导体。

注意，在本说明书中，栅极是指成为栅电极及电连接到栅电极的布线（也称为栅极布线）的一部分或整体。另外，源极是指源区、源电极和电连接到源电极的布线（也称为源极布线）的一部分或整体。另外，漏极是指漏区、漏电极和电连接到漏电极的布线（也称为漏极布线）的一部分或整体。

另外，在本说明书中，源极及漏极有时根据场效应晶体管的结构或操作条件等而相互交换。

晶体管2311的栅极以及源极和漏极中的一方被施加电压V₁和电压V₂中的一方。

晶体管2312的栅极被输入信号IN_CTL，源极和漏极中的一方电连接于晶体管2311的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁和电压V₂中的另一方。

晶体管2313的源极和漏极中的一方被施加与晶体管2311的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2314的栅极电连接到晶体管2311的源极和漏极中的另一方，源极和漏极中的一方电连接于晶体管2313的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2312的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图6B所示的控制电路中，将信号S27输入到晶体管2312的栅极，并以晶体管2313的源极和漏极中的另一方的电压作为信号S23输出。

图6C所示的控制电路具有反相器（也称为“非（NOT）”门或“非”电路）2241及反相器2242，反相器2242串联电连接于反相器2241，并且将信号S27输入到反相器2241并从反相器2242输出信号S23。图6C所示的控制电路具有两个反相器，但是不局限于此，本实施方式的电子电路中的控制电路可以采用2M个（M为自然数）反相器串联电连接的结构。

再者，图6D示出图6C所示的控制电路的电路结构的一个例子。

图6D所示的控制电路具有晶体管2243、晶体管2244、晶体管2245和晶体管2246。

晶体管2243的栅极以及源极和漏极中的一方被施加电压V₁和电压V₂中的一方。

晶体管2244的源极和漏极中的一方电连接于晶体管2243的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁和电压V₂中的另一方。

晶体管2245的栅极以及源极和漏极中的一方被施加与晶体管2243的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2246的栅极电连接到晶体管2243的源极和漏极中的另一方，源极和漏极中的一方电连接于晶体管2245的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2244的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图6D所示的控制电路中，将信号S27输入到晶体管2244的栅极，并以晶体管2245的源极和漏极中的另一方的电压作为信号S23输出。

图6E所示的控制电路具有晶体管2331、晶体管2332、晶体管2333晶体管2334、晶体管2335、晶体管2336、晶体管2337和晶体管2338。

晶体管2331的栅极以及源极和漏极中的一方被施加电压V₁和电压V₂中的一方。

晶体管2332的源极和漏极中的一方电连接于晶体管2331的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁和电压V₂中的另一方。

晶体管2333的栅极电连接到晶体管2331的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2331的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2334的源极和漏极中的一方电连接到晶体管2333的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2332的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

晶体管2335的栅极以及源极和漏极中的一方被施加与晶体管2331的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2336的栅极电连接到晶体管2333的源极和漏极中的另一方，源极和漏极中的一方电连接到晶体管2335的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2332的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

晶体管2337的栅极电连接到晶体管2335的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2331的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2338的栅极电连接到晶体管2333的源极和漏极中的另一方，源极和漏极中的一方电连接到晶体管2337的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2332的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图6E所示的控制电路中，将信号S27输入到晶体管2332的栅极，并以晶体管2337的源极和漏极中的另一方的电压作为信号S23输出。

这里，参照图7说明本实施方式的电子电路中的控制电路的操作的一个例子。图7是示出图5A所示的控制电路的操作的一个例子的时序图，它分别示出信号S27及信号S23的信号波形。另外，在将参照图7说明的本实施方式的电子电路中的控制电路的操作的一个例子中，在如下条件下进行说明：电容元件2212的第二端子被施加电压V₂，以电压V₂作为接地电位，并且电压V₂的数值与数字信号的低电平的电压值相同。

如图7所示，在时刻t1，输入到控制电路的信号S27上升。此时，在控制电路中，因为信号S27延迟，所以由控制电路输出的信号S23可以被认为如虚线290所示那样地在时刻t2上升。

如图5A至图5H和图6A至图6E所示的一个例子那样，本实施方式的电子电路中的控制电路的一个例子可以使用延迟电路而形成。通过使用延迟电路形成控制电路，可以在本实施方式的电子电路中例如使输入到控制电路的第二时序电路的输出信号延迟，来将延迟的信号从控制电路的输出到第一时序电路。可以以电容的电容值与电阻的电阻值的乘积来表示控制电路的输出信号的延迟时间，例如，通过根据本实施方式的电子电路的规格而适当地设定电容元件的电容值及电阻元件的电阻值，可以设定延迟时间。因此，例如，通过考虑到时序电路内的操作的延迟而使输入到时序电路的信号延迟，可以抑制因时序电路内的操作的延迟的影响，而可以抑制因时序电路的操作不良。

另外，本实施方式还可以与其他实施方式适当地组合或替换。

实施方式3

在本实施方式中，说明本发明的一个方式的电子电路的一个例子。

以下，参照图8说明本实施方式中的电子电路的结构。图8是示出本实施方式中的电子电路的结构的一个例子的方框图。

图8所示的电子电路至少包括时序电路2011、时序电路2012、控制电路2022A和控制电路2022B。另外，其结构与图3所示的电子电路相同的部分适当地援引图3所示的电子电路的说明，而对于其他部分以下进行说明。

控制电路2022A具有从时序电路2011输入信号S24，并将根据被输入的信号S24而设定电压状态的信号作为信号S23输出到时序电路2011的功能。另外，例如，控制电路2022A可以电连接于时序电路2011。

控制电路2022B具有从时序电路2012输入信号S27，并将根据被输入的信号S27而设定电压状态的信号作为信号S26输出到时序电路2012的功能。另外，例如，控制电路2022B可以电连接于时序电路2012。

另外，在本实施方式的电子电路中，不一定需要设置时序电路2012和控制电路2022B。

如图8所示的一个例子那样，本实施方式的电子电路的一个例子具有时序电路（如时序电路2011）及控制电路（如控制电路2022A），其中时序电路被输入第一信号（如信号S21）、第二信号（如信号S22）和第三信号（如信号S23）并输出第四信号（如信号S24），并且控制电路控制输入到时序电路的信号的任一（如信号S23）的电压状态。另外，本发明不局限于此，例如，本实施方式的电子电路还可以采用如下结构，即该电子电路包括：使用N个的时序电路构成的N级时序电路；控制电路，该控制电路被输入从第K级（K为1至N的自然数）时序电路输出的信号，并将根据被输入的信号的电压状态而设定电压状态的信号输出到第K级时序电路。

以下，参照图9说明本实施方式中的电子电路的操作的一个例子。图9是示出图8所示的电子电路的操作的一个例子的时序图，并分别示出信号S21至信号S27的信号波形。在将参照图9说明的图8所示的电子电路的操作的一个例子中，在如下条件下进行说明：信号S21至信号S27为二值的数字信号；信号S22为第一时钟信号；并且，信号S25为第一时钟信号的反相时钟信号。另外，在本实施方式中的电子电路的操作中，可以使图9所示的各信号的电压状态反转。

如图9所示那样，图8所示的电子电路的操作的一个例子可以被分成期间221、期间222和期间223。以下，说明各期间中的操作。

首先，在期间221中，在时刻C1，信号S21成为高电平，信号S22成为低电平，并且信号S25成为高电平。

此时，时序电路2011成为置位状态。另外，信号S24根据信号S21至信号S23的电压状态而成为低电平。再者，当信号S24成为低电平时，作为控制电路2022A的输出信号的信号S23根据信号S24的电压状态而成为高电平。另外，信号S27根据信号S24至信号S26的电压状态而成为低电平。再者，当信号S27成为低电平时，作为控制电路2022B的输出信号的信号S26根据信号S27的电压状态而成为高电平。

接着，在期间222中，在时刻C2，信号S21成为低电平，信号S22成为高电平，并且信号S25成为低电平。

此时，信号S24根据信号S21至信号S23的电压状态而成为高电平。再者，当信号S24成为高电平时，信号S23根据信号S24的电压状态而成为低电平，另外，时序电路2012成为置位状态。另外，信号S27根据信号S24至信号S26的电压状态而成为低电平。当信号S27成为低电平时，信号S26根据信号S27的电压状态而成为高电平。

接着，在期间223中，在时刻C3，信号S21一直为低电平，信号S22成为低电平，并且信号S25成为高电平。

此时，信号S24根据信号S21至信号S23的电压状态而成为低电平。再者，当信号S24成为低电平时，信号S23根据信号S24的电压状态而成为高电平。当信号S23成为高电平时，时序电路2011成为复位状态。在时序电路2011处于复位状态的期间，信号S24维持低电平。另外，信号S27根据信号S24至信号S26的电压状态而成为高电平。当信号S27成为高电平时，信号S26根据信号S27的电压状态而成为低电平。

如上述图8及图9的说明那样，通过使本实施方式的电子电路操作，可以根据时序电路的输出信号的电压状态而设定输入到该时序电路的信号的电压状态。因此，可以在时序电路的输出信号从第一电压状态变成第二电压状态之后将时序电路的复位信号设定为第一电压状态，例如，即使时序电路内的操作延迟，也根据该时序电路的输出信号的电压状态而设定输入到该时序电路的复位信号的电压状态。由此，可以抑制时序电路中的操作不良。

再者，参照图10A至图10C说明本实施方式的电子电路中的控制电路的电路结构的一个例子。图10A至图10C是示出图8所示的电子电路中的控制电路（控制电路2022A）的电路结构的一个例子的电路图。另外，在图10A至图10C所示的控制电路的说明中，适当地引用图8所示的电子电路的说明。

图10A所示的控制电路具有反相器2251，并且将信号S24输入到反相器2251并从反相器2251输出信号S23。另外，图10A所示的控制电路具有一个反相器，但是不局限于此，本实施方式的电子电路中的控制电路可以采用2L-1个（L为自然数）反相器串联电连接的结构。

再者，图10B和图10C示出图10A所示的反相器2251的电路结构的一个例子。

图10B所示的反相器具有晶体管2253及晶体管2254。在图10A至图10C所示的控制电路中，以其导电型均相同的场效应晶体管作为晶体管的一个例子。与使用多个不同导电型的晶体管时相比，使用其导电型均相同的晶体管时的制造工序数更小。

晶体管2253的栅极以及源极和漏极中的一方被施加电压V₁和电压V₂中的一方。

晶体管2254的源极和漏极中的一方电连接于晶体管2253的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁和电压V₂中的另一方。

在图10B所示的反相器中，将信号S24输入到晶体管2254的栅极，并以晶体管2253的源极和漏极中的另一方的电压作为信号S23输出。

图10C所示的反相器除了具有图10B所示的电路结构以外，还具有晶体管2255及晶体管2256。

晶体管2255的栅极电连接于晶体管2253的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2253的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2256的源极和漏极中的一方电连接于晶体管2255的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2254的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图10C所示的反相器中，将信号S24输入到晶体管2254的栅极，并以晶体管2255的源极和漏极中的另一方的电压作为信号S23输出。另外，图10C所示的反相器可以使其输出信号的电压高于图10B所示的反相器的输出信号的电压。

如图10A至图10C所示的一个例子那样，本实施方式的电子电路中的控制电路可以具有反相器。通过采用该结构，可以输出根据输入到控制电路的信号的电压状态而设定电压状态的信号作为输出信号。另外，因为被输入时序电路的输出信号的节点与输出将输入到时序电路的信号的节点不是电连接的，所以可以抑制时序电路的输出信号的延迟影响到输入到时序电路的信号。

另外，也可以将图10A至图10C所示的控制电路的结构应用于图8所示的控制电路2022B。此时，在上述图10A至图10C所示的控制电路的说明中，信号S23成为信号S26，信号S24成为信号S27。

实施方式4

以下，参照图11说明本实施方式中的电子电路的结构。图11是示出本实施方式中的电子电路的结构的一个例子的方框图。

图11所示的电子电路至少包括时序电路2011、时序电路2012和控制电路2023。另外，其结构与图3所示的电子电路相同的部分适当地援引图3所示的电子电路的说明，而对于其他部分以下进行说明。

控制电路2023具有从时序电路2011输入信号S24，从时序电路2012输入信号S27，并将根据被输入的信号S24及信号S27的电压状态而设定电压状态的信号作为信号S23输出到时序电路2011的功能。另外，例如，控制电路2023可以电连接于时序电路2011及时序电路2012。

如图11所示的一个例子那样，本实施方式的电子电路的一个例子具有第一时序电路（如时序电路2011）、第二时序电路（如时序电路2012）和控制电路（如控制电路2023），其中第一时序电路被输入第一信号、第二信号和第三信号并输出第四信号，第二时序电路被输入第四信号、第五信号和第六信号并输出第七信号，并且控制电路控制输入到第一时序电路的信号的任一（如信号S23）的电压状态。另外，本发明不局限于此，例如，本实施方式的电子电路还可以采用如下结构，即该电子电路包括：具有N+1个的时序电路的N+1级时序电路；控制电路，该控制电路被输入第K级时序电路及第K+1级时序电路的输出信号，并将根据被输入的信号的电压状态而设定电压状态的信号输出到第K级时序电路。

以下，参照图12说明本实施方式中的电子电路的操作的一个例子。图12是示出图11所示的电子电路的操作的一个例子的时序图，并分别示出信号S21至信号S27的信号波形。在将参照图12说明的图11所示的电子电路的操作的一个例子中，在如下条件下进行说明：信号S21至信号S27为二值的数字信号；信号S22作为第一时钟信号；并且，信号S25为第一时钟信号的反相时钟信号。另外，在本实施方式中的电子电路的操作中，可以使图12所示的各信号的电压状态反转。

如图12所示那样，图11所示的电子电路的操作的一个例子可以被分成期间231、期间232和期间233。以下，说明各期间中的操作。

首先，在期间231中，在时刻D1，信号S21成为高电平，信号S22成为低电平，信号S25成为高电平，信号S26一直为低电平。

此时，时序电路2011成为置位状态。另外，作为时序电路2011的输出信号的信号S24根据信号S21至信号S23的电压状态而成为低电平。再者，信号S27根据信号S24至信号S26的电压状态而成为低电平。再者，当信号S24成为低电平并且信号S27成为低电平时，作为控制电路2023的输出信号的信号S23根据信号S24及信号S27的电压状态而成为低电平。

接着，在期间232中，在时刻D2中，信号S21成为低电平，信号S22成为高电平，信号S25成为低电平，并且信号S26一直为低电平。

此时，信号S24根据信号S21至信号S23的电压状态而成为高电平。再者，当信号S24成为高电平时，时序电路2012成为置位状态。另外，信号S27根据信号S24至信号S26的电压状态而维持低电平。再者，当信号S24成为高电平并且信号S27成为低电平时，信号S23根据信号S24及信号S27的电压状态而维持低电平。

接着，在期间233中，在时刻D3，信号S21一直为低电平，信号S22成为低电平，信号S25成为高电平，并且信号S26一直为低电平。

此时，信号S24根据信号S21至信号S23的电压状态而成为低电平。再者，信号S27根据信号S24至信号S26的电压状态而成为高电平。再者，当信号S24成为低电平并且信号S27成为高电平时，信号S23根据信号S24及信号S27的电压状态而成为高电平。当信号S23成为高电平时，时序电路2011成为复位状态。在时序电路2011处于复位状态的期间，信号S24维持低电平。

如图12所示的一个例子那样，通过使本实施方式的电子电路操作，可以根据多个时序电路中的输出信号的电压状态而设定输入到一个时序电路的信号中的至少一个信号的电压状态。因此，可以在第一时序电路的输出信号从第一电压状态变成第二电压状态之后将第一时序电路的复位信号设定为第一电压状态，再者，与使用一个时序电路的输出信号来控制输入到时序电路的信号的电压状态时相比，可以更正确地控制输出信号的电压状态。例如，即使各时序电路内的操作延迟，也根据各时序电路的输出信号的电压状态而设定输入到一个时序电路的复位信号的电压状态。由此，可以抑制时序电路中的操作不良，而可以抑制电子电路中的操作不良。

再者，参照图13A至图13G说明本实施方式的电子电路中的控制电路的电路结构的一个例子。图13A至图13G是示出图11所示的电子电路中的控制电路（控制电路2023）的电路结构的一个例子的电路图。

图13A所示的控制电路具有反相器241和“或非（NOR）”门（也称为“或非”电路）242，“或非”门242电连接于反相器241，并且将信号S24输入到“或非”门242，将信号S27输入到反相器241并从“或非”门242输出信号S23。

再者，图13B示出图13A所示的控制电路的电路结构的一个例子。

图13B所示的控制电路具有晶体管2411、晶体管2412、晶体管2421、晶体管2422和晶体管2423。另外，在图13A至图13G所示的控制电路中，以其导电型均相同的场效应晶体管作为晶体管的一个例子。与使用多个不同导电型的晶体管时相比，使用其导电型均相同的晶体管时的制造工序数更小。

晶体管2411的栅极以及源极和漏极中的一方被施加电压V₁和电压V₂中的一方。

晶体管2412的源极和漏极中的一方电连接于晶体管2411的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁和电压V₂中的一方。

晶体管2421的栅极以及源极和漏极中的一方被施加与晶体管2411的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2422的源极和漏极中的一方电连接于晶体管2421的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2412的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

晶体管2423的栅极电连接于晶体管2411的源极和漏极中的另一方，源极和漏极中的一方电连接于晶体管2421的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2412的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图13B所示的控制电路中，将信号S24输入到晶体管2422的栅极，将信号S27输入到晶体管2412的栅极，并以晶体管2421的源极和漏极中的另一方的电压作为信号S23输出。

图13C所示的控制电路除了具有图13B所示的电路结构以外，还具有晶体管2424、晶体管2425和晶体管2426。

晶体管2424的栅极电连接于晶体管2421的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2411的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2425的源极和漏极中的一方电连接于晶体管2424的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2412的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

晶体管2426的栅极电连接于晶体管2411的源极和漏极中的另一方，源极和漏极中的一方电连接于晶体管2424的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2412的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图13C所示的控制电路中，将信号S24输入到晶体管2422的栅极及晶体管2425的栅极，将信号S27输入到晶体管2412的栅极，并以晶体管2424的源极和漏极中的另一方的电压作为信号S23输出。

图13D所示的控制电路除了具有图13C所示的控制电路的电路结构以外，还具有晶体管2413和晶体管2414。

晶体管2413的栅极电连接于晶体管2411的源极和漏极中的另一方，并且源极和漏极中的一方被施加与晶体管2411的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管2414的源极和漏极中的一方电连接于晶体管2413的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁和电压V₂中的另一方。

再者，与图13C所示的控制电路不同，在图13D所示的控制电路中，晶体管2426的栅极电连接于晶体管2413的源极和漏极中的另一方。

在图13D所示的控制电路中，将信号S24输入到晶体管2422的栅极及晶体管2425的栅极，将信号S27输入到晶体管2412的栅极及晶体管2414的栅极，并以晶体管2424的源极和漏极中的另一方的电压作为信号S23输出。

图13E所示的控制电路具有反相器2431和“与（AND）”门（也称为“与”电路）2432，“与”门2432电连接于反相器2431，并且将信号S24输入到反相器2431，将信号S27输入到“与”门2432并从“与”门2432输出信号S23。

图13F所示的控制电路具有晶体管2441、晶体管2442、晶体管2443和晶体管2444。

将信号S27输入到晶体管2441的源极和漏极中的一方。

晶体管2442的源极和漏极中的一方电连接于晶体管2441的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁或电压V₂。

晶体管2443的栅极电连接于晶体管2441的源极和漏极中的另一方，并且源极和漏极中的一方被输入信号S27。

晶体管2444的源极和漏极中的一方电连接于晶体管2443的源极和漏极中的另一方，并且源极和漏极中的另一方被施加与晶体管2442的源极和漏极中的另一方相同的电压（电压V₁或电压V₂）。

在图13F所示的控制电路中，将信号S24输入到晶体管2442的栅极及晶体管2444的栅极，将信号S27输入到晶体管2441的栅极以及源极和漏极中的一方及晶体管2443的源极和漏极中的一方，并以晶体管2443的源极和漏极中的另一方的电压作为信号S23输出。

图13G所示的控制电路具有电容元件2451和晶体管2452。

晶体管2452的源极和漏极中的一方电连接于电容元件2451的第二端子，并且源极和漏极中的另一方被施加电压V₁或电压V₂。

在图13G所示的控制电路中，将信号S24输入到晶体管2452的栅极，通过电容元件2451的第一端子输入信号S27，并以电容元件2451的第二端子的电压作为信号S23输出。

图13A至图13G所示的控制电路具有被输入两个信号且输出一个信号的逻辑电路。通过采用该结构，可以更正确地设定输出信号的状态。

实施方式5

在本实施方式中，说明本发明的一个方式的电子电路中的时序电路的电路结构的一个例子。

以下，参照图14A至图14E说明本实施方式的时序电路的电路结构的一个例子。图14A至图14E是示出本实施方式的时序电路的电路结构的一个例子的电路图。

图14A所示的时序电路具有晶体管311、晶体管312和晶体管313。另外，以其导电型均相同的场效应晶体管作为图14A至图14E所示的晶体管的一个例子。与使用多个不同导电型的晶体管时相比，使用其导电型均相同的晶体管时的制造工序数更小。

晶体管311的源极和漏极中的一方被输入信号S31。

晶体管312的栅极电连接于晶体管311的源极和漏极中的另一方。另外，晶体管312的栅极与另一元件的连接部分也被称为节点N1。

晶体管313的源极和漏极中的一方电连接于晶体管311的源极和漏极中的另一方，并且源极和漏极中的另一方被施加电压V₁或电压V₂。

在图14A所示的时序电路中，将信号S31输入到晶体管311的栅极和源极和漏极中的一方，将信号S32输入到晶体管312的源极和漏极中的一方，将信号S33输入到晶体管313的栅极，并以晶体管312的栅极和源极和漏极中的另一方的电压作为信号S34输出。

另外，图14A所示的时序电路还可以采用如下结构：晶体管311的源极和漏极中的一方被输入作为信号S32的反相时钟信号的信号S35来代替信号S31。另外，图14A所示的时序电路还可以采用如下结构：晶体管311的源极和漏极中的一方被施加电压V₁及电压V₂中的一方，并且晶体管313的源极和漏极中的另一方被施加电压V₁及电压V₂中的另一方，来代替将信号S31输入到晶体管311的源极和漏极中的一方。另外，图14A所示的时序电路还可以采用如下结构：如图14B所示那样，晶体管313的栅极电连接于晶体管311的源极和漏极中的另一方，并且晶体管313的源极和漏极中的另一方被输入信号S33，来代替将信号S33输入到晶体管313的栅极并将电压V₁或电压V₂施加到晶体管313的源极和漏极中的另一方。

图14C所示的时序电路除了具有图14A所示的时序电路的结构以外，还具有晶体管314。另外，对于图14C所示的时序电路中的与图14A相同的部分适当地引用图14A所示的时序电路的说明，而对于其他部分以下进行说明。

晶体管314的源极和漏极中的一方电连接于晶体管312的源极和漏极中的另一方，并且其源极和漏极中的另一方被施加与晶体管313的源极和漏极中的另一方相同的电压（电压V₁或电压V₂）。另外，在图14C所示的时序电路中，晶体管314的栅极被输入信号S33。

另外，图14C所示的时序电路也可以采用如下结构：晶体管314的栅极被输入信号S36来代替信号S33。

图14D所示的时序电路除了具有图14A所示的时序电路的结构以外，还具有晶体管315。另外，对于图14D所示的时序电路中的与图14A所示的时序电路相同的部分适当地引用图14A所示的时序电路的说明，而对于其他部分以下进行说明。

晶体管315的栅极电连接于晶体管311的源极和漏极中的另一方，并且其源极和漏极中的一方电连接于晶体管312的源极和漏极中的一方。另外，图14D所示的时序电路输出晶体管315的源极和漏极中的另一方的电压作为信号S37。

图14E所示的时序电路除了具有图14C所示的时序电路的结构以外，还具有控制电路316和晶体管317。另外，对于图14E所示的时序电路中的与图14C所示的时序电路相同的部分适当地引用图14C所示的时序电路的说明，而对于其他部分以下进行说明。

控制电路316具有被输入信号S38并输出根据被输入的信号S38的电压状态而设定电压状态的信号作为信号S39的功能。

晶体管317的栅极从控制电路316被输入信号S39，其源极和漏极中的一方电连接于晶体管312的栅极，并且其源极和漏极中的另一方被施加与晶体管314的源极和漏极中的另一方相同的电压（电压V₁或电压V₂）。

再者，参照图15A至图15F说明控制电路316的电路结构的一个例子。图15A至图15F是示出图14E所示的时序电路中的控制电路（控制电路316）的电路结构的一个例子的电路图。

图15A所示的控制电路具有晶体管3611、晶体管3612。另外，在图15A至图15F中，以其导电型均相同的场效应晶体管作为晶体管的一个例子。与使用多个不同导电型的晶体管时相比，使用其导电型均相同的晶体管时的制造工序数更小。

晶体管3611的栅极以及源极和漏极中的一方被施加电压V₁和电压V₂中的一方。

晶体管3612的源极和漏极中的一方电连接于晶体管3611的源极和漏极中的另一方，并且其源极和漏极中的另一方被施加电压V₁和电压V₂中的另一方。

在图15A所示的控制电路中，将信号S38输入到晶体管3612的栅极，并以晶体管3611的源极和漏极中的另一方的电压作为信号S39输出。

图15B所示的控制电路除了具有图15A所示的控制电路的结构以外，还具有晶体管3613和晶体管3614。另外，对于图15B所示的控制电路中的与图15A所示的控制电路相同的部分适当地引用图15A所示的控制电路的说明，而对于其他部分以下进行说明。

晶体管3613的栅极电连接于晶体管3611的源极和漏极中的另一方，并且其源极和漏极中的一方被施加与晶体管3611的源极和漏极中的一方相同的电压（电压V₁和电压V₂中的一方）。

晶体管3614的源极和漏极中的一方电连接于晶体管3613的源极和漏极中的另一方，并且其源极和漏极中的另一方被施加与晶体管3612的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

另外，图15B所示的控制电路还可以采用如下结构：晶体管3611的栅极、其源极和漏极中的一方以及晶体管3613的源极和漏极中的一方被输入信号S32，来代替被施加电压V₁和电压V₂中的一方。

另外，图15B所示的控制电路输出晶体管3613的源极和漏极中的另一方的电压作为信号S39，来代替输出晶体管3611的源极和漏极中的另一方的电压作为信号S39。

图15C所示的时序电路除了具有图15A所示的控制电路的电路结构以外，还具有晶体管3615。另外，对于图15C所示的控制电路中的与图15A所示的控制电路相同的部分适当地引用图15A所示的控制电路的说明，而对于其他部分以下进行说明。

晶体管3615的源极和漏极中的一方电连接于晶体管3611的源极和漏极中的另一方，并且其源极和漏极中的另一方被施加与晶体管3612的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

另外，在图15C所示的控制电路中，晶体管3615的栅极被输入信号S35。

图15D所示的控制电路除了具有组合了图15B和图15C所示的控制电路的结构的结构以外，还具有晶体管3616。另外，对于图15D所示的控制电路中的与图15B和图15C所示的控制电路相同的部分适当地引用图15B和图15C所示的控制电路的说明，而对于其他部分以下进行说明。

晶体管3616的源极和漏极中的一方电连接于晶体管3613的源极和漏极中的另一方，并且其源极和漏极中的另一方被施加与晶体管3612的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

在图15D所示的控制电路中，晶体管3616的栅极被输入信号S35。

图15E所示的控制电路除了具有图15A所示的控制电路的结构以外，还具有晶体管3617。另外，对于图15E所示的控制电路中的与图15A所示的控制电路相同的部分适当地引用图15A所示的控制电路的说明，而对于其他部分以下进行说明。

晶体管3617的源极和漏极中的一方电连接于晶体管3612的栅极，并且其源极和漏极中的另一方被施加与晶体管3612的源极和漏极中的另一方相同的电压（电压V₁和电压V₂中的另一方）。

另外，在图15E所示的控制电路中，晶体管3617的栅极被输入信号S31。

图15F所示的控制电路具有电容元件3621和晶体管3622。

电容元件3621通过第一端子被输入信号S32。

晶体管3622的源极和漏极中的一方电连接于电容元件3621的第二端子，并且其源极和漏极中的另一方被施加电压V₁或电压V₂。

在图15F所示的控制电路中，通过电容元件3621的第一端子被输入信号S32，晶体管3622的栅极被输入信号S38，并且输出电容元件3621的第二端子的电压作为信号S39。

另外，例如，信号S31可以用作时序电路的起始信号（也称为ST_SC），例如，信号S31相当于实施方式1的信号S1。

另外，例如，信号S32可以用作时序电路的时钟信号（CK_SC1），例如，信号S32相当于实施方式1的信号S2。

另外，例如，信号S33可以用作时序电路的复位信号（RE_SC），例如，信号S33相当于实施方式1的信号S3。

另外，信号S34及信号S37可以用作时序电路的输出信号，例如，信号S34相当于实施方式1的信号S4。例如，信号S34可以用作时序电路的输出信号（也称为OUT_SC1），而信号S37可以用作时序电路的输出信号（也称为OUT_SC2）。

例如，信号S35可以用作时序电路的第二时钟信号（也称为CK_SC2）。

例如，信号S36可以用作时序电路的第二复位信号。作为信号S36，例如，在采用具有多级时序电路的结构时，可以将第K+1级时序电路的输出信号用于第K级时序电路的第二复位信号。

作为信号S38，例如，如图14E所示，可以使用节点N1的电压的信号（也称为信号N1）。另外，本发明不局限于此，而也可以作为信号S38使用信号S34来代替信号N1。

信号S39可以用作控制电路316的输出信号（也称为OUT₃₁₆）。

以下，参照图16说明本实施方式中的时序电路的操作的一个例子。图16是示出图14A所示的时序电路的操作的一个例子的时序图。另外，作为将参照图16说明的图14A所示的时序电路的操作的一个例子，在如下条件下进行说明：时序电路为上述实施方式2的电子电路中的时序电路；作为一个例子，晶体管311至313都是N型晶体管；信号S31至信号S34都为二值的数字信号；信号S32为时钟信号；并且，晶体管313的源极和漏极中的另一方被施加接地电位。另外，在本实施方式中的时序电路的操作中，可以使图16所示的各信号的电压状态反转。

如图16所示那样，图14A所示的时序电路的操作的一个例子可以被分成期间351、期间352和期间353。以下，说明各期间中的操作。

首先，在期间351中，在时刻E1，信号S31成为高电平，信号S32成为低电平，并且信号S33成为低电平。

此时，时序电路成为置位状态。再者，晶体管311成为导通（ON）状态，并且节点N1的电位开始升高。节点N1的电位升高到V_H－V_th311（晶体管311的阈值电压），当节点N1的电位成为V_H－V_th311时，晶体管311成为截止（OFF）状态，并且节点N1成为浮动状态。再者，当节点N1的电位的绝对值大于晶体管312的阈值电压（V_th312）的绝对值时，晶体管312成为导通状态，并且信号S34成为低电平。

接着，在期间352中，在时刻E2，信号S31成为低电平，信号S32成为高电平，并且信号S33成为低电平。

此时，因为晶体管311一直为截止状态，所以节点N1的电位一直为V_H－V_th311。

当节点N1的电位一直为V_H－V_th311时，晶体管312一直为导通状态，并且当晶体管312的源极和漏极中的一方的电位为V_H时，晶体管312的源极和漏极中的另一方的电位开始升高。结果，因为节点N1是浮动状态，所以节点N1根据输出信号的电位而开始升高，这是由形成在晶体管312中的栅极与源极和漏极中的另一方之间的电容（如寄生电容）而成的电容耦合所引起的。这就是所谓的自举操作。

节点N1的电位升高到比期间351中的节点N1的电位与晶体管312的阈值电压之和更大的数值，即V_H＋V_th312＋V_a(V_a为任意的正的数值)。此时，晶体管312一直为导通状态。

接着，在期间353中，在时刻E3，信号S31成为低电平，信号S32成为低电平，并且信号S33一直为低电平。

此时，晶体管312一直为导通状态，并且当晶体管312的源极和漏极中的一方的电位为V_L时，晶体管312的源极和漏极中的另一方的电位开始下降。因为节点N1是浮动状态，所以节点N1因由形成在晶体管312中的栅极与源极和漏极中的另一方之间的电容而成的电容耦合而开始下降。

节点N1的电位下降到V_L＋V_th312，并且当节点N1的电位成为V_L＋V_th312时，晶体管312成为截止状态。另外，在参照图16说明的图14A所示的时序电路的操作的一个例子中，V_L＋V_th312＝V_H－V_th311，但是本发明不局限于此，在本实施方式的时序电路中，也可以是V_L＋V_th312与V_H－V_th311不同的值。此时，信号S34成为低电平。再者，在时刻E4，当信号S33成为高电平时，晶体管313成为导通状态，节点N1的电位成为V_GND，时序电路成为复位状态，并且在复位状态的期间，晶体管312维持截止状态。

如图14A至图14E和图15A至图15F所示的一个例子那样，例如，本实施方式的电子电路中的时序电路使用其导电型相同的场效应晶体管构成。与使用多个不同导电型的晶体管时相比，使用其导电型相同的晶体管时的制造工序数更小。

另外，本实施方式还可以与其他实施方式适当地组合并替换。

实施方式6

在本实施方式中，说明在将晶体管用于本发明的一个方式的电子电路时可以应用的晶体管的结构的一个例子。

（结构1）

以下，参照图17说明本实施方式中的可以应用于本发明的一个方式的电子电路的晶体管的结构的一个例子。图17是示出本实施方式中的可以应用于本发明的一个方式的电子电路的晶体管的结构的一个例子的截面图。

图17所示的晶体管在衬底1101上具有栅电极1103、微晶半导体层1115a、混合层1115b、包含非晶半导体的层1129c、设置在栅电极1103和微晶半导体层1115a之间的栅极绝缘层1105、与包含非晶半导体的层1129c接触的具有用作源区或漏区的区域的杂质半导体层1127以及接触于杂质半导体层1127的布线1125。

另外，在本说明书中，在记载有“A设置在B上”或者“A设置在B之上”的情况下，A未必一定要直接接触地设置在B之上，而除了没有特别的指定的情况以外，例如也包括在截面图中另一对象物介于A和B之间的情况。这里，A和B是对象物(如装置、元件、电路、布线、电极、端子、膜、层等)。

另外，记载有“A设置在B之下”的情况也与上述同样，A未必一定要直接接触地设置在B之下，而除了没有特别的指定的情况以外，例如也包括在截面图中另一对象物介于A和B之间的情况。

作为衬底1101，除了玻璃衬底、陶瓷衬底以外，还可以使用具有可承受本制造工序的处理温度的程度的耐热性的塑料衬底等。另外，当衬底1101不需要具有透光性时，也可以使用在其表面设置有绝缘层的如不锈钢合金等的金属衬底作为衬底1101。作为玻璃衬底，例如可以使用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等的无碱玻璃衬底。另外，作为衬底1101，可以使用第3代（550mm´650mm）、第3.5代（600mm´720mm或620mm´750mm）、第4代（680mm´880mm或730mm´920mm）、第5代（1100mm´1300mm）、第6代（1500mm´1850mm）、第7代（1870mm´2200mm）、第8代（2200mm´2400mm）、第9代（2400mm´2800mm、2450mm´3050mm）、第10代（2950mm´3400mm）等的玻璃衬底。

栅电极1103可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等金属材料或以这些金属材料为主要成分的合金材料而形成，另外，栅电极1103可以通过层叠可应用于栅电极1103的形成的材料而形成。另外，栅电极1103也可以使用以掺杂了磷等杂质元素的多晶硅为代表的半导体层或AgPdCu合金而形成。

作为栅电极1103的两层的叠层结构，优选使用在铝层上层叠有钼层的两层结构、在铜层上层叠有钼层的两层结构、在铜层上层叠有氮化钛层或氮化钽层的两层结构或氮化钛层和钼层的两层结构。作为栅电极1103的三层的叠层结构，优选采用层叠有钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层以及氮化钛层或钛层的结构。通过在电阻低的层上层叠用作阻挡层的金属层，可以降低电阻，并且可以防止金属元素从金属层扩散到半导体层。

另外，为了提高栅电极1103和衬底1101的密合性，也可以将上述金属材料的氮化物层设置在衬底1101和栅电极1103之间。

通过利用CVD法或溅射法等并使用氧化硅层、氮化硅层、氧氮化硅层或氮氧化硅层的单层或叠层，可以形成栅极绝缘层1105。

注意，在本说明书中，氧氮化硅是指其组成中的氧含量大于氮含量的物质，优选的是在使用卢瑟福反散射能谱法（RBS:Rutherford Backscattering Spectrometry）及氢前向散射法（HFS:Hydrogen Forward Scattering）进行测量时，作为组成范围包含50原子％至70原子％的氧、0.5原子％至15原子％的氮、25原子％至35原子％的硅、以及0.1原子％至10原子％的氢的物质。另外，氮氧化硅是指其组成中的氮含量大于氧含量的物质，优选的是在使用RBS及HFS进行测量时，作为组成范围包含5原子％至30原子％的氧、20原子％至55原子％的氮、25原子％至35原子％的硅、10原子％至30原子％的氢的物质。然而，当将构成氧氮化硅或氮氧化硅的原子的总计为100原子％时，氮、氧、硅及氢的含有比率包含在上述范围内。

构成微晶半导体层1115a的微晶半导体是指具有非晶和结晶结构（包含单晶、多晶）的中间结构的半导体。微晶半导体是具有在自由能方面较稳定的第三状态的半导体，并且是具有短程有序且晶格应变的结晶半导体，结晶粒径为2nm以上200nm以下、优选为10nm以上80nm以下、更优选为20nm以上50nm以下的柱状结晶或针状结晶在相对于衬底表面沿法线方向生长。因此，在柱状晶体或针状晶体的界面有时形成有晶粒界面。

作为微晶半导体的代表实例的微晶硅的拉曼光谱偏移到低于显示单晶硅的520cm^-1的波数一侧。即，在表示单晶硅的520cm^-1和表示非晶硅的480cm^-1之间示出微晶硅的拉曼光谱的峰。此外，在微晶半导体中含有至少1原子％或其以上的氢或卤素，以便终结悬空键（dangling bond）。再者，通过对微晶半导体添加稀有气体元素比如氦、氩、氪或氖等来进一步促进晶格应变，可以获得稳定性得到提高的优良微晶半导体。例如在美国专利4,409,134号中公开关于这种微晶半导体的记载。

另外，通过将在微晶半导体层1115a中含有的氧及氮的通过二次离子质谱分析技术测量的浓度设定为低于1×10¹⁸atoms/cm³，可以提高微晶半导体层1115a的结晶性。

包含非晶半导体的层1129c具有非晶结构。再者，还有如下情况：除了具有非晶结构以外，还包含粒径为1nm以上10nm以下，优选为1nm以上5nm以下的半导体晶粒。这里，与现有的非晶半导体层相比，利用CPM(Constant photocurrent method，即定光电流法)或光致发光光谱（photoluminescence spectroscopy）测定而测定出的Urbach边的能量少且缺陷吸收光谱量少的半导体层被称为包含非晶半导体的层1129c。换言之，与现有的非晶半导体层相比，缺陷少且在其价电子带的带边中的能级的尾（下端）的斜率陡峭的具有高秩序性的半导体层被称为包含非晶半导体的层1129c。因为包含非晶半导体的层1129c的价电子带的带边中的能级的尾（下端）的斜率陡峭，所以带隙变宽，并且隧道电流不容易流动。

另外，包含非晶半导体的层1129c的非晶半导体典型地是指非晶硅。

另外，包含非晶半导体的层1129c也可以具有氮、NH基或NH₂基。

图18A和图18B示出图17的栅极绝缘层1105与用作源区及漏区的杂质半导体层1127之间的放大图，尤其是对于混合层1115b进行详细的说明。

如图18A所示，混合层1115b设置在微晶半导体层1115a与包含非晶半导体的层1129c之间。另外，混合层1115b具有微晶半导体区域1108a和填充在该微晶半导体区域1108a之间的非晶半导体区域1108b。具体地说，混合层1115b由从微晶半导体层1115a延伸并呈凸状的微晶半导体区域1108a和由与包含非晶半导体的层1129c相同的半导体形成的非晶半导体区域1108b形成。另外，混合层1115b所包含的非晶半导体区域1108b有时包含粒径为1nm以上10nm以下，优选为1nm以上5nm以下的半导体晶粒。

微晶半导体区域1108a为其前端从栅极绝缘层1105向包含非晶半导体的层1129c变窄的凸状或锥形状的微晶半导体结晶的区域。另外，微晶半导体区域1108a也可以为其宽度从栅极绝缘层1105向包含非晶半导体的层1129c变宽的凸状或锥形状的微晶半导体结晶的区域。

当在混合层1115b中微晶半导体区域1108a为其前端从栅极绝缘层1105向包含非晶半导体的层1129c变窄的凸状或锥形状的半导体晶粒的区域时，微晶半导体层1115a一侧的微晶半导体区域的比率比包含非晶半导体的层1129c一侧高。这是因为如下缘故：微晶半导体区域1108a的结晶从微晶半导体层1115a的表面在膜厚度方向上生长，但是，通过使原料气体包括包含氮的气体，或者，使原料气体包括包含氮的气体并使相对于硅烷的氢的流量为比微晶半导体膜的成膜条件低，微晶半导体区域1108a的半导体晶粒的生长被抑制，而成为锥状的半导体晶粒，然后非晶半导体沉积。

另外，混合层1115b所包含的微晶半导体区域1108a为与微晶半导体层1115a大致相同的半导体，而混合层1115b所包含的非晶半导体区域1108b为与包含非晶半导体的层1129c的非晶半导体大致相同的半导体。另外，因为微晶半导体层和包含非晶半导体的层的界面相当于混合层1115b中的微晶半导体区域1108a和非晶半导体区域1108b的界面，所以微晶半导体区域1108a和包含非晶半导体的层1129c的界面也可以说是凹凸状。

因为混合层1115b具有微晶半导体区域1108a，所以可以降低纵向（膜厚度方向）上的电阻，即微晶半导体层1115a和用作源区及漏区的杂质半导体层1127之间的电阻。

因此，通过使用微晶半导体层1115a形成沟道区域，并且在包含沟道区域的微晶半导体层1115a和用作源区及漏区的杂质半导体层1127之间设置具有微晶半导体区域1108a的混合层1115b和由缺陷少且价电子带的带边中的能级的尾（下端）的斜率陡峭的具有高秩序性的半导体层形成的包含非晶半导体的层1129c，可以降低薄膜晶体管的截止电流，并且可以提高导通电流和场效应迁移率。

另外，如图18B所示，混合层1115b有时设置在微晶半导体层1115a和杂质半导体层1127之间，也有时在混合层1115b和杂质半导体层1127之间不设置有包含非晶半导体的层1129c。这种结构的相对于非晶半导体区域1108b的微晶半导体区域1108a的比率优选为低。结果，可以降低薄膜晶体管的截止电流。另外，可以由混合层1115b降低纵向（膜厚度方向）上的电阻、与源区或漏区之间的电阻，并可以提高薄膜晶体管的导通电流。

另外，混合层1115b优选具有氮，典型为NH基或NH₂基。这是因为如下缘故：当在微晶半导体区域1108a所包含的半导体晶粒的界面或微晶半导体区域1108a和非晶半导体区域1108b的界面，氮，典型为NH基或NH₂基与硅原子的悬空键键合时，缺陷降低。因此，通过将氮浓度设定为1×10²⁰cm^-3至1×10²¹cm^-3，容易使用氮、优选是NH基对硅原子的悬空键进行交联，而使载流子容易流过。或者，上述界面中的半导体原子的悬空键由NH₂基终结，缺陷能级消失。结果，当在导通状态下将电压施加到源电极和漏电极之间时的纵向（厚度方向）上的电阻下降。就是说，薄膜晶体管的场效应迁移率和导通电流增高。

另外，通过降低混合层1115b的氧浓度，可以减少微晶半导体区域1108a和非晶半导体区域1108b的界面或半导体晶粒之间的界面的缺陷中的阻碍载流子移动的键合。

另外，这里，微晶半导体层1115a是指厚度大致相等的区域。另外，微晶半导体层1115a和混合层1115b的界面是指在微晶半导体区域1108a和非晶半导体区域1108b的界面的平坦部中延长最接近于栅极绝缘层1105的区域的区域。

微晶半导体层1115a和混合层1115b的厚度的总和，即从栅极绝缘层1105的界面到混合层1115b的突出部分（凸部）的前端的距离为3nm以上80nm以下，优选为5nm以上50nm以下。由此，可以降低薄膜晶体管的截止电流。

杂质半导体层1127由添加有磷的非晶硅、添加有磷的微晶硅等形成。另外，在形成p沟道型薄膜晶体管作为薄膜晶体管时，杂质半导体层1127由添加有硼的微晶硅、添加有硼的非晶硅等形成。另外，当混合层1115b或包含非晶半导体的层1129c和布线1125欧姆接触时，不需要形成杂质半导体层1127。

另外，当杂质半导体层1127由添加有磷的微晶硅或添加有硼的微晶硅形成时，通过在混合层1115b或包含非晶半导体的层1129c和杂质半导体层1127之间形成微晶半导体层，典型为微晶硅层，可以提高界面的特性。结果，可以降低在杂质半导体层1127和混合层1115b或包含非晶半导体的层1129c的界面产生的电阻。结果，可以增加流过薄膜晶体管的源区、微晶半导体层1115a、混合层1115b、包含非晶半导体的层1129c以及漏区的电流量，并可以增加导通电流和场效应迁移率。

可以通过使用铝、铜、钛、钕、钪、钼、铬、钽或钨等以单层或叠层形成图17所示的布线1125。或者，布线1125也可以使用添加有防止小丘的元素的铝合金（可以用于栅电极1103的Al-Nd合金等）来形成。另外，布线1125也可以采用如下叠层结构：利用钛、钽、钼、钨或这些元素的氮化物形成与杂质半导体层1127接触一侧的层，并且在其上形成铝或铝合金。再者，布线1125还可以采用如下叠层结构：铝或铝合金的上表面及下表面由钛、钽、钼、钨或这些元素的氮化物夹持。

图17及图18A和图18B所示的薄膜晶体管可以降低截止电流，并且可以提高导通电流和场效应迁移率。另外，因为图17及图18A和图18B所示的薄膜晶体管的沟道形成区域由微晶半导体层形成，所以退化少，电特性的降低不容易发生，并且可靠性高。再者，因为图17及图18A和图18B所示的薄膜晶体管的导通电流高，所以与沟道形成区域使用非晶硅的薄膜晶体管相比，可以降低沟道形成区域的面积，即薄膜晶体管的占有面积，并且可以实现薄膜晶体管的高集成化。

（结构2）

图19示出薄膜晶体管的一个方式的截面图。图19所示的薄膜晶体管包括：衬底1101上的栅电极1103；覆盖栅电极1103的栅极绝缘层1105；接触于栅极绝缘层1105的用作沟道区域的微晶半导体1131；微晶半导体1131上的一对包含非晶半导体的层1132；以及接触于包含非晶半导体的层1132的用作源区及漏区的杂质半导体层1127。另外，具有接触于杂质半导体层1127的布线1125。布线1125用作源电极及漏电极。另外，在微晶半导体1131的表面形成有第一绝缘层1135a。另外，在一对包含非晶半导体的层1132和杂质半导体层1127的表面形成有第二绝缘层1135c。另外，并且在布线1125的表面形成有第三绝缘层1135e。

微晶半导体1131具有接触于栅极绝缘层1105的第一微晶半导体层1131a和具有锥形状的多个突出部分（凸部）的第二微晶半导体层1131b。

第一微晶半导体层1131a由与图17所示的微晶半导体层1115a相同的微晶半导体层形成。第二微晶半导体层1131b与图18A和图18B所示的混合层1115b所包含的微晶半导体区域1108a同样地形成。

一对包含非晶半导体的层1132可以与图18A所示的包含非晶半导体的层1129c同样地由与现有的非晶半导体层相比，缺陷少且价电子带的带边中的能级的尾（下端）的斜率陡峭的具有高秩序性的半导体形成。

第一绝缘层1135a由使微晶半导体层1131氧化的氧化物层、使微晶半导体层1131氮化的氮化物层、使微晶半导体层1131氮化并氧化的氧氮化物层或氮氧化物层等形成。作为第一绝缘层1135a的典型例子，有氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层等。

第二绝缘层1135c由使一对包含非晶半导体的层1132和杂质半导体层1127氧化的氧化物层、使一对包含非晶半导体的层1132和杂质半导体层1127氮化的氮化物层、使一对包含非晶半导体的层1132和杂质半导体层1127氮化并氧化的氧氮化物层或氮氧化物层等形成。作为第二绝缘层1135c的典型例子，有氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层等。另外，作为第二绝缘层1135c的典型例子，有在上述绝缘层中添加有磷或硼的绝缘层。

第三绝缘层1135e由使布线1125氧化的氧化物层、使布线1125氮化的氮化物层、使布线1125氮化并氧化的氧氮化物层或氮氧化物层等形成。另外，这里，第三绝缘层1135e虽然形成在布线1125的上表面和侧面，但是有时只形成在布线1125的侧面而不形成在布线1125的上表面。作为第三绝缘层1135e的典型例子，有金属氧化物层、金属氮化物层、金属氧氮化物层、金属氮氧化物层等。这里所述的金属是作为布线1125示出的金属元素。

因为包含非晶半导体的层1132包含非晶半导体，所以显示弱n型。另外，与微晶半导体层1131相比，其密度低。因此，使非晶半导体层氧化或氮化的第二绝缘层1135c为密度低且稀疏的绝缘层，并且其绝缘性低。但是，在本实施方式所示的薄膜晶体管的背沟道一侧形成有使微晶半导体层1131氧化的第一绝缘层1135a。因为与非晶半导体层相比，微晶半导体层的密度高，所以第一绝缘层1135a的密度高，并且其绝缘性高。再者，因为第二微晶半导体层1131b具有多个锥形状的突出部分（凸部），所以其表面为凹凸状。因此，从源区到漏区的泄漏路径（leak path）的距离长。由此，可以降低薄膜晶体管的泄漏电流和截止电流。

本实施方式所示的薄膜晶体管的沟道区域由具有多个锥形状的突出部分的微晶半导体层形成，并且该薄膜晶体管具有接触于微晶半导体层的一对包含非晶半导体的层，因此，与在沟道区域中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流，并且，与在沟道区域中具有微晶半导体的现有的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。

在将晶体管用于本发明的一个方式的电子电路时，通过使用上述（结构1）和（结构2）所示的将微晶半导体用于沟道形成区域的薄膜晶体管作为该电子电路所具有的晶体管，可以减小薄膜晶体管的特性退化的程度，而可以抑制显示品质的退化的程度。另外，在使用微晶半导体作为薄膜晶体管的半导体层时，因为可以谋求实现生产率的提高，所以可以谋求实现电子电路的大型化、成本的降低或成品率的提高等。

实施方式7

在本实施方式中，说明实施方式6所示的薄膜晶体管的制造方法。

以下，参照图20A至图25C说明本实施方式中的薄膜晶体管的制造方法。图20A至图25C是示出实施方式6所示的薄膜晶体管的制造方法的图。另外，这里，使形成在同一个衬底上的所有薄膜晶体管的极性一致，以抑制工序数目，这是优选的。因此，在本实施方式中说明n型薄膜晶体管的制造方法。

（方法1）

首先，参照图20A至图20C说明图17所示的薄膜晶体管的制造工序。如图20A所示，在衬底1101上形成栅电极1103。接着，在形成覆盖栅电极1103的栅极绝缘层1105之后，形成第一半导体层1106。

栅电极1103通过如下步骤可以形成：在衬底1101上通过利用溅射法或真空蒸镀法使用实施方式6所示的材料形成导电层，在该导电层上通过光刻法或喷墨法等形成抗蚀剂掩模，并且使用该抗蚀剂掩模蚀刻导电层。另外，抗蚀剂掩模也可以通过利用喷墨法将银、金或铜等的导电性纳米膏喷射到衬底上并进行焙烧来形成。在此，在衬底1101上形成导电层，通过使用光掩模形成的抗蚀剂掩模进行蚀刻，来形成栅电极1103。

另外，在光刻工序中，虽然可以在衬底的整个表面涂敷抗蚀剂掩模，但是通过在将形成抗蚀剂掩模的区域中使用印刷法印刷抗蚀剂掩模，然后曝光，而可以节省抗蚀剂掩模，并且可以削减成本。另外，也可以使用激光束直接图形加工机使抗蚀剂曝光，来代替使用曝光机使抗蚀剂掩模曝光。

另外，通过将栅电极1103的侧面形成为锥形形状，可以降低形成在栅电极1103上的半导体层和布线层的台阶的部分中的布线断裂。为了将栅电极1103的侧面形成为锥形形状，使抗蚀剂掩模缩小并进行蚀刻即可。

另外，在以本发明的一个方式的电子电路作为显示装置的驱动电路，并且同时形成该电子电路和显示装置的像素部的情况下，还可以在形成栅电极1103的工序中同时形成栅极布线（扫描线）和电容布线。注意，扫描线是指选择像素的布线，电容布线是指连接到像素的电容元件的一方电极的布线。但是，不局限于此，也可以在不同的工序中形成栅布线及电容布线的一方或双方和栅电极1103。

栅极绝缘层1105可以通过使用CVD法或溅射法等并使用实施方式6所示的材料而形成。另外，也可以使用高频率（1GHz以上）的微波等离子体CVD装置形成栅极绝缘层1105。由于当使用微波等离子体CVD装置形成栅极绝缘层1105时，可以提高栅电极和漏电极及源电极之间的绝缘耐压性，因此，可以得到可靠性高的薄膜晶体管。另外，通过使用有机硅烷气体的CVD法而形成氧化硅层作为栅极绝缘层1105，可以提高以后形成的微晶半导体层的结晶性，因此，可以提高所形成的薄膜晶体管的导通电流和场效应迁移率。作为有机硅烷气体，可以使用如原硅酸乙酯（TEOS：化学式为Si(OC₂H₅)₄）、四甲基硅烷（TMS：化学式为Si(CH₃)₄）、四甲基环四硅氧烷（TMCTS）、八甲基环四硅氧烷（OMCTS）、六甲基二硅氮烷（HMDS）、三乙氧基硅烷（SiH(OC₂H₅)₃）、三(二甲基氨基)硅烷（SiH(N(CH₃)₂)₃）等的含硅化合物。

第一半导体层1106使用微晶硅、微晶硅锗、微晶锗等而形成。通过将第一半导体层1106的厚度设定得较薄，即3至10nm厚，优选为3至5nm，可以在以后形成的第二半导体层中控制由微晶半导体形成的多个锥形状的突出部分（凸部）的长度，并可以控制薄膜晶体管的导通电流和截止电流。

在等离子体CVD装置的反应室中，通过混合包含硅或锗的沉积性气体和氢并利用辉光放电等离子体，而形成第一半导体层1106。或者，通过混合包含硅或锗的沉积性气体、氢、稀有气体如氦、氖、氪等，且使用辉光放电等离子体，来形成第一半导体层1106。将氢流量稀释到含硅或锗的沉积性气体的流量的10倍至2000倍，优选为10倍至200倍，形成微晶硅、微晶硅锗、微晶锗等。

作为包含硅或锗的沉积性气体的典型例，有SiH₄、Si₂H₆、GeH₄、Ge₂H₆等。

通过使用氦、氩、氖、氪、氙等的稀有气体作为第一半导体层1106的原料气体，提高第一半导体层1106的成膜速度。另外，当成膜速度得到提高时，混入到第一半导体层1106的杂质量减少，因此，可以提高第一半导体层1106的结晶性。由此，薄膜晶体管的导通电流和场效应迁移率得到提高，并且可以提高薄膜晶体管的生产率。

通过施加3MHz至30MHz，典型的是13.56MHz、27.12MHz的HF频带的高频电力或者施加大于30MHz且至300MHz左右，典型的是60MHz的VHF频带的高频电力，而进行形成第一半导体层1106时的辉光放电等离子体的产生。另外，通过施加1GHz以上的微波的高频电力，进行形成第一半导体层1106时的辉光放电等离子体的产生。另外，通过使用VHF频带或微波的高频电力重叠，可以提高成膜速度。再者，通过使HF频带的高频电力和VHF频带的高频电力，在大面积衬底上也可以降低等离子体的不均匀性并提高均匀性，并且可以提高成膜速度。

另外，在形成第一半导体层1106之前，通过对CVD装置的处理室内进行排气且导入包含硅或锗的沉积性气体，而去除处理室内的杂质元素，可以减少以后形成的薄膜晶体管的栅极绝缘层1105和第一半导体层1106中的杂质量，并且可以提高薄膜晶体管的电特性。

接着，如图20B所示，在第一半导体层1106上沉积半导体层，来形成第二半导体层1107。接着，在第二半导体层1107上形成杂质半导体层1109和导电层1111。接着，在导电层1111上形成抗蚀剂掩模1113。

以第一半导体层1106作为晶种，在部分地进行结晶生长的条件下，形成具有微晶半导体层1107a、混合层1107b和包含非晶半导体的层1107c的第二半导体层1107。另外，这里，为方便起见，示出第二半导体层1107还包含第一半导体层1106的结构，即微晶半导体层1107a还包含第一半导体层1106的结构。

在等离子体CVD装置的处理室中，通过混合包含硅或锗的沉积性气体、氢和包含氮的气体并利用辉光放电等离子体，而形成第二半导体层1107。作为包含氮的气体，有氨、氮、氟化氮、氯化氮等。

此时，包含硅或锗的沉积性气体和氢的流量比采用与第一半导体层1106同样地形成微晶半导体层的条件，并且通过使用包含氮的气体作为原料气体，该条件可以为与第一半导体层1106的成膜条件相比减少结晶生长的条件。结果，在第二半导体层1107中形成混合层1107b和包含非晶半导体的层1107c。

这里，形成第二半导体层1107的条件的典型例子为如下条件：相对于含硅或锗的沉积性气体的流量的氢的流量为10倍至2000倍，优选为10倍至200倍。另外，形成一般的非晶半导体层的条件的典型例子为相对于含硅或锗的沉积性气体的流量的氢的流量为0倍至5倍的条件。

另外，通过对第二半导体层1107的原料气体引入氦、氖、氩、氙或氪等稀有气体，可以提高成膜速度。

在第二半导体层1107的沉积初期中，以第一半导体层1106作为晶种而在整个第一半导体层1106上沉积微晶半导体层（沉积初期）。然后，因为在原料气体中含有包含氮的气体，所以部分地抑制结晶生长而使锥形状的微晶半导体区域生长，并且形成非晶半导体区域（沉积中期）。再者，停止锥形状的微晶半导体区域的结晶生长，而形成包含非晶半导体的层（沉积后期）。

据此，图17、图18A和图18B所示的微晶半导体层1115a相当于图20A所示的第一半导体层1106和在第二半导体层1107的沉积初期中形成的微晶半导体层，即图20B所示的微晶半导体层1107a。

另外，图17、图18A和图18B所示的微晶半导体层1115b相当于图20B所示的在第二半导体层1107的沉积中期中形成的包含锥状的微晶半导体区域和填充在其间的非晶半导体区域的层，即混合层1107b。

另外，图17、图18A和18B所示的包含非晶半导体的层1129c相当于图20B所示的在第二半导体层1107的沉积后期中形成的包含非晶半导体的层1107c。

在通过这种方法而形成的第二半导体层1107中，通过二次离子质谱法测量的氮浓度在微晶半导体层1107a和混合层1107b的界面附近具有峰值浓度，并相对于混合层1107b和包含非晶半导体的层1107c的沉积方向成为一定浓度。

通过在等离子体CVD装置的反应室内混合包含硅的沉积性气体、氢和磷化氢（氢稀释或硅烷稀释）并利用辉光放电等离子体，形成杂质半导体层1109。用氢稀释包含硅的沉积性气体，来形成添加有磷的非晶硅或添加有磷的微晶硅。

导电层1111可以适当地使用与图17所示的布线1125同样的材料。导电层1111通过CVD法、溅射法或真空蒸镀法等形成。此外，导电层1111也可以通过丝网印刷法或喷墨法等吐出银、金或铜等的导电性纳米膏并进行焙烧来形成。

抗蚀剂掩模1113通过光刻工序而形成。抗蚀剂掩模1113具有厚度不同的两个区域。这种抗蚀剂掩模可以通过使用多级灰度掩模而形成。通过使用多级灰度掩模，可以缩减所使用的光掩模数量而缩减制造工序数目。在本实施方式中，形成第一半导体层1107的图案的工序和将源区和漏区分离的工序中，可以使用多级灰度掩模。

多级灰度掩模是指可以以多个阶段的光量进行曝光的掩模,代表性的可以以曝光区域、半曝光区域以及非曝光区域的三个阶段的光量进行曝光。通过使用多级灰度掩模，可以以一次的曝光及显影工序形成具有多种（典型为两种）厚度的抗蚀剂掩模。由此，通过使用多级灰度掩模，可以缩减光掩模的数量。

图22A-1及图22B-1示出典型的多级灰度掩模的截面图。图22A-1表示灰色调掩模1180，而图22B-1表示半色调掩模1185。

图22A-1所示的灰色调掩模1180由在具有透光性的衬底1181上使用遮光层形成的遮光部1182以及利用遮光层的图案设置的衍射光栅部1183构成。

衍射光栅部1183通过具有以用于曝光的光的分辨率极限以下的间隔设置的狭缝、点或网眼等，而控制光的透射率。另外，设置在衍射光栅部1183中的狭缝、点或网眼既可以是周期性的，又可以是非周期性的。

作为具有透光性的衬底1181，可以使用石英等。构成遮光部1182及衍射光栅部1183的遮光层使用铬或氧化铬等来设置。

在对灰色调掩模1180照射用来曝光的光的情况下，如图22A-2所示那样与遮光部1182重叠的区域的透光率成为0％，并且不设置遮光部1182或衍射光栅部1183的区域的透光率成为100％。另外，衍射光栅部1183的透光率大致在10％至70％的范围内，这可以根据衍射光栅的狭缝、点或网眼的间隔等调整。

图22B-1所示的半色调掩模1185由在具有透光性的衬底1186上使用半透过层形成的半透光部1187以及使用遮光层形成的遮光部1188构成。

可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等的层形成半透光部1187。遮光部1188使用与灰色调掩模1180的遮光层同样的材料即可，优选使用铬或氧化铬等来设置。

在对半色调掩模1185照射用来曝光的光的情况下，如图22B-2所示那样与遮光部1188重叠的区域的透光率成为0％，并且不设置遮光部1188及半透光部1187的区域的透光率成为100％。另外，与遮光部1188不重叠的半透光部1187的透光率大致在10％至70％的范围内，这可以根据形成的材料的种类或形成的厚度等调整。

通过使用多级灰度掩模进行曝光及显影，可以形成具有厚度不同的区域的抗蚀剂掩模。

接下来，使用抗蚀剂掩模1113对第二半导体层1107、杂质半导体层1109和导电层1111进行蚀刻。通过该工序，对第二半导体层1107、杂质半导体层1109和导电层1111按每个元件进行分离，而形成第二半导体层1115、杂质半导体层1117和导电层1119。另外，第二半导体层1115具有微晶半导体层1115a、混合层1115b和包含非晶半导体的层1115c（参照图20C）。

接着，使抗蚀剂掩模1113缩退，形成被分离的抗蚀剂掩模1123。作为抗蚀剂掩模的缩退，使用利用氧等离子体的灰化即可。在此，通过对抗蚀剂掩模1113进行灰化以在栅电极上进行分离，可以形成抗蚀剂掩模1123（参照图21A）。

接着，使用抗蚀剂掩模1123蚀刻导电层1111，形成用作源电极及漏电极的布线1125（参照图21B）。作为导电层1111的蚀刻，优选使用湿蚀刻。通过湿蚀刻，各向同性地蚀刻导电层1111。其结果，使导电层1111比抗蚀剂掩模1123更向内缩小，而形成布线1125。当将本发明的一个方式的电子电路用于显示装置的驱动电路时，布线1125不仅起到源电极或漏电极的作用，而且还起到信号线的作用。但是，不局限于此，也可以分别设置信号线和源电极及漏电极。

接下来，使用抗蚀剂掩模1123对包含非晶半导体的层1115c和杂质半导体层1117的每一个的一部分进行蚀刻。这里，使用干蚀刻。到本工序为止，形成在其表面存在有凹部的包含非晶半导体的层1129c和杂质半导体层1127。然后，去除抗蚀剂掩模1123（参照图21C）。

另外，这里，因为对导电层1111进行了湿蚀刻，并且对包含非晶半导体的层1115c和杂质半导体层1117的每一个的一部分进行了干蚀刻，所以导电层1119被各向同性地蚀刻，并且布线1125的侧面和杂质半导体层1127的侧面不一致，而成为在布线1125侧面的外侧形成有杂质半导体层1127的侧面形状。

另外，在去除抗蚀剂掩模1123之后，也可以蚀刻杂质半导体层1117和包含非晶半导体的层1115c的一部分。通过进行该蚀刻，布线1125和杂质半导体层1127的每一个的侧面大致一致，这是因为使用布线1125蚀刻了杂质半导体层1117的缘故。

接着，在去除抗蚀剂掩模1123之后，也可以进行干蚀刻。作为干蚀刻条件，采用如下条件：露出的包含非晶半导体的层1129c不受到损伤，且对于包含非晶半导体的层1129c的蚀刻速度低。也就是，采用如下条件：露出的包含非晶半导体的层1129c的表面几乎不受到损伤，且露出的包含非晶半导体的层1129c的厚度几乎不减薄。作为蚀刻气体，典型地使用Cl₂、CF₄或N₂等。此外，对于蚀刻方法没有特别的限制，可以采用电感耦合型等离子体(ICP:Inductively Coupled Plasma)方式、电容耦合型等离子体(CCP:CapacitivelyCoupled Plasma)方式、电子回旋共振等离子体(ECR:Electron Cyclotron Resonance)方式、反应离子蚀刻（RIE：Reactive Ion Etching）方式等。

接着，也可以对包含非晶半导体的层1129c的表面照射水等离子体、氨等离子体、氮等离子体等。

通过对反应空间引入以水蒸气（H₂O蒸气）为代表的以水为主要成分的气体，生成等离子体，而可以进行水等离子体处理。

如上所述，通过在形成杂质半导体层1127之后，在不对包含非晶半导体的层1129c造成损伤的条件下进一步进行干蚀刻，可以去除存在于露出的包含非晶半导体的层1129c上的残渣等的杂质。另外，通过进行干蚀刻接着进行水等离子体处理，也可以去除抗蚀剂掩模的残渣。另外，通过进行水等离子体处理，可以使源区和漏区之间的绝缘可靠，并且降低制作的薄膜晶体管的截止电流，并能减少电特性的不均匀性。

通过以上工序，以较少的掩模数量可以制造其沟道区域使用微晶半导体层而形成的薄膜晶体管。另外，可以制造具有低截止电流、高导通电流和高场效应迁移率的薄膜晶体管。

（方法2）

以下，参照图20A至图20C、图23A至图23C、图24A和图24B示出与上述（方法1）不同的薄膜晶体管的制造方法。

与上述（方法1）同样，在衬底1101上形成栅电极1103。接着，覆盖栅电极1103地形成栅极绝缘层1105和第一半导体层1106（参照图20A）。接着，与上述（方法1）同样，从第一半导体层1106进行结晶生长，来形成第二半导体层1107（微晶半导体层1107a、混合层1107b和包含非晶半导体的层1107c）。接着，在第二半导体层1107上形成杂质半导体层1109。然后，在杂质半导体层1109上形成抗蚀剂掩模（未图示）（参照图23A）。

接下来，使用抗蚀剂掩模对第二半导体层1107和杂质半导体层1109进行蚀刻。通过该工序，对第二半导体层1107和杂质半导体层1109按每个元件进行分离，而形成第二半导体层1115（微晶半导体层1115a、混合层1115b和包含非晶半导体的层1115c）和杂质半导体层1117（参照图23B）。

接着，在栅极绝缘层1105、第二半导体层1115和杂质半导体层1117上形成导电层1111（参照图23C）。

接着，在导电层1111上形成抗蚀剂掩模（未图示），并且使用该抗蚀剂掩模蚀刻导电层1111，形成用作源电极及漏电极的布线1133（参照图24A）。

接着，蚀刻杂质半导体层1117，来形成用作源区及漏区的杂质半导体层1127。另外，蚀刻包含非晶半导体的层1115c，来形成包含非晶半导体的层1129c（参照图24B）。

通过上述工序，可以制造薄膜晶体管。

另外，在形成布线1133之后，虽然在不去除抗蚀剂掩模的情况下蚀刻包含非晶半导体的层1115c的一部分，但是也可以在去除该抗蚀剂掩模之后蚀刻杂质半导体层1117和包含非晶半导体的层1129c的一部分。通过进行该蚀刻，布线1133和杂质半导体层1127的每一个的侧面大致一致，这是因为以布线1133作为掩模蚀刻了杂质半导体层1117的缘故。

接着，在去除抗蚀剂掩模之后，优选进行干蚀刻。作为干蚀刻条件，采用如下条件：露出的包含非晶半导体的层1129c不受到损伤，且对于包含非晶半导体的层1129c的蚀刻速度低。也就是，采用如下条件：露出的包含非晶半导体的层1129c的表面几乎不受到损伤，且露出的包含非晶半导体的层1129c的厚度几乎不减薄。

通过在反应空间引入以水蒸气（H₂O蒸气）为代表的以水为主要成分的气体，生成等离子体，而可以进行水等离子体处理。

如上所述，通过在形成包含非晶半导体的层1129c之后，在不对包含非晶半导体的层1129c造成损伤的条件下进一步进行干蚀刻，可以去除存在于包含非晶半导体的层1129c上的残渣等的杂质。另外，通过进行干蚀刻接着进行水等离子体处理，也可以去除抗蚀剂掩模的残渣。另外，通过进行水等离子体处理，可以使源区和漏区之间的绝缘可靠，并且降低薄膜晶体管的截止电流，并能减少电特性的不均匀性。

（方法3）

以下，参照图20A至图20C、图21A至图21C、图25A至图25C示出图19所示的薄膜晶体管的制造方法。

与上述（方法1）同样，在经图20A至图20C、图21A和图21B而形成布线1125之后，通过蚀刻杂质半导体层1117，形成杂质半导体层1127。另外，蚀刻包含非晶半导体的层1115c，来形成一对包含非晶半导体的层1132（参照图25A）。

这里，适当地采用如下条件：使用湿蚀刻或干蚀刻，来选择性地蚀刻包含非晶半导体的层1115c，以暴露第二微晶半导体层1131b。作为能够选择性地湿蚀刻非晶半导体层的蚀刻剂的典型例子，可以使用包含肼、氢氧化钾或乙二胺的蚀刻剂。另外，还可以使用包含氢氟酸和硝酸的混合溶液的蚀刻剂。另外，还可以使用四甲基氢氧化铵（也称为TMAH）水溶液。

另外，作为能够选择性地干蚀刻非晶半导体层的蚀刻气体，可以使用氢。另外，也可以使用包含氯、溴或碘的气体作为蚀刻气体，典型地说,有氯化氢、溴化氢或碘化氢、四氯化硅、三氯化磷或三氯化硼等。或者，可以使用包含氟的气体作为蚀刻气体，典型地说，有四氟化甲烷、六氟化硫、三氟化氮、四氟化硅、三氟化硼、二氟化氙、三氟化氯等。另外，可以使用四氟化甲烷和氧的混合气体或六氟化硫和氯的混合气体作为蚀刻气体。

然后，去除抗蚀剂掩模，并且进行使第二微晶半导体层1131b、一对包含非晶半导体的层1132、杂质半导体层1127和布线1125的表面氧化或氮化的等离子体处理1140，来形成图25C所示的绝缘层1135a、绝缘层1135c和绝缘层1135e。

包含非晶半导体的层1132为弱n型。另外，与微晶半导体层相比，包含非晶半导体的层1132的密度低。因此，使包含非晶半导体的层1132氧化或氮化而形成的第二绝缘层1135c为密度低且稀疏的绝缘层，并且其绝缘性低。但是，在图19所示的薄膜晶体管的背沟道一侧形成有使微晶半导体层1131氧化而形成的第一绝缘层1135a。因为与非晶半导体层相比，微晶半导体层的密度高，所以第一绝缘层1135a的密度也高，并且其绝缘性高。再者，因为第二微晶半导体层1131b具有多个锥形状的突出部分（凸部），所以其表面为凹凸状。因此，从源区到漏区的泄漏路径（leak path）的距离长。由此，可以降低薄膜晶体管的泄漏电流和截止电流。

另外，这里，虽然在形成布线1125之后蚀刻包含非晶半导体的层1115c来露出第二微晶半导体层1131b，但是也可以在形成布线1125之后去除抗蚀剂掩模，对杂质半导体层1117和包含非晶半导体的层1115c的每一个的一部分进行干蚀刻，再者，进行使第二微晶半导体层1131b的表面氧化或氮化的等离子体处理1140。在此情况下，布线1125的侧面和用作源区及漏区的杂质半导体层1127的侧面大致一致，这是因为以布线1125作为掩模蚀刻了杂质半导体层1127和包含非晶半导体的层1115c的缘故。

如上所述，在暴露具有锥形状的突出部分（凸部）的第二微晶半导体层1131b之后，通过进行等离子体处理以在第二微晶半导体层1131b的表面形成绝缘层，而可以使源区和漏区之间的泄漏路径（leak path）的距离变长，并且可以形成绝缘性高的绝缘层。另外，沟道区域由微晶半导体层形成。由此，可以制造截止电流低、导通电流和场效应迁移率高的薄膜晶体管。

（方法4）

以下，示出能够应用于（方法1）至（方法3）的第二半导体层1107的制造方法。这里，其特征在于：在等离子体CVD装置的处理室内形成包含氮的层，来代替使用包含氮的气体作为第二半导体层1107的原料气体，然后，形成第二半导体层1107，以将氮供应给第二半导体层1107。

在形成第一半导体层1106之后，从等离子体CVD装置的处理室搬出衬底。接着，在等离子体CVD装置的处理室内形成包含氮的层。这里，形成氮化硅层作为包含氮的层。接着，在将衬底搬入到处理室内之后，将用来沉积第二半导体层1107的材料气体引入到处理室内，来形成第二半导体层1107。这里，作为原料气体，使用包含硅或锗的沉积性气体和氢。当形成在处理室内的内壁上的包含氮的层暴露于等离子体时，包含氮的层的一部分离解，而脱离N。或者，生成NH基或NH₂基。结果，第二半导体层1107包含氮，并且可以如图18A所示那样地形成由微晶半导体层1107a、混合层1107b和包含非晶半导体的层1107c构成的第二半导体层1107，或者，可以如图18B所示那样地形成由微晶半导体层1107a和混合层1107b构成的第二半导体层1107。

在通过这种方法而形成的第二半导体层1107中，通过二次离子质谱法测量的氮浓度在微晶半导体层1107a的上方或微晶半导体层1107a和混合层1107b的界面附近具有峰值浓度，并对于第二半导体层1107的沉积方向减少。

通过上述工序，可以形成第二半导体层1107。

（方法5）

以下，示出能够应用于（方法1）至（方法3）的第二半导体层1107的制造方法。这里，其特征在于：在形成第二半导体层1107之前，将包含氮的气体引入到CVD装置的处理室内，来代替使用包含氮的气体作为第二半导体层1107的原料气体，然后，形成第二半导体层1107，以将氮供应给第二半导体层1107。

在形成第一半导体层1106之后，将第一半导体层1106的表面暴露于包含氮的气体（在此，被称为冲洗处理），来将氮供应给等离子体CVD装置的处理室内。作为包含氮的气体，有氨、氮、氟化氮、氯化氮等。另外，包含氮的气体的任何一种也可以包含氢。这里，将第一半导体层1106的表面暴露于氨，从而供给氮。

接着，在将用来沉积第二半导体层1107的材料气体引入到处理室内之后，形成第二半导体层1107。这里，作为原料气体，使用包含硅或锗的沉积性气体和氢。

在第二半导体层1107的形成工序中，通过进行冲洗处理，被引入到处理室内的包含氮的气体，这里是指氨，因等离子体放电而被分解，而脱离N。或者，生成NH基或NH₂基。结果，第二半导体层1107包含氮，并且可以如图18A所示那样地形成由微晶半导体层1107a、混合层1107b和包含非晶半导体的层1107c构成的第二半导体层1107，或者，可以如图18B所示那样地形成由微晶半导体层1107a和混合层1107b构成的第二半导体层1107。

在通过这种方法而形成的第二半导体层1107中，通过二次离子质谱法测量的氮浓度在微晶半导体层1107a的上方或微晶半导体层1107a和混合层1107b的界面附近具有峰值浓度，并成为对于混合层1107b和包含非晶半导体的层1107c的沉积方向减少的浓度。

通过上述工序，可以形成第二半导体层1107。

如上所述，在本实施方式中，说明了能够应用于本发明的一个方式的电子电路的薄膜晶体管的制造方法的一个例子。当使用微晶半导体作为薄膜晶体管的沟道区域时，可以谋求实现电子电路的大型化、成本的降低或成品率的提高等。另外，通过使用微晶半导体作为沟道区域，可以抑制薄膜晶体管的特性退化，而可以延长电子电路的寿命。

实施方式8

在本实施方式中，说明本发明的一个方式的电子电路的结构。

以下，参照图26A和图26B说明本实施方式的电子电路的结构的一个例子。图26A和图26B是示出本实施方式的电子电路的结构的一个例子的图，其中图26A是俯视图，而图26B是沿图26A中的线段A-B及线段C-D的截面图。另外，在图26A和图26B中，作为一个例子，示出图3所示的电子电路的结构的一个例子，再者，说明如下情况：图3中的时序电路2011及时序电路2012分别具有图14E所示的电路结构，图14E所示的控制电路316具有图15E所示的电路结构，图3的控制电路2021具有图5A所示的电路结构，再者，电子电路所具有的晶体管具有图24B所示的结构。

图26A和图26B所示的电子电路具有时序电路2011和时序电路2012，并且时序电路2011和时序电路2012具有晶体管311、晶体管312、晶体管313、晶体管314、晶体管317、晶体管3611、晶体管3612和晶体管3617。

再者，时序电路2011中的晶体管313的栅电极1103通过开口部382电连接于布线380，而时序电路2012中的晶体管312的布线1133通过开口部381电连接于布线380。就是说，时序电路2012中的晶体管312的布线1133通过布线380电连接于晶体管313的栅电极1103。

在图26A和图26B所示的电子电路中，以布线380的布线电阻和寄生电容构成控制电路2021。优选的是，适当地设定布线的材料、布线的厚度或布线的宽度等，以使布线380具有符合控制电路2021的规格的布线电阻和寄生电路。

布线380可以是使用具有透光性的导电膜等构成的，比如包括氧化钨的铟氧化物、包括氧化钨的铟锌氧化物、包括氧化钛的铟氧化物、包括氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物、或添加了氧化硅的铟锡氧化物等。

如图26A和26B所示的一个例子那样，例如，本实施方式的电子电路可以使用布线的电阻和寄生电容构成控制电路。由此，可以在不增加制造工序数的情况下形成控制电路。另外，本发明不局限于图26A和图26B所示的电子电路的结构，而例如可以使用半导体元件形成本实施方式的电子电路。

实施方式9

在本实施方式中，说明本发明的一个方式的显示装置。

使用图27说明本实施方式的显示装置的结构。图27是表示本实施方式的显示装置的结构的一例的图。

图27所示的显示装置具有端子电极501、布线502、扫描线驱动电路503、扫描线531、信号线驱动电路504、信号线541及像素部505。

端子电极501包括如被输入扫描信号及视频信号等的信号输入端子的一部分、被施加电源电压的电源端子的一部分以及被施加接地电位的接地端子等的电极等。

扫描线驱动电路503通过布线502电连接到端子电极501。对扫描线驱动电路503从端子电极501输入如控制信号等的信号或供应电源电压，根据对应于被输入的信号的定时通过扫描线531输出扫描信号。

信号线驱动电路504通过布线502电连接到端子电极501。对信号线驱动电路504从端子电极501输入如控制信号及视频信号等的信号或供应电源电压，根据对应于被输入的信号的定时，通过信号线541输出视频信号。

像素部505具有多个像素5051，各像素5051分别电连接到扫描线531的任一个及信号线541的任一个，被输入扫描信号及图像信号。

使用图28A和图28B说明像素5051的电路结构的一例。图28A和图28B是表示像素5051的电路结构的一例的图。

图28A所示的像素具有晶体管611、液晶元件612及电容元件613。另外，作为一个例子，图28A所示的晶体管611为场效应晶体管。

晶体管611具有用作选择开关的功能。另外，晶体管611的栅极电连接到扫描线531，并且晶体管611的源极及漏极的一方电连接到信号线541。

液晶元件612具有第一端子及第二端子，第一端子电连接到晶体管611的源极及漏极的另一方，对第二端子供应电压V₁或电压V₂。液晶元件612由如下构成：成为第一端子的一部分或整体的第一电极；成为第二端子的一部分或整体的第二电极；通过将电压施加到第一电极和第二电极之间而使透射率变化的具有液晶分子的层（也称为液晶层）。

作为液晶层的一例，可以应用于液晶层的液晶材料的一例，或可以应用于包含液晶层的液晶元件612的液晶模式的一例，可以使用向列液晶、胆甾型液晶、碟状液晶、盘型液晶、热致液晶、溶致液晶（lyotropic liquid crystal）、低分子液晶、高分子液晶、高分子分散型液晶（PDLC）、铁电液晶、反铁电液晶、主链型液晶、侧链型高分子液晶、等离子体选址液晶（PALC）、香蕉型液晶、TN（Twisted Nematic：扭曲向列）方式、STN（Super TwistedNematic：超扭曲向列）方式、IPS(In-Plane-Switching：面内切换)方式、FFS（Fringe FieldSwitching：边缘场切换）方式、MVA（Multi-domain Vertical Alignment：多畴垂直取向）方式、PVA（Patterned Vertical Alignment：垂直取向构型）方式、ASV（Advanced SuperView：超视角）方式、ASM（Axially Symmetric aligned Micro-cell：轴线对称排列微单元）方式、OCB（Optical Compensated Birefringence：光学自补偿弯曲）方式、ECB（Electrically Controlled Birefringence：电控双折射）方式、FLC（FerroelectricLiquid Crystal：铁电液晶）方式、AFLC(AntiFerroelectric Liquid Crystal：反铁电液晶)、PDLC(Polymer Dispersed Liquid Crystal：高分子分散液晶)方式、宾主方式、蓝相（Blue Phase）方式等。

电容元件613的第一端子电连接到晶体管611的源极及漏极的另一方，与液晶元件612同样地对第二端子供应电压V₁或电压V₂。电容元件613具有用作保持电容的功能。注意，未必一定要设置电容元件613，但是通过设置电容元件613，可以抑制晶体管611受到的由于泄漏电流的影响。

接着，说明图28A所示的像素的操作。

首先，当由图27所示的扫描线驱动电路503选择扫描线531时，由于从扫描线驱动电路503输入的扫描信号，晶体管611处于导通状态。

此时，液晶元件612的第一端子及电容元件613的第一端子的电位成为根据从图27所示的信号线驱动电路504输入的图像信号的电位，液晶元件612根据施加到第一端子和第二端子之间的电压被控制其取向，像素根据液晶元件612的透射率进行显示。通过在每个图27所示的扫描线531中依次进行上述操作，在所有像素中写入数据。以上是图28A所示的像素的操作。

注意，本实施方式的显示装置中的像素的电路结构不局限于图28A所示的像素的电路结构，可以采用如对图28A所示的像素的电路结构还设置另外晶体管、电阻元件或电容元件等的结构。

此外，本实施方式的显示装置中的像素的电路结构不局限于图28A所示的像素的电路结构，也可以采用其他电路结构。使用图28B说明本实施方式的显示装置中的像素的电路结构的其他一例。图28B是表示本实施方式的显示装置中的像素的电路结构的一例的电路图。

图28B所示的像素具有晶体管611、电容元件613、晶体管614及发光元件615。

晶体管611的栅极电连接到扫描线531，晶体管611的源极及漏极的一方电连接到信号线541。

电容元件613具有第一端子及第二端子，第一端子电连接到晶体管611的源极及漏极的另一方，对第二端子供应电压V₁和电压V₂中的一方。电容元件613具有用作保持电容的功能。注意，电容元件613未必设置，但是通过设置电容元件613，可以维持晶体管614的导通状态一定期间。

晶体管614的栅极电连接到晶体管611的源极及漏极的另一方，对晶体管614的源极及漏极的一方供应电压V₁和电压V₂中的一方。

发光元件615具有第一端子及第二端子，第一端子电连接到晶体管614的源极及漏极的另一方，对第二端子供应电压V₁和电压V₂中的另一方。发光元件615可以由如下构成：成为第一端子的一部分或整体的第一电极；成为第二端子的一部分或整体的第二电极；通过将电压施加到第一电极和第二电极之间来发光的电场发光层。作为发光元件615，可以使用如EL（也称为电致发光）元件，作为EL元件，可以使用如有机EL元件或无机EL元件。

发光元件615中的第一电极或第二电极的至少一方使用具有透光性的导电材料形成即可。由此，可以采用从与衬底相反一侧的面取出发光的顶部发射结构的发光元件、或者从衬底一侧的面取出发光的底部发射结构的发光元件、或者从衬底一侧及与衬底相反一侧的面取出发光的双面发射结构的发光元件。作为具有透光性的导电材料可以使用具有透光性的导电性导电膜如包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物（下面，表示为ITO）、铟锌氧化物、添加有氧化硅的铟锡氧化物等。

电场发光层可以使用单个层或多个层的叠层来形成。在由多个层构成的情况下，在第一电极上按时序层叠电子注入层、电子传输层、电场发光层、空穴传输层、空穴注入层。注意，不一定必须设置上述所有的层。作为电场发光层可以使用有机化合物或无机化合物形成。

接着，说明图28B所示的像素的操作。

此时，晶体管614的栅极及电容元件613的第一端子的电位成为对应于从图27所示的信号线驱动电路504输入的图像信号的电位，晶体管614处于导通状态，晶体管614的源极及漏极之间电流流过。再者，根据流到晶体管614的电流，规定的电压施加到发光元件615的第一端子及第二端子之间，像素进行显示。通过在每个图27所示的扫描线531中依次进行上述操作，在所有像素中写入数据。以上是图28B所示的像素的操作。

当从信号线541输入到像素的数据信号为数字形式时，通过切换晶体管的导通状态和截止状态来使像素处于发光状态或非发光状态。因此，可以采用区域灰度法或时间灰度法进行灰度显示。区域灰度法指的是通过将一个像素分成多个子像素，将各个子像素成为图28B所示的电路结构并基于数据信号独立驱动各个子像素从而显示灰度的驱动方法。此外，时间灰度法是一种驱动法，其中通过控制像素发光的期间，来进行灰度显示。

发光元件615因为与图28A所示的液晶元件612等相比响应速度快，所以适应于时间灰度法。在具体用时间灰度法进行显示时，将一个帧期间分成多个子帧期间。然后，根据视频信号，在各子帧期间中使像素的发光元件处于发光或非发光状态。通过将一个帧期间分割为多个子帧期间，可以利用视频信号控制在一个帧期间中像素实际上发光的期间的总长度，并可以显示灰度级。

接着，使用图29A和图29B说明图27所示的显示装置中的扫描线驱动电路503及信号线驱动电路504的结构的一例。图29A和图29B是表示图27所示的显示装置的扫描线驱动电路和信号线驱动电路的结构的一例的图，图29A是表示扫描线驱动电路的结构的一例的框图，图29B是表示信号线驱动电路的结构的一例的框图。

图29A表示的扫描线驱动电路503具有移位寄存器711、电平移动器（level shift）712及缓冲电路713。

移位寄存器711具有依次选择扫描线531的功能。

电平移动器712具有基于被输入的信号生成根据用途而电压状态不同的多个信号的功能。

缓冲电路713具有放大输入到缓冲电路713的电平移动器712的输出信号的功能，例如具有运算放大器等的结构。

图29B所示的信号线驱动电路504具有移位寄存器721、闩锁电路722、电平移动器723、缓冲电路724及DA转换电路725。

移位寄存器721具有依次选择信号线541的功能。

对闩锁电路722从移位寄存器721被输入信号。闩锁电路722将输入到闩锁电路722的信号保持一定期间，将所保持的闩锁信号一齐输出到图27中的像素部505。将这称为线时序驱动。

电平移动器723具有基于被输入的信号生成根据用途不同的多个信号的功能。

缓冲电路724具有放大被输入的来自电平移动器723的输出信号的功能，例如具有运算放大器等的结构。

DA转换电路725具有当被输入的信号为数字信号时将该信号转换为模拟信号的功能。注意，当被输入的信号为模拟信号时未必设置DA转换电路725。

例如，可以使用半导体元件构成上述扫描线驱动电路或信号线驱动电路等驱动电路。作为半导体元件，可以举出如晶体管、电容元件或电阻元件等。例如，在使用晶体管时，可以采用与本发明的一个方式的电子电路的晶体管相同的结构。

再者，参照图30说明扫描线驱动电路或信号线驱动电路中的移位寄存器的电路结构的一个例子。图30是示出本实施方式的显示装置的驱动电路中的移位寄存器的电路结构的一个例子的图。注意，将说明如下情况：图30所示的移位寄存器中的时序电路具有图14E所示的电路结构，图14E的控制电路613具有图15E所示的电路结构，并且控制电路具有图6B所示的电路结构。

图30所示的移位寄存器包括：由N个（N为自然数）彼此电连接的时序电路（时序电路801_1至801_N）构成的N级时序电路；以及由N个其中任何一个电连接到第O级时序电路（O为1至N-1的自然数）及第O+1级时序电路的控制电路（控制电路802_1至802_N）构成的N级控制电路。

如以图30中的时序电路801_1作为一个例子所示那样，N级时序电路的各时序电路包括晶体管811、晶体管812、晶体管813、晶体管814、晶体管817、晶体管8611、晶体管8612和晶体管8617。

再者，在第K级时序电路中，晶体管812的源极和漏极中的一方电连接到时钟信号线833或反相时钟信号线834，其源极和漏极中的另一方电连接到第K+1级时序电路中的晶体管811的栅极以及源极和漏极中的一方，并且其栅极电连接到晶体管811的源极和漏极中的另一方。

另外，在第K级时序电路中，晶体管813的源极和漏极中的一方电连接到晶体管811的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。

另外，在第K级时序电路中，晶体管814的源极和漏极中的一方电连接到晶体管812的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。

另外，在第K级时序电路中，晶体管817的栅极电连接到晶体管814的栅极，其源极和漏极中的一方电连接到晶体管811的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。

另外，在第K级时序电路中，晶体管8611的栅极以及源极和漏极中的一方电连接到电源线831，并且其源极和漏极中的另一方电连接到晶体管814的栅极。

另外，在第K级时序电路中，晶体管8612的栅极电连接到晶体管811的源极和漏极中的另一方，其源极和漏极中的一方电连接到晶体管8611的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。

另外，在第K级时序电路中，晶体管8617的源极和漏极中的一方电连接到晶体管811的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。

另外，第K级时序电路的晶体管811的栅极和晶体管8617的栅极被输入起始信号（也称为ST）。

如以图30中的时序电路802_1作为一个例子所示那样，N级控制电路的各控制电路包括晶体管821、晶体管822、晶体管823和晶体管824。

再者，在第K级控制电路中，晶体管821的栅极以及源极和漏极中的一方电连接到电源线831。另外，再者，在第K级控制电路中，晶体管822的栅极电连接到第K+1级时序电路中的晶体管812的源极和漏极中的另一方，其源极和漏极中的一方电连接到晶体管821的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。另外，再者，在第K级控制电路中，晶体管823的栅极电连接到第K+1级时序电路中的晶体管812的源极和漏极中的另一方，其源极和漏极中的一方电连接到电源线831，并且其源极和漏极中的另一方电连接到第K级时序电路中的晶体管813的栅极。另外，在第K级控制电路中，晶体管824的栅极电连接到晶体管821的源极和漏极中的另一方，其源极和漏极中的一方电连接到晶体管823的源极和漏极中的另一方，并且其源极和漏极中的另一方电连接到电源线832。

再者，说明图30所示的移位寄存器的操作验证。另外，对具有如下结构的移位寄存器进行验证：N＝10，除了10级时序电路以外，还设置有1级空（dummy）时序电路。通过使用空时序电路的输出信号，可以控制第10级时序电路的复位信号。另外，设定如下条件：晶体管都是N型，控制电路的晶体管的尺寸比时序电路的晶体管的尺寸小，并且得到所希望的延迟时间。另外，以在图30所示的移位寄存器中不设置1级至N级控制电路的情况作为图30所示的移位寄存器的比较例而进行验证。另外，在验证中，时序电路801_1的晶体管811的栅极以及源极和漏极中的一方被输入起始信号（也称为ST），通过时钟信号线833被输入时钟信号（也称为CK），通过反相时钟信号线834被输入时钟信号线833中的时钟信号的反相时钟信号（也称为CKB），将时钟信号的周期设定为24μs，将时钟信号的频率设定为41.7kHz，将时钟信号的振幅设定为0V至30V，Vdd＝30V，Vss＝0V，并且将每个晶体管的阈值电压设定为8V。在不设置控制电路时，成为如下电路结构：第K+1级时序电路中的晶体管812的源极和漏极中的另一方电连接到第K级时序电路中的晶体管813的栅极。以下，参照图31A和图31B说明验证结果。图31A和31B是示出本实施方式的移位寄存器中的操作验证的结果的时序图，其中图31A是比较例的移位寄存器的时序图，而图31B是图30所示的移位寄存器的时序图。

首先，在比较例的移位寄存器中，如图31A所示，在各时序电路的输出信号（OUT_{801_1}至OUT_{801_10}）下降之前发生延迟。在比较例的移位寄存器中的时序电路中，在输出信号上升之后，时钟信号上升，晶体管812及晶体管814成为导通状态，从而输出信号的电压开始下降。因为通常将大多晶体管812形成为其沟道宽度比晶体管814大，所以可以通过使用晶体管812而缩短输出信号的下降时间。但是，在比较例的移位寄存器中，在各时序电路的输出信号下降之前，由各复位信号（RE_{801_1}至RE_{801_10}）使晶体管813成为导通状态，使得晶体管812成为截止状态，并且在晶体管812成为截止状态时，由晶体管814使输出信号下降，从而与使用晶体管812使输出信号下降的情况相比，使输出信号下降需要较长时间。

另一方面，在图30所示的移位寄存器中，如图31B所示，因为第2级至第10级时序电路的输出信号通过控制电路而分别作为复位信号输入到前一级时序电路，所以第1级至第10级时序电路的复位信号的每一个比下一级时序电路的输出信号迟。通过将延迟的复位信号输入到时序电路，可以使在输出信号下降时晶体管813成为导通状态的定时延迟一定时间，因此，可以使用晶体管812使输出信号下降，而可以缩短输出信号的下降时间。

如图31A和图31B所示，即使在具有10级时序电路的情况下，也可以通过控制各时序电路的复位信号而控制各时序电路的输出信号。

实施方式10

在本实施方式中，参照图32A和图32B说明作为本发明的一个方式的显示装置的一个方式的液晶显示装置的结构。具体地，说明具有TFT衬底、对置衬底以及插入在对置衬底和TFT衬底之间的液晶层的液晶显示装置的结构。另外，图32A是液晶显示装置的俯视图。图32B是沿图32A的线C-D的截面图。另外，图32B是液晶显示装置的截面图，该液晶显示装置具有在衬底1601上形成有在沟道区域中使用微晶半导体层的反交错薄膜晶体管的结构，其显示方式为MVA（Multi-domain Vertical Alignment：多畴垂直取向）方式。

图32A所示的液晶显示装置在衬底1601上形成有像素部1603、第一扫描线驱动电路1605a、第二扫描线驱动电路1605b和信号线驱动电路1607。像素部1603、第一扫描线驱动电路1605a、第二扫描线驱动电路1605b和信号线驱动电路1607被密封材料1609密封在衬底1601和衬底1611之间。另外，通过TAB方式而将FPC1613和IC芯片1615配置在衬底1601上。

以下，参照图32B说明沿图32A的线C-D的截面结构。这里，示出形成在衬底1601上的像素部1603、其外围电路部的一部分的第二扫描线驱动电路1605b和端子部1617。

在衬底1601上形成有设置在第二扫描线驱动电路1605b的薄膜晶体管1621和设置在像素部1603中的薄膜晶体管1623。另外，在薄膜晶体管1621及1623上形成有绝缘层1625及1627。另外，形成有布线1629和像素电极1631，该布线1629通过绝缘层1625和绝缘层1627的开口部电连接于薄膜晶体管1621的源电极或漏电极，并且该像素电极1631通过绝缘层1625和绝缘层1627的开口部电连接于薄膜晶体管1623的源电极或漏电极。另外，在绝缘层1627、布线1629和像素电极1631上形成有绝缘层1635。

薄膜晶体管1621及1623的结构及制造方法可以适当地援引实施方式6及实施方式7所示的薄膜晶体管的结构及制造方法。

绝缘层1625及绝缘层1627可以使用无机绝缘层、有机树脂层等而形成。当采用无机绝缘层时，可以使用氧化硅层、氧氮化硅层、氮氧化硅层、或以DLC（类金刚石碳）为代表的碳层等。当采用有机树脂层时，可以使用丙烯酸树脂、环氧树脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯树脂等。另外，可以使用硅氧烷聚合物。

绝缘层1625及绝缘层1627可以通过适当地使用CVD法、溅射法、印刷法、涂敷法、狭缝涂布法等而形成。

另外，因为通过使用有机树脂层形成绝缘层1625及绝缘层1627中的至少一种而可以提高平坦性，所以容易控制液晶层1649的液晶分子的取向。

布线1629和像素电极1631可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物或添加有氧化硅的铟锡氧化物等而形成。

另外，可以通过使用具有透光性的包含导电高分子（也称为导电聚合体）的导电组合物形成布线1629和像素电极1631。优选的是，布线1629和像素电极1631的薄层电阻为10000Ω/□以下，并且波长为550nm时的透光率为70％以上。此外，包含在导电组合物中的导电高分子的电阻率优选为0.1Ω·cm或以下。

作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者由上述物质的两种以上的共聚物等。

另外，当将像素电极1631用作反射电极时，作为布线1629和像素电极1631，可以使用铝、银等或这些合金等。另外，布线1629和像素电极1631也可为层叠钛、钼、钽、铬或钨与铝的两层结构、由钛、钼、钽、铬或钨等金属夹持铝的三层叠层结构。

在像素电极1631形成开口部。形成在像素电极1631的开口部可以使液晶分子倾斜，从而可以起到与MVA方式的突出部分相同的作用。

绝缘层1635用作取向膜。

通过喷墨法等在像素部1603周围或在像素部1603的周围部及其外围驱动电路部的周围部形成密封材料1609。形成有导电层1641、绝缘层1643和突出部分1645等的衬底1611和衬底1601在将隔离物1647介于其中间的状态下利用密封材料1609贴合，在其空隙中配置有液晶层1649。另外，衬底1611用作对置衬底。

隔离物1647既可通过其中分散几μm的微粒而设置，又可在衬底的整个表面上形成树脂层之后对树脂层进行蚀刻加工而设置。

导电层1641用作对置电极。作为导电层1641，可以使用与布线1629和像素电极1631相同的导电层。另外，绝缘层1643用作取向膜。

在端子部1617中形成有连接端子1659。连接端子1659电连接于像素部1603和外围驱动电路部的布线1629。连接端子1659与像素部1603的像素电极1631和外围驱动电路部的布线1629同样地形成。

这里，作为薄膜晶体管1621及1623，示出通过使用多级灰度掩模的工序而形成的结构，因此，在连接端子1659和衬底1601之间形成有与薄膜晶体管的微晶半导体层同时形成的微晶半导体层1651、与源区及漏区同时形成的杂质半导体层1653和布线1655。

在连接端子1659上隔着各向异性导电体层1657配置有FPC1613。另外，在FPC1613上隔着各向异性导电体层1661配置有IC芯片1615。就是说，FPC1613、各向异性导电体层1657及1661和IC芯片1615电连接。

各向异性导电体层1657及1661可以使用如各向异性导电膜（ACF：AnisotropicConductive Film）或各向异性导电胶（ACP：Anisotropic Conductive Paste）等具有粘合性的材料。另外，各向异性导电体层1657及1661也可以使用银胶（Paste）、铜胶或碳胶等的导电粘合剂、焊接剂等。

另外，当在IC芯片1615中形成功能电路(诸如存储器或缓冲器)时，可有效地利用衬底的面积。

另外，图32B虽然说明了显示方式为MVA方式的截面图，但是液晶显示装置的显示方式也可以为PVA（Patterned Vertical Alignment：垂直取向构型）方式。在采用PVA方式时，只要通过采用对衬底1611上的导电层1641设置狭缝的结构而将液晶分子倾斜地取向，即可。另外，也可以通过在设置有狭缝的导电层上设置突出部分1645（取向控制用突出部）而将液晶分子倾斜地取向。另外，本发明不局限于此，作为显示方式，可以使用能够应用于图28A所示的液晶元件612的液晶模式的任何一种。

虽然说明了在图32A和图32B的液晶面板中第一扫描线驱动电路1605a、第二扫描线驱动电路1605b和信号线驱动电路1607形成于衬底1601上的结构，但是也可以采用相当于信号线驱动电路1607的驱动电路为驱动器IC并通过COG方式等将它安装在液晶面板上的结构。当信号线驱动电路1607为驱动器IC时，可实现低耗电量化。另外，当驱动器IC为硅片等半导体芯片时，液晶显示装置能够进行更高速的操作，并且可以实现低耗电量化。

如上所述，在本实施方式的显示装置中，通过使用微晶半导体作为薄膜晶体管的沟道区域，可以实现显示装置的大型化、成本的降低或成品率的提高等。另外，通过使用微晶半导体作为半导体层，可以抑制薄膜晶体管的特性退化，而可以延长显示电路的寿命。

实施方式11

在本实施方式中，说明在显示部中具有本发明的一个方式的显示装置的电子设备。

图33A至图33H、图34A至图34D是示出电子设备的一个例子的图。这些电子设备可以具有外壳5000、显示部5001、扬声器5003、LED灯5004、操作键5005（包括电源开关或控制显示装置的动作的操作开关）、连接端子5006、传感器5007（它包括测定如下因素的功能：力量、位移、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、射线、流量、湿度、倾斜度、振动、气味或红外线）、麦克风5008等。

图33A示出移动计算机，除了上述以外还可以具有开关5009、红外端口5010等。图33B示出具备记录介质的便携式图像再现装置（如DVD再现装置），除了上述以外还可以具有第二显示部5002、记录介质读出部5011等。图33C示出护目镜型显示器，除了上述以外还可以具有第二显示部5002、支撑部5012、耳机5013等。图33D示出便携式游戏机，除了上述以外还可以具有记录介质读出部5011等。图33E示出投影仪，除了上述以外还可以具有光源5033、投射透镜5034等。图33F示出便携式游戏机，除了上述以外还可以具有第二显示部5002、记录介质读出部5011等。图33G示出电视接收机，除了上述以外还可以具有调谐器、图像处理部等。图33H示出便携式电视接收机，除了上述以外还可以具有能够收发信号的充电器5017等。图34A示出显示器，除了上述以外还可以具有支撑台5018等。图34B示出相机，除了上述以外还可以具有外部连接端口5019、快门按钮5015、图像接收部5016等。图34C示出计算机，除了上述以外还可以具有定位装置5020、外部连接端口5019、读写器5021等。图34D示出移动电话机，除了上述以外还可以具有用于移动电话及移动终端的单波段播放（one－segment broadcasting）部分接收服务用调谐器等。另外，天线内置于外壳5000内。

图33A至图33H、图34A至图34D所示的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息（静态图像、动态图像、文字图像等）显示在显示部上；触控面板；显示日历、日期或时刻等；通过利用各种软件（程序）控制处理；进行无线通信；通过利用无线通信功能，与各种计算机网络连接；通过利用无线通信功能，进行各种数据的发送或接收；读出存储在记录介质中的程序或数据来将它显示在显示部上；等等。再者，在具有多个显示部的电子设备中，可以具有如下功能：一个显示部主要显示图像信息，而另一显示部主要显示文字信息；或者，在多个显示部上显示考虑到视差的图像来显示立体图像；等等。再者，在具有图像接收部的电子设备中，可以具有如下功能：拍摄静态图像；拍摄动态图像；对所拍摄的图像进行自动或手工校正；将所拍摄的图像存储在记录介质（外部或内置于相机）中；将所拍摄的图像显示在显示部上；等等。此外，图33A至图33H、图34A至图34D所示的电子设备可具有的功能不局限于上述功能，而可以具有各种各样的功能。

在本实施方式中描述的电子设备的特征在于具有用来显示某种信息的显示部。通过将本发明的一个方式的显示装置应用于显示部，可以谋求可靠性的提高、成品率的提高、成本的削减、显示部的大型化、显示部的高清晰化等。

图34E表示将本发明的一个方式的显示装置和建筑物设置为一体的例子。图34E包括外壳5022、显示部5023、作为操作部的遥控装置5024、扬声器部5025等。显示装置以壁挂的方式与建筑物成为一体并且可以不需要较大的空间而设置。

图34F表示在建筑物内将本发明的一个方式的显示装置和建筑物设置为一体的另一例子。显示装置的显示面板5026被结合到浴室5027内，并且洗澡的人可以观看显示面板5026。

在本实施方式中，举出墙、浴室作为建筑物的例子，但是，本实施方式不局限于此。本发明的一个方式的显示装置可以安装在各种建筑物上。

下面，表示将本发明的一个方式的显示装置和移动物体设置为一体的例子。

图34G表示将本发明的一个方式的显示装置和汽车设置为一体的例子。显示面板5028被结合到汽车的车体5029，并根据需要能够显示车体的操作或从车体内部或外部输入的信息。另外，也可以具有导航功能。

图34H表示将本发明的一个方式的显示装置和旅客用飞机设置为一体的例子。图34H表示在将显示面板5031设置在旅客用飞机的座位上方的天花板5030上的情况下使用显示面板5031时的形状。显示面板5031通过铰链部5032被结合到天花板5030，并且乘客通过铰链部5032伸缩而可以观看显示板5031。显示板5031具有通过乘客的操作来显示信息的功能。

另外，在本实施方式中，举出汽车、飞机作为移动物体，但是不限于此而可以设置在各种移动物体如摩托车、自动四轮车（包括汽车、公共汽车等）、电车（包括单轨、铁路等）、以及船等。

图35A至图35C为便携式信息终端的一例。图35A为便携式信息终端的前视图，图35B为便携式信息终端的后视图，图35C为便携式信息终端的展开图。以图35A至图35C为一例的便携式信息终端可以具有多个功能。例如，除了电话功能以外，还可以组装计算机而具有各种数据处理功能。具有电话功能的便携式信息终端被称为移动电话。

图35A至图35C所示的便携式信息终端由框体980及框体981的两个框体构成。框体980具备显示部982、扬声器983、麦克风984、操作键985、定位装置986、照相用透镜987、外部连接端子988、耳机端子989等，框体981具备键盘990、外部储存槽991、照相用透镜992、和灯993等。另外，天线内置于框体981内部。

另外，除了上述结构以外，还可以安装有非接触IC芯片、小型记录装置等。

本发明的一个方式的显示装置可以用于显示部982，并且其显示方向根据使用方式而适当地改变。另外，由于在与显示部982同一个表面上具有照相用透镜987，所以可以进行可见通话。另外，使用显示部982作为取景器，使用照相用透镜992及灯993拍摄静止图像及运动图像。扬声器983及麦克风984不局限于声音通话，还可以用于可见通话、录音、重放等的用途。操作键985可以进行电话的发送和接受、电子邮件等的简单的信息输入、屏幕的滚动、以及光标移动等。再者，彼此重叠的框体980和框体981（图35A）滑动而如图35C那样展开并可以用作便携式信息终端。在此情况下，可以使用键盘990和定位装置986进行顺利操作。外部连接端子988可以与AC整流器及各种电缆如USB电缆等连接，并且可以充电及与个人计算机等进行数据通信。另外，通过将记录媒体插入外部储存槽991中，可以对应于更大量数据的保存及移动。

另外，也可以是除了上述功能以外还具有红外线通信功能、电视接收功能等的便携式信息终端。

以上，在本实施方式中，说明了具备上述实施方式所说明的显示装置的电子设备的一个例子。在使用微晶半导体时，可以谋求实现显示装置的大型化、成本的削减或成品率的提高等。另外，通过将微晶半导体用作薄膜晶体管的沟道区域，可以抑制薄膜晶体管的特性退化，而可以延长显示装置的寿命。

符号说明

101　　时序电路

102　　控制电路

Claims

1.一种电路，包括：

第一时序电路，其中第一信号、第二信号和第三信号被输入到所述第一时序电路，并且所述第一时序电路能够根据所述第一信号、所述第二信号和所述第三信号的电压状态而输出第四信号；

第二时序电路，其中所述第四信号、第五信号和第六信号被输入到所述第二时序电路，并且所述第二时序电路能够根据所述第四信号、所述第五信号和所述第六信号的电压状态而输出第七信号；以及

控制电路，其中所述第四信号被输入到所述控制电路，并且所述控制电路能够根据所述第四信号的电压状态将所述第三信号输出到所述第一时序电路，

其中，所述第一信号、所述第二信号和所述第三信号分别是起始信号、时钟信号和复位信号，

其中，所述第五信号和所述第六信号分别是时钟信号和复位信号，

其中所述第一时序电路和所述第二时序电路各自包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，

其中所述第一晶体管的源极和漏极之一电连接到所述第二晶体管的栅极以及所述第三晶体管的源极和漏极之一，

其中所述第二晶体管的源极和漏极之一电连接到所述第四晶体管的源极和漏极之一，

其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每个晶体管包括含有氧化物半导体的半导体层，所述半导体层包括沟道区域，

其中所述第一信号被输入到所述第一时序电路的所述第一晶体管的栅极，

其中所述第二信号被输入到所述第一时序电路的所述第二晶体管的所述源极和所述漏极中的另一个，

其中所述第三信号被输入到所述第一时序电路的所述第三晶体管的栅极，

其中所述第四信号从所述第一时序电路的所述第二晶体管的所述源极和所述漏极的所述之一被输出，并且被输入到所述第二时序电路的所述第一晶体管的栅极，

其中所述第五信号被输入到所述第二时序电路的所述第二晶体管的所述源极和所述漏极中的另一个，

其中所述第六信号被输入到所述第二时序电路的所述第三晶体管的栅极，以及

其中所述第七信号从所述第二时序电路的所述第二晶体管的所述源极和所述漏极的所述之一被输出。

2.根据权利要求1所述的电路，其中所述第三信号的电压状态由所述控制电路来控制。

3.根据权利要求1所述的电路，其中所述氧化物半导体包括铟、镓和锌。

4.根据权利要求1所述的电路，其中所述氧化物半导体包括铟、锡和锌。

5.根据权利要求1所述的电路，其中所述第一时序电路包括触发器电路。

6.一种显示装置，包括：

包括根据权利要求1所述的电路的驱动电路；以及

包括像素的像素部，其中所述像素部的显示操作被所述驱动电路控制。

7.一种电子装置，包括：

包括根据权利要求6所述的显示装置的显示部；以及

配置成控制所述显示部的显示操作的控制开关。

8.根据权利要求1所述的电路，其中所述控制电路是逻辑电路。

9.一种电路，包括：

时序电路，其中第一信号、第二信号和第三信号被输入到所述时序电路，并且所述时序电路能够根据所述第一信号、所述第二信号和所述第三信号的电压状态而输出第四信号；以及

第一控制电路，其中所述第四信号被输入到所述第一控制电路，并且所述第一控制电路能够根据所述第四信号的电压状态将所述第三信号输出到所述时序电路，

其中所述时序电路包括第二控制电路、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，

其中所述第一晶体管的源极和漏极之一电连接到所述第二晶体管的栅极和所述第二控制电路、所述第三晶体管的源极和漏极之一以及所述第五晶体管的源极和漏极之一，

其中所述第四晶体管的栅极电连接到所述第五晶体管的栅极和所述第二控制电路，

其中所述第一信号被输入到所述第一晶体管的栅极，

其中所述第二信号被输入到所述第二晶体管的所述源极和所述漏极中的另一个，

其中所述第三信号被输入到所述第三晶体管的栅极，以及

其中所述第四信号从所述第二晶体管的所述源极和所述漏极的所述之一被输出，以及

其中所述第二控制电路的输出信号被输入到所述第五晶体管的所述栅极。

10.根据权利要求9所述的电路，其中所述第三信号的电压状态由所述第一控制电路来控制。

11.根据权利要求9所述的电路，其中所述氧化物半导体包括铟、镓和锌。

12.根据权利要求9所述的电路，其中所述氧化物半导体包括铟、锡和锌。

13.根据权利要求9所述的电路，其中所述时序电路包括触发器电路。

14.一种显示装置，包括：

包括根据权利要求9所述的电路的驱动电路；以及

15.一种电子装置，包括：

包括根据权利要求14所述的显示装置的显示部；以及

配置成控制所述显示部的显示操作的控制开关。

16.根据权利要求9所述的电路，其中所述第一控制电路是逻辑电路。