KR20180042280A - 반도체 장치 및 그 제작 방법 - Google Patents

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KR20180042280A
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신야 사사가와
다카시 하마다
아키히사 시모무라
사토루 오카모토
가즈아키 도치바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세한 트랜지스터를 제공한다.
기생 용량이 낮은 트랜지스터를 제공한다. 높은 주파수 특성을 가지는 트랜지스터를 제공한다. 높은 온 상태 전류를 가지는 트랜지스터를 제공한다. 상기 트랜지스터를 포함하는 반도체 장치를 제공한다. 높은 집적도를 가지는 반도체 장치를 제공한다. 반도체 장치는 산화물 반도체; 제 2 절연체; 제 2 도전체; 제 3 도전체; 제 4 도전체; 제 5 도전체; 제 2 절연체, 제 2 도전체, 제 3 도전체, 제 4 도전체, 및 제 5 도전체에 형성된 개구부에 매립된 제 1 도전체 및 제 1 절연체; 제 2 도전체의 측면 및 저면이 제 4 도전체와 접하는 영역; 및 제 3 도전체의 측면 및 저면이 제 5 도전체와 접하는 영역을 포함한다.

Description

반도체 장치 및 그 제작 방법
본 발명은 예를 들어 트랜지스터, 반도체 장치, 및 이들의 제작 방법에 관한 것이다. 본 발명은 예를 들어 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 및 전자 기기에 관한 것이다. 본 발명은 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 및 전자 기기의 제작 방법에 관한 것이다. 본 발명은 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 및 전자 기기의 구동 방법에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
근년에는 산화물 반도체를 포함하는 트랜지스터가 주목을 받고 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에 대형 표시 장치에서의 트랜지스터의 반도체에 사용할 수 있다. 또한 산화물 반도체를 포함하는 트랜지스터는 비정질 실리콘을 포함하는 트랜지스터를 위한 생산 설비의 일부를 개량하여 이용할 수 있기 때문에 설비 투자의 저감에 유리하다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮은 특성을 이용한 저소비전력의 CPU가 개시되어 있다(특허문헌 1 참조).
또한 게이트 전극이 개구부에 매립된(embedded) 산화물 반도체를 포함하는 트랜지스터의 제작 방법이 개시되어 있다(특허문헌 2 및 3 참조).
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2014-241407호 일본 공개특허공보 특개2014-240833호
하나의 과제는 미세한 트랜지스터를 제공하는 것이다. 다른 과제는 기생 용량이 낮은 트랜지스터를 제공하는 것이다. 다른 과제는 주파수 특성이 높은 트랜지스터를 제공하는 것이다. 다른 과제는 전기 특성이 양호한 트랜지스터를 제공하는 것이다. 다른 과제는 안정된 전기 특성을 가지는 트랜지스터를 제공하는 것이다. 다른 과제는 온 상태에서 높은 전류를 가지는 트랜지스터를 제공하는 것이다. 다른 과제는 오프 상태에서 낮은 전류를 가지는 트랜지스터를 제공하는 것이다. 다른 과제는 신규 트랜지스터를 제공하는 것이다. 다른 과제는 상기 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 다른 과제는 고속으로 동작하는 반도체 장치를 제공하는 것이다. 다른 과제는 고집적화된 반도체 장치를 제공하는 것이다. 다른 과제는 신규 반도체 장치를 제공하는 것이다. 다른 과제는 상기 반도체 장치를 포함하는 모듈을 제공하는 것이다. 다른 과제는 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 상기 모든 과제를 달성할 필요는 없다. 다른 과제들은 명세서, 도면, 및 청구항 등의 기재로부터 명확해질 것이며 추출할 수 있다.
(1) 본 발명의 일 형태는 산화물 반도체, 제 1 도전체, 제 2 도전체, 제 3 도전체, 제 4 도전체, 제 5 도전체, 제 1 절연체, 제 2 절연체, 및 제 3 절연체를 포함하는 반도체 장치이다. 제 2 절연체에는 제 2 절연체를 관통하는 개구부가 제공된다. 개구부의 저면의 영역은 산화물 반도체와 접한다. 제 1 절연체의 영역은 개구부의 측면 및 저면과 접한다. 제 1 도전체의 영역은 제 1 절연체를 개재(介在)하여 개구부의 측면 및 저면과 대향한다. 제 2 도전체, 제 3 도전체, 제 4 도전체, 및 제 5 도전체는 산화물 반도체 및 제 2 절연체 사이에 위치한다. 제 2 도전체의 측면의 영역 및 제 2 도전체의 저면은 제 4 도전체와 접한다. 제 3 도전체의 측면의 영역 및 제 3 도전체의 저면은 제 5 도전체와 접한다. 제 3 절연체의 영역은 산화물 반도체와 접한다.
(2) 본 발명의 일 형태는, 제 3 절연체가 산소 외의 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, (1)에 따른 반도체 장치이다.
(3) 본 발명의 일 형태는, 제 4 절연체의 영역이 제 1 절연체와 접하고, 제 4 절연체가 산소 외의 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, (1) 또는 (2)에 따른 반도체 장치이다.
(4) 본 발명의 일 형태는, 제 1 도전체가, 3nm 이상 60nm 이하의 게이트 선폭을 가지는 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는, (1) 내지 (3) 중 어느 하나에 따른 반도체 장치이다.
(5) 본 발명의 일 형태는, 제 2 도전체의 단부와, 상기 제 2 도전체와 대향하는 제 3 도전체의 단부 사이의 거리가 5nm 이상 80nm 이하인 영역을 포함하는, (1) 내지 (4) 중 어느 하나에 따른 반도체 장치이다.
(6) 본 발명의 일 형태는, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 산화물 반도체를 형성하고, 산화물 반도체 위에 제 3 절연체를 형성하고, 리소그래피법에 의하여 제 3 절연체 위에 레지스트 마스크를 형성하고, 제 3 절연체에, 산화물 반도체의 상면을 노출시키는 개구부를 형성하기 위하여, 에칭 마스크로서 레지스트 마스크를 사용하여 제 3 절연체의 일부를 에칭하고, 제 3 절연체 위 및 산화물 반도체의 노출된 상면에 제 1 도전체를 형성하고, 제 1 도전체 위에 제 2 도전체를 형성하고, 제 3 절연체를 노출시키기 위하여 제 2 도전체 및 제 1 도전체를 연마하고, 제 3 절연체의 노출된 부분을 에칭하고, 에칭 마스크로서 제 1 도전체 및 제 2 도전체를 사용하여 제 1 절연체가 노출될 때까지 산화물 반도체 및 제 2 절연체를 에칭하고, 제 1 절연체, 제 1 도전체, 및 제 2 도전체 위에 제 4 절연체를 형성하고, 제 4 절연체에, 제 2 도전체를 노출시키는 개구부를 형성하고, 제 2 도전체에, 제 1 도전체를 노출시키는 개구부를 형성함으로써 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하고, 제 1 도전체에, 산화물 반도체를 노출시키는 개구부를 형성함으로써 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하고, 제 4 절연체 및 산화물 반도체 위에 제 5 절연체를 형성하고, 제 5 절연체 위에 제 3 도전체를 형성하고, 제 4 절연체를 노출시키기 위하여 제 3 도전체 및 제 5 절연체를 연마하는 단계를 포함하는, 반도체 장치 제작 방법이다. 반도체 장치에서 제 2 절연체는 산소 외의 산화물 반도체의 주성분 원소 중 적어도 하나를 포함한다.
(7) 본 발명의 일 형태는, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 산화물 반도체를 형성하고, 산화물 반도체 위에 제 3 절연체를 형성하고, 리소그래피법에 의하여 제 3 절연체 위에 레지스트 마스크를 형성하고, 제 3 절연체에, 산화물 반도체의 상면을 노출시키는 개구부를 형성하기 위하여 에칭 마스크로서 레지스트 마스크를 사용하여 제 3 절연체의 일부를 에칭하고, 제 3 절연체 위 및 산화물 반도체의 노출된 상면에 제 1 도전체를 형성하고, 제 1 도전체 위에 제 2 도전체를 형성하고, 제 3 절연체를 노출시키기 위하여 제 2 도전체 및 제 1 도전체를 연마하고, 제 3 절연체의 노출된 부분을 에칭하고, 에칭 마스크로서 제 1 도전체 및 제 2 도전체를 사용하여 제 1 절연체가 노출될 때까지 산화물 반도체 및 제 2 절연체를 에칭하고, 제 1 절연체, 제 1 도전체, 및 제 2 도전체 위에 제 4 절연체를 형성하고, 제 4 절연체에, 제 2 도전체를 노출시키는 개구부를 형성하고, 제 2 도전체에, 제 1 도전체를 노출시키는 개구부를 형성함으로써 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하고, 제 1 도전체에, 산화물 반도체를 노출시키는 개구부를 형성함으로써 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하고, 제 4 절연체 및 산화물 반도체 위에 제 5 절연체를 형성하고, 제 5 절연체 위에 제 6 절연체를 형성하고, 제 6 절연체 위에 제 3 도전체를 형성하고, 제 4 절연체를 노출시키기 위하여 제 3 도전체, 제 6 절연체, 및 제 5 절연체를 연마하는 단계를 포함하는, 반도체 장치 제작 방법이다. 반도체 장치에서 제 2 절연체는 산소 외의 산화물 반도체의 주성분 원소 중 적어도 하나를 포함한다.
(8) 본 발명의 일 형태는, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 산화물 반도체를 형성하고, 산화물 반도체 위에 제 1 도전체를 형성하고, 제 1 도전체 위에 제 3 절연체를 형성하고, 리소그래피법에 의하여 제 3 절연체 위에 레지스트 마스크를 형성하고, 제 3 절연체에, 제 1 도전체의 상면을 노출시키는 개구부를 형성하기 위하여 에칭 마스크로서 레지스트 마스크를 사용하여 제 3 절연체의 일부를 에칭하고, 제 3 절연체 및 제 1 도전체의 적어도 노출된 상면 위에 제 2 도전체를 형성하고, 제 3 절연체를 노출시키기 위하여 제 2 도전체를 연마하고, 제 3 절연체의 노출된 부분 및 제 1 도전체의 일부를 에칭하고, 에칭 마스크로서 제 1 도전체 및 제 2 도전체를 사용하여 제 1 절연체가 노출될 때까지 산화물 반도체 및 제 2 절연체를 에칭하고, 제 1 절연체 및 제 2 도전체 위에 제 4 절연체를 형성하고, 제 4 절연체에, 제 2 도전체를 노출시키는 개구부를 형성하고, 제 2 도전체에, 제 1 도전체를 노출시키는 개구부를 형성함으로써 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하고, 제 1 도전체에, 산화물 반도체를 노출시키는 개구부를 형성함으로써 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하고, 제 4 절연체 및 산화물 반도체 위에 제 5 절연체를 형성하고, 제 5 절연체 위에 제 3 도전체를 형성하고, 제 4 절연체를 노출시키기 위하여 제 3 도전체 및 제 5 절연체를 연마하는 단계를 포함하는, 반도체 장치 제작 방법이다. 제 2 절연체는 산소 외의 산화물 반도체의 주성분 원소 중 적어도 하나를 포함한다.
(9) 본 발명의 일 형태는, 제 1 절연체 위에 제 2 절연체를 형성하고, 제 2 절연체 위에 산화물 반도체를 형성하고, 산화물 반도체 위에 제 1 도전체를 형성하고, 제 1 도전체 위에 제 3 절연체를 형성하고, 리소그래피법에 의하여 제 3 절연체 위에 레지스트 마스크를 형성하고, 제 3 절연체에, 제 1 도전체의 상면을 노출시키는 개구부를 형성하기 위하여 레지스트 마스크를 에칭 마스크로서 사용하여 제 3 절연체의 일부를 에칭하고, 제 3 절연체 및 제 1 도전체의 적어도 노출된 상면 위에 제 2 도전체를 형성하고, 제 3 절연체를 노출시키기 위하여 제 2 도전체를 연마하고, 제 3 절연체의 노출된 부분 및 제 1 도전체의 일부를 에칭하고, 에칭 마스크로서 제 1 도전체 및 제 2 도전체를 사용하여 제 1 절연체가 노출될 때까지 산화물 반도체 및 제 2 절연체를 에칭하고, 제 1 절연체 및 제 2 도전체 위에 제 4 절연체를 형성하고, 제 4 절연체에, 제 2 도전체를 노출시키는 개구부를 형성하고, 제 2 도전체에, 제 1 도전체를 노출시키는 개구부를 형성함으로써 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하고, 제 1 도전체에, 산화물 반도체를 노출시키는 개구부를 형성함으로써 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하고, 제 4 절연체 및 산화물 반도체 위에 제 5 절연체를 형성하고, 제 5 절연체 위에 제 6 절연체를 형성하고, 제 6 절연체 위에 제 3 도전체를 형성하고, 제 4 절연체를 노출시키기 위하여 제 3 도전체, 제 6 절연체, 및 제 5 절연체를 연마하는 단계를 포함하는, 반도체 장치 제작 방법이다. 반도체 장치에서, 제 2 절연체는 산소 외의 산화물 반도체의 주성분 원소 중 적어도 하나를 포함한다.
또한 본 발명의 일 형태의 반도체 장치에서 산화물 반도체를 다른 반도체로 치환하여도 좋다.
미세한 트랜지스터를 제공할 수 있다. 기생 용량이 낮은 트랜지스터를 제공할 수 있다. 주파수 특성이 높은 트랜지스터를 제공할 수 있다. 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 안정된 전기 특성을 가지는 트랜지스터를 제공할 수 있다. 온 상태에서 높은 전류를 가지는 트랜지스터를 제공할 수 있다. 오프 상태에서 낮은 전류를 가지는 트랜지스터를 제공할 수 있다. 신규 트랜지스터를 제공할 수 있다. 상기 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 고속으로 동작하는 반도체 장치를 제공할 수 있다. 고집적화된 반도체 장치를 제공할 수 있다. 신규 반도체 장치를 제공할 수 있다. 상기 반도체 장치를 포함하는 모듈을 제공할 수 있다. 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 달성할 필요는 없다. 다른 효과들은 명세서, 도면, 및 청구항 등의 기재로부터 명확해질 것이며 추출할 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도.
도 2의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도.
도 3의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도.
도 4의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도.
도 5의 (A) 내지 (D)는 본 발명의 일 형태의 트랜지스터의 일부를 나타낸 단면도.
도 6의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도.
도 7의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도.
도 8은 본 발명의 일 형태의 트랜지스터의 단면도.
도 9의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 그리고 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 10의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 그리고 그 분석을 통하여 얻은 이미지를 나타낸 것.
도 11의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것.
도 12의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지.
도 13은 전자 조사에 의하여 유발된 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 14의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 15의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 16의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 17의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 18의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 19의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 20의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 21의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 22의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 23의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 24의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 25의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 26의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 27의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 28의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 29의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 30의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 31의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 32의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 33의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 34의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 35의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 36의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 37의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 38의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 39의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 40의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 41의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 42의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 43의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 44의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 45의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 46의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 47의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 48의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 49의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 50의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 51의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 나타낸 상면도 및 단면도.
도 52의 (A) 및 (B)는 각각 본 발명의 일 형태의 기억 장치의 회로도.
도 53은 본 발명의 일 형태의 반도체 장치를 나타낸 단면도.
도 54는 본 발명의 일 형태의 반도체 장치를 나타낸 단면도.
도 55의 (A) 내지 (F)는 본 발명의 일 형태의 반도체 장치의 단면도 및 회로도.
도 56은 본 발명의 일 형태의 CPU를 나타낸 블록도.
도 57은 본 발명의 일 형태의 기억 소자의 회로도.
도 58의 (A) 및 (B)는 촬상 장치의 평면도.
도 59의 (A) 및 (B)는 촬상 장치의 화소의 평면도.
도 60의 (A) 및 (B)는 촬상 장치의 단면도.
도 61의 (A) 및 (B)는 촬상 장치의 단면도.
도 62는 RF 태그의 구성예를 나타낸 것.
도 63의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 나타낸 회로도, 상면도, 및 단면도.
도 64의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 나타낸 회로도 및 단면도.
도 65의 (A) 내지 (E)는 본 발명의 일 형태의 블록도, 회로도, 및 파형도.
도 66의 (A) 및 (B)는 본 발명의 일 형태를 나타낸 회로도 및 타이밍 차트.
도 67의 (A) 및 (B)는 본 발명의 일 형태를 나타낸 회로도.
도 68의 (A) 내지 (C)는 본 발명의 일 형태를 나타낸 회로도.
도 69의 (A) 및 (B)는 본 발명의 일 형태를 나타낸 회로도.
도 70의 (A) 내지 (C)는 본 발명의 일 형태를 나타낸 회로도.
도 71의 (A) 및 (B)는 본 발명의 일 형태를 나타낸 회로도.
도 72는 표시 모듈을 나타낸 것.
도 73의 (A) 및 (B)는 리드 프레임 인터포저를 사용한 패키지의 단면 구조를 나타낸 사시도, 그리고 휴대 전화의 모듈의 구조를 나타낸 평면도.
도 74의 (A) 내지 (E)는 각각 본 발명의 일 형태의 전자 기기를 나타낸 것.
도 75의 (A) 내지 (D)는 각각 본 발명의 일 형태의 전자 기기를 나타낸 것.
도 76의 (A) 내지 (C)는 각각 본 발명의 일 형태의 전자 기기를 나타낸 것.
도 77의 (A) 내지 (F)는 본 발명의 일 형태의 RF 태그의 응용예를 나타낸 것.
아래에서, 본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 그러나 본 발명은 이하의 기재에 한정되지 않고, 여기에 개시된 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태 및 실시예의 설명에 한정하여 해석되지 않는다. 도면을 참조하여 본 발명의 구조를 설명하는 데 있어서 상이한 도면에서 같은 부분에는 공통의 부호를 사용한다. 또한 비슷한 부분에는 같은 해치 패턴을 적용하고, 그 비슷한 부분은 특별히 부호로 나타내지 않는 경우가 있다.
또한 도면에서의 크기, 막(층) 두께, 또는 영역은 간략화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서 예를 들어 물체의 형상을 "직경", "입자 크기(직경)", "치수(dimension)", "크기", 또는 "폭"과 같은 용어를 사용하여 기재될 경우, 상기 용어는 물체가 맞는 최소 입방체의 한 변의 길이 또는 물체 단면과 동등의 원 직경으로서 간주될 수 있다. "물체 단면과 동등의 원 직경"이란 용어는, 물체 단면과 같은 면적을 가지는 완전한 원의 직경을 말한다.
전압이란 일반적으로 소정의 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 말한다. 전압을 전위라고 할 수 있고, 그 반대도 마찬가지이다.
또한 본 명세서에서 "제 1" 및 "제 2" 등의 서수사는, 편의상 사용되는 것이며, 단계의 순서 또는 층의 적층 순서를 나타내는 것은 아니다. 그러므로, 예를 들어 "제 1"을 "제 2" 또는 "제 3"으로 적절히 치환하여도 설명이 가능하다. 또한 본 명세서 등에서의 서수사는 본 발명의 일 형태를 특정하는 것과 반드시 같을 필요는 없다.
또한 반도체의 불순물이란 예를 들어 반도체의 주성분 외의 원소를 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 함유되면 예를 들어, 반도체에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 및 주성분 이외의 전이 금속(transition metal)이 포함되며, 구체적으로는, 예를 들어 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물의 진입에 의하여 산소 빈자리가 형성될 수 있다. 또한 반도체가 실리콘막인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 산소, 수소 외의 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 및 제 15 족 원소가 포함된다.
또한 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서 채널 폭은 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한 트랜지스터의 구조에 따라서는 채널이 실제로 형성되는 영역에서의 채널 폭(이후 실효적인 채널 폭이라고 함)과 트랜지스터의 상면도에 나타내어진 채널 폭(이후 외견상 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어 입체적인 구조를 가지는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타내어진 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 입체적인 구조를 가지는 소형화된 트랜지스터에서는 반도체의 측면에 형성되는 채널 형성 영역의 비율이 증가되는 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭은, 상면도에 나타내어진 외견상 채널 폭보다 크다.
입체적인 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는 반도체의 형상을 알고 있다는 가정을 필요로 한다. 그러므로 반도체의 형상을 정확하게 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그러므로 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이인 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 및 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하고 분석함으로써 결정할 수 있다.
또한 계산에 의하여 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 얻는 경우에는 계산에 SCW를 사용하여도 좋다. 이 경우, 값은 실효적인 채널 폭을 사용하여 계산한 것과 상이할 수 있다.
또한 본 명세서에서 "A는 단부가 B의 단부를 넘어 연장되어 있는 형상을 가진다"라는 기재는 예를 들어 상면도 또는 단면도에서 A의 단부들 중 적어도 하나가 B의 단부들 중 적어도 하나의 외측에 위치하는 경우를 나타낼 수 있다. 따라서 예를 들어 "A는 단부가 B의 단부를 넘어 연장되어 있는 형상을 가진다"라는 기재를 "상면도에서 A의 하나의 단부는 B의 하나의 단부의 외측에 위치한다"라고 읽을 수 있다.
본 명세서에서 "평행"이라는 용어는 2개의 직선 사이의 각도가 -10° 이상 10° 이하임을 나타내기 때문에 이 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "실질적으로 평행"이라는 용어는 2개의 직선 사이의 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이란 용어는 2개의 직선 사이의 각도가 80° 이상 100° 이하임을 나타내기 때문에 이 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한 "실질적으로 수직"이라는 용어는 2개의 직선 사이의 각도가 60° 이상 120° 이하임을 나타낸다.
본 명세서에서는 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
(실시형태 1)
<트랜지스터 구조 1>
본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조에 대하여 아래에서 설명한다. 도 1의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도이다. 도 1의 (A)는 상면도이다. 도 1의 (B)는 도 1의 (A)에 나타낸 일점쇄선 A1-A2를 따라 자른 단면도이다. 도 1의 (C)는 도 1의 (A)에 나타낸 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한 도면의 간략화를 위하여 도 1의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
도 1의 (B) 및 (C)에서 트랜지스터는 기판(400) 위의 절연체(401); 절연체(401) 위의 절연체(301) 및 도전체(310); 절연체(301) 및 도전체(310) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 절연체(406a); 절연체(406a) 위의 반도체(406b); 반도체(406b)의 상면과 접하는 도전체(441a1) 및 도전체(441a2); 도전체(441a1)의 상면과 접하는 도전체(416a1); 도전체(441a2)의 상면과 접하는 도전체(4161a2); 도전체(416a1)의 상면, 도전체(441a1)의 상면, 도전체(416a2)의 상면, 및 도전체(441a2)의 상면과 접하는 절연체(410); 반도체(406b)의 상면과 접하는 절연체(406c); 절연체(406c) 위의 절연체(412); 절연체(412) 및 절연체(406c)를 개재하여 반도체(406b) 위의 도전체(404); 절연체(410), 도전체(404), 절연체(406c), 및 절연체(412) 위의 절연체(418); 절연체(418) 위의 절연체(408); 절연체(408) 위의 절연체(428); 절연체(428), 절연체(408), 및 절연체(418)를 통하여 도전체(404)에 도달하는 개구부; 절연체(428), 절연체(408), 절연체(418), 및 절연체(410)를 통하여 도전체(416a1)에 도달하는 개구부; 개구부에 매립된 도전체(437), 도전체(431), 및 도전체(429); 절연체(428) 위에 있고 도전체(437)와 접하는 영역을 포함하는 도전체(438); 절연체(428) 위에 있고 도전체(431)와 접하는 영역을 포함하는 도전체(432); 및 절연체(428) 위에 있고 도전체(429)와 접하는 영역을 포함하는 도전체(430)를 포함한다.
또한 반도체(406b)는, 반도체(406b)의 상면과 도전체(441a1 및 441a2)가 접하는 영역(407)을 포함한다.
본 트랜지스터에서 도전체(404)는 제 1 게이트 전극으로서 기능한다. 또한 도전체(404)는 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조를 가질 수 있다. 예를 들어 산소의 투과를 억제하는 기능을 가지는 도전체를 하층으로서 형성하면, 도전체(404)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다. 절연체(412)는 게이트 절연체로서 기능한다. 또한 도전체의 전기 저항값은 2단자 방식에 의하여 측정할 수 있다.
도전체(416a1), 도전체(416a2), 도전체(441a1), 및 도전체(441a2)는 소스 전극 및 드레인 전극으로서 기능하고, 도전체(416a1)의 측면 및 저면이 도전체(441a1)와 접하는 영역, 및 도전체(416a2)의 측면 및 저면이 도전체(441a2)와 접하는 영역을 포함한다. 도전체(416a1 및 416a2)는 각각 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조를 가질 수 있다. 예를 들어 산소의 투과를 억제하는 기능을 가지는 도전체를 상층으로서 형성하면, 도전체(416a1 및 416a2)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다.
반도체(406b)의 저항은 도전체(404)에 인가되는 전위에 의하여 제어할 수 있다. 즉, 도전체(416a1 및 441a1)와 도전체(416a2 및 441a2) 사이의 도통 또는 비도통은 도전체(404)에 인가되는 전위에 의하여 제어할 수 있다.
도 1의 (B) 및 (C))에 나타낸 바와 같이, 반도체(406b)의 상면은 도전체(441a1 및 441a2)와 접한다. 또한 게이트 전극으로서 기능하는 도전체(404)의 전계에 의하여 절연체(406a) 및 반도체(406b)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체가 전기적으로 둘러싸여 있는 구조를 s-channel(surrounded channel) 구조라고 한다. 그러므로 반도체(406b) 전체에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 소스와 드레인 사이를 대량의 전류가 흐를 수 있으므로 온 상태 전류를 증가시킬 수 있다. 또한 절연체(406a) 및 반도체(406b)가 도전체(404)의 전계에 의하여 둘러싸여 있기 때문에 오프 상태 전류를 저감시킬 수 있다.
본 트랜지스터에서, 게이트 전극으로서 기능하는 영역이 절연체(410) 등에 형성된 개구부를 메우도록 자기 정합적으로 형성되기 때문에, 본 트랜지스터를 TGSA(trench-gate self-aligned) s-channel FET라고 할 수 있다.
본 발명의 일 형태는 도 5의 (A) 내지 (D)를 참조하여 설명한다. 도 5의 (A)는 도 1의 (A)에 나타낸 일점쇄선 A3-A4를 따라 자른 단면도이고, 채널 형성 영역에서의 채널 폭 방향의 단면도이라고 할 수 있다. 도 5의 (B)는 도 1의 (A)에 나타낸 일점쇄선 A5-A6을 따라 자른 단면도이고, 소스 또는 드레인 전극 부분에서의 채널 폭 방향의 단면도이라고 할 수 있다. 도 5의 (C)는 도전체(441a2)가 없는 트랜지스터의 채널 형성 영역에서의 채널 폭 방향의 단면도이다. 도 5의 (D)는 도전체(441a2)가 없는 트랜지스터의 소스 또는 드레인 전극 부분에서의 채널 폭 방향의 단면도이다.
도 5의 (A)에 나타낸 트랜지스터의 반도체(406b)의 단면적은 도 5의 (C)에 나타낸 트랜지스터의 반도체(406b)의 단면적보다 크다. 또한 도 5의 (B)에서의 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전체(416a2 및 441a2)의 단면적은, 도 5의 (D)에 나타낸 소스 전극 또는 드레인 전극으로서 기능하는 도전체(416a2)의 단면적보다 크다.
트랜지스터가 온(전류는 "온 상태 전류"임)일 때, 전류는 소스 전극으로부터 드레인 전극으로 흐른다. 채널 형성 영역에서 온 상태 전류는 주로 반도체(406b)에 흐르고, 소스 전극 또는 드레인 전극 부분에서 온 상태 전류는 소스 전극 또는 드레인 전극에 흐른다. 도 5의 (A) 및 (B)에 나타낸 트랜지스터에서, 반도체(406b)의 단면적 및 소스 전극 또는 드레인 전극의 단면적은 도 5의 (C) 및 (D)에 나타낸 트랜지스터의 단면적보다 크다. 그러므로, 도 5의 (A) 및 (B)에 나타낸 트랜지스터의 온 상태 전류는 도 5의 (C) 및 (D)에 나타낸 트랜지스터의 온 상태 전류보다 높게 할 수 있다. 한편, 상술한 바와 같이, 트랜지스터는 s-channel 구조를 가지기 때문에, 트랜지스터가 오프(오프 상태 전류)일 때에 흐르는 전류를 저감시킬 수 있다. 즉, 오프 상태 전류대 온 상태 전류의 비율을 높일 수 있기 때문에, 트랜지스터는 양호한 스위칭 특성을 가진다.
트랜지스터에서, 게이트 전극으로서 기능하는 도전체(404)의 저면에서 절연체(412) 및 절연체(406c)를 개재하여 반도체(406b) 상면과 평행하게 대향하는 영역의 길이를 게이트 선폭(404w)이라고 한다. "채널 길이"라는 용어는, 도 1의 (A)에서의 트랜지스터의 상면도에 있어서, 반도체(406b)가, 게이트 전극으로서 기능하는 도전체(404)와 중첩되는 영역 또는 채널이 형성되는 영역에서의, 소스 전극(또는 드레인 전극)으로서 기능하는 도전체(416a1 및 441a1)와 드레인 전극(또는 소스 전극)으로서 기능하는 도전체(416a2 및 441a2) 사이의 거리를 말한다. 여기서는 채널 길이를 채널 길이(414w)라고 한다(도 1의 (A) 참조).
본 발명의 일 형태의 트랜지스터에서 게이트 선폭(404w)은, 절연체(410) 등에서의 반도체(406b)에 도달하는 개구부보다 작게 할 수 있다. 즉, 게이트 선폭(404w)은 최소 가공 치수보다 작게 할 수 있다. 구체적으로는, 게이트 선폭(404w)을 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있고, 채널 길이(414w)를 5nm 이상 80nm 이하로 설정할 수 있다.
도 1의 (B)에서, 도전체(416a1 및 441a1)와 도전체(416a2 및 441a2) 사이의 영역에서의 절연체(412)의 두께가 도전체(416a1 및 441a1)의 두께의 합 또는 도전체(416a2 및 441a2)의 두께의 합보다 작은 경우, 게이트 전극으로부터의 전계가 채널 형성 영역 전체에 인가되어 트랜지스터의 동작이 양호하게 된다. 도전체(416a1 및 441a1)와 도전체(416a2 및 441a2) 사이의 절연체(412)의 두께는 30nm 이하, 바람직하게는 10nm 이하이다.
도전체(310)는 제 2 게이트 전극으로서 기능한다. 도전체(310)는 산소의 투과를 억제하는 기능을 가지는 도전체를 포함한 다층막으로 할 수 있다. 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 다층막을 사용하면 도전체(310)의 산화로 인한 도전율의 저하를 방지할 수 있다. 절연체(302), 절연체(303), 및 절연체(402)는 제 2 게이트 절연막으로서 기능한다. 도전체(310)에 인가되는 전위에 의하여 트랜지스터의 문턱 전압을 제어할 수 있다. 또한 도전체(310)에 인가되는 전위에 의하여 절연체(303)에 전자를 주입하고 트랜지스터의 문턱 전압을 제어할 수 있다. 제 1 게이트 전극이 제 2 게이트 전극에 전기적으로 접속되면 도전 상태의 전류(온 상태 전류)를 증가시킬 수 있다. 또한 제 1 게이트 전극의 기능과 제 2 게이트 전극의 기능은 교체되어도 좋다.
도 8은 제 1 게이트 전극과 제 2 게이트 전극이 전기적으로 접속된 예를 나타낸 것이다. 절연체(428), 절연체(408), 및 절연체(418)를 통하여 도전체(404)에 도달하는 개구부에서 도전체(440)가 매립되고, 도전체(440)의 상면은 절연체(428) 위에 형성된 도전체(444)에 전기적으로 접속된다. 절연체(428, 408, 418, 410, 402, 303, 및 302)를 통하여 도전체(310)에 도달하는 개구부에서 도전체(442)가 매립되고, 도전체(442)의 상면은 도전체(444)에 전기적으로 접속된다. 즉, 제 1 게이트 전극으로서 기능하는 도전체(404)는 도전체(440, 444, 및 442)를 통하여 제 2 게이트 전극으로서 기능하는 도전체(310)에 전기적으로 접속된다.
산소, 및 수소 등의 불순물을 차단하는 기능을 가지는 절연체에 의하여 트랜지스터를 둘러쌈으로써 트랜지스터의 전기 특성을 안정화시킬 수 있다. 예를 들어 절연체(408)로서 산소, 및 수소 등의 불순물을 차단하는 기능을 가지는 절연체를 사용하면 좋다.
산소, 및 수소 등의 불순물을 차단하는 기능을 가지는 절연체는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 포함하는 단층 구조 또는 적층 구조를 가져도 좋다.
또한 예를 들어 절연체(408)는 산화 알루미늄, 산화 마그네슘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성할 수 있다. 또한 절연체(408)는 산화 알루미늄을 함유하는 것이 바람직하다. 예를 들어 산소를 포함하는 플라스마에 의하여 절연체(408)를 형성하면 절연체(408)의 하지층으로서 기능하는 절연체(418)를 통하여 절연체(410)에 산소를 첨가할 수 있다. 또한 절연체(412)의 측면에도 산소를 첨가할 수 있다. 첨가된 산소는 절연체(410) 또는 절연체(412) 내에서 과잉 산소가 된다. 절연체(408)가 산화 알루미늄을 함유하면 수소 등의 불순물이 반도체(406b)에 들어가는 것을 억제할 수 있다. 다른 예로서는 절연체(408)가 산화 알루미늄을 함유하면 절연체(410 및 412)에 첨가된 과잉 산소의 외방 확산을 저감시킬 수 있다.
절연체(401)는 예를 들어 산화 알루미늄, 산화 마그네슘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성하여도 좋다. 또한 절연체(401)는 산화 알루미늄 또는 질화 실리콘을 포함하는 것이 바람직하다. 예를 들어 산화 알루미늄 또는 질화 실리콘을 함유한 절연체(401)에 의하여 수소 등의 불순물이 반도체(406b)에 들어가는 것을 저감할 수 있다. 다른 예로서 산화 알루미늄 또는 질화 실리콘을 함유한 절연체(401)는 산소의 외방 확산을 저감할 수 있다.
절연체(301 및 302)는 각각 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 예를 들어 절연체(301)는 산화 실리콘 또는 산화질화 실리콘을 함유하는 것이 바람직하다.
절연체(303)는 예를 들어 전자 주입층으로서 기능하여도 좋다. 절연체(303)는 각각 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 예를 들어 절연체(303)는 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄을 함유하는 것이 바람직하다.
절연체(402)는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 예를 들어 절연체(402)는 산화 실리콘 또는 산화질화 실리콘을 함유하는 것이 바람직하다.
또한 절연체(410)는 유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어 절연체(410)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는 절연체(410)는 수지와, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 또는 다공성 산화 실리콘의 적층 구조를 가지는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화질화 실리콘을 수지와 조합하면 열적으로 안정적이고 유전율이 낮은 적층 구조로 할 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연체(412)는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 예를 들어 절연체(412)는 산화 실리콘 또는 질화산화 실리콘을 포함하는 것이 바람직하다.
또한 절연체(412)는 유전율이 높은 절연체를 함유하는 것이 바람직하다. 예를 들어 절연체(412)는 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화질화물, 실리콘 및 하프늄을 포함하는 산화물, 또는 실리콘 및 하프늄을 포함하는 산화질화물 등을 포함하는 것이 바람직하다. 절연체(412)는 산화 실리콘 또는 산화질화 실리콘과, 유전율이 높은 절연체를 포함하는 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 산화 실리콘 또는 산화질화 실리콘과 유전율이 높은 절연체를 조합함으로써 열적으로 안정적이고 높은 유전율을 가지는 적층 구조로 할 수 있다. 예를 들어 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 절연체(406c) 측에 있으면, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 반도체(406b)에 들어가는 것을 억제할 수 있다. 예를 들어 산화 실리콘 또는 산화질화 실리콘이 절연체(406c) 측에 있으면, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘 사이의 계면에 포획 중심이 형성될 수 있다. 포획 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연체(412, 418, 및 428)는 각각 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 예를 들어 절연체(412, 418, 및 428)는 산화 실리콘 또는 산화질화 실리콘을 함유하는 것이 바람직하다.
도전체(416a1, 416a2, 441a1, 및 441a2)는 각각 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유한 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 또는, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다.
도전체(404)는 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유한 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 또는, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다.
도전체(429, 430, 431, 432, 437, 및 438)는 각각 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유한 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 또는, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다.
도전체(310, 440, 442, 및 444)는 각각 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유한 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하면 좋다. 예를 들어 합금막 또는 화합물막을 사용하여도 좋다: 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다.
반도체(406b)로서 산화물 반도체를 사용하는 것이 바람직하다. 그러나 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 유기 반도체 등을 사용할 수 있는 경우가 있다.
절연체(406a 및 406c)는 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하는 산화물인 것이 바람직하다. 그러나 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 유기 반도체 등을 사용할 수 있는 경우가 있다.
<트랜지스터 구조 2>
도 1의 (A) 내지 (C)와 상이한 구조를 가지는 트랜지스터에 대하여 도 2의 (A) 내지 (C)를 참조하여 설명한다. 도 2의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도이다. 도 2의 (A)는 상면도이다. 도 2의 (B)는 도 2의 (A)의 일점쇄선 A1-A2를 따라 자른 단면도다. 도 2의 (C)는 도 2의 (A)의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한 도면의 간략화를 위하여, 도 2의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
본 트랜지스터는, 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1, 416a2, 441a1, 및 441a2)의 구조가 도 1의 (A) 내지 (C)에 나타낸 트랜지스터의 구조와 상이하다. 즉, 도전체(416a1)의 측면과 도전체(441a1)가 접하는 영역을 포함하지 않고, 도전체(416a2)의 측면과 도전체(441a2)가 접하는 영역을 포함하지 않는다. 다른 구성 요소에 대해서는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터의 구성 요소를 참조한다.
<트랜지스터 구조 3>
여기서는 도 1의 (A) 내지 (C)의 트랜지스터와 상이한 구조를 가지는 트랜지스터에 대하여 도 3의 (A) 내지 (C)를 참조하여 설명한다. 도 3의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도이다. 도 3의 (A)는 상면도이다. 도 3의 (B)는 도 3의 (A)의 일점쇄선 A1-A2를 따라 자른 단면도이다. 도 3의 (C)는 도 3의 (A)의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한 도면의 간략화를 위하여 도 3의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
도 3의 (B) 및 (C)에서 트랜지스터는, 기판(400) 위의 절연체(401); 절연체(401) 위의 절연체(301) 및 도전체(310); 절연체(301) 및 도전체(310) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 절연체(406a); 절연체(406a) 위의 반도체(406b); 반도체(406b)의 상면과 접하는 도전체(441a1) 및 도전체(441a2); 도전체(441a1)의 상면과 접하는 도전체(416a1); 도전체(441a2)의 상면과 접하는 도전체(416a2); 반도체(406b)의 상면과 접하는 영역을 포함하는 절연체(406c); 절연체(406c) 위의 절연체(412); 절연체(412) 및 절연체(406c)를 개재하여 반도체(406b)와 중첩하는 영역을 포함하는 도전체(404); 절연체(402)의 상면, 절연체(406a)의 측면, 반도체(406b)의 측면, 도전체(441a1)의 측면, 도전체(441a2)의 측면, 도전체(416a1)의 상면, 도전체(416a2)의 상면, 절연체(406c)의 측면, 절연체(412)의 측면, 도전체(404)의 측면, 및 도전체(404)의 상면을 덮어 형성되는 절연체(408); 절연체(408) 위의 절연체(410); 절연체(410) 위의 절연체(418); 절연체(418) 위의 절연체(428); 절연체(428), 절연체(418), 절연체(410), 및 절연체(408)를 통하여 도전체(404)에 도달하는 개구부; 절연체(428), 절연체(418), 절연체(410), 및 절연체(408)를 통하여 도전체(416a1)에 도달하는 개구부; 절연체(428), 절연체(418), 절연체(410), 및 절연체(408)를 통하여 도전체(416a2)에 도달하는 개구부; 개구부에 매립된 도전체(437), 도전체(431), 및 도전체(429); 도전체(437)와 접하는 영역을 포함하는, 절연체(428) 위의 도전체(438); 도전체(431)와 접하는 영역을 포함하는, 절연체(428) 위의 도전체(432); 및 도전체(429)와 접하는 영역을 포함하는, 절연체(428) 위의 도전체(430)를 포함한다.
또한 반도체(406b)는, 반도체(406b)의 상면과 도전체(441a1 및 441a2)가 접하는 영역(407)을 포함한다.
본 트랜지스터에서 도전체(404)는 제 1 게이트 전극으로서 기능한다. 또한 도전체(404)는 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조를 가질 수 있다. 예를 들어 산소의 투과를 억제하는 기능을 가지는 도전체를 하층으로서 형성하면 도전체(404)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다. 절연체(412)는 게이트 절연체로서 기능한다. 또한 도전체의 전기 저항값은 2단자 방식에 의하여 측정할 수 있다.
도전체(416a1), 도전체(416a2), 도전체(441a1), 및 도전체(441a2)는 소스 전극 및 드레인 전극으로서 기능하고, 도전체(416a1)의 측면 및 저면이 도전체(441a1)와 접하는 영역, 및 도전체(416a2)의 측면 및 저면이 도전체(441a2)와 접하는 영역을 포함한다. 도전체(416a1 및 416a2)는 각각 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조를 가질 수 있다. 예를 들어, 상층으로서 산소의 투과를 억제하는 기능을 가지는 도전체가 형성되는 경우, 도전체(416a1 및 416a2)의 산화로 인한 전기 저항값의 증가를 방지할 수 있다.
반도체(406b)의 저항은 도전체(404)에 인가되는 전위에 의하여 제어할 수 있다. 즉, 도전체(416a1 및 441a1)와 도전체(416a2 및 441a2) 사이의 도통 또는 비도통은 도전체(404)에 인가되는 전위에 의하여 제어할 수 있다.
도 3의 (B) 및 (C)에 나타낸 바와 같이, 반도체(406b)의 상면은 도전체(441a1 및 441a2)와 접한다. 또한 게이트 전극으로서 기능하는 도전체(404)의 전계에 의하여 절연체(406a) 및 반도체(406b)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체가 전기적으로 둘러싸여 있는 구조를 s-channel(surrounded channel) 구조라고 한다. 그러므로 반도체(406b) 전체에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 소스와 드레인 사이를 대량의 전류가 흐를 수 있으므로 온 상태 전류를 증가시킬 수 있다. 또한 절연체(406a) 및 반도체(406b)가 도전체(404)의 전계에 의하여 둘러싸여 있기 때문에 오프 상태 전류를 저감시킬 수 있다.
본 트랜지스터는, 도 1의 (A) 내지 (C)에 나타낸 트랜지스터와 같이, 반도체(406b)의 단면적 및 소스 전극 또는 드레인 전극으로서 기능하는 도전체(416a2 및 441a2)의 단면적이, 도전체(441a2)가 없는 트랜지스터의 단면적보다 큰 구조를 가진다. 따라서, 도 3의 (A) 내지 (C)에 나타낸 트랜지스터는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터와 같은 유리한 효과를 가진다. 그러므로, 트랜지스터의 온 상태 전류를, 도전체(441a2)가 없는 트랜지스터의 온 상태 전류보다 높게 할 수 있다. 한편, 상술한 바와 같이, 트랜지스터는 s-channel 구조를 가지기 때문에, 트랜지스터가 오프(오프 상태 전류)일 때에 흐르는 전류를 저감시킬 수 있다. 즉, 오프 상태 전류대 온 상태 전류의 비율이 높아질 수 있기 때문에, 트랜지스터는 양호한 스위칭 특성을 가진다.
<트랜지스터 구조 4>
도 3의 (A) 내지 (C)의 트랜지스터와 상이한 구조를 가지는 트랜지스터에 대하여 도 4의 (A) 내지 (C)를 참조하여 설명한다. 도 4의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도이다. 도 4의 (A)는 상면도이다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 A1-A2를 따라 자른 단면도이다. 도 4의 (C)는 도 4의 (A)의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한 도면의 간략화를 위하여 도 4의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
본 트랜지스터는, 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1, 416a2, 441a1, 및 441a2)의 구조가 도 3의 (A) 내지 (C)에 나타낸 트랜지스터의 구조와 상이하다. 즉, 도전체(416a1)의 측면과 도전체(441a1)가 접하는 영역을 포함하지 않고, 도전체(416a2)의 측면과 도전체(441a2)가 접하는 영역을 포함하지 않는다. 다른 구성 요소에 대해서는 도 3의 (A) 내지 (C)에 나타낸 트랜지스터의 구성 요소를 참조한다.
<트랜지스터 구조 5>
도 1의 (A) 내지 (C)의 트랜지스터와 상이한 구조를 가지는 트랜지스터에 대하여 도 6의 (A) 내지 (C)를 참조하여 설명한다. 도 6의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도이다. 도 6의 (A)는 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점쇄선 A1-A2를 따라 자른 단면도이다. 도 6의 (C)는 도 6의 (A)의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한 도면의 간략화를 위하여, 도 6의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
본 트랜지스터는 트랜지스터가 하나의 게이트 전극에 대하여 복수의 채널 형성 영역을 가진다는 점에서 도 1의 (A) 내지 (C)의 트랜지스터와 다르다. 도 6의 (A) 내지 (C)의 트랜지스터는 3개의 채널 형성 영역을 포함하지만 채널 형성 영역의 개수는 3개에 한정되지 않는다. 다른 구성 요소에 대해서는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터의 구성 요소를 참조한다.
<트랜지스터 구조 6>
도 1의 (A) 내지 (C)의 트랜지스터와 상이한 구조를 가지는 트랜지스터에 대하여 도 7의 (A) 내지 (C)를 참조하여 설명한다. 도 7의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도이다. 도 7의 (A)는 상면도이다. 도 7의 (B)는 도 7의 (A)의 일점쇄선 A1-A2를 따라 자른 단면도이다. 도 7의 (C)는 도 7의 (A)의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한 도면의 간략화를 위하여, 도 7의 (A)의 상면도에는 일부의 구성 요소를 나타내지 않았다.
본 트랜지스터는 도 7의 (A)의 게이트 선폭(404w)보다 2배 이상 큰 채널 폭을 가진다. 다른 구성 요소에 대해서는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터의 구성 요소를 참조한다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
<산화물 반도체의 구조>
산화물 반도체의 구조에 대하여 아래에서 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 예를 들어 등방적이고 불균질 구조를 가지지 않거나, 준안정 상태에 있고 원자의 배치가 고정되어 있지 않거나, 결합 각도가 유연하거나, 단거리 질서를 가지면서 장거리 질서를 가지지 않는 것으로 일반적으로 생각된다.
바꿔 말하면 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한 등방적이지 않은 산화물 반도체(예를 들어 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편으로 등방적이지 않은 a-like OS는 공동(void)을 함유하는 불안정한 구조를 가진다. 불안정하다는 점에서 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
먼저 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
X선 회절(XRD)에 의한 CAAC-OS의 분석에 대하여 설명한다. 예를 들어 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하면 도 9의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하고, 이것은 CAAC-OS의 결정이 c축 배향을 가지고, c축이 CAAC-OS막이 형성되는 면(형성면이라고도 함) 또는 CAAC-OS막 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 시사한다. 또한 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에서 유래한다. 그러므로 CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편으로 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고 시료면에 대한 법선 벡터를 축(φ축)으로서 사용하여 시료를 회전시켜 분석(φ 스캔)을 실시하면 도 9의 (B)에 나타낸 바와 같이 피크가 명확히 관찰되지 않는다. 한편으로 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 φ스캔을 실시한 경우, 도 9의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서 XRD를 사용한 구조 분석은 CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 나타낸다.
다음에, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4 결정을 포함한 CAAC-OS에, 프로브 직경이 300nm인 전자 빔을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 9의 (D)에 나타낸 회절 패턴(제한 시야 전자 회절 패턴이라고 함)을 얻을 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 시사된다. 한편으로 도 9의 (E)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료 표면에 수직인 방향으로 입사함으로써 얻은 회절 패턴을 나타낸 것이다. 도 9의 (E)에 나타낸 바와 같이, 링(ring) 형상의 회절 패턴이 관찰된다. 따라서 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 가지지 않는 것이 시사된다. 도 9의 (E)에서의 제 1 링은 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 9의 (E)에서의 제 2 링은 (110)면 등에서 유래하는 것으로 생각된다.
투과형 전자 현미경(TEM)을 사용하여 얻은, CAAC-OS의 명시야 이미지와 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿을 관찰할 수 있다. 그러나 고분해능 TEM 이미지에서도 펠릿들 사이의 경계, 즉 결정립계(grain boundary)는 명확히 관찰되지 않는 경우가 있다. 따라서 CAAC-OS에서는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
도 10의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻어진다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 10의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 10의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 따라서 펠릿을 나노 결정(nc)이라고 할 수도 있다. 또한 CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 형성면 또는 상면에 평행하다.
도 10의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 10의 (D) 및 (E)는 도 10의 (B) 및 (C)의 화상 처리를 통하여 얻은 이미지이다. 화상 처리의 방법은 다음과 같다. 도 10의 (B)의 이미지를 고속 푸리에 변환(FFT)함으로써 FFT 이미지를 얻는다. 그리고 얻어진 FFT 이미지에서 원점으로부터 2.8nm-1 내지 5.0nm-1까지의 범위가 남도록 마스크 처리를 실시한다. 마스크 처리 후, FFT 이미지를 역고속 푸리에 변환(IFFT)에 의하여 처리하여 화상 처리된 이미지를 얻는다. 이와 같이 얻어진 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 것이며, 격자 배열을 나타낸다.
도 10의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고 있고, 이것은 펠릿이 육각형을 가지는 것을 뜻한다. 또한 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 10의 (E)에서는, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이의 부분을 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 관찰할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면 예를 들어 변형된(distorted) 육각형, 오각형, 및/또는 칠각형이 형성될 수 있다. 즉 격자 배열이 변형됨으로써 결정립계의 형성이 억제된다. 이것은 a-b면 방향에서 원자 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등의 이유로 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이 CAAC-OS는 c축 배향을 가지고, 그 펠릿(나노 결정)은 a-b면 방향에서 연결되어 있고, 결정 구조는 변형을 가진다. 이러한 이유로 CAAC-OS를, CAA(c-axis-aligned a-b-plane-anchored) crystal을 포함하는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은 CAAC-OS는 불순물 및 결함(예를 들어 산소 빈자리)의 양이 적다는 것을 뜻한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등 산화물 반도체의 주성분 외의 원소를 뜻한다. 예를 들어 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 빛 또는 열 등에 의하여 변화될 수 있다. 예를 들어 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 예를 들어 산화물 반도체의 산소 빈자리는 캐리어 트랩으로서 작용하거나 또는 수소를 포획한 경우에 캐리어 발생원으로서 작용할 수 있다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고 1×10-9개/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 따라서 CAAC-OS는 안정적인 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. 예를 들어 nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향성을 나타내는 피크가 나타나지 않는다. 즉 nc-OS의 결정은 배향성을 가지지 않는다.
예를 들어 InGaZnO4 결정을 포함하는 박편화된 nc-OS에서 두께가 34nm인 영역에 프로브 직경이 50nm인 전자 빔을 형성면에 평행한 방향으로 입사시키면, 도 11의 (A)에 나타낸 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관찰된다. 도 11의 (B)는 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켜 얻은 회절 패턴을 나타낸 것이다. 도 11의 (B)에 나타낸 바와 같이, 링 형상의 영역 내에 복수의 스폿이 관찰된다. 바꿔 말하면 nc-OS의 질서성은 프로브 직경이 50nm인 전자 빔을 사용하여도 관찰되지 않지만, 프로브 직경이 1nm인 전자 빔을 사용하면 관찰된다.
또한 두께가 10nm 미만인 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 11의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 이것은 두께가 10nm 미만인 범위에서 nc-OS가 질서성이 높은 영역, 즉 결정을 가지는 것을 뜻한다. 또한 결정이 다양한 방향을 향하고 있기 때문에 일부의 영역에서는 규칙성을 가지는 전자 회절 패턴이 관측되지 않는다.
도 11의 (D)는 형성면에 실질적으로 평행한 방향으로부터 관찰된 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지에서 nc-OS는 도 11의 (D)에서 보조선으로 나타낸 부분과 같이, 결정부가 관찰되는 영역과, 결정부가 명확히 관찰되지 않는 영역을 가진다. 대부분의 경우 nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하 또는 특히 1nm 이상 3nm 이하이다. 또한 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어 결정립계가 명확히 관찰되지 않는 경우가 있다. 또한 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로 아래의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수도 있다.
상술한 바와 같이 nc-OS에서 미소한 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서 막 전체의 배향성은 관찰되지 않는다. 따라서 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
펠릿(나노 결정)들 사이에 결정 배향의 규칙성이 없기 때문에 nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서 nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태 밀도가 낮다. 또한 nc-OS에서는 다른 펠릿들 사이에서 결정 방위의 규칙성이 없기 때문에 nc-OS는 CAAC-OS보다 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다.
도 12의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 이미지이다. 도 12의 (A)는 전자 조사 개시 시의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 12의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 12의 (A) 및 (B)는 전자 조사 개시 시부터 a-like OS에서 세로 방향으로 연장되는 스트라이프 형상의 명(明) 영역이 관찰되는 것을 나타낸다. 명 영역의 형상은 전자 조사 후에 변화되는 것도 알 수 있다. 또한 명 영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 함유하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여 전자 조사로 인한 구조의 변화에 대하여 아래에서 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는 모든 시료가 결정부를 가지는 것을 보여준다.
또한 InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서 아래의 설명에서는 격자 줄무늬(lattice fringe) 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 13은 각 시료의 결정부(22 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한 결정부의 크기는 격자 줄무늬의 길이에 대응한다. 도 13은 a-like OS에서의 결정부의 크기가 예를 들어 TEM 이미지 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 나타낸다. 도 13에 나타낸 바와 같이 TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)는 누적 전자(e-) 조사량이 4.2×108e-/nm2이 될 때 약 1.9nm의 크기로 성장한다. 한편으로 nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 4.2×108e-/nm2의 누적 전자 조사량까지 변화가 거의 없는 것을 나타낸다. 도 13에 나타낸 바와 같이 nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자 빔 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자 빔 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7×105e-/(nm2ㆍs); 및 조사 영역의 직경 230nm.
이와 같이 a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편으로 nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로 a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 공동을 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로는 a-like OS의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 퇴적되기 어렵다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우에는 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 그러므로 예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우에는 a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한 예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우에는 nc-OS 또는 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한 동일한 조성을 가지는 단결정이 존재하지 않는 경우에는 상이한 조성을 가지는 단결정들을 소정의 비율로 조합함으로써 원하는 조성을 가지는 단결정의 밀도에 대응하는 밀도를 추산할 수 있다. 원하는 조성을 가지는 단결정의 밀도는 상이한 조성을 가지는 단결정들의 조합 비율에 대하여 가중 평균을 사용하여 추산할 수 있다. 또한 밀도의 추산에는 가능한 한 적은 종류의 단결정들을 조합하는 것이 바람직하다.
상술한 바와 같이 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 산화물 반도체는 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함한 적층막이어도 좋다.
절연체(406a), 반도체(406b), 절연체(406c) 등으로서 사용될 수 있는 산화물에 대하여 설명한다.
반도체(406b)는 예를 들어 인듐을 함유하는 산화물 반도체이다. 반도체(406b)는 예를 들어 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체(406b)는 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용할 수 있는 기타 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 등이다. 또한 원소 M으로서 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다. 원소 M은 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은 예를 들어 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한 반도체(406b)는 아연을 함유하는 것이 바람직하다. 산화물 반도체가 아연을 함유할 때 산화물 반도체는 결정화되기 쉬운 경우가 있다.
또한 반도체(406b)는 인듐을 함유한 산화물 반도체에 한정되지 않는다. 반도체(406b)는 예를 들어 아연 주석 산화물, 갈륨 주석 산화물, 또는 산화 갈륨 등, 인듐을 함유하지 않고 아연을 함유하는 산화물 반도체, 인듐을 함유하지 않고 갈륨을 함유하는 산화물 반도체, 또는 인듐을 함유하지 않고 주석을 함유하는 산화물 반도체이어도 좋다.
반도체(406b)에는 예를 들어 에너지 갭이 넓은 산화물을 사용할 수 있다. 예를 들어 반도체(406b)의 에너지 갭은 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
예를 들어 절연체(406a 및 406c)는 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하는 산화물이다. 절연체(406a 및 406c)는 각각 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하기 때문에 절연체(406a)와 반도체(406b) 사이의 계면 및 반도체(406b)와 절연체(406c) 사이의 계면에 결함 준위가 형성되기 어렵다.
절연체(406a), 반도체(406b), 및 절연체(406c)가 인듐을 함유하는 경우에 대하여 설명한다. 절연체(406a)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In 및 M의 비율을 각각 50atomic% 미만으로 및 50atomic%보다 높게 설정하는 것이 바람직하고, 각각 25atomic% 미만으로 및 75atomic%보다 높게 설정하는 것이 더 바람직하다. 반도체(406b)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In 및 M의 비율을 각각 25atomic%보다 높게 및 75atomic% 미만으로 설정하는 것이 바람직하고, 각각 34atomic%보다 높게 및 66atomic% 미만으로 설정하는 것이 더 바람직하다. 절연체(406c)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In 및 M의 비율을 각각 50atomic% 미만으로 및 50atomic%보다 높게 설정하는 것이 바람직하고, 각각 25atomic% 미만으로 및 75atomic%보다 높게 설정하는 것이 더 바람직하다. 또한 절연체(406c)는 절연체(406a)의 산화물과 같은 종류의 산화물이어도 좋다.
절연체(406a 및 406c)보다 전자 친화력이 높은 산화물을 반도체(406b)로서 사용한다. 예를 들어 반도체(406b)로서 절연체(406a 및 406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한 전자 친화력이란 진공 준위와 전도대 하단 사이의 에너지 갭을 말한다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 그러므로 절연체(406c)는 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨의 원자수비[Ga/(In+Ga)]는 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상이다.
또한 절연체(406a) 및/또는 절연체(406c)는 산화 갈륨이어도 좋다. 예를 들어 절연체(406c)에 산화 갈륨을 사용하면 도전체(404)와, 도전체(416a1) 또는 도전체(416a2)와의 사이의 누설 전류를 저감할 수 있다. 바꿔 말하면 트랜지스터의 오프 상태 전류를 저감할 수 있다.
이때 게이트 전압을 인가하면 절연체(406a), 반도체(406b), 및 절연체(406c)에서 전자 친화력이 가장 높은 반도체(406b)에 채널이 형성된다.
여기서 절연체(406a)와 반도체(406b) 사이에는 절연체(406a)와 반도체(406b)의 혼합 영역이 있는 경우가 있다. 또한 반도체(406b)와 절연체(406c) 사이에는 반도체(406b)와 절연체(406c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮다. 이러한 이유로 절연체(406a), 반도체(406b), 및 절연체(406c)의 적층은 각 계면 및 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 가진다.
이때 전자는 절연체(406a 및 406c)에서가 아니라 반도체(406b)에서 주로 이동한다. 따라서 절연체(406a)와 반도체(406b) 사이의 계면의 계면 준위 밀도, 및 반도체(406b)와 절연체(406c) 사이의 계면의 계면 준위 밀도가 낮아지면, 반도체(406b)에서의 전자 이동이 억제될 가능성이 적고, 트랜지스터의 온 상태 전류를 증가시킬 수 있다.
트랜지스터가 s-channel 구조를 가지는 경우 반도체(406b) 전체에 채널이 형성된다. 그러므로 반도체(406b)의 두께가 두꺼울수록 채널 영역은 커진다. 바꿔 말하면 반도체(406b)가 두꺼울수록 트랜지스터의 온 상태 전류는 높아진다. 예를 들어 반도체(406b)는 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상, 더더욱 바람직하게는 100nm 이상인 영역을 가진다. 또한 트랜지스터를 포함하는 반도체 장치의 생산성이 저하될 수 있기 때문에 반도체(406b)는 두께가 예를 들어 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하인 영역을 가진다. 채널 형성 영역의 크기를 축소하는 경우, 반도체(406b)의 두께가 더 얇은 트랜지스터의 전기 특성이 향상되는 경우가 있다. 그러므로 반도체(406b)의 두께는 10nm 미만이어도 좋다.
또한 트랜지스터의 온 상태 전류를 증가시키기 위해서는 절연체(406c)의 두께를 가능한 한 작게 하는 것이 바람직하다. 예를 들어 절연체(406c)의 두께는 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하이다. 한편으로 절연체(406c)는 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 채널이 형성되는 반도체(406b)에 들어가는 것을 차단하는 기능을 가진다. 이러한 이유로 절연체(406c)는 일정한 두께를 가지는 것이 바람직하다. 절연체(406c)의 두께는 예를 들어 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상이다. 절연체(406c)는 절연체(402) 등으로부터 방출되는 산소의 외부 확산을 억제하기 위하여 산소 차단성을 가지는 것이 바람직하다.
신뢰성을 향상시키기 위하여 절연체(406a)의 두께는 크고 절연체(406c)의 두께는 작은 것이 바람직하다. 예를 들어 절연체(406a)는 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상인 영역을 가진다. 절연체(406a)의 두께를 크게 하면, 인접한 절연체와 절연체(406a) 사이의 계면으로부터 채널이 형성되는 반도체(406b)까지의 거리를 크게 할 수 있다. 트랜지스터를 포함하는 반도체 장치의 생산성이 저하될 수 있기 때문에 절연체(406a)는 예를 들어 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하인 영역을 가진다.
예를 들어 산화물 반도체 내의 실리콘은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 그러므로 반도체(406b)의 실리콘 농도는 가능한 한 낮은 것이 바람직하다. 예를 들어 SIMS(secondary ion mass spectrometry)에 의하여 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만인 영역이 반도체(406b)와 절연체(406a) 사이에 제공된다. SIMS에 의하여 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만인 영역이 반도체(406b)와 절연체(406c) 사이에 제공된다.
반도체(406b)의 수소 농도를 저감시키기 위하여 절연체(406a 및 406c)의 수소 농도를 저감시키는 것이 바람직하다. 절연체(406a 및 406c) 각각은 SIMS에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 영역을 가진다. 반도체(406b)의 질소 농도를 저감시키기 위하여 절연체(406a 및 406c)의 질소 농도를 저감시키는 것이 바람직하다. 절연체(406a 및 406c)는 각각 SIMS에 의하여 측정되는 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하인 영역을 가진다.
또한 구리가 산화물 반도체로 들어가면 전자 트랩이 생성될 수 있다. 전자 트랩은 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있다. 그러므로 반도체(406b) 표면 또는 반도체(406b) 내의 구리 농도는 가능한 한 낮은 것이 바람직하다. 예를 들어 반도체(406b)는 구리 농도가 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하인 영역을 가지는 것이 바람직하다.
상술한 3층 구조는 일례이다. 예를 들어 절연체(406a)가 없는 2층 구조 또는 절연체(406c)가 없는 2층 구조를 채용하여도 좋다. 또는 절연체(406a) 아래 또는 위, 또는 절연체(406c) 아래 또는 위에, 절연체(406a), 반도체(406b), 및 절연체(406c)의 예로서 기재된 절연체 또는 반도체 중 어느 하나가 제공된 4층 구조를 채용하여도 좋다. 또는 절연체(406a) 위, 절연체(406a) 아래, 절연체(406c) 위, 및 절연체(406c) 아래 중 2개 이상의 위치에, 절연체(406a), 반도체(406b), 및 절연체(406c)의 예로서 기재된 절연체 또는 반도체 중 어느 하나가 제공된 n층 구조(n은 5 이상의 정수(整數))를 채용하여도 좋다.
기판(400)으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판이 사용되면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어 이트리아 안정화 지르코니아 기판), 또는 수지 기판이 사용된다. 반도체 기판으로서는 예를 들어 실리콘 또는 저마늄 등으로 이루어진 단일 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨을 재료로서 함유한 화합물 반도체 기판이 사용된다. 상술한 반도체 기판에 절연체 영역을 제공한 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등이 사용된다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등이 사용된다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등이 사용된다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 또는 반도체 또는 절연체가 제공된 도전체 기판 등이 사용된다. 또는 이들 기판 중 어느 것 위에 소자가 제공된 것이 사용되어도 좋다. 기판 위에 제공되는 소자로서는 용량 소자, 레지스터, 스위칭 소자, 발광 소자, 또는 기억 소자 등이 사용된다.
또는 기판(400)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하고, 가요성 기판인 기판(400)으로 전치(轉置)하는 방법이 있다. 이 경우 비가요성 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(400)으로서는 섬유를 함유한 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은 구부리거나 잡아당기는 것을 멈추었을 때 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)은 예를 들어 두께가 5㎛ 이상 700㎛ 이하, 바람직하게는 10㎛ 이상 500㎛ 이하, 더 바람직하게는 15㎛ 이상 300㎛ 이하인 영역을 가진다. 기판(400)의 두께가 얇으면 트랜지스터를 포함하는 반도체 장치의 중량을 저감시킬 수 있다. 기판(400)의 두께가 얇으면 유리 등을 사용한 경우에도 기판(400)은 탄성을 가지거나, 또는 구부리거나 잡아당기는 것을 멈추었을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 그러므로 낙하 등으로 인하여 기판(400) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)에는 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 가요성 기판(400)의 선팽창계수가 낮을수록 환경에 기인한 변형이 억제되므로 바람직하다. 가요성 기판(400)은 예를 들어 선팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트 및 아크릴이 포함된다. 특히 아라미드는 선팽창계수가 낮기 때문에 가용성 기판(400)에 바람직하게 사용된다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태들 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
<트랜지스터의 제작 방법 1>
도 1의 (A) 내지 (C)에서의 본 발명의 일 형태의 트랜지스터의 제작 방법에 대하여 도 14의 (A) 내지 (C), 도 15의 (A) 내지 (C), 도 16의 (A) 내지 (C), 도 17의 (A) 내지 (C), 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (C), 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 도 25의 (A) 내지 (C), 도 26의 (A) 내지 (C), 도 27의 (A) 내지 (C), 도 28의 (A) 내지 (C), 도 29의 (A) 내지 (C), 및 도 30의 (A) 내지 (C)를 참조하여 아래에서 설명한다.
먼저 기판(400)을 준비한다.
다음으로 절연체(401)를 형성한다. 절연체(401)는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, ALD(atomic layer deposition)법 등에 의하여 형성할 수 있다.
또한 CVD법은 플라스마를 사용하는 플라스마 강화 CVD(PECVD)법, 열을 사용하는 열 CVD(TCVD)법, 및 빛을 사용하는 광 CVD(photo CVD)법 등으로 분류될 수 있다. 또한 CVD법은 원료 가스에 따라 금속 CVD(MCVD)법 및 유기 금속 CVD(MOCVD)법을 포함할 수 있다.
PECVD법의 경우 비교적 낮은 온도로 고품질의 막을 얻을 수 있다. 또한 TCVD법은 플라스마를 사용하지 않기 때문에 물체에 대한 플라스마 대미지가 적다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이 경우 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. TCVD법을 사용하는 경우에는 이러한 플라스마 대미지가 생기지 않으므로 반도체 장치의 수율을 높일 수 있다. 또한 TCVD법으로는 퇴적 중에 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과 달리 CVD법 및 ALD법에서는 물체 표면에서의 반응에 의하여 막이 형성된다. 따라서 CVD법 및 ALD법은 물체의 형상에 거의 상관없이 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어 ALD법은 단차 피복성 및 두께의 균일성을 양호하게 할 수 있고, 종횡비가 높은 개구부의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편 ALD법의 퇴적 속도는 비교적 느리기 때문에 CVD법 등의 퇴적 속도가 빠른 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하는 경우에는 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어 CVD법 또는 ALD법으로는 원료 가스의 유량비를 조정함으로써 원하는 조성을 가지는 막을 형성할 수 있다. 또한 CVD법 또는 ALD법으로는 막을 형성하는 동안에 원료 가스의 유량비를 변경함으로써 조성이 연속적으로 변화된 막을 형성할 수 있다. 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우에 비하여 원료 가스의 유량비를 변경하면서 막을 형성하는 경우에는 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에 퇴적에 걸리는 시간을 단축할 수 있다. 따라서 생산성이 향상된 반도체 장치를 제작할 수 있다.
다음으로 절연체(401) 위에 절연체(301)가 되는 절연체를 형성한다. 절연체(301)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 절연체(301)가 되는 절연체에 절연체(401)에 도달하도록 홈을 형성함으로써 절연체(301)를 형성한다. 홈의 예에는 홀 및 개구부가 포함된다. 홈의 형성에는 웨트 에칭을 채용하여도 좋지만 미세가공의 관점에서는 드라이 에칭을 채용하는 것이 바람직하다. 절연체(401)는 절연체(301)가 되는 절연체를 에칭함으로써 홈을 형성할 때 에칭 스톱퍼막으로서 기능하는 절연체인 것이 바람직하다. 예를 들어 홈이 형성되는 절연체(301)가 되는 절연체로서 산화 실리콘막을 사용하는 경우에는 절연체(401)는 질화 실리콘막, 산화 알루미늄막, 또는 산화 하프늄막을 사용하여 형성하는 것이 바람직하다.
홈을 형성한 후 도전체(310)가 되는 도전체를 형성한다. 도전체(310)가 되는 도전체는 산소의 투과를 억제하는 기능을 가지는 도전체를 함유하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 또는 질화 타이타늄을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 또는 몰리브데넘-텅스텐 합금과 도전체를 사용하여 형성되는 적층막을 사용할 수 있다. 도전체(310)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 화학 기계 연마(CMP)를 실시하여 절연체(301) 위의 도전체(310)가 되는 도전체를 제거한다. 결과적으로 도전체(310)가 되는 도전체가 홈에만 잔존함으로써 평탄한 상면을 가지고 배선층인 도전체(310)를 형성할 수 있다.
또는 절연체(301) 위에 도전체(310)가 되는 도전체를 형성하고 리소그래피법 등에 의하여 가공함으로써 도전체(310)를 형성하여도 좋다.
다음으로 절연체(301) 및 도전체(310) 위에 절연체(302)를 형성한다. 절연체(302)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(302) 위에 절연체(303)를 형성한다. 절연체(303)는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 질화 실리콘막, 산화 알루미늄막, 또는 산화 하프늄막을 사용하는 것이 바람직하다. 절연체(303)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 퇴적할 수 있다.
다음으로 절연체(303) 위에 절연체(402)를 형성한다. 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(402)에 산소를 첨가하는 처리를 실시하여도 좋다. 산소를 첨가하는 처리에는 이온 주입법 또는 플라스마 처리법 등을 사용할 수 있다. 또한 절연체(402)에 첨가된 산소는 과잉 산소가 된다.
다음으로 절연체(402) 위에 절연체(306a)를 퇴적한다. 절연체(306a)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 절연체(306a)에 산소를 첨가하는 처리를 실시하여도 좋다. 절연체(306a)에 산소를 첨가하는 처리의 예에는 이온 주입 또는 플라스마 처리가 포함된다. 또한 절연체(306a)에 첨가된 산소는 과잉 산소이다. 다음으로 절연체(306a) 위에 반도체(306b)를 형성한다. 반도체(306b)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 제 1 가열 처리를 실시하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하에서 실시할 수 있다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 함유하는 분위기에서 실시한다. 제 1 가열 처리는 감압하에서 실시하여도 좋다. 또는 제 1 가열 처리는 불활성 가스 분위기에서 가열 처리를 실시한 후 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 함유하는 분위기에서 다른 가열 처리를 실시하는 식으로 실시하여도 좋다. 제 1 가열 처리에 의하여 예를 들어 반도체의 결정성을 높일 수 있고 수소 및 수분 등의 불순물을 제거할 수 있다. 또는 제 1 가열 처리에서는 감압하에서 산소를 사용하는 플라스마 처리를 실시하여도 좋다. 산소를 함유하는 플라스마 처리는 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 포함하는 장치를 사용하여 실시하는 것이 바람직하다. 또는 기판 측에 RF(radio frequency)를 인가하는 플라스마 전원을 제공하여도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF 전압을 인가함으로써 고밀도 플라스마에 의하여 발생한 산소 라디칼을 효율적으로 반도체(306b)에 도입할 수 있다. 또는 상기 장치에 의하여 불활성 가스를 사용한 플라스마 처리를 실시한 후 이탈된 산소를 보전하기 위하여 산소를 사용하는 플라스마 처리를 실시하여도 좋다. 제 1 가열 처리는 반드시 실시하지 않아도 된다.
다음으로 반도체(306b) 위에 절연체(433)를 형성한다. 절연체(433)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(433) 위에 리소그래피법에 의하여 레지스트 마스크(434)를 형성한다. 리소그래피법에서는 먼저 포토마스크를 통하여 레지스트를 노광시킨다. 다음으로 노광된 영역을 현상액을 사용하여 제거하거나 남겨 레지스트 마스크를 형성한다. 그리고 레지스트 마스크를 통하여 에칭을 실시한다. 결과적으로 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어 레지스트 마스크는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, 또는 EUV(extreme ultraviolet)광 등을 사용하여 레지스트를 노광시킴으로써 형성한다. 또는 노광을 실시하기 위하여 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채우는 액침 기술을 채용하여도 좋다. 상술한 빛 대신에 전자 빔 또는 이온 빔을 사용하여도 좋다. 또한 전자 빔 또는 이온 빔을 사용하는 경우에는 포토마스크는 불필요하다. 또한 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 레지스트 마스크의 제거에 사용할 수 있다. 또는 드라이 에칭 처리에 더하여 웨트 에칭 처리를 실시한다. 또는 웨트 에칭 처리에 더하여 드라이 에칭 처리를 실시한다.
드라이 에칭 장치로서는 평행 평판형 전극들을 포함하는 용량 결합형 플라스마(capacitively coupled plasma: CCP) 에칭 장치를 사용할 수 있다. 평행 평판형 전극들을 포함하는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극들 중 하나에 고주파 전력을 인가하는 구조를 가져도 좋다. 또는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극들 중 하나에 복수의 다른 고주파 전력을 인가하는 구조를 가져도 좋다. 또는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극들에 주파수가 같은 고주파 전력을 인가하는 구조를 가져도 좋다. 또는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극들에 주파수가 다른 고주파 전력을 인가하는 구조를 가져도 좋다. 또는 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는 예를 들어 유도 결합형 플라스마(ICP) 에칭 장치를 사용할 수 있다.
절연체(433)와 레지스트 마스크(434) 사이에 유기 도포막을 제공하여도 좋다. 유기 도포막을 형성함으로써 유기 도포막을 개재하여 레지스트 마스크(434)와 절연체(433)의 밀착성이 향상될 수 있다(도 14의 (A) 내지 (C) 참조).
다음으로 레지스트 마스크(434)를 에칭 마스크로서 사용하여 반도체(306b)가 노출될 때까지 절연체(433)를 가공함으로써 개구부를 가지는 절연체(436)를 형성한다(도 15의 (A) 내지 (C) 참조).
다음으로 절연체(436), 및 반도체(306b)의 노출된 표면 위에 도전체(439)를 형성한다(도 16의 (A) 내지 (C) 참조).
다음으로 도전체(439) 위에 도전체(415)를 형성한다. 도전체(439) 및 도전체(415)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 도전체(439)를 ALD법 등에 의하여 형성하고 도전체(415)를MCVD법에 의하여 형성하면 도전체(439)와 도전체(415)의 밀착성이 향상될 수 있어 바람직하다. 예를 들어 질화 타이타늄 또는 텅스텐을 형성한 후 텅스텐을 형성한다(도 17의 (A) 내지 (C) 참조).
다음으로 도전체(415) 상면으로부터 도전체(415) 및 도전체(439)를 CMP 등에 의하여 절연체(436) 상면이 노출될 때까지 연마하고 평탄화시킴으로써 도전체(416) 및 도전체(441)를 형성한다(도 18의 (A) 내지 (C) 참조).
다음으로 절연체(436)를 선택적으로 에칭한다. 에칭은 웨트 에칭법 또는 드라이 에칭법에 의하여 실시한다. 도전체(416) 및 도전체(441)의 에칭량을 최소화하면서 절연체(436)를 선택적으로 에칭하기 위하여 도전체(416) 및 도전체(441)의 에칭 레이트에 대한 절연체(436)의 에칭 레이트가 높은 조건하에서 에칭을 실시한다. 예를 들어 도전체(416) 및 도전체(441)의 에칭 레이트를 1로 한 경우 절연체(436)의 에칭 레이트를 5 이상, 바람직하게는 10 이상으로 한다. 이로써 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 형성한다(도 19의 (A) 내지 (C) 참조).
도전체(416) 및 도전체(441)를 포함하는 하드 마스크는 나중의 단계에서 소스 전극 및 드레인 전극으로서 기능하는 도전체가 된다.
본 발명의 일 형태의 제작 방법에 의하여, 레지스트 마스크를 사용하여 하드 마스크를 형성하는 종래 방법에 의하여 형성된 마스크보다 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 두껍게 형성할 수 있다. 따라서 도전체(416) 및 도전체(441)를 포함하는 하드 마스크의 단면 면적을 증대할 수 있다. 또한 도전체(416) 및 도전체(441)를 포함하고 안정된 형상을 가지는 하드 마스크를 형성할 수 있기 때문에 채널 폭 방향에서의 미세화를 달성할 수 있다. 따라서 채널 폭 방향에서의 미세화를 실시하더라도 트랜지스터의 온 상태 전류를 증가할 수 있으므로 트랜지스터의 소스 전극 또는 드레인 전극으로서의 도전체의 기능을 향상시킬 수 있다.
다음으로 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 에칭 마스크로서 사용하여 반도체(306b)의 일부 및 절연체(306a)의 일부를 에칭하여 반도체(406b) 및 절연체(406a)를 형성한다.
반도체(306b)의 일부 및 절연체(306a)의 일부의 에칭은 웨트 에칭법 또는 드라이 에칭법에 의하여 실시할 수 있다. 드라이 에칭에 의하여 미세 가공을 실현할 수 있다. 드라이 에칭용 가스로서는 예를 들어 CH4 가스, Cl2 가스, 및 BCl3 가스 등 중 어느 것을 단독으로 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 어느 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 드라이 장치로서는 상술한 드라이 에칭 장치 중 어느 것을 사용할 수 있지만 고밀도 플라스마원을 포함하는 드라이 에칭 장치 또는 주파수가 다른 고주파 전원이 평행 평판형 전극에 접속되는 드라이 에칭 장치를 사용하는 것이 바람직하다.
이런 식으로 절연체(406a), 반도체(406b), 도전체(416), 및 도전체(441)를 포함하는 다층막을 형성한다. 다층막을 형성하는 경우, 절연체(402)도 에칭되어 얇은 영역을 가지는 경우가 있다. 즉 절연체(402)는 다층막과 접촉하는 영역에 볼록부를 가질 수 있다(도 20의 (A), (B), 또는 (C) 참조).
다음으로 절연체(446)를 형성한다. 절연체(446)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 또는 절연체(446)는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등에 의하여 형성할 수 있다.
절연체(446)를 평탄한 상면을 가지도록 형성하여도 좋다. 예를 들어 절연체(446) 상면은 막 형성 직후에 평탄성을 가져도 좋다. 또는 막 형성 후에 절연체(446) 상면이 기판의 뒷면 등의 기준면에 평행하게 되도록 절연체(446)의 상부를 제거하여도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는 예를 들어 화학적 기계적 연마(CMP) 처리 또는 드라이 에칭 처리 등을 실시할 수 있다. 그러나 절연체(446) 상면은 반드시 평탄하지 않아도 된다.
다음으로 절연체(446) 위에 도전체(409)를 형성한다. 도전체(409)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 도전체(409) 위에 절연체(411)를 형성한다. 절연체(411)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다(도 21의 (A) 내지 (C) 참조).
다음으로 절연체(411) 위에 유기 도포막(421)을 형성한다. 다음으로 리소그래피법 등에 의하여 유기 도포막(421) 위에 레지스트 마스크(420)를 형성한다. 절연체(411)와 레지스트 마스크(420) 사이에 유기 도포막(421)을 형성함으로써 유기 도포막(421)을 개재하여 절연체(411)와 레지스트 마스크(420)의 밀착성이 향상될 수 있다. 또한 유기 도포막(421)의 형성은 생략할 수 있다(도 22의 (A) 내지 (C) 참조).
다음으로 제 1 가공을 실시한다. 제 1 가공에서는 레지스트 마스크(420)를 마스크로서 사용하여 유기 도포막(421)을 드라이 에칭법 등에 의하여 절연체(411) 상면이 노출될 때까지 에칭하여 유기 도포막(422)을 형성한다. 제 1 가공용 가스의 예에는 C4F6 가스, C2F6 가스, CF4 가스, SF6 가스, 및 CHF3 가스가 포함된다.
다음으로 제 2 가공을 실시한다. 제 2 가공에서는 절연체(411)를 드라이 에칭법에 의하여 도전체(409) 상면이 노출될 때까지 에칭하여 절연체(419)를 형성한다. 제 2 가공용 가스로서는 예를 들어 C4F6 가스, C2F6 가스, C4F8 가스, CF4 가스, SF6 가스, 및 CHF3 가스 등 중 어느 것을 단독으로 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 어느 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 제 1 가공 및 제 2 가공에 사용되는 드라이 에칭 장치로서는 상술한 드라이 에칭 장치 중 어느 것을 사용할 수 있지만, 평행 평판형 전극에 주파수가 다른 고주파 전원이 접속되는 드라이 에칭 장치를 사용하는 것이 바람직하다(도 23의 (A) 내지 (C) 참조).
다음으로 제 3 가공을 실시한다. 제 3 가공에서는 도전체(409)를 드라이 에칭법에 의하여 절연체(446) 상면이 노출될 때까지 에칭하여 도전체(417)를 형성한다. 제 3 가공에서의 드라이 에칭용 가스로서는 예를 들어 C4F6 가스, C2F6 가스, C4F8 가스, CF4 가스, SF6 가스, CHF3 가스, Cl2 가스, BCl3 가스, 및 SiCl4 가스 등 중 어느 것을 단독으로 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 어느 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 이때 레지스트 마스크(420)도 에칭에 의하여 제거된다. 제 3 가공용 드라이 에칭 장치로서는 제 1 가공 및 제 2 가공에 사용한 드라이 에칭 장치를 사용할 수 있다. 상술한 단계를 거쳐 도전체(417) 및 절연체(419)를 포함하는 하드 마스크를 형성한다(도 24의 (A) 내지 (C) 참조).
또한 하드 마스크는 도전체(417)만을 사용하여 형성되는 하나의 층이어도 좋다. 이 경우에는 도전체(409) 위에 리소그래피법 등에 의하여 레지스트 마스크(420)를 형성한 후에 제 3 가공을 실시한다. 제 3 가공에 의하여 레지스트 마스크(420)도 에칭에 의하여 제거된다. 또는 하드 마스크를 사용하지 않고 레지스트 마스크(420)만 또는 유기 도포막(422) 및 레지스트 마스크(420)를 포함하는 2개의 층으로 이루어진 마스크를 사용하여도 좋다.
다음으로 제 4 가공을 실시한다. 제 4 가공에서는 도전체(417) 및 절연체(419)를 포함하는 하드 마스크를 마스크로서 사용하고 도전체(416) 상면 및 절연체(402) 상면이 노출될 때까지 실시하는 드라이 에칭법에 의하여 절연체(446)에 개구부를 형성함으로써 절연체(410)를 형성한다. 제 4 가공에 사용되는 드라이 에칭용 가스로서는 제 2 가공에 사용되는 것과 같은 가스를 사용할 수 있다. 또한 제 4 가공용 드라이 에칭 장치로서는 제 1 가공, 제 2 가공, 및 제 3 가공에 사용되는 것과 같은 장치를 사용할 수 있다.
제 4 가공에서는 절연체(419)가 도전체(417) 및 절연체(419)를 포함하는 하드 마스크의 가장 외측 표면이기 때문에 절연체(446)와 절연체(419)는 동시에 에칭된다. 절연체(446)와 절연체(419)가 동일한 원소를 포함하는 절연체인 경우에는, 플라스마 내의 에칭종과의 반응 및 반응 생성물은 장소에 상관없이 균일하다. 따라서 다른 장소들 사이에서 에칭 레이트 등의 편차를 저감할 수 있어 가공 편차를 최소화할 수 있다. 즉 고정밀 가공을 실시할 수 있다.
제 4 가공에서는 도전체(417)의 에칭 레이트에 대한 절연체(446)의 에칭 레이트의 비를 높임으로써 하드 마스크로서의 도전체(417)의 에칭량이 최소화되고 하드 마스크의 형상 변화를 방지할 수 있다. 따라서 절연체(446)의 가공 정밀도를 향상시킬 수 있다. 도전체(417)에 대한 절연체(446)의 에칭 레이트의 비로서는 도전체(417)의 에칭 레이트를 1로 하고 절연체(446)의 에칭 레이트를 5 이상, 바람직하게는 10 이상으로 한다.
상술한 방법으로 가공된 절연체(410)의 개구부 측면은 기판(400)에 대략 수직이기 때문에 개구 크기(403w)(여기서 개구 크기(403w)는 절연체(410)의 개구부의 채널 길이 방향에서의 길이임)의 편차가 절연체(410)의 두께 편차의 영향을 받을 가능성은 낮다.
또한 절연체(419)는 절연체(446)와 같은 두께를 가지거나 절연체(446)보다 얇은 것이 바람직하다. 제 4 가공에서 하드 마스크의 가장 외측 표면인 절연체(419)가 에칭되고 제거되기 때문에 제 5 가공에서는 도전체(417)가 하드 마스크의 가장 외측 표면이 된다(도 25의 (A) 내지 (C) 참조).
다음으로 도전체(417)를 마스크로서 사용하여 드라이 에칭법에 의하여 반도체(406b) 상면이 노출될 때까지 도전체(416 및 441)에 제 5 가공을 실시함으로써 도전체(416)가 도전체(416a1 및 416a2)로 나누어지고 도전체(441)가 도전체(441a1 및 441a2)로 나누어진다. 제 5 가공에 사용되는 드라이 에칭용 가스로서는 제 3 가공에 사용되는 가스를 사용하여도 좋다. 제 5 가공용 드라이 에칭 장치로서는 제 1 가공, 제 2 가공, 제 3 가공, 및 제 4 가공에 사용되는 드라이 에칭 장치를 사용할 수 있다.
제 5 가공에서는 도전체(417)가 하드 마스크의 가장 외측 표면이기 때문에 도전체(417)와 도전체(416)는 동시에 에칭된다. 도전체(417)와 도전체(416)가 동일한 원소를 포함하는 절연체인 경우에는, 플라스마 내의 에칭종과의 반응 및 반응 생성물은 장소에 상관없이 균일하다. 따라서 다른 장소들 사이에서 에칭 레이트 등의 편차를 저감할 수 있어 가공 편차를 최소화할 수 있다. 즉 고정밀 가공을 실시할 수 있다. 단면에서의 도전체(416a1 및 416a2)는 기판(400)에 수직이기 때문에 길이(414w)(여기서 길이(414w)는 도전체(416a1 및 416a2) 사이의 거리임)의 편차를 작게 할 수 있어 바람직하다.
도전체(417)의 두께는 도전체(416)의 두께와 도전체(441)의 두께의 합과 같거나 그것보다 큰 것이 바람직하다. 도전체(417)의 두께가 도전체(416)의 두께와 도전체(441)의 두께의 합보다 크면 제 5 가공에서 하드 마스크로서 기능하는 도전체(417)의 변형을 방지할 수 있어 절연체(410)의 개구부 상부의 폭이 커지는 등의 변형을 방지할 수 있는 경우가 있다. 도전체(417)는 제 5 가공에 의하여 에칭되고 얇게 되어 도전체(423)가 된다.
도전체(416a1), 도전체(416a2), 도전체(441a1), 및 도전체(441a2)는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하기 때문에 길이(414w)를 트랜지스터의 채널 길이라고 할 수 있다. 채널 길이(414w)의 편차를 저감함으로써 트랜지스터의 동작 편차를 저감할 수 있어 바람직하다.
다음으로 산소 가스를 사용한 플라스마 처리를 실시하여도 좋다. 제 1 가공, 제 2 가공, 제 3 가공, 제 4 가공, 및 제 5 가공이 실시되면 반도체(406b)의 노출 영역에 에칭 가스의 잔여 성분 등의 불순물이 부착되는 경우가 있다. 예를 들어 에칭 가스로서 염소를 함유한 가스를 사용하면 염소 등이 부착되는 경우가 있다. 에칭 가스로서 탄화수소계 가스를 사용하면 탄소 및 수소 등이 부착될 수 있다. 제 5 가공 후에 기판을 대기에 노출시키면 반도체(406b)의 노출 영역 등이 부식되는 경우가 있다. 그러므로 제 5 가공 후에 연속적으로 산소 가스를 사용한 플라스마 처리를 실시하면 불순물을 제거할 수 있고 반도체(406b)의 노출 영역 등의 부식을 방지할 수 있어 바람직하다. 또한 절연체(410) 측면에 부착된 유기물 등은 산소 가스를 사용한 플라스마 처리에 의하여 제거할 수 있다. 산소 가스를 사용한 플라스마 처리는 제 1 가공, 제 2 가공, 제 3 가공, 제 4 가공, 및 제 5 가공에 사용되는 것과 같은 드라이 에칭 장치를 사용하여 실시할 수 있다.
또한 불순물은 예를 들어 희석된 플루오린화 수소산 등을 사용한 세정 처리 또는 오존 등을 사용한 세정 처리에 의하여 저감시켜도 좋다. 또한 복수 종류의 세정 처리를 조합하여 사용하여도 좋다.
제 1 가공, 제 2 가공, 제 3 가공, 제 4 가공, 제 5 가공, 및 산소 가스를 사용한 플라스마 처리에서 같은 드라이 에칭 장치를 사용하기 때문에 대기에 노출시키지 않고 제 1 내지 제 5 가공과 플라스마 처리를 연속적으로 실시할 수 있다. 그러므로 대기 성분의 부착으로 인한 오염, 잔존하는 에칭 가스와 대기 성분의 반응으로 인한 절연체, 반도체, 및 도전체의 부식 등을 방지할 수 있다. 제 1 내지 제 5 가공과 산소를 사용한 플라스마 처리를 연속적으로 실시함으로써 생산성 향상을 기대할 수 있다.
절연체(410), 도전체(416a1), 도전체(416a2), 도전체(441a1), 및 도전체(441a2)를 상술한 제작 방법에 의하여 형성함으로써 채널 길이의 편차를 저감할 수 있고 가공 정밀도를 향상시킬 수 있다(도 26의 (A) 내지 (C) 참조).
다음으로 절연체(306c)를 형성한다. 절연체(306c)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(306c) 위에 절연체(413)를 형성한다. 절연체(413)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(413)는 절연체(410), 도전체(416a1 및 416a2), 및 도전체(441a1 및 441a2)에 형성된 개구부 측면 및 바닥면을 따라 균일한 두께를 가지도록 형성된다. 그래서 ALD법을 사용하는 것이 바람직하다(도 27의 (A) 내지 (C) 참조).
다음으로 도전체(424)를 형성한다. 도전체(424)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(410) 등에 의하여 형성된 개구부를 메우도록 도전체(424)를 형성한다. 그러므로 CVD법(특히 MCVD법)이 바람직하다. 절연체(410)와 MCVD법에 의하여 형성된 도전체의 밀착성을 높이기 위하여 ALD법 등에 의하여 형성된 도전체와 MCVD법에 의하여 형성된 도전체의 다층막이 적합한 경우가 있다. 예를 들어 질화 타이타늄 및 텅스텐이 이 순서대로 형성된 다층막을 사용하여도 좋다(도 28의 (A) 내지 (C) 참조).
다음으로 도전체(424) 상면으로부터 도전체(424), 절연체(413), 절연체(306c), 및 도전체(423)를 CMP 등에 의하여 절연체(410) 상면이 노출될 때까지 연마하고 평탄화시킴으로써 도전체(404), 절연체(412), 및 절연체(406c)를 형성한다. 따라서 게이트 전극으로서 기능하는 도전체(404)를 리소그래피법을 사용하지 않고 자기 정합적으로 형성할 수 있다. 게이트 전극으로서 기능하는 도전체(404)와 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1, 416a2, 441a1, 및 441a2)의 정렬 정확도(alignment accuracy)를 고려하지 않고 게이트 전극으로서 기능하는 도전체(404)를 형성할 수 있기 때문에 반도체 장치의 면적을 저감시킬 수 있다. 또한 리소그래피 공정이 불필요하기 때문에 공정의 간략화로 인한 생산성 향상이 기대된다(도 29의 (A) 내지 (C) 참조).
다음으로 절연체(410), 절연체(412), 절연체(406c), 및 도전체(404) 위에 절연체(425)를 형성한다. 절연체(425)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(425) 위에 절연체(426)를 형성한다. 절연체(426)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(426) 위에 절연체(427)를 형성한다. 절연체(427)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 산소를 함유한 플라스마를 사용하여 절연체(426)로서 산화 알루미늄을 퇴적함으로써 플라스마 내의 산소를 과잉 산소로서 절연체(425) 상부에 함유시킬 수 있어 바람직하다.
절연체(426)의 형성 후 임의의 타이밍에서 제 2 가열 처리를 실시하여도 좋다. 제 2 가열 처리에 의하여 절연체(425)에 함유된 과잉 산소가 절연체(410, 402, 및 406a)를 통하여 반도체(406b)까지 이동한다. 또한 절연체(425)에 함유된 과잉 산소가 절연체(410, 412, 및 406c)를 통하여 반도체(406b)까지 이동한다. 상술한 바와 같이 과잉 산소는 2개의 경로를 통과하여 반도체(406b)까지 이동하기 때문에 반도체(406b)의 결함(산소 빈자리)을 저감시킬 수 있다.
또한 제 2 가열 처리는 절연체(425)에 함유된 과잉 산소(산소)가 반도체(406b)로 확산되는 온도에서 실시하면 좋다. 예를 들어 제 2 가열 처리에 대해서는 제 1 가열 처리의 기재를 참조하여도 좋다. 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도에서 실시하는 것이 바람직하다. 제 2 가열 처리는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하만큼 제 1 가열 처리보다 낮은 온도에서 실시하는 것이 바람직하다. 따라서 절연체(402)로부터의 과잉 산소(산소)의 불필요한 방출을 억제할 수 있다. 또한 막 형성 시의 가열이 제 2 가열 처리와 동등한 가열 처리로서 작용할 수 있는 경우에는 반드시 제 2 가열 처리를 실시할 필요는 없다(도 30의 (A) 내지 (C) 참조).
다음으로 절연체(427, 426, 425, 및 410)를 통하여 도전체(416a1 및 416a2)에 도달하는 개구부 및 절연체(427, 426, 및 425)를 통하여 도전체(404)에 도달하는 개구부를 형성함으로써 절연체(428, 408, 418)를 형성한다. 해당하는 개구부에 도전체(431, 429, 및 437)가 매립된다.
다음으로 절연체(428) 및 도전체(431, 429, 및 437) 위에 도전체(432, 430, 및 438)가 되는 도전체를 형성하고 리소그래피법 등에 의하여 도전체의 일부를 에칭함으로써 도전체(432, 430, 및 438)를 형성한다. 상술한 단계를 거쳐 도 1의 (A) 내지 (C)의 트랜지스터를 형성할 수 있다(도 1의 (A) 내지 (C) 참조).
<트랜지스터의 제작 방법 2>
본 발명의 일 형태의 도 2의 (A) 내지 (C)의 트랜지스터의 제작 방법에 대하여 도 31의 (A) 내지 (C) 내지 도 36의 (A) 내지 (C)를 참조하여 아래에서 설명한다.
절연체(306a) 위에 반도체(306b)를 형성하고 제 1 가열 처리를 실시하는 단계까지는 상술한 트랜지스터의 제작 방법 1과 마찬가지이다. 다음으로 반도체(306b) 위에 도전체(439)를 형성한다. 도전체(439)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 도전체(439) 위에 절연체(433)를 형성한다. 절연체(433)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(433) 위에 리소그래피법에 의하여 레지스트 마스크(434)를 형성한다.
절연체(433)와 레지스트 마스크(434) 사이에 유기 도포막을 형성하여도 좋다. 유기 도포막을 형성하면 유기 도포막을 개재하여 레지스트 마스크(434)와 절연체(433)의 밀착성이 향상될 수 있다(도 31의 (A) 내지 (C) 참조).
다음으로 에칭 마스크로서 레지스트 마스크(434)를 사용하여 도전체(439)의 표면이 노출될 때까지 절연체(433)를 가공함으로써 개구부를 가지는 절연체(436)를 형성한다(도 32의 (A) 내지 (C) 참조).
다음으로 개구부에 도전체(415)를 형성한다. 도전체(415)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 도전체(415 및 439)로서 같은 종류의 막을 사용하면 도전체(439)가 노출된 개구부에 도전체(415)를 선택적으로 형성할 수 있다. 도전체(415)를 선택적으로 형성할 필요가 없는 경우에는 개구부 내 및 절연체(436) 위에도 도전체(415)를 형성한다(도 33의 (A) 내지 (C) 참조).
다음으로 도전체(415) 상면으로부터 도전체(415)를 CMP 등에 의하여 도전체(415) 상면이 절연체(436) 상면과 대략 같은 높이가 될 때까지 연마하고 평탄화시킴으로써 도전체(416)를 형성한다(도 34의 (A) 내지 (C) 참조).
다음으로 절연체(436)를 선택적으로 에칭한다. 웨트 에칭법 또는 드라이 에칭법에 의하여 에칭을 실시한다. 도전체(416)의 에칭량을 최소화하면서 절연체(436)를 선택적으로 에칭하기 위하여 도전체(416)의 에칭 레이트에 대한 절연체(436)의 에칭 레이트의 비가 높은 조건하에서 에칭을 실시한다. 예를 들어 도전체(416)의 에칭 레이트를 1로 하고 절연체(436)의 에칭 레이트를 5 이상, 바람직하게는 10 이상으로 한다. 다음으로 도전체(439)를 에칭하여 도전체(441)를 형성한다. 이와 같이 도전체(416) 및 절연체(441)를 포함하는 하드 마스크를 형성한다(도 35의 (A) 내지 (C) 참조).
도전체(416) 및 도전체(441)를 포함하는 하드 마스크는 나중의 단계에서 소스 전극 및 드레인 전극으로서 기능하는 도전체가 된다.
본 발명의 일 형태의 제작 방법에 의하여, 레지스트 마스크를 사용하여 하드 마스크를 형성하는 종래 방법으로 형성된 마스크보다 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 두껍게 형성할 수 있다. 따라서 도전체(416) 및 도전체(441)를 포함하는 하드 마스크의 단면 면적을 증대할 수 있다. 또한 도전체(416) 및 도전체(441)를 포함하고 안정된 형상을 가지는 하드 마스크를 형성할 수 있기 때문에 채널 폭 방향에서의 미세화를 달성할 수 있다. 따라서 채널 폭 방향에서의 미세화를 실시하더라도 트랜지스터의 온 상태 전류를 증가할 수 있으므로 트랜지스터의 소스 전극 또는 드레인 전극으로서의 도전체의 기능을 향상시킬 수 있다.
다음으로 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 에칭 마스크로서 사용하여 반도체(306b)의 일부 및 절연체(306a)의 일부를 에칭하여 반도체(406b) 및 절연체(406a)를 형성한다(도 36의 (A) 내지 (C) 참조).
이후의 단계는 트랜지스터의 제작 방법 1의 단계와 같은 방식으로 실시하면 좋다. 이와 같이 도 2의 (A) 내지 (C)의 트랜지스터를 형성할 수 있다(도 2의 (A) 내지 (C) 참조).
<트랜지스터의 제작 방법 3>
본 발명의 일 형태의 도 3의 (A) 내지 (C)의 트랜지스터의 제작 방법에 대하여 도 20의 (A) 내지 (C), 도 37의 (A) 내지 (C), 도 38의 (A) 내지 (C), 도 39의 (A) 내지 (C), 및 도 40의 (A) 내지 (C)를 참조하여 아래에서 설명한다.
절연체(406a), 반도체(406b), 도전체(416), 및 도전체(441)를 포함하는 다층막을 형성하는 단계까지는 트랜지스터의 제작 방법 1과 마찬가지이다. 또한 다층막을 형성할 때 절연체(402)도 에칭되어 얇은 영역을 가지는 경우가 있다. 즉 절연체(402)는 다층막과 접촉하는 영역에 볼록부를 가질 수 있다(도 20의 (A) 내지 (C) 참조).
다음으로 도전체(416) 및 도전체(441)를 리소그래피법 등에 의하여 가공하여 도전체(416a1), 도전체(416a2), 도전체(441a1), 및 도전체(441a2)를 형성한다(도 37의 (A) 내지 (C) 참조).
다음으로 절연체(402), 절연체(406a), 반도체(406b), 도전체(441a1), 도전체(441a2), 도전체(416a1), 및 도전체(416a2)를 덮도록 절연체(306c)를 형성한다. 절연체(306c)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 다음으로 절연체(306c) 위에 절연체(413)를 형성한다. 절연체(413)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다(도 38의 (A) 내지 (C) 참조).
다음으로 도전체(404)가 되는 도전체를 형성한다. 도전체(404)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등, 바람직하게는 CVD법(MCVD법이 특히 바람직함)에 의하여 형성할 수 있다. MCVD법에 의하여 형성된 도전체의 밀착성을 높이기 위하여 ALD법 등에 의하여 형성된 도전체와 CVD법에 의하여 형성된 도전체의 다층막이 적합한 경우가 있다.
다음으로 도전체(404)가 되는 도전체를 리소그래피법 등에 의하여 가공하여 도전체(404)를 형성한다. 다음으로 절연체(413) 및 절연체(306c)를 리소그래피법 등에 의하여 가공하여 절연체(412) 및 절연체(406c)를 형성한다(도 39의 (A) 내지 (C) 참조).
또한 도전체(404)가 되는 도전체, 절연체(413), 및 절연체(306c)를 같은 리소그래피 단계에서 가공하여도 좋다. 같은 리소그래피 공정에서 가공함으로써 제작 단계 수를 저감시킬 수 있다. 그러므로 트랜지스터를 포함한 반도체 장치의 생산 효율을 높일 수 있다. 또는 도전체(404)가 되는 도전체와 절연체(413 및 306c)를 상이한 리소그래피 단계에서 가공하여도 좋다. 상이한 리소그래피 단계에서 가공하면 상이한 형상을 가지는 막의 형성이 용이해질 수 있다. 여기서는 절연체(412) 및 절연체(406c)를 형성하는 예를 나타내었지만, 본 발명의 일 형태의 트랜지스터는 이에 한정되지 않는다. 예를 들어 절연체(413) 및 절연체(306c)를 가공하지 않고 사용하여도 좋은 경우가 있다.
다음으로 절연체(402), 절연체(406a), 반도체(406b), 도전체(441a1), 도전체(441a2), 도전체(416a1), 도전체(416a2), 절연체(406c), 절연체(412), 및 도전체(404)를 덮도록 절연체(426)를 형성한다. 절연체(426)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 산소를 함유한 플라스마를 사용하여 절연체(426)로서 산화 알루미늄을 형성하는 경우, 플라스마 내의 산소를 과잉 산소로서 절연체(412), 절연체(406c) 측면, 반도체(406b) 측면, 및 절연체(406a) 측면 등에 함유시킬 수 있다.
다음으로 절연체(426) 위에 절연체(410)를 형성한다. 절연체(410)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(410) 상면을 CMP 등에 의하여 평탄화시켜도 좋다.
다음으로 절연체(410) 위에 절연체(425)를 형성한다. 절연체(425)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 다음으로 절연체(425) 위에 절연체(427)를 형성한다. 절연체(427)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다(도 40의 (A) 내지 (C) 참조).
절연체(426)의 형성 후 임의의 타이밍에서 제 2 가열 처리를 실시하여도 좋다. 제 2 가열 처리에 의하여 절연체(412) 측면, 절연체(406c) 측면, 반도체(406b) 측면, 및 절연체(406a) 측면 등에 함유되는 과잉 산소가 절연체(412), 절연체(406c), 및 절연체(406a)를 통하여 반도체(406b)로 이동한다. 그러므로 반도체(406b)의 결함(산소 빈자리)을 저감시킬 수 있다.
또한 제 2 가열 처리는 절연체(412) 측면, 절연체(406c) 측면, 반도체(406b) 측면, 및 절연체(406a) 측면 등에 함유되는 과잉 산소(산소)가 반도체(406b)로 확산되는 온도에서 실시하면 좋다. 예를 들어 제 2 가열 처리에 대해서는 제 1 가열 처리의 기재를 참조하여도 좋다. 제 2 가열 처리는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하만큼 제 1 가열 처리보다 낮은 온도에서 실시하는 것이 바람직하다. 따라서 절연체(402)로부터의 과잉 산소(산소)의 불필요한 방출을 억제할 수 있다. 또한 막 형성 시의 가열이 제 2 가열 처리와 동등한 가열 처리로서 작용할 수 있는 경우에는 반드시 제 2 가열 처리를 실시할 필요는 없다.
다음으로 절연체(427, 425, 410, 및 426)를 통하여 도전체(416a1 및 416a2)에 도달하는 개구부 및 절연체(427, 425, 410, 및 426)를 통하여 도전체(404)에 도달하는 개구부를 형성함으로써 절연체(428, 418, 408)를 형성한다. 해당하는 개구부에 도전체(431, 429, 및 437)가 매립된다.
다음으로 절연체(428) 및 도전체(431, 429, 및 437) 위에 도전체(432, 430, 및 438)가 되는 도전체를 형성하고 리소그래피법에 의하여 도전체의 일부를 에칭함으로써 도전체(432, 430, 및 438)를 형성한다. 상술한 단계를 거쳐 도 3의 (A) 내지 (C)의 트랜지스터를 형성할 수 있다(도 3의 (A) 내지 (C) 참조).
<트랜지스터의 제작 방법 4>
본 발명의 일 형태의 도 4의 (A) 내지 (C)의 트랜지스터의 제작 방법에 대하여 아래에서 설명한다.
도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 에칭 마스크로서 사용하여 반도체(306b)의 일부 및 절연체(306a)의 일부를 에칭함으로써 반도체(406b) 및 절연체(406a)를 형성하는 단계까지는 트랜지스터의 제작 방법 2와 마찬가지이다(도 36의 (A) 내지 (C) 참조).
이후의 단계 즉 리소그래피법 등에 의하여 도전체(416) 및 도전체(441)를 가공함으로써 도전체(416a1), 도전체(416a2), 도전체(441a1), 및 도전체(441a2)를 형성하는 단계부터의 단계에 대해서는 트랜지스터의 제작 방법 3을 참조한다. 이와 같이 도 4의 (A) 내지 (C)의 트랜지스터를 형성할 수 있다(도 4의 (A) 내지 (C) 참조).
<하드 마스크를 사용한 도전체(416) 및 도전체(441)를 포함하는 하드 마스크의 형성 방법 1>
트랜지스터의 제작 방법 1 및 트랜지스터의 제작 방법 3과 다른, 도전체(416) 및 도전체(441)를 포함하는 하드 마스크의 형성 방법에 대하여 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 41의 (A) 내지 (C), 도 42의 (A) 내지 (C), 도 43의 (A) 내지 (C), 도 44의 (A) 내지 (C), 도 45의 (A) 내지 (C), 및 도 46의 (A) 내지 (C)를 참조하여 아래에서 설명한다.
절연체(433) 형성까지의 공정에 대해서는 트랜지스터의 제작 방법 1을 참조한다. 다음으로 절연체(433) 위에 도전체(443)를 형성한다. 도전체(443)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 도전체(443) 위에 절연체(445)를 형성한다. 절연체(445)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(445) 위에 유기 도포막(449)을 형성한다. 유기 도포막(449)은 스핀 코팅법 등에 의하여 형성하면 좋다. 다음으로 유기 도포막(449) 위에 리소그래피법 등에 의하여 레지스트 마스크(434)를 형성한다(도 41의 (A) 내지 (C) 참조).
다음으로 레지스트 마스크(434)를 에칭 마스크로서 사용하여 절연체(445) 상면이 노출될 때까지 유기 도포막(449)을 가공하여 유기 도포막(451)을 형성한다. 유기 도포막(451)을 형성하면 유기 도포막(451)을 개재하여 레지스트 마스크(434)와 절연체(433)의 밀착성이 향상될 수 있다. 또한 유기 도포막(451)의 형성은 생략하여도 좋다.
다음으로 레지스트 마스크(434)를 에칭 마스크로서 사용하여 도전체(443)의 표면이 노출될 때까지 절연체(445)를 가공함으로써 절연체(452)를 형성한다(도 42의 (A) 내지 (C) 참조).
다음으로 레지스트 마스크(434)를 에칭 마스크로서 사용하여 절연체(433)의 표면이 노출될 때까지 도전체(443)를 가공함으로써 도전체(453)를 형성한다. 레지스트 마스크(434)는 도전체(453)를 형성하는 동안에 제거된다. 상술한 단계를 거쳐 절연체(452) 및 도전체(453)를 포함하는 하드 마스크를 형성한다(도 43의 (A) 내지 (C) 참조).
다음으로 절연체(452) 및 도전체(453)를 포함하는 하드 마스크를 에칭 마스크로서 사용하여 반도체(306b) 표면이 노출될 때까지 절연체(433)를 가공하여 개구부를 가지는 절연체(436)를 형성한다. 이 가공에 의하여 절연체(452)는 제거되고 도전체(453)는 에칭에 의하여 얇아진다(도 44의 (A) 내지 (C) 참조).
상술한 바와 같이, 개구부를 가지는 절연체(436)의 형성에 절연체(452) 및 도전체(453)를 포함하는 하드 마스크를 에칭 마스크로서 사용하는 경우에는, 트랜지스터의 제작 방법 1 또는 트랜지스터의 제작 방법 3에 기재된 바와 같이 개구부를 가지는 절연체(436)의 형성에 레지스트 마스크를 에칭 마스크로서 사용하는 경우보다 개구부의 폭을 작게 할 수 있으므로 미세 가공을 실시할 수 있다. 또한 개구부의 크기를 제어할 수 있고 개구부의 크기의 편차를 저감할 수 있는 경우가 있다.
다음으로 반도체(406b)의 노출된 표면 및 도전체(453) 위에 도전체(439)를 형성한다(도 45의 (A) 내지 (C) 참조).
다음으로 도전체(439) 위에 도전체(415)를 형성한다. 도전체(439) 및 도전체(415)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 도전체(439)를 ALD법 등에 의하여 형성하고 도전체(415)를 MCVD법에 의하여 형성하면 도전체(439)와 도전체(415)의 밀착성이 향상될 수 있어 바람직하다. 예를 들어 질화 타이타늄 또는 텅스텐을 형성한 후 텅스텐을 형성한다(도 46의 (A) 내지 (C) 참조).
다음으로 도전체(415) 상면으로부터 도전체(415), 도전체(439), 및 도전체(453)를 CMP 등에 의하여 절연체(436) 상면이 노출될 때까지 연마하고 평탄화시킴으로써 도전체(416) 및 도전체(441)를 형성한다(도 18의 (A) 내지 (C) 참조).
다음으로 절연체(436)를 선택적으로 에칭한다. 웨트 에칭법 또는 드라이 에칭법에 의하여 에칭을 실시한다. 도전체(416) 및 도전체(441)의 에칭량을 최소화하면서 절연체(436)를 선택적으로 에칭하기 위하여 도전체(416) 및 도전체(441)의 에칭 레이트에 대한 절연체(436)의 에칭 레이트의 비가 높은 조건하에서 에칭을 실시한다. 예를 들어 도전체(416) 및 도전체(441)의 에칭 레이트를 1로 하고 절연체(436)의 에칭 레이트를 5 이상, 바람직하게는 10 이상으로 한다. 이와 같이 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 형성한다(도 19의 (A) 내지 (C) 참조).
<하드 마스크를 사용한 도전체(416) 및 도전체(441)를 포함하는 하드 마스크의 형성 방법 2>
트랜지스터의 제작 방법 2 및 트랜지스터의 제작 방법 4를 다른, 도전체(416) 및 도전체(441)를 포함하는 하드 마스크의 형성 방법에 대하여 도 34의 (A) 내지 (C), 도 35의 (A) 내지 (C), 도 47의 (A) 내지 (C), 도 48의 (A) 내지 (C), 도 49의 (A) 내지 (C), 도 50의 (A) 내지 (C), 및 도 51의 (A) 내지 (C)를 참조하여 아래에서 설명한다.
절연체(433) 형성까지의 공정에 대해서는 트랜지스터의 제작 방법 2를 참조한다. 다음으로 절연체(433) 위에 도전체(443)를 형성한다. 도전체(443)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로 도전체(443) 위에 절연체(445)를 형성한다. 절연체(445)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(445) 위에 유기 도포막(449)을 형성한다. 유기 도포막(449)은 스핀 코팅법 등에 의하여 형성하면 좋다. 다음으로 유기 도포막(449) 위에 리소그래피법 등에 의하여 레지스트 마스크(434)를 형성한다(도 47의 (A) 내지 (C) 참조).
다음으로 레지스트 마스크(434)를 에칭 마스크로서 사용하여 절연체(445) 상면이 노출될 때까지 유기 도포막(449)을 가공하여 유기 도포막(451)을 형성한다. 유기 도포막(451)을 형성하면 유기 도포막(451)을 개재하여 레지스트 마스크(434)와 절연체(433)의 밀착성이 향상될 수 있다. 또한 유기 도포막(451)의 형성은 생략하여도 좋다.
다음으로 레지스트 마스크(434)를 사용하여 도전체(443)의 표면이 노출될 때까지 절연체(445)를 가공함으로써 절연체(452)를 형성한다(도 48의 (A) 내지 (C) 참조).
다음으로 레지스트 마스크(434)를 사용하여 절연체(433)의 표면이 노출될 때까지 도전체(443)를 가공함으로써 도전체(453)를 형성한다. 레지스트 마스크(434)는 도전체(453)를 형성하는 동안에 제거된다. 상술한 단계를 거쳐 절연체(452) 및 도전체(453)를 포함하는 하드 마스크를 형성한다(도 49의 (A) 내지 (C) 참조).
다음으로 절연체(452) 및 도전체(453)를 포함하는 하드 마스크를 에칭 마스크로서 사용하여 도전체(439) 표면이 노출될 때까지 절연체(433)를 가공하여 개구부를 가지는 절연체(436)를 형성한다. 이 가공에 의하여 절연체(452)는 제거되고 도전체(453)는 에칭에 의하여 얇아진다(도 50의 (A) 내지 (C) 참조).
상술한 바와 같이, 개구부를 가지는 절연체(436)의 형성에 절연체(452) 및 도전체(453)를 포함하는 하드 마스크를 에칭 마스크로서 사용하는 경우에는, 개구부를 가지는 절연체(436)의 형성에 레지스트 마스크를 에칭 마스크로서 사용하는 경우보다 개구부의 폭을 작게 할 수 있으므로 미세 가공을 실시할 수 있다. 또한 개구부의 크기를 제어할 수 있고 개구부의 크기의 편차를 저감할 수 있는 경우가 있다.
다음으로 개구부 내 및 도전체(439) 위에 도전체(415)를 형성한다. 도전체(415)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다(도 51의 (A) 내지 (C) 참조).
다음으로 도전체(415) 상면으로부터 도전체(415) 및 도전체(453)를 CMP 등에 의하여 절연체(436) 상면이 노출될 때까지 연마하고 평탄화시킴으로써 도전체(416)를 형성한다(도 34의 (A) 내지 (C) 참조).
다음으로 절연체(436)를 선택적으로 에칭한다. 웨트 에칭법 또는 드라이 에칭법에 의하여 에칭을 실시한다. 도전체(416)의 에칭량을 최소화하면서 절연체(436)를 선택적으로 에칭하기 위하여 도전체(416)의 에칭 레이트에 대한 절연체(436)의 에칭 레이트의 비가 높은 조건하에서 에칭을 실시한다. 예를 들어 도전체(416)의 에칭 레이트를 1로 하고 절연체(436)의 에칭 레이트를 5 이상, 바람직하게는 10 이상으로 한다.
이와 같이 도전체(416) 및 도전체(441)를 포함하는 하드 마스크를 형성한다(도 35의 (A) 내지 (C) 참조).
(실시형태 4)
<기억 장치 1>
전력이 공급되지 않아도 저장된 데이터를 유지할 수 있고, 기록 사이클수가 제한되지 않는, 본 발명의 일 형태의 트랜지스터를 포함하는 반도체 장치(기억 장치)의 예를 도 52의 (A) 및 (B)에 나타내었다.
도 52의 (A)에 나타낸 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한 트랜지스터(3300)로서는 상술한 트랜지스터들 중 어느 것을 사용할 수 있다.
또한 트랜지스터(3300)는 오프 상태 전류가 낮은 트랜지스터인 것이 바람직하다. 예를 들어 산화물 반도체를 사용한 트랜지스터를 트랜지스터(3300)로서 사용할 수 있다. 트랜지스터(3300)는 오프 상태 전류가 낮기 때문에 저장된 데이터를 반도체 장치의 소정의 노드에 오랫동안 유지할 수 있다. 바꿔 말하면 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에 반도체 장치의 소비전력을 저감시킬 수 있다.
도 52의 (A)에서는 제 1 배선(3001)이 트랜지스터(3200)의 소스에 전기적으로 접속되어 있다. 제 2 배선(3002)이 트랜지스터(3200)의 드레인에 전기적으로 접속되어 있다. 제 3 배선(3003)이 트랜지스터(3300)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 제 4 배선(3004)이 트랜지스터(3300)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 하나는 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되어 있다. 제 5 배선(3005)이 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 52의 (A)의 반도체 장치는 트랜지스터(3200)의 게이트의 전위가 유지될 수 있다는 특징을 가지기 때문에 아래와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여 트랜지스터(3300)를 온으로 한다. 따라서 트랜지스터(3200)의 게이트와 용량 소자(3400)의 한쪽 전극이 서로 전기적으로 접속되는 노드 FG에 제 3 배선(3003)의 전위가 공급된다. 즉 소정의 전하가 트랜지스터(3200)의 게이트에 공급된다(기록). 여기서 상이한 전위 레벨을 제공하는 2종류의 전하(이후 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 이 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프가 되는 전위로 설정하여 트랜지스터(3300)를 오프로 한다. 그러므로 노드 FG에 전하가 유지된다(유지).
트랜지스터(3300)는 오프 상태 전류가 낮기 때문에 노드(FG)의 전하가 오랫동안 유지된다.
다음으로 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 제 1 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 제 5 배선(3005)에 공급함으로써, 노드(FG)에 유지된 전하의 양에 따라 제 2 배선(3002)의 전위가 변동된다. 이것은 트랜지스터(3200)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(3200)의 게이트에 high 레벨 전하가 주어질 때의 외견상 문턱 전압 V th _H가, 트랜지스터(3200)의 게이트에 low 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서 외견상 문턱 전압이란 트랜지스터(3200)를 "온 상태"로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 그러므로 제 5 배선(3005)의 전위를 V th _H와 V th _L 사이의 전위 V 0으로 함으로써 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어 기록에서 노드 FG에 high 레벨 전하가 공급되고 제 5 배선(3005)의 전위가 V 0(>V th _H)인 경우에는 트랜지스터(3200)는 "온 상태"가 된다. 기록에서 노드 FG에 low 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V 0(<V th _L)이어도 트랜지스터(3200)는 계속 "오프 상태"를 유지한다. 따라서 제 2 배선(3002)의 전위를 판정함으로써 노드 FG에 유지된 데이터를 판독할 수 있다.
또한 메모리 셀이 배열되는 경우에는 판독 동작 시에 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어 데이터가 판독되지 않는 메모리 셀의 제 5 배선(3005)에는 노드 FG에 공급된 전하에 상관없이 트랜지스터(3200)가 오프가 되는 전위 즉 V th _H보다 낮은 전위를 공급함으로써 원하는 메모리 셀의 데이터만을 판독할 수 있다. 또는 데이터가 판독되지 않는 메모리 셀의 제 5 배선(3005)에는 노드 FG에 공급된 전하에 상관없이 트랜지스터(3200)가 "온 상태"가 되는 전위 즉 V th _L보다 높은 전위를 공급함으로써 원하는 메모리 셀의 데이터만을 판독할 수 있다.
<반도체 장치의 구조 1>
도 53은 도 52의 (A)의 반도체 장치의 단면도이다. 도 53에 나타낸 반도체 장치는 트랜지스터(3200), 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 트랜지스터(3300) 및 용량 소자(3400)는 트랜지스터(3200) 위에 제공된다. 트랜지스터(3300)로서 도 1의 (A) 내지 (C)에 나타낸 트랜지스터를 사용한 예를 나타내었지만 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 상술한 트랜지스터의 기재를 참조한다.
도 53의 반도체 장치에서 트랜지스터(3200)는 FIN형 트랜지스터이다. FIN형 트랜지스터(3200)에서 실효상의 채널 폭이 증대됨으로써 트랜지스터(3200)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높일 수 있기 때문에 트랜지스터(3200)의 오프 특성을 향상시킬 수 있다. 트랜지스터(3200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(3200)는 반도체 기판(450)의 영역(474a), 반도체 기판(450)의 영역(474b), 절연체(462), 및 도전체(454)를 포함한다.
트랜지스터(3200)에서 영역(474a 및 474b)은 소스 영역 및 드레인 영역으로서의 기능을 가진다. 절연체(462)는 게이트 절연체로서의 기능을 가진다. 도전체(454)는 게이트 전극으로서의 기능을 가진다. 따라서 채널 형성 영역의 저항을 도전체(454)에 인가하는 전위에 의하여 제어할 수 있다. 바꿔 말하면 영역(474a)과 영역(474b) 사이의 도통 또는 비도통을 도전체(454)에 인가되는 전위에 의하여 제어할 수 있다.
반도체 기판(450)에는 예를 들어 실리콘 또는 저마늄 등으로 이루어진 단일 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨 등으로 이루어진 화합물 반도체 기판을 사용할 수 있다. 반도체 기판(450)으로서 단결정 실리콘 기판을 사용하는 것이 바람직하다.
반도체 기판(450)에는 n형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용한다. 그러나 반도체 기판(450)으로서 p형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용하여도 좋다. 이 경우에는 트랜지스터(3200)가 형성되는 영역에 n형 도전형을 부여하는 불순물을 포함하는 웰(well)을 제공하면 좋다. 또는 반도체 기판(450)은 i형 반도체 기판이어도 좋다.
반도체 기판(450) 상면은 (110)면을 가지는 것이 바람직하다. 그러므로 트랜지스터(3200)의 온 특성을 향상시킬 수 있다.
영역(474a 및 474b)은 p형 도전형을 부여하는 불순물을 포함하는 영역이다. 따라서 트랜지스터(3200)는 p채널 트랜지스터의 구조를 가진다.
또한 트랜지스터(3200)를 p채널 트랜지스터로서 나타내었지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
또한 영역(460) 등에 의하여 트랜지스터(3200)는 인접한 트랜지스터와 분리된다. 영역(460)은 절연성 영역이다.
도 53에 나타낸 반도체는 절연체(464), 절연체(466), 절연체(468), 절연체(470), 절연체(472), 절연체(475), 절연체(402), 절연체(410), 절연체(408), 절연체(428), 절연체(465), 절연체(467), 절연체(469), 절연체(498), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(476c), 도전체(479a), 도전체(479b), 도전체(479c), 도전체(477a), 도전체(477b), 도전체(477c), 도전체(484a), 도전체(484b), 도전체(484c), 도전체(484d), 도전체(483a), 도전체(483b), 도전체(483c), 도전체(483d), 도전체(483e), 도전체(483f), 도전체(485a), 도전체(485b), 도전체(485c), 도전체(485d), 도전체(487a), 도전체(487b), 도전체(487c), 도전체(488a), 도전체(488b), 도전체(488c), 도전체(490a), 도전체(490b), 도전체(489a), 도전체(489b), 도전체(491a), 도전체(491b), 도전체(491c), 도전체(492a), 도전체(492b), 도전체(492c), 도전체(494), 도전체(496), 절연체(406a), 반도체(406b), 및 절연체(406c)를 포함한다.
절연체(464)는 트랜지스터(3200) 위에 제공된다. 절연체(466)는 절연체(464) 위에 있다. 절연체(468)는 절연체(466) 위에 있다. 절연체(470)는 절연체(468) 위에 배치된다. 절연체(472)는 절연체(470) 위에 배치된다. 절연체(475)는 절연체(472) 위에 배치된다. 트랜지스터(3300)는 절연체(475) 위에 제공된다. 절연체(408)는 트랜지스터(3300) 위에 제공된다. 절연체(428)는 절연체(408) 위에 제공된다. 절연체(465)는 절연체(428) 위에 있다. 용량 소자(3400)는 절연체(465) 위에 제공된다. 절연체(469)는 용량 소자(3400) 위에 제공된다.
절연체(464)는 영역(474a)에 도달하며 도전체(480a)가 매립된 개구부, 영역(474b)에 도달하며 도전체(480b)가 매립된 개구부, 및 도전체(454)에 도달하며 도전체(480c)가 매립된 개구부를 포함한다.
또한 절연체(466)는 도전체(480a)에 도달하며 도전체(478a)가 매립된 개구부, 도전체(480b)에 도달하며 도전체(478b)가 매립된 개구부, 및 도전체(480c)에 도달하며 도전체(478c)가 매립된 개구부를 포함한다.
또한 절연체(468)는 도전체(478a)에 도달하며 도전체(476a)가 매립된 개구부, 도전체(478b)에 도달하며 도전체(476b)가 매립된 개구부, 및 도전체(478c)에 도달하며 도전체(476c)가 매립된 개구부를 포함한다.
도전체(476a)와 접촉하는 도전체(479a), 도전체(476b)와 접촉하는 도전체(479b), 및 도전체(476c)와 접촉하는 도전체(479c)는 절연체(468) 위에 있다. 절연체(472)는 절연체(470)를 통하여 도전체(479a)에 도달하는 개구부, 절연체(470)를 통하여 도전체(479b)에 도달하는 개구부, 및 절연체(470)를 통하여 도전체(479c)에 도달하는 개구부를 포함한다. 해당하는 개구부들에는 도전체(477a), 도전체(477b), 및 도전체(477c)가 매립된다.
절연체(475)는 트랜지스터(3300)의 채널 형성 영역과 중첩되는 개구부, 도전체(477a)에 도달하는 개구부, 도전체(477b)에 도달하는 개구부, 및 도전체(477c)에 도달하는 개구부를 포함한다. 해당하는 개구부들에는 도전체(484d), 도전체(484a), 도전체(484b), 및 도전체(484c)가 매립된다.
도전체(484d)는 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 좋다. 또는 예를 들어 정전위를 도전체(484d)에 인가함으로써 트랜지스터(3300)의 문턱 전압 등의 전기적 특성을 제어하여도 좋다. 또는 예를 들어 트랜지스터(3300)의 톱 게이트 전극과 도전체(484d)는 서로 전기적으로 접속되어도 좋다. 그러므로 트랜지스터(3300)의 온 상태 전류를 높일 수 있다. 펀치스루 현상을 억제할 수 있기 때문에 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정화시킬 수 있다.
또한 절연체(402)는 도전체(484a)에 도달하는 개구부, 도전체(484c)에 도달하는 개구부, 및 도전체(484b)에 도달하는 개구부를 포함한다.
절연체(428)는 절연체(408), 절연체(410), 및 절연체(402)를 통하여 도전체(484a), 도전체(484b), 및 도전체(484c)에 도달하는 3개의 개구부, 절연체(408) 및 절연체(410)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 하나의 도전체에 도달하는 2개의 개구부, 및 절연체(408)를 통하여 트랜지스터(3300)의 게이트 전극의 도전체에 도달하는 개구부를 포함한다. 해당하는 개구부들에는 도전체(483a), 도전체(483b), 도전체(483c), 도전체(483e), 도전체(483f), 및 도전체(483d)가 매립된다.
도전체(483a 및 483e)와 접촉하는 도전체(485a), 도전체(483b)와 접촉하는 도전체(485b), 도전체(483c 및 483f)와 접촉하는 도전체(485c), 및 도전체(483d)와 접촉하는 도전체(485d)가 절연체(428) 위에 있다. 절연체(465)는 도전체(485a)에 도달하는 개구부, 도전체(485b)에 도달하는 개구부, 및 도전체(485c)에 도달하는 개구부를 가진다. 해당하는 개구부들에는 도전체(487a), 도전체(487b), 및 도전체(487c)가 매립된다.
도전체(487a)와 접촉하는 도전체(488a), 도전체(487b)와 접촉하는 도전체(488b), 및 도전체(487c)와 접촉하는 도전체(488c)가 절연체(465) 위에 있다. 또한 절연체(467)는 도전체(488a)에 도달하는 개구부 및 도전체(488b)에 도달하는 개구부를 포함한다. 해당하는 개구부들에는 도전체(490a) 및 도전체(490b)가 매립된다. 도전체(488c)는 용량 소자(3400)의 한쪽 전극인 도전체(494)와 접촉한다.
도전체(490a)와 접촉하는 도전체(489a) 및 도전체(490b)와 접촉하는 도전체(489b)는 절연체(467) 위에 있다. 절연체(469)는 도전체(489a)에 도달하는 개구부, 도전체(489b)에 도달하는 개구부, 용량 소자(3400)의 다른 쪽 전극인 도전체(496)에 도달하는 개구부를 포함한다. 해당하는 개구부들에는 도전체(491a), 도전체(491b), 및 도전체(491c)가 매립된다.
도전체(491a)와 접촉하는 도전체(492a), 도전체(491b)와 접촉하는 도전체(492b), 및 도전체(491c)와 접촉하는 도전체(492c)는 절연체(469) 위에 있다.
절연체(464, 466, 468, 470, 472, 475, 402, 410, 408, 428, 465, 467, 469, 및 498)는 각각 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조로 형성하면 좋다. 절연체(401)는 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성하면 좋다.
수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체가 절연체(464, 466, 468, 470, 472, 475, 402, 410, 408, 428, 465, 467, 469, 및 498) 중 적어도 하나에 포함되는 것이 바람직하다. 수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체를 트랜지스터(3300) 근방에 배치하면 트랜지스터(3300)의 전기 특성을 안정화시킬 수 있다.
수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지면 좋다.
각 도전체(480a, 480b, 480c, 478a, 478b, 478c, 476a,476b, 476c, 479a, 479b, 479c, 477a, 477b, 477c, 484a, 484b, 484c, 484d, 483a, 483b, 483c, 483d, 483e, 483f, 485a, 485b, 485c, 485d, 487a, 487b, 487c, 488a, 488b, 488c, 490a, 490b, 489a, 489b, 491a, 491b, 491c, 492a, 492b, 492c, 494, 및 496)는 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유한 도전체를 포함하는 단층 구조 또는 적층 구조를 가지면 좋다. 합금 또는 화합물을 사용하여도 좋고, 예를 들어 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 또는 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다.
산화물 반도체를 반도체(406b)로서 사용하는 것이 바람직하다. 그러나 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등을 사용할 수 있는 경우가 있다.
절연체(406a 및 406c)로서는 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 함유한 산화물을 사용하는 것이 바람직하다. 그러나 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등을 사용할 수 있는 경우가 있다.
트랜지스터(3200)의 소스 또는 드레인은 도전체(480a), 도전체(478a), 도전체(476a), 도전체(479a), 도전체(477a), 도전체(484a), 도전체(483a), 도전체(485a), 및 도전체(483e)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 하나인 도전체에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극인 도전체(454)는 도전체(480c), 도전체(478c), 도전체(476c), 도전체(479c), 도전체(477c), 도전체(484c), 도전체(483c), 도전체(485c), 및 도전체(483f)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 하나인 도전체에 전기적으로 접속된다.
용량 소자(3400)는 도전체(483f), 도전체(485c), 도전체(487c), 및 도전체(488c)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 하나와 전기적으로 접속되며 용량 소자(3400)의 전극 중 하나인 도전체(494); 절연체(498); 및 용량 소자(3400)의 다른 쪽 전극인 도전체(496)를 포함한다. 용량 소자(3400)를 트랜지스터(3300)의 위쪽 또는 아래쪽에 형성함으로써 반도체의 크기를 축소할 수 있기 때문에 바람직하다.
다른 구성 요소의 구조에 대해서는 도 1의 (A) 내지 (C) 등의 기재를 적절히 참조할 수 있다.
이 실시형태에서는 트랜지스터(3200) 위에 트랜지스터(3300)가 있고, 트랜지스터(3300) 위에 용량 소자(3400)가 있는 예를 나타내었지만 트랜지스터(3300)와 같은 반도체를 포함하는 하나 이상의 트랜지스터가 트랜지스터(3200) 위에 제공되어도 좋다. 용량 소자(3400)가 트랜지스터(3200) 위에 제공되어도 좋고, 트랜지스터(3300)가 용량 소자(3400) 위에 제공되어도 좋다. 이러한 구조를 사용함으로써 반도체 장치의 집적도를 더 높일 수 있다(도 54 참조).
<기억 장치 2>
도 52의 (B)의 반도체 장치는 트랜지스터(3200)가 제공되지 않는 점에서 도 52의 (A)의 반도체 장치와 다르다. 이 경우에도 데이터는 도 52의 (A)의 반도체 장치와 같은 방식으로 기록 및 유지될 수 있다.
도 52의 (B)의 반도체 장치에서의 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면 플로팅 상태에 있는 제 3 배선(3003)과 용량 소자(3400)가 서로 전기적으로 접속되고, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 결과적으로 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 달라진다.
예를 들어 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, 여기서 V는 용량 소자(3400)의 한쪽 전극의 전위, C는 용량 소자(3400)의 용량, C B는 제 3 배선(3003)의 용량 성분, 그리고 V B0은 전하 재분배 전의 제 3 배선(3003)의 전위이다. 따라서 메모리 셀이 용량 소자(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))가 전위 V 0을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우에는 제 1 반도체를 포함하는 트랜지스터를 메모리 셀을 구동하기 위한 구동 회로에 사용하면 좋고, 제 2 반도체를 포함하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층하면 좋다.
산화물 반도체를 사용하며, 오프 상태 전류가 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면 리프레시 동작이 필요 없게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어 소비전력을 충분히 저감시킬 수 있다. 또한 전력이 공급되지 않는 경우(또한 전위는 바람직하게는 고정됨)에도 저장된 데이터를 오랫동안 유지할 수 있다.
또한 상기 반도체 장치에서는 데이터 기록에 높은 전압이 불필요하고 소자의 열화가 일어나기 어렵다. 예를 들어 종래의 비휘발성 메모리와 달리 플로팅 게이트로의 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에 절연체의 열화 등의 문제가 일어나지 않는다. 즉 본 발명의 일 형태의 반도체 장치는 종래의 비휘발성 메모리의 문제인 데이터를 재기록할 수 있는 횟수에 대한 제한이 없고, 그 신뢰성이 대폭으로 향상된 것이다. 또한 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에 고속 동작을 쉽게 달성할 수 있다. 본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 5)
<반도체 장치의 구조 2>
본 실시형태에서는 본 발명의 일 형태의 트랜지스터를 포함하는 회로의 예에 대하여 도면을 참조하여 설명한다.
<단면 구조>
도 55의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치의 단면도이다. 도 55의 (A)에서 X1-X2 방향은 채널 길이 방향을 나타내고, 도 55의 (B)에서 Y1-Y2 방향은 채널 폭 방향을 나타낸다. 도 55의 (A) 및 (B)에 나타낸 반도체 장치는 하부에 제 1 반도체 재료를 함유한 트랜지스터(2200)를, 상부에 제 2 반도체 재료를 함유한 트랜지스터(2100)를 포함한다. 도 55의 (A) 및 (B)에는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터가 상기 제 2 반도체 재료를 함유한 트랜지스터(2100)로서 사용되는 예를 나타내었다.
여기서 제 1 반도체 재료 및 제 2 반도체 재료는 밴드 갭이 상이한 재료인 것이 바람직하다. 예를 들어 제 1 반도체 재료는 산화물 반도체 외의 반도체 재료(이러한 반도체 재료의 예에는 실리콘(왜곡 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비화 갈륨, 비화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 및 유기 반도체가 포함됨)로 할 수 있고, 제 2 반도체 재료는 산화물 반도체로 할 수 있다. 단결정 실리콘 등 산화물 반도체 외의 재료를 사용한 트랜지스터는 쉽게 고속 동작할 수 있다. 한편으로 산화물 반도체를 사용하고 상술한 실시형태에서 예로서 설명한 트랜지스터는 우수한 서브 문턱(subthreshold) 특성 및 미세한 구조를 가진다. 또한 상기 트랜지스터는 스위칭 속도가 빠르므로 고속 동작할 수 있고, 오프 상태 전류가 낮으므로 누설 전류가 낮다.
트랜지스터(2200)는 n채널 트랜지스터 또는 p채널 트랜지스터의 어느 쪽이어도 좋고, 회로에 따라 적절한 트랜지스터를 사용하여도 좋다. 또한 산화물 반도체를 사용하는 본 발명의 일 형태에 따른 트랜지스터를 사용하는 것을 제외하고는, 반도체 장치에 사용하는 재료 또는 구조 등, 반도체 장치의 구체적인 구조는 여기에 기재된 것에 반드시 한정되는 것은 아니다.
도 55의 (A) 및 (B)는 절연체(2201), 절연체(2207), 및 절연체(2208)를 개재하여 트랜지스터(2200) 위에 트랜지스터(2100)가 제공되는 구조를 나타낸 것이다. 트랜지스터(2200)와 트랜지스터(2100) 사이에는 복수의 배선(2202)이 제공되어 있다. 또한 상기 절연체 위 및 아래에 제공된 배선 및 전극은 절연체에 매립된 복수의 플러그(2203)를 통하여 서로 전기적으로 접속된다. 트랜지스터(2100)를 덮는 절연체(2204) 및 절연체(2204) 위의 배선(2205)이 제공된다.
2종류의 트랜지스터를 적층함으로써 회로가 차지하는 면적이 저감되어 복수의 회로를 고집적화시킬 수 있다.
여기서 하부에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용하는 경우, 트랜지스터(2200)의 반도체막 근방에 제공되는 절연체 내의 수소가 실리콘의 댕글링 본드(dangling bond)를 종단시키고, 이에 따라 트랜지스터(2200)의 신뢰성을 향상시킬 수 있다. 한편으로 상부에 제공되는 트랜지스터(2100)에 산화물 반도체를 사용하는 경우, 트랜지스터(2100)의 반도체막 근방에 제공되는 절연체 내의 수소가 산화물 반도체 내에 캐리어를 생성시키는 요인이 되고, 이에 따라 트랜지스터(2100)의 신뢰성을 저하시킬 수 있다. 따라서 실리콘계 반도체 재료를 사용한 트랜지스터(2200) 위에 산화물 반도체를 사용한 트랜지스터(2100)를 제공하는 경우, 트랜지스터들(2100 및 2200) 사이에 수소의 확산을 방지하는 기능을 가지는 절연체(2207)를 제공하는 것이 특히 효과적이다. 절연체(2207)에 의하여 수소가 하부에 머무르게 되어 트랜지스터(2200)의 신뢰성이 향상된다. 또한 절연체(2207)는 하부에서 상부로 수소가 확산되는 것을 억제하기 때문에 트랜지스터(2100)의 신뢰성도 향상될 수 있다.
절연체(2207)는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성할 수 있다.
또한 산화물 반도체막을 포함하는 트랜지스터(2100)를 덮도록 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 가지는 차단막을 형성하는 것이 바람직하다. 차단막에는 절연체(2207)와 같은 재료를 사용할 수 있고, 특히 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막을 사용하면, 퇴적 중에 산화 알루미늄막 아래의 절연체에 과잉 산소를 첨가할 수 있고, 가열 처리에 의하여 과잉 산소가 트랜지스터(2100)의 산화물 반도체층으로 이동하고, 이것은 산화물 반도체층 내의 결함을 수복(修復)하는 효과를 가진다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소 양쪽의 투과를 방지하는 차폐(차단) 효과가 높다. 그러므로 트랜지스터(2100)를 덮는 차단막으로서 산화 알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체막으로부터 산소가 방출되는 것, 그리고 산화물 반도체막에 물 및 수소가 들어가는 것을 방지할 수 있다. 또한 차단막으로서 적층 구조를 가지는 절연체(2204)를 사용하여도 좋고, 또는 절연체(2204) 아래에 차단막을 제공하여도 좋다.
또한 트랜지스터(2200)는 플레이너(planar)형 트랜지스터에 한정되지 않고 다양한 종류의 트랜지스터로 할 수 있다. 예를 들어 핀(FIN)형 트랜지스터 또는 트라이 게이트(tri-gate) 트랜지스터 등으로 할 수 있다. 이 경우의 단면도의 예를 도 55의 (E) 및 (F)에 나타내었다. 반도체 기판(2211) 위에 절연체(2212)가 제공된다. 반도체 기판(2211)은 얇은 팁(핀이라고도 함)을 가지는 돌출부를 포함한다. 또한 돌출부 위에 절연체를 제공하여도 좋다. 절연체는 돌출부를 형성할 때 반도체 기판(2211)이 에칭되는 것을 방지하기 위한 마스크로서 기능한다. 돌출부는 반드시 얇은 팁을 가질 필요는 없고, 예를 들어 직육면체 형상의 돌출부 및 두꺼운 팁을 가지는 돌출부를 사용하여도 좋다. 반도체 기판(2211)의 돌출부 위에는 게이트 절연체(2214)가 제공되고, 게이트 절연체(2214) 위에 게이트 전극(2213)이 제공되어 있다. 반도체 기판(2211)에는 소스 영역 및 드레인 영역(2215)이 형성되어 있다. 또한 여기서는 반도체 기판(2211)이 돌출부를 포함하는 예를 나타내었지만 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어 SOI 기판을 가공함으로써 돌출부를 가지는 반도체 영역을 형성하여도 좋다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 6)
[CMOS 회로]
도 55(C)의 회로도는 p채널 트랜지스터(2200)와 n채널 트랜지스터(2100)가 서로 직렬로 접속되고 이들의 게이트가 서로 접속되는 소위 CMOS 회로의 구성을 나타낸 것이다.
[아날로그 스위치]
도 55의 (D)의 회로도는 트랜지스터(2100 및 2200)의 소스들이 서로 접속되고, 트랜지스터(2100 및 2200)의 드레인들이 서로 접속된 구성을 나타낸 것이다. 이런 구성에 의하여 트랜지스터는 소위 아날로그 스위치로서 기능할 수 있다. 본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 7)
<CPU>
상술한 트랜지스터 중 어느 것 또는 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU에 대하여 아래에서 설명한다.
도 56은 상술한 트랜지스터 중 어느 것을 구성 요소로서 포함하는 CPU의 구성예를 나타낸 블록도이다.
도 56에 나타낸 CPU는 기판(1190) 위에 ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별개의 칩 위에 제공되어도 좋다. 도 56의 CPU는 구조를 간략화한 예일 뿐이고 실제의 CPU는 용도에 따라 다양한 구조를 가질 수 있다는 것은 말할 나위 없다. 예를 들어 CPU는 다음과 같은 구성을 가질 수 있다: 도 56에 나타낸 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고; 복수의 코어를 포함하고; 코어들이 병렬로 동작한다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은 인스트럭션 디코더(1193)에 입력되고 거기서 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 실시한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부 입력/출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그것의 우선도 또는 마스크 상태에 따라 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
도 56에 나타낸 CPU에서 레지스터(1196)에 메모리 셀이 제공되어 있다. 상술한 트랜지스터 중 어느 것 또는 상술한 기억 장치 등을 레지스터(1196)의 메모리 셀에 사용할 수 있다.
도 56에 나타낸 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터 유지 동작을 선택한다. 즉 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서 플립플롭에 의하여 데이터를 유지할지 또는 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196)의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택되면 용량 소자에서 데이터가 재기록되고 레지스터(1196)의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 57은 레지스터(1196)로서 사용될 수 있는 기억 소자의 회로도의 예이다. 기억 소자(1200)는 전원 공급이 정지될 때 기억된 데이터가 휘발성인 회로(1201), 전원 공급이 정지될 때에도 기억된 데이터가 불휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 가지는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서 상술한 기억 장치를 회로(1202)로서 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지되면 GND(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어 트랜지스터(1209)의 게이트가 레지스터 등의 부하를 통하여 접지된다.
여기서 스위치(1203)가 하나의 도전형을 가지는 트랜지스터(1213)(예를 들어 n채널 트랜지스터)이고, 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 가지는 트랜지스터(1214)(예를 들어 p채널 트랜지스터)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 용량 소자(1208)의 한 쌍의 전극 중 하나 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서 접속 부분을 노드 M2라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전원 전위 VDD를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나), 논리 소자(1206)의 입력 단자, 및 용량 소자(1207)의 한 쌍의 전극 중 하나는 서로 전기적으로 접속된다. 여기서 접속 부분을 노드 M1이라고 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 하나는 정전위를 공급받을 수 있다. 예를 들어 용량 소자(1207)의 한 쌍의 전극 중 다른 하나는 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는 정전위를 공급받을 수 있다. 예를 들어 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 사용한다면 용량 소자(1207) 및 용량 소자(1208)를 반드시 제공할 필요는 없다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에 제어 신호 WE가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대하여, 제어 신호 WE와 다른 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치 중 하나의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치 중 다른 하나의 제 1 단자와 제 2 단자는 비도통 상태이다.
회로(1201)에 유지된 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력된다. 도 57은 회로(1201)로부터 출력되는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력되는 예를 나타낸 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 57의 예에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어 입력 단자로부터 입력되는 신호의 논리값이 반전됨으로써 얻어지는 신호가 유지되는 노드를 회로(1201)가 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호를 그 노드에 입력할 수 있다.
도 57에서 트랜지스터(1209)를 제외한 기억 소자(1200)에 포함되는 트랜지스터는 각각 산화물 반도체 외의 반도체를 사용하여 형성되는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어 트랜지스터는 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또는 기억 소자(1200)의 모든 트랜지스터를 산화물 반도체에 채널이 형성되는 트랜지스터로 하여도 좋다. 또는 기억 소자(1200)에는 트랜지스터(1209) 외에도 산화물 반도체에 채널이 형성되는 트랜지스터가 포함될 수도 있고, 산화물 반도체 외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터를 나머지 트랜지스터에 사용할 수도 있다.
도 57의 회로(1201)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는 예를 들어 인버터 또는 클록드 인버터를 사용할 수 있다.
기억 소자(1200)에 전원 전압이 공급되지 않는 기간에는 본 발명의 일 형태의 반도체 장치는 회로(1201)에 저장된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
산화물 반도체에 채널이 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 상태 전류는 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터의 오프 상태 전류보다 현저히 낮다. 그러므로 트랜지스터(1209)로서 상기 트랜지스터를 사용하면 기억 소자(1200)에 전원 전압이 공급되지 않는 기간에도 용량 소자(1208)에 유지된 신호가 오랫동안 유지된다. 따라서 기억 소자(1200)는 전원 전압의 공급이 정지되는 기간에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 실시하기 때문에 전원 전압의 공급이 재개된 후 회로(1201)가 원래의 데이터를 다시 유지하는 데 필요한 시간을 단축할 수 있다.
회로(1202)에서는 용량 소자(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 그러므로 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호에 따라 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)가 결정되고, 회로(1202)로부터 신호를 판독할 수 있다. 따라서 용량 소자(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변동되더라도 원래의 신호를 정확하게 판독할 수 있다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 적용함으로써 전원 전압의 공급 정지로 인하여 기억 장치의 데이터가 소실되는 것을 방지할 수 있다. 또한 전원 전압의 공급이 재개된 직후에 기억 소자는 전력의 공급이 정지되기 전과 같은 상태로 돌아갈 수 있다. 그러므로 프로세서 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이더라도 전력의 공급을 정지할 수 있다. 따라서 소비전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(1200)를 CPU에서 사용하지만, 기억 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI 및 RF(radio frequency) 태그에서도 사용할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 8)
<촬상 장치>
도 58의 (A)는 본 발명의 일 형태의 촬상 장치(200)의 예를 나타낸 상면도이다. 촬상 장치(200)는 화소부(210) 및 화소부(210)를 구동시키기 위한 주변 회로(주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290))를 포함한다. 화소부(210)는 p행 q열(p 및 q는 각각 2 이상의 자연수임)의 매트릭스로 배치된 복수의 화소(211)를 포함한다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동시키기 위한 신호가 공급된다. 본 명세서 등에서 "주변 회로" 또는 "구동 회로"는 주변 회로(260, 270, 280, 및 290) 모두를 가리키는 경우가 있다. 예를 들어 주변 회로(260)를 주변 회로의 일부로 간주할 수 있다.
촬상 장치(200)는 광원(291)을 포함하는 것이 바람직하다. 광원(291)은 검출광(P1)을 발할 수 있다.
주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 포함한다. 주변 회로는 화소부(210)가 형성되는 기판 위에 형성되어도 좋다. 또는 IC칩 등의 반도체 장치가 주변 회로의 일부 또는 전체에 사용되어도 좋다. 또한 주변 회로로서는 주변 회로(260, 270, 280, 및 290) 중 하나 이상을 생략하여도 좋다.
도 58의 (B)에 나타낸 바와 같이 촬상 장치(200)에 포함되는 화소부(210)에 화소(211)를 기울여서 제공하여도 좋다. 화소(211)를 비스듬히 배치함으로써 행 방향 및 열 방향의 화소들 사이의 간격(피치)을 짧게 할 수 있다. 따라서 촬상 장치(200)에 의하여 촬상되는 화상의 품질을 향상시킬 수 있다.
<화소의 구성예 1>
촬상 장치(200)에 포함되는 화소(211)를 복수의 부화소(212)로 형성하고, 특정한 파장 대역의 빛을 투과시키는 필터(컬러 필터)와 각 부화소(212)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 데이터를 얻을 수 있다.
도 59의 (A)는 컬러 화상이 얻어지는 화소(211)의 예를 나타낸 상면도이다. 도 59의 (A)에 나타낸 화소(211)는 적색(R)의 파장 대역의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212R)라고도 함), 녹색(G)의 파장 대역의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212G)라고도 함), 및 청색(B)의 파장 대역의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212B)라고도 함)를 포함한다. 부화소(212)는 포토센서로서 기능할 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 및 배선(250)에 전기적으로 접속된다. 또한 부화소(212R), 부화소(212G), 및 부화소(212B)는 서로 독립된 각 배선(253)에 접속된다. 본 명세서 등에서는 예를 들어 n행째 화소(211)에 접속된 배선(248), 배선(249), 및 배선(250)을 각각 배선(248[n]), 배선(249[n], 및 배선(250[n]) )이라고 한다. 예를 들어 m열째 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 한다. 또한 도 59의 (A)에서 m열째 화소(211)의 부화소(212R), 부화소(212G), 및 부화소(212B)에 접속된 배선(253)을 배선(253[m]R), 배선(253[m]G), 및 배선(253[m]B)이라고 한다. 부화소(212)는 상술한 배선을 통하여 주변 회로에 전기적으로 접속된다.
촬상 장치(200)는 부화소(212)가 스위치를 통하여 부화소(212)와 같은 파장 대역의 빛을 투과시키는 컬러 필터가 제공된, 인접한 화소(211)의 부화소(212)에 전기적으로 접속되는 구조를 가진다. 도 59의 (B)는 부화소들(212): n(n은 1 이상 p 이하의 정수)행 m(m은 1 이상 q 이하의 정수)열에 배치된 화소(211)의 부화소(212)와, (n+1)행 m열에 배치된, 인접한 화소(211)의 부화소(212)의 접속예를 나타낸 것이다. 도 59의 (B)에서 n행 m열에 배치된 부화소(212R)와, (n+1)행 m열에 배치된 부화소(212R)는 스위치(201)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212G)와, (n+1)행 m열에 배치된 부화소(212G)는 스위치(202)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212B)와, (n+1)행 m열에 배치된 부화소(212B)는 스위치(203)를 통하여 서로 접속되어 있다.
부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 및 청색(B)의 컬러 필터에 한정되지 않고, 시안(C), 황색(Y), 및 마젠타(M)의 빛을 투과시키는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에 3개의 다른 파장 대역의 빛을 검지하는 부화소(212)를 제공함으로써 풀 컬러의 화상을 얻을 수 있다.
적색(R), 녹색(G), 및 청색(B)의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)에 더하여 황색(Y)의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 시안(C), 황색(Y), 및 마젠타(M)의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)에 더하여 청색(B)의 빛을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 하나의 화소(211)에 4개의 다른 파장 대역의 빛을 검지하는 부화소(212)를 제공하면 얻어지는 화상의 색 재현성을 높일 수 있다.
예를 들어 도 59의 (A)에서 적색의 파장 대역의 빛을 검지하는 부화소(212), 녹색의 파장 대역의 빛을 검지하는 부화소(212), 및 청색의 파장 대역의 빛을 검지하는 부화소(212)에 대해서는 그 화소수의 비(또는 수광 면적의 비)는 반드시 1:1:1이 아니어도 좋다. 예를 들어 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열을 채용할 수 있다. 또는 청색에 대한 적색 및 녹색의 화소수의 비(수광 면적의 비)를 1:6:1로 하여도 좋다.
화소(211)에 제공하는 부화소(212)의 개수는 하나이어도 좋지만, 2개 이상의 부화소를 제공하는 것이 바람직하다. 예를 들어 같은 파장 대역의 빛을 검지하는 2개 이상의 부화소(212)를 제공하면 중복성(redundancy)이 높아지고 촬상 장치(200)의 신뢰성을 높일 수 있다.
적외광을 투과시키며 가시광을 흡수 또는 반사하는 IR(infrared) 필터를 필터로서 사용하면 적외광을 검지하는 촬상 장치(200)를 실현할 수 있다.
또한 ND(neutral density) 필터(감광 필터)를 사용하면 광전 변환 소자(수광 소자)에 대량의 빛이 들어갈 때 일어나는 출력 포화를 방지할 수 있다. 감광 성능이 상이한 ND 필터들을 조합하여 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
상술한 필터 외에 렌즈를 화소(211)에 제공하여도 좋다. 도 60의 (A) 및 (B)의 단면도를 참조하여 화소(211), 필터(254), 및 렌즈(255)의 배치예에 대하여 설명한다. 렌즈(255)에 의하여 부화소(212)에 제공된 광전 변환 소자는 입사광을 효율적으로 수광할 수 있다. 구체적으로는 도 60의 (A)에 나타낸 바와 같이 빛(256)은 화소(211)에 제공된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통하여 광전 변환 소자(220)에 들어간다.
그러나 일점쇄선으로 둘러싸인 영역으로 나타낸 바와 같이 화살표로 나타내어진 빛(256)의 일부는 일부의 배선(257)에 의하여 차단될 가능성이 있다. 그러므로, 도 60의 (B)에 나타낸 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 제공함으로써 광전 변환 소자(220)가 빛(256)을 효율적으로 수광할 수 있는 구조로 하는 것이 바람직하다. 빛(256)이 광전 변환 소자(220) 측으로부터 광전 변환 소자(220)에 들어가면 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 60의 (A) 및 (B)에 나타낸 광전 변환 소자(220)로서 p-n 접합 또는 p-i-n 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
방사선을 흡수하고 전하를 발생시키는 기능을 가지는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하고 전하를 발생시키는 기능을 가지는 물질의 예에는 셀레늄, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 및 카드뮴 아연 합금이 포함된다.
예를 들어 광전 변환 소자(220)에 셀레늄을 사용하면, 광전 변환 소자(220)는 가시광, 자외광, 적외광, X선 및 감마선 등 넓은 파장 대역에서 광 흡수 계수를 가질 수 있다.
촬상 장치(200)에 포함되는 하나의 화소(211)는 도 60의 (A) 및 (B)에 나타낸 부화소(212)에 더하여 제 1 필터를 가지는 부화소(212)를 포함하여도 좋다.
<화소의 구성예 2>
실리콘을 사용한 트랜지스터 및 본 발명의 일 형태에 따른 산화물 반도체를 사용한 트랜지스터를 포함하는 화소의 예에 대하여 아래에서 설명한다.
도 61의 (A) 및 (B)는 각각 촬상 장치에 포함되는 소자의 단면도이다.
도 61의 (A)에 나타낸 촬상 장치는 실리콘 기판(300) 위의 실리콘을 포함하는 트랜지스터(351), 트랜지스터(351) 위에 적층되며 산화물 반도체를 포함하는 트랜지스터(353 및 354), 및 실리콘 기판(300)에 제공되며 애노드(361) 및 캐소드(362)를 포함하는 포토다이오드(360)를 포함한다. 트랜지스터 및 포토다이오드(360)는 각종 플러그(370) 및 배선(371)에 전기적으로 접속된다. 또한 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)에 전기적으로 접속되어 있다.
촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함하는 층(305), 층(305)과 접촉하며 배선(371)을 포함하는 층(320), 층(320)과 접촉하며 트랜지스터(353 및 354)를 포함하는 층(331), 및 층(331)과 접촉하며 배선(372) 및 배선(373)을 포함하는 층(340)을 포함한다.
또한 도 61의 (A)의 단면도의 예에서는 실리콘 기판(300)에서 트랜지스터(351)가 형성되는 면과는 반대 측에 포토다이오드(360)의 수광면이 제공되어 있다. 상기 구조에 의하여 트랜지스터 또는 배선에 의한 영향 없이 광로를 얻을 수 있기 때문에 높은 개구율을 가지는 화소를 형성할 수 있다. 또한 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성되는 면과 같게 할 수 있다.
산화물 반도체를 사용한 트랜지스터만을 사용하여 화소를 형성하는 경우, 층(305)은 산화물 반도체를 사용한 트랜지스터를 포함하여도 좋다. 또는 층(305)을 생략하여도 좋고, 화소가 산화물 반도체를 사용한 트랜지스터만을 포함하여도 좋다.
또한 도 61의 (A)의 단면도에서 층(305)에서의 포토다이오드(360)와 층(331)에서의 트랜지스터를 서로 중첩하도록 형성할 수 있다. 이로써 화소의 집적도를 높일 수 있다. 바꿔 말하면 촬상 장치의 해상도를 높일 수 있다.
도 61의 (B)에 나타낸 촬상 장치는 층(340) 내 및 트랜지스터 위에 포토다이오드(365)를 포함한다. 도 61의 (B)에서 층(305)은 실리콘을 사용한 트랜지스터(351) 및 트랜지스터(352)를 포함하고, 층(320)은 배선(371)을 포함하고, 층(331)은 산화물 반도체층을 사용한 트랜지스터(353 및 354)를 포함하고, 층(340)은 포토다이오드(365)를 포함한다. 포토다이오드(365)는 반도체층(366), 반도체층(367), 및 반도체층(368)을 포함하고, 플러그(370)를 통하여 배선(373) 및 배선(374)에 전기적으로 접속된다.
도 61의 (B)에 나타낸 소자 구조에 의하여 개구율을 높일 수 있다.
또는 비정질 실리콘막 또는 미결정 실리콘막 등을 사용하여 형성된 PIN 다이오드 소자를 포토다이오드(365)로서 사용하여도 좋다. 포토다이오드(365)에서는 n형 반도체층(368), i형 반도체층(367), 및 p형 반도체층(366)이 이 순서대로 적층된다. i형 반도체층(367)은 비정질 실리콘을 사용하여 형성하는 것이 바람직하다. p형 반도체층(366) 및 n형 반도체층(368)은 각각 대응하는 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용하여 형성할 수 있다. 비정질 실리콘을 사용하여 포토다이오드(365)가 형성된 포토다이오드는 가시광 파장 대역에서의 감도가 높아 약한 가시광을 쉽게 검지할 수 있다.
여기서 트랜지스터(351) 및 포토다이오드(360)를 포함하는 층(305)과, 트랜지스터(353 및 354)를 포함하는 층(331) 사이에는 절연체(380)가 제공된다. 그러나 절연체(380)의 위치에 한정은 없다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단시켜 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 한편 트랜지스터(353) 및 트랜지스터(354) 등 근방에 제공되는 절연체 내의 수소는 산화물 반도체에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로 상기 수소는 트랜지스터(353) 및 트랜지스터(354) 등의 신뢰성의 저하를 초래할 수 있다. 그러므로, 실리콘계 반도체를 사용한 트랜지스터 위에 산화물 반도체를 사용한 트랜지스터를 제공하는 경우, 이 트랜지스터들 사이에 수소를 차단하는 기능을 가지는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380) 아래에 수소를 가두면 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한 절연체(380) 아래 부분으로부터 절연체(380) 위 부분으로 수소가 확산되는 것을 방지할 수 있기 때문에 트랜지스터(353) 및 트랜지스터(354) 등의 신뢰성을 높일 수 있다. 트랜지스터(353 및 354) 위에 절연체(381)를 형성하면 산화물 반도체 내의 산소의 확산을 방지할 수 있어 바람직하다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 9)
<RF 태그>
본 실시형태에서는 상술한 실시형태에 기재된 트랜지스터 또는 상술한 실시형태에 기재된 기억 장치를 포함하는 RF 태그에 대하여 도 62를 참조하여 설명한다.
본 실시형태의 RF 태그는 기억 회로를 포함하고, 필요한 데이터를 기억 회로에 저장하고, 비접촉 수단 예를 들어 무선 통신을 사용하여 외부에 데이터를 송신하거나 외부로부터 데이터를 수신한다. 이들 특징 때문에 RF 태그는 예를 들어 개개의 정보를 판독함으로써 물체 등을 인식하는 개체 인증 시스템에 사용될 수 있다. 또한 RF 태그를 이 목적으로 사용하기 위해서는 매우 높은 신뢰성을 가지는 것이 요구된다.
RF 태그의 구성에 대하여 도 62를 참조하여 설명한다. 도 62는 RF 태그의 구성예를 나타낸 블록도이다.
도 62에 나타낸 바와 같이, RF 태그(800)는 통신 장치(801)(질문기 또는 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함되는 정류 기능을 가지는 트랜지스터는 역전류를 충분히 낮게 할 수 있는 재료 예를 들어 산화물 반도체를 사용하여 형성되어도 좋다. 이로써 역전류의 발생으로 인하여 정류 기능이 약해지는 현상을 억제할 수 있고 복조 회로로부터의 출력이 포화되는 것을 방지할 수 있다. 바꿔 말하면 복조 회로로의 입력과 복조 회로로부터의 출력이 선형 관계에 가까운 관계가 될 수 있다. 또한 데이터 전송 방식은 다음 3가지 방식으로 크게 분류된다: 한 쌍의 코일이 서로 마주 보도록 제공되며 상호 유도에 의하여 서로 통신을 하는 전자기 결합 방식, 유도 전자계를 사용하여 통신을 하는 전자기 유도 방식, 및 전파를 사용하여 통신을 하는 전파 방식. 본 실시형태에 기재된 RF 태그(800)에는 이들 방식 중 어느 것이나 사용할 수 있다.
다음으로 각 회로의 구조에 대하여 설명한다. 안테나(804)는 통신 장치(801)에 접속된 안테나(802)와 무선 신호(803)를 주고받는다. 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류 예를 들어 반파 배전압 정류하고, 정류 회로(805)의 후단에 제공된 용량 소자에 의하여 정류된 신호를 평활화함으로써, 입력 전위를 생성한다. 또한 정류 회로(805)의 입력 측 또는 출력 측에 리미터 회로를 제공하여도 좋다. 리미터 회로는 입력 교류 신호의 진폭이 크고 내부 생성 전압이 높은 경우에는, 특정의 전력 이상의 전력이 후단의 회로에 입력되지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고 이것을 각 회로에 공급한다. 또한 정전압 회로(806)는 리셋 신호 생성 회로를 포함하여도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여 논리 회로(809)의 리셋 신호를 생성하는 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검파에 의하여 복조하고 복조 신호를 생성한다. 또한 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 한다.
논리 회로(809)는 복조 신호를 해석하고 처리한다. 기억 회로(810)는 입력된 데이터를 유지하며 로 디코더(row decoder), 칼럼 디코더(column decoder), 및 기억 영역 등을 포함한다. 또한 ROM(811)은 개체 번호(ID) 등을 저장하고 처리에 따라 이것을 출력한다.
또한 상술한 각 회로를 제공할지 여부는 필요에 따라 적절히 결정할 수 있다.
여기서 상술한 실시형태에 기재된 기억 회로를 기억 회로(810)로서 사용할 수 있다. 본 발명의 일 형태의 기억 회로는 전력이 공급되지 않더라도 데이터를 유지할 수 있기 때문에 RF 태그에 적합하게 사용될 수 있다. 또한 본 발명의 일 형태의 기억 회로는 데이터 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에서 필요한 전력보다 매우 낮기 때문에 데이터 판독 시와 데이터 기록 시의 최대 통신 범위에 차이가 생기지 않도록 할 수 있다. 또한 데이터 기록 시의 전력 부족에 기인하는 오동작 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 형태의 기억 회로는 비휘발성 메모리로서 사용될 수 있기 때문에 ROM(811)으로서 사용될 수도 있다. 이 경우에는 제작자는 ROM(811)에 데이터를 기록하기 위한 명령을 별도로 준비하여 사용자가 데이터를 자유로이 재기록하지 못하게 하는 것이 바람직하다. 제작자가 출하 전에 개체 번호를 부여하고 나서 제품의 출하를 시작하기 때문에 제작된 모든 RF 태그에 개체 번호를 붙이는 대신에 출하될 좋은 제품에만 개체 번호를 붙일 수 있다. 그러므로 출하된 제품의 개체 번호가 연속되고 출하된 제품에 대응한 고객 관리가 용이하게 실시된다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 10)
<표시 장치>
본 발명의 일 형태의 반도체 장치에 대하여 도 63의 (A) 내지 (C)와 도 64의 (A) 및 (B)를 참조하여 아래에서 설명한다.
표시 장치에 제공된 표시 소자의 예에는 액정 소자(액정 표시 소자라고도 함) 및 발광 소자(발광 표시 소자라고도 함)가 포함된다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescent) 소자 및 유기 EL 소자 등을 그 범주에 포함한다. 표시 장치의 예로서 EL 소자를 포함하는 표시 장치(EL 표시 장치) 및 액정 소자를 포함하는 표시 장치(액정 표시 장치)에 대하여 아래에서 설명한다.
또한 아래에 기재된 표시 장치는 표시 소자가 밀봉되어 있는 패널 및 상기 패널에 컨트롤러 등의 IC가 실장되어 있는 모듈을 그 범주에 포함한다.
아래에 기재된 표시 장치는 화상 표시 장치 또는 광원(조명 장치를 포함함)을 나타낸다. 표시 장치는 다음 모듈 중 어느 것을 포함한다: FPC(flexible printed circuit) 또는 TCP(tape carrier package) 등의 커넥터가 제공된 모듈; TCP 끝에 인쇄 배선판이 제공된 모듈; 및 COG(chip on glass)법에 의하여 집적 회로(IC)가 표시 소자에 직접 실장된 모듈.
도 63의 (A) 내지 (C)는 본 발명의 일 형태의 EL 표시 장치의 예를 나타낸 것이다. 도 63의 (A)는 EL 표시 장치의 화소의 회로도이다. 도 63의 (B)는 EL 표시 장치 전체를 나타낸 상면도이다. 도 63의 (C)는 도 63의 (B)의 일점쇄선 M-N의 일부를 따른 단면도이다.
도 63의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 예를 나타낸 것이다.
또한 본 명세서 등에서 능동 소자(예를 들어 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 모든 단자가 접속되는 부분이 규정되지 않더라도 통상의 기술자에게는 발명의 일 형태를 구성하는 것이 가능할 수 있다. 바꿔 말하면 접속 부분이 규정되지 않더라도 발명의 일 형태가 명확할 수 있다. 또한 본 명세서 등에 접속 부분이 개시되어 있는 경우에는 접속 부분이 규정되지 않은 발명의 일 형태가 본 명세서 등에 개시되어 있는 것으로 판단할 수 있는 경우가 있다. 특히 단자가 접속되는 부분의 개수가 하나보다 많을 수 있는 경우에는 단자가 접속되는 부분을 반드시 규정할 필요는 없다. 그러므로 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 일부의 단자가 접속되는 부분만을 규정함으로써 발명의 일 형태를 구성하는 것이 가능할 수 있다.
또한 본 명세서 등에서 적어도 회로의 접속 부분이 규정되어 있으면 통상의 기술자에게는 발명을 특정하는 것이 가능할 수 있다. 또는 적어도 회로의 기능이 규정되어 있으면 통상의 기술자에게는 발명을 특정하는 것이 가능할 수 있다. 바꿔 말하면 회로의 기능이 규정되어 있으면 본 발명의 일 형태는 명확할 수 있다. 또한 기능이 규정된 본 발명의 일 형태가 본 명세서 등에 개시되어 있는 것으로 판단할 수 있다. 그러므로 회로의 접속 부분이 규정되어 있으면 기능이 규정되지 않더라도 발명의 일 형태로서 회로가 개시되어 있는 것이고 발명의 일 형태를 구성할 수 있다. 또는 회로의 기능이 규정되어 있으면 접속 부분이 규정되지 않더라도 발명의 일 형태로서 회로가 개시되어 있는 것이고 발명의 일 형태를 구성할 수 있다.
도 63의 (A)에 나타낸 EL 표시 장치는 스위칭 소자(743), 트랜지스터(741), 용량 소자(742), 및 발광 소자(719)를 포함한다.
또한 도 63의 (A) 등은 각각 회로 구조의 예를 나타낸 것이므로 추가로 트랜지스터를 제공할 수 있다. 반대로 추가의 트랜지스터, 스위치, 또는 수동 소자 등을 도 63의 (A) 등의 각 노드에 제공하지 않는 것이 가능하다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 한쪽 단자 및 용량 소자(742)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 쪽 전극 및 발광 소자(719)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(741)의 드레인에 전원 전위 VDD가 공급된다. 스위칭 소자(743)의 다른 쪽 단자는 신호선(744)에 전기적으로 접속된다. 발광 소자(719)의 다른 쪽 전극에는 정전위가 공급된다. 정전위는 접지 전위(GND) 또는 접지 전위(GND)보다 낮은 전위이다.
스위칭 소자(743)로서는 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터를 스위칭 소자로서 사용하면 화소의 면적을 축소할 수 있어 EL 표시 장치의 해상도를 높일 수 있다. 트랜지스터(741)와 같은 단계를 거쳐 형성된 트랜지스터를 스위칭 소자(743)로서 사용할 수 있어 EL 표시 장치를 생산성 높게 제작할 수 있다. 또한 트랜지스터(741) 및/또는 스위칭 소자(743)로서는 예를 들어 도 1의 (A) 내지 (C)에 나타낸 트랜지스터를 사용할 수 있다.
도 63의 (B)는 EL 표시 장치의 상면도이다. EL 표시 장치는 기판(700), 기판(750), 실재(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 포함한다. 실재(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 제공된다. 또한 구동 회로(735) 및/또는 구동 회로(736)를 실재(734) 외측에 제공하여도 좋다.
도 63의 (C)는 도 63의 (B)의 일점쇄선 M-N의 일부를 따른 EL 표시 장치의 단면도이다.
도 63의 (C)는 기판(700) 위의 절연체(712a) 및 도전체(704a); 절연체(712a) 및 도전체(704a) 위에 있으며 도전체(704a)와 부분적으로 중첩되는 절연체(706a); 절연체(706a) 위의 반도체(706b); 반도체(706b) 상면과 접촉하는 도전체(716a1) 및 도전체(716a2); 도전체(716a1) 상면과 접촉하는 도전체(716b1); 도전체(716a2) 상면과 접촉하는 도전체(716b2); 도전체(716b1) 상면, 도전체(716a1) 상면, 도전체(716b2) 상면, 및 도전체(716a2) 상면과 접촉하는 절연체(710); 반도체(706b) 상면과 접촉하는 절연체(706c); 절연체(706c) 위의 절연체(718b); 및 절연체(718b) 및 절연체(706c)를 개재하여 반도체(706b) 위에 제공되는 도전체(714a)를 포함하는 트랜지스터(741)의 구조를 나타낸 것이다. 또한 트랜지스터(741)의 구조는 일례일 뿐이고 트랜지스터(741)는 도 63의 (C)에 나타낸 것과 다른 구조를 가져도 좋다.
도 63의 (C)에 나타낸 트랜지스터(741)에서 도전체(704a)는 게이트 전극으로서 기능하고, 절연체(712a)는 게이트 절연체로서 기능하고, 도전체(716a1) 및 도전체(716b1)는 소스 전극으로서 기능하고, 도전체(716a2) 및 도전체(716b2)는 드레인 전극으로서 기능하고, 절연체(718b)는 게이트 절연체로서 기능하고, 도전체(714a)는 게이트 전극으로서 기능한다. 또한 절연체(706a), 반도체(706b), 및 절연체(706c)의 전기 특성은 절연체(706a), 반도체(706b), 및 절연체(706c)에 빛이 들어가면 변화되는 경우가 있다. 이것을 방지하기 위하여 도전체(704a), 도전체(716a1), 도전체(716b1), 도전체(716a2), 도전체(716b2), 및 도전체(714a) 중 하나 이상이 차광성을 가지는 것이 바람직하다.
도 63의 (C)는 도전체(704b) 위에 있으며 도전체(704b)와 부분적으로 중첩되는 절연체(706d); 절연체(706d) 위의 반도체(706e); 반도체(706e) 상면과 접촉하는 도전체(716a3) 및 도전체(716a4); 도전체(716a3) 상면과 접촉하는 도전체(716b3); 도전체(716a4) 상면과 접촉하는 도전체(716b4); 도전체(716b3) 상면, 도전체(716a3) 상면, 도전체(716b4) 상면, 및 도전체(716a4) 상면과 접촉하는 절연체(710); 반도체(706e) 상면과 접촉하는 절연체(706f); 절연체(706f) 위의 절연체(718b); 및 절연체(718b) 및 절연체(706f)를 개재하여 반도체(706e) 위에 제공되는 도전체(714b)를 포함하는 용량 소자(742)의 구조를 나타낸 것이다.
용량 소자(742)에서 도전체(704b)는 한쪽 전극으로서 기능하고, 도전체(714b)는 다른 쪽 전극으로서 기능한다.
용량 소자(742)는 트랜지스터(741)의 막을 사용하여 형성할 수 있다. 도전체(704a) 및 도전체(704b)를 같은 종류의 도전체로 한 경우, 도전체(704a) 및 도전체(704b)를 같은 단계를 거쳐 형성할 수 있어 바람직하다. 또한 도전체(714a) 및 도전체(714b)를 같은 종류의 도전체로 한 경우, 도전체(714a) 및 도전체(714b)를 같은 단계를 거쳐 형성할 수 있어 바람직하다.
도 63의 (C)에 나타낸 용량 소자(742)는 용량 소자에 의하여 점유되는 면적당 용량이 크다. 그러므로 도 63 (C)에 나타낸 EL 표시 장치는 표시 품질이 높다. 또한 용량 소자(742)의 구조는 일례일 뿐이고, 도 63의 (C)에 나타낸 것과 달라도 좋다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연체(728)가 제공되고 절연체(728) 위에는 절연체(720)가 제공된다. 여기서 절연체(728) 및 절연체(720)는 트랜지스터(741)의 소스 전극으로서 기능하는 도전체(716b1)에 도달하는 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 제공된다. 도전체(781)는 절연체(728) 및 절연체(720)의 개구부를 통하여 트랜지스터(741)에 전기적으로 접속되어도 좋다.
도전체(781) 위에는 도전체(781)에 도달하는 개구부를 가지는 격벽(784)이 제공된다. 격벽(784) 위에는 격벽(784)에 제공된 개구부를 통하여 도전체(781)와 접촉하는 발광층(782)이 제공된다. 발광층(782) 위에는 도전체(783)가 제공된다. 도전체(781), 발광층(782), 및 도전체(783)가 서로 중첩되는 영역이 발광 소자(719)로서 기능한다. 도 63의 (C)에서 FPC(732)는 단자(731)를 통하여 배선(733a)에 접속된다. 또한 배선(733a)은 트랜지스터(741)에 포함되는 도전체 또는 반도체와 같은 종류의 도전체 또는 반도체를 사용하여 형성되어도 좋다.
여기까지 EL 표시 장치의 예에 대하여 설명하였다. 다음으로 액정 표시 장치의 예에 대하여 설명한다.
도 64의 (A)는 액정 표시 장치의 화소의 구조예를 나타내는 회로도이다. 도 64의 (A)에 나타낸 화소는 트랜지스터(751), 용량 소자(752), 및 한 쌍의 전극 사이의 공간이 액정으로 채워진 소자(액정 소자)(753)를 포함한다.
트랜지스터(751)의 소스 및 드레인 중 하나가 신호선(755)에 전기적으로 접속되고, 트랜지스터(751)의 게이트가 주사선(754)에 전기적으로 접속된다.
용량 소자(752)의 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 용량 소자(752)의 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속된다.
액정 소자(753)의 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 액정 소자(753)의 다른 쪽 전극이 공통 전위가 공급되는 배선에 전기적으로 접속된다. 용량 소자(752)의 다른 쪽 전극에 전기적으로 접속되는 배선에 공급되는 공통 전위는 액정 소자(753)의 다른 쪽 전극에 공급되는 공통 전위와 달라도 좋다.
또한 액정 표시 장치의 상면도가 EL 표시 장치의 상면도와 같은 것으로 가정하여 액정 표시 장치에 대하여 설명한다. 도 63의 (B)는 도 64의 (B)의 일점쇄선 M-N을 따른 액정 표시 장치의 단면도이다. 도 64의 (B)에서 FPC(732)는 단자(731)를 통하여 배선(733a)에 접속된다. 또한 배선(733a)은 트랜지스터(751)의 도전체와 같은 종류의 도전체를 사용하여 형성되어도 좋고, 또는 트랜지스터(751)의 반도체와 같은 종류의 반도체를 사용하여 형성되어도 좋다.
트랜지스터(751)에 대해서는 트랜지스터(741)에 대한 기재를 참조한다. 용량 소자(752)에 대해서는 용량 소자(742)에 대한 기재를 참조한다. 또한 도 64의 (B)의 용량 소자(752)의 구조는 도 63의 (C)의 용량 소자(742)의 구조에 대응하지만 이에 한정되지 않는다.
또한 트랜지스터(751)의 반도체로서 산화물 반도체를 사용하는 경우, 트랜지스터(751)의 오프 상태 전류를 매우 작게 할 수 있다. 그러므로 용량 소자(752)에 유지된 전하가 누설되기 어려워 액정 소자(753)에 인가된 전압이 오랫동안 유지될 수 있다. 따라서 움직임이 적은 동영상 또는 정지 화상을 표시하는 기간 동안 트랜지스터(751)를 오프로 유지할 수 있어 그 기간에 트랜지스터(751)의 동작을 위한 전력을 절약할 수 있기 때문에 소비전력이 낮은 액정 표시 장치를 제공할 수 있다. 또한 용량 소자(752)에 의하여 점유되는 면적을 축소할 수 있기 때문에 개구율이 높은 액정 표시 장치 또는 해상도가 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는 절연체(721)가 제공된다. 절연체(721)는 트랜지스터(751)에 도달하는 개구부를 가진다. 절연체(721) 위에는 도전체(791)가 제공된다. 도전체(791)는 절연체(721)의 개구부를 통하여 트랜지스터(751)에 전기적으로 접속된다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 제공된다. 절연체(792) 위에는 액정층(793)이 제공된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 제공된다. 절연체(794) 위에는 스페이서(795)가 제공된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 제공된다. 도전체(796) 위에는 기판(797)이 제공된다.
상술한 구조 때문에, 점유하는 면적이 작은 용량 소자를 포함하는 표시 장치, 표시 품질이 높은 표시 장치, 또는 해상도가 높은 표시 장치를 제공할 수 있다.
예를 들어 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있거나 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 EL(electroluminescence) 소자(예를 들어 유기 재료 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(interferometric modulator display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함한 표시 소자 등 중 적어도 하나를 포함한다. 상술한 것 외에 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다.
또한 EL 소자를 가지는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED(surface-conduction electron-emitter display) 방식의 평판 디스플레이 등이 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 가지는 표시 장치의 예에는 전자 종이가 포함된다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우에는 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 함유하도록 형성된다. 이러한 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있어 소비전력 저감으로 이어진다.
또한 LED를 사용하는 경우에는 LED의 전극 또는 질화물 반도체 아래에 그래핀 또는 그래파이트를 제공하여도 좋다. 그래핀 또는 그래파이트는 복수의 층이 적층된 다층막이어도 좋다. 상술한 바와 같이 그래핀 또는 그래파이트를 제공하면 그 위에, 결정을 포함하는 n형 GaN 반도체 등의 질화물 반도체를 형성하기 쉬워진다. 또한 그 위에 결정을 포함하는 p형 GaN 반도체 등을 제공할 수 있기 때문에, LED를 형성할 수 있다. 또한 결정을 포함하는 n형 GaN 반도체와 그래핀 또는 그래파이트 사이에 AlN층을 제공하여도 좋다. LED에 포함되는 GaN 반도체는 MOCVD에 의하여 형성하여도 좋다. 또한 그래핀을 제공하는 경우에는 LED에 포함되는 GaN 반도체는 스퍼터링법에 의하여 형성할 수도 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 11)
<단일 전원 회로>
본 실시형태에서는 상술한 실시형태에서 설명한 산화물 반도체를 포함한 트랜지스터(OS 트랜지스터)를 포함한 복수의 회로를 포함한 반도체 장치의 예에 대하여 도 65의 (A) 내지 (E), 도 66의 (A) 및 (B), 도 67의 (A) 및 (B), 도 68의 (A) 내지 (C), 도 69의 (A) 및 (B), 도 70의 (A) 내지 (C), 및 도 71의 (A) 및 (B)를 참조하여 설명한다.
도 65의 (A)는 반도체 장치(900)의 블록도이다. 반도체 장치(900)는 전원 회로(901), 회로(902), 전압 생성 회로(903), 회로(904), 전압 생성 회로(905), 및 회로(906)를 포함한다.
전원 회로(901)는 기준으로서 사용되는 전압 V ORG를 생성하는 회로이다. 전압 V ORG는 반드시 단일의 전압일 필요는 없고 복수의 전압일 수 있다. 전압 V ORG는 반도체 장치(900)의 외부로부터 공급되는 전압 V0을 바탕으로 생성될 수 있다. 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압 V ORG를 생성할 수 있다. 그러므로 반도체 장치(900)는 외부로부터 복수의 전원 전압을 공급받지 않고 동작할 수 있다.
회로(902, 904, 및 906)는 상이한 전원 전압으로 동작한다. 예를 들어 회로(902)의 전원 전압은 전압 V ORG 및 전압 V SS(V ORG>V SS)를 바탕으로 인가되는 전압이다. 예를 들어 회로(904)의 전원 전압은 전압 V POG 및 전압 V SS(V POG>V ORG)를 바탕으로 인가되는 전압이다. 예를 들어 회로(906)의 전원 전압은 전압 V ORG, 전압 V SS, 및 전압 V NEG(V ORG>V SS>V NEG)를 바탕으로 인가되는 전압이다. 전압 V SS가 접지 전위(GND)와 동등하면, 전원 회로(901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(903)는 전압 V POG를 생성하는 회로이다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압 V ORG를 바탕으로 전압 V POG를 생성할 수 있다. 그러므로 회로(904)를 포함하는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압으로 동작할 수 있다.
전압 생성 회로(905)는 전압 V NEG를 생성하는 회로이다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압 V ORG를 바탕으로 전압 V NEG를 생성할 수 있다. 그러므로 회로(906)를 포함하는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압으로 동작할 수 있다.
도 65의 (B)는 전압 V POG로 동작하는 회로(904)의 예를 나타낸 것이고, 도 65의 (C)는 회로(904)를 동작시키기 위한 신호의 파형의 예를 나타낸 것이다.
도 65의 (B)는 트랜지스터(911)를 나타낸 것이다. 트랜지스터(911)의 게이트에 공급되는 신호는 예를 들어 전압 V POG 및 전압 V SS를 바탕으로 생성된다. 이 신호는 트랜지스터(911)가 온이 될 때 전압 V POG를 바탕으로 생성되고, 트랜지스터(911)가 오프가 될 때 전압 V SS를 바탕으로 생성된다. 도 65의 (C)에 나타낸 바와 같이 전압 V POG는 전압 V ORG보다 크다. 그러므로, 트랜지스터(911)의 소스(S)와 드레인(D) 사이의 도통 상태를 더 확실하게 얻을 수 있다. 결과적으로 회로(904)의 오동작의 빈도를 저감할 수 있다.
도 65의 (D)는 전압 V NEG로 동작하는 회로(906)의 예를 나타낸 것이고, 도 65의 (E)는 회로(906)를 동작시키기 위한 신호의 파형의 예를 나타낸 것이다.
도 65의 (D)는 백 게이트를 가지는 트랜지스터(912)를 나타낸 것이다. 트랜지스터(912)의 게이트에 공급되는 신호는 예를 들어 전압 V ORG 및 전압 V SS를 바탕으로 생성된다. 이 신호는 트랜지스터(912)가 온이 될 때 전압 V ORG를 바탕으로 생성되고, 트랜지스터(912)가 오프가 될 때 전압 V SS를 바탕으로 생성된다. 트랜지스터(912)의 백 게이트에 공급되는 신호는 전압 V NEG를 바탕으로 생성된다. 도 65의 (E)에 나타낸 바와 같이 전압 V NEG는 전압 V SS(GND)보다 낮다. 그러므로 트랜지스터(912)의 문턱 전압이 양의 방향으로 변동되도록 제어할 수 있다. 따라서 트랜지스터(912)를 더 확실하게 오프로 할 수 있고, 소스(S)와 드레인(D) 사이를 흐르는 전류를 저감할 수 있다. 결과적으로 회로(906)의 오동작의 빈도를 저감할 수 있고, 그것의 소비전력을 저감할 수 있다.
전압 V NEG를 트랜지스터(912)의 백 게이트에 직접 공급하여도 좋다. 또는 전압 V ORG 및 전압 V NEG를 바탕으로 트랜지스터(912)의 게이트에 공급되는 신호를 생성하고, 생성된 신호를 트랜지스터(912)의 백 게이트에 공급하여도 좋다.
도 66의 (A) 및 (B)는 도 65의 (D) 및 (E)의 변형예를 나타낸 것이다.
도 66의 (A)의 회로도에서는 제어 회로(921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(922)가 전압 생성 회로(905)와 회로(906) 사이에 제공되어 있다. 트랜지스터(922)는 n채널형 OS 트랜지스터이다. 제어 회로(921)로부터 출력되는 제어 신호 SBG는 트랜지스터(922)의 도통 상태를 제어하기 위한 신호이다. 회로(906)에 포함되는 트랜지스터(912A 및 912B)는 트랜지스터(922)와 같은 OS 트랜지스터이다.
도 66의 (B)의 타이밍 차트는 제어 신호 SBG의 전위 및 노드 NBG의 전위의 변화를 나타낸 것이다. 노드 NBG의 전위는 트랜지스터(912A 및 912B)의 백 게이트의 전위 상태를 나타낸다. 제어 신호 SBG가 high 레벨일 때 트랜지스터(922)가 온이 되고, 노드 NBG의 전압이 전압 V NEG가 된다. 이 후, 제어 신호 SBG가 low 레벨일 때 노드 NBG가 전기적으로 플로팅 상태가 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 상태 전류가 낮다. 그러므로 노드 NBG가 전기적으로 플로팅 상태가 되더라도 공급된 전압 V NEG를 유지할 수 있다.
도 67의 (A)는 상술한 전압 생성 회로(903)에 적용 가능한 회로 구성의 예를 나타낸 것이다. 도 67의 (A)에 나타낸 전압 생성 회로(903)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 포함하는 5단의 차지 펌프이다. 클록 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압이 전압 V ORG 및 전압 V SS를 바탕으로 인가되는 전압일 때, 클록 신호 CLK를 인가함으로써 V ORG를 전압 V ORG와 전압 V SS의 전위 차이의 5배로 승압함으로써 전압 V POG를 얻을 수 있다. 또한, 다이오드 D1 내지 D5의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면 원하는 전압 V POG를 얻을 수 있다.
도 67의 (B)는 상술한 전압 생성 회로(905)에 적용 가능한 회로 구성의 예를 나타낸 것이다. 도 67의 (B)에 나타낸 전압 생성 회로(905)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 포함하는 4단의 차지 펌프이다. 클록 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압이 전압 V ORG 및 전압 V SS를 바탕으로 인가되는 전압일 때, 클록 신호 CLK를 인가함으로써 그라운드 전압 즉 전압 V SS를 전압 V ORG와 전압 V SS의 전위 차이의 4배로 강압함으로써 전압 V NEG를 얻을 수 있다. 또한, 다이오드 D1 내지 D5의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면 원하는 전압 V NEG를 얻을 수 있다.
전압 생성 회로(903)의 회로 구성은 도 67의 (A)에 나타낸 회로도의 구성에 한정되지 않는다. 전압 생성 회로(903)의 변형예를 도 68의 (A) 내지 (C)와 도 69의 (A) 및 (B)에 나타내었다.
도 68의 (A)에 나타낸 전압 생성 회로(903A)는 트랜지스터 M1 내지 M10, 용량 소자 C11 내지 C14, 및 인버터 INV1을 포함한다. 클록 신호 CLK는 트랜지스터 M1 내지 M10의 게이트에 직접 또는 인버터 INV1을 통하여 공급된다. 클록 신호 CLK를 인가함으로써 전압 V ORG를 전압 V ORG와 전압 V SS의 전위 차이의 4배로 승압함으로써 전압 V POG를 얻을 수 있다. 단수를 변경하면 원하는 전압 V POG를 얻을 수 있다. 도 68의 (A)의 전압 생성 회로(903A)에서는, 트랜지스터 M1 내지 M10이 OS 트랜지스터이면 각 트랜지스터 M1 내지 M10의 오프 상태 전류를 낮게 할 수 있고 용량 소자 C11 내지 C14에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
도 68의 (B)에 나타낸 전압 생성 회로(903B)는 트랜지스터 M11 내지 M14, 용량 소자 C15 및 C16, 및 인버터 INV2를 포함한다. 클록 신호 CLK는 트랜지스터 M11 내지 M14의 게이트에 직접 또는 인버터 INV2를 통하여 공급된다. 클록 신호 CLK를 인가함으로써 전압 V ORG를 전압 V ORG와 전압 V SS의 전위 차이의 2배로 승압함으로써 전압 V POG를 얻을 수 있다. 도 68의 (B)의 전압 생성 회로(903B)에서는, 트랜지스터 M11 내지 M14가 OS 트랜지스터이면 각 트랜지스터 M11 내지 M14의 오프 상태 전류를 낮게 할 수 있고 용량 소자 C15 및 C16에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
도 68의 (C)의 전압 생성 회로(903C)는 인덕터 I1, 트랜지스터 M15, 다이오드 D6, 및 용량 소자 C17을 포함한다. 트랜지스터 M15의 도통 상태는 제어 신호 EN에 의하여 제어된다. 전압 V ORG를 승압함으로써 얻어지는 전압 V POG를 제어 신호 EN에 의하여 얻을 수 있다. 도 68의 (C)의 전압 생성 회로(903C)는 인덕터 I1을 사용하여 전압을 승압하기 때문에 전압을 효율적으로 승압할 수 있다.
도 69의 (A)의 전압 생성 회로(903D)는 도 67의 (A)의 전압 생성 회로(903)의 다이오드 D1 내지 D5를 다이오드 접속된 트랜지스터 M16 내지 M20으로 치환한 구성을 가진다. 도 69의 (A)의 전압 생성 회로(903D)에서는, 트랜지스터 M16 내지 M20으로서 OS 트랜지스터를 사용하면 오프 상태 전류를 저감할 수 있어 용량 소자 C1 내지 C5에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
도 69의 (B)의 전압 생성 회로(903E)는 도 69의 (A)의 전압 생성 회로(903D)의 트랜지스터 M16 내지 M20을 백 게이트를 가지는 트랜지스터 M21 내지 M25로 치환한 구성을 가진다. 도 69의 (B)의 전압 생성 회로(903E)에서는, 게이트의 전압과 같은 전압을 백 게이트에 공급할 수 있기 때문에 트랜지스터를 흐르는 전류량을 증가시킬 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
또한 전압 생성 회로(903)의 변형예는 도 67의 (B)의 전압 생성 회로(905)에 적용할 수도 있다. 이 경우의 회로도의 구성을 도 70의 (A) 내지 (C)와 도 71의 (A) 및 (B)에 나타내었다. 도 70의 (A)에 나타낸 전압 생성 회로(905A)에 클록 신호 CLK가 공급되면, 전압 V SS를 전압 V ORG와 전압 V SS의 전위 차이의 3배로 강압함으로써 전압 V NEG를 얻을 수 있다. 도 70의 (B)에 나타낸 전압 생성 회로(905B)에 클록 신호 CLK가 공급되면, 전압 V SS를 전압 V ORG와 전압 V SS의 전위 차이의 2배로 강압함으로써 전압 V NEG를 얻을 수 있다.
도 70의 (A) 내지 (C)와 도 71의 (A) 및 (B)의 전압 생성 회로(905A 내지 905E)는 도 68의 (A) 내지 (C)와 도 69의 (A) 및 (B)의 전압 생성 회로(903A 내지 903E)에서의 각 배선에 공급되는 전압 또는 소자의 배치를 변경한 구성을 가진다. 도 70의 (A) 내지 (C)와 도 71의 (A) 및 (B)의 전압 생성 회로(905A 내지 905E)에서는 전압 생성 회로(903A 내지 903E)와 마찬가지로 전압 V SS에서 전압 V NEG로 효율적으로 강압할 수 있다.
상술한 바와 같이 본 실시형태의 구성 중 어느 것에서는 반도체 장치에 포함되는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로 반도체 장치에서 외부로부터 공급되는 전원 전압의 종류를 삭감할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 12)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 사용한 표시 모듈에 대하여 도 72를 참조하여 설명한다.
<표시 모듈>
도 72의 표시 모듈(6000)에서는 FPC(6003)에 접속된 터치 패널(6004), FPC(6005)에 접속된 표시 패널(6006), 백라이트 유닛(6007), 프레임(6009), 인쇄 기판(6010), 및 배터리(6011)가 상부 커버(6001)와 하부 커버(6002) 사이에 제공되어 있다. 또한 백라이트 유닛(6007), 배터리(6011), 및 터치 패널(6004) 등은 제공되지 않는 경우가 있다.
본 발명의 일 형태의 반도체 장치는 표시 패널(6006) 또는 인쇄 회로 기판에 실장된 집적 회로 등에 사용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)의 형상 및 크기는 터치 패널(6004) 및 표시 패널(6006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(6004)은 저항식 터치 패널 또는 정전 용량식 터치 패널로 할 수 있고 표시 패널(6006)과 중첩되도록 형성하여도 좋다. 표시 패널(6006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(6006)의 각 화소에 광 센서를 제공하여 광학식 터치 패널 기능을 추가하여도 좋다. 표시 패널(6006)의 각 화소에 터치 센서용 전극을 제공하여 정전 용량식 터치 패널 기능을 추가하여도 좋다.
백라이트 유닛(6007)은 광원(6008)을 포함한다. 광원(6008)은 백라이트 유닛(6007)의 단부에 제공하여도 좋고 광 확산판을 사용하여도 좋다.
프레임(6009)은 표시 패널(6006)을 보호하며 인쇄 기판(6010)에서 발생하는 전자기파를 차단하기 위한 전자기 실드로서도 기능한다. 프레임(6009)은 방열판으로서 기능하여도 좋다.
인쇄 기판(6010)은 전원 회로 및 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하기 위한 전원으로서는 외부의 상용 전원 또는 별도로 제공된 배터리(6011)를 사용하여도 좋다. 또한 상용 전원을 사용하는 경우에는 배터리(6011)는 반드시 필요한 것은 아니다.
표시 모듈(6000)에는 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 13)
<리드 프레임 인터포저를 사용한 패키지>
도 73의 (A)는 리드 프레임 인터포저를 사용한 패키지의 단면 구조를 나타낸 사시도이다. 도 73의 (A)에 나타낸 패키지에서 본 발명의 일 형태의 반도체 장치에 대응하는 칩(551)이 와이어 본딩에 의하여 인터포저(550) 위의 단자(552)에 접속된다. 단자(552)는 인터포저(550)에서 칩(551)이 실장된 표면에 배치된다. 칩(551)은 몰드 수지(553)에 의하여 밀봉되어도 좋고, 이 경우에는 각 단자(552)의 일부가 노출되도록 칩(551)이 밀봉된다.
도 73의 (B)는 패키지가 회로 기판에 실장된 전자 기기(휴대 전화)의 모듈의 구조를 나타낸 것이다. 도 73의 (B)의 휴대 전화의 모듈에서는 인쇄 배선 기판(601)에 패키지(602) 및 배터리(604)가 실장된다. 인쇄 배선 기판(601)은 표시 소자를 포함하는 패널(600)에 FPC(603)에 의하여 실장된다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 14)
본 실시형태에서는 본 발명의 일 형태의 전자 기기 및 조명 장치에 대하여 도면을 참조하여 설명한다.
<전자 기기>
본 발명의 일 형태의 반도체 장치를 사용하여 전자 기기 및 조명 장치를 제작할 수 있다. 또한 본 발명의 일 형태의 반도체 장치를 사용하여 신뢰성이 높은 전자 기기 및 조명 장치를 제작할 수 있다. 또한 본 발명의 일 형태의 반도체 장치를 사용하여 검출 감도가 향상된 터치 센서를 포함하는 전자 기기 및 조명 장치를 제작할 수 있다.
전자 기기의 예에는 텔레비전 수상기(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기(휴대 전화 장치라고도 함), 휴대 게임기, 휴대 정보 단말기, 음향 재생 장치, 및 핀볼기 등의 대형 게임기 등이 포함된다.
가요성을 가지는 경우에는 본 발명의 일 형태의 전자 기기 또는 조명 장치를 집 또는 빌딩의 만곡된 내벽/외벽의 표면 또는 자동차의 만곡된 내장/외장의 표면을 따라 내장할 수 있다.
또한 본 발명의 일 형태의 전자 기기는 이차 전지를 포함하여도 좋다. 이차 전지는 비접촉 전력 전송에 의하여 충전될 수 있는 것이 바람직하다.
이차 전지의 예로서는 겔 전해질을 사용한 리튬 폴리머 전지(리튬 이온 폴리머 전지) 등의 리튬 이온 이차 전지, 리튬 이온 전지, 니켈 수소 전지, 니켈 카드뮴 전지, 유기 라디칼 전지, 납 축전지, 공기 이차 전지, 니켈 아연 전지, 및 은 아연 전지를 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 포함하여도 좋다. 안테나에 의하여 신호가 수신되면 전자 기기는 화상 또는 데이터 등을 표시부에 표시할 수 있다. 전자 기기가 이차 전지를 포함하는 경우에는 안테나를 비접촉 전력 전송에 사용하여도 좋다.
도 74의 (A)는 하우징(7101), 하우징(7102), 표시부(7103), 표시부(7104), 마이크로폰(7105), 스피커(7106), 조작 키(7107), 및 스타일러스(7108) 등을 포함하는 휴대 게임기를 나타낸 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(7101)에 탑재된 집적 회로 또는 CPU 등에 사용할 수 있다. 본 발명의 일 형태에 따른 발광 장치가 표시부(7103 또는 7104)로서 사용되면 품질이 열화되기 어려우며 사용하기 쉬운 휴대 게임기를 제공할 수 있다. 도 74의 (A)에 나타낸 휴대 게임기는 2개의 표시부(표시부(7103) 및 표시부(7104))를 포함하지만, 휴대 게임기에 포함되는 표시부의 개수는 2개에 한정되지 않는다.
도 74의 (B)는 하우징(7302), 표시부(7304, 7305, 및 7306), 조작 버튼(7311 및 7312), 접속 단자(7313), 밴드(7321), 및 클래스프(7322) 등을 포함하는 스마트 워치를 나타낸 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(7302)에 내장된 메모리 또는 CPU 등에 사용할 수 있다.
도 74의 (C)는 하우징(7501)에 포함된 표시부(7502), 조작 버튼(7503), 외부 접속 포트(7504), 스피커(7505), 및 마이크로폰(7506) 등을 포함하는 휴대 정보 단말을 나타낸 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(7501)에 내장된 휴대용 메모리 또는 CPU 등에 사용할 수 있다. 또한 표시부(7502)는 소형 또는 주형이지만 선명도가 대단히 높기 때문에 풀 하이비전, 4K, 또는 8K를 표시할 수 있어 매우 선명한 화상을 얻을 수 있다.
도 74의 (D)는 제 1 하우징(7701), 제 2 하우징(7702), 표시부(7703), 조작 키(7704), 렌즈(7705), 및 연결부(7706) 등을 포함하는 비디오 카메라를 나타낸 것이다. 조작 키(7704) 및 렌즈(7705)는 제 1 하우징(7701)에 제공되고, 표시부(7703)는 제 2 하우징(7702)에 제공된다. 제 1 하우징(7701)과 제 2 하우징(7702)은 연결부(7706)에 의하여 서로 접속되고, 제 1 하우징(7701)과 제 2 하우징(7702) 사이의 각도는 연결부(7706)에 의하여 변경할 수 있다. 표시부(7703)에 표시되는 화상을 제 1 하우징(7701)과 제 2 하우징(7702) 사이의 연결부(7706)의 각도에 따라 전환하여도 좋다. 본 발명의 일 형태의 촬상 장치는 렌즈(7705)의 초점 위치에 제공될 수 있다. 본 발명의 일 형태의 반도체 장치는 제 1 하우징(7701)에 내장된 집적 회로 또는 CPU 등에 사용할 수 있다.
도 74의 (E)는 전신주(7921)에 제공된 표시부(7922)를 포함하는 디지털 사이니지를 나타낸 것이다. 본 발명의 일 형태의 표시 장치는 표시부(7922)의 제어 회로에 사용할 수 있다.
도 75의 (A)는 하우징(8121), 표시부(8122), 키보드(8123), 및 포인팅 디바이스(8124) 등을 포함하는 노트북 퍼스널 컴퓨터를 나타낸 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(8121)에 내장된 CPU 또는 메모리에 사용할 수 있다. 또한 표시부(8122)는 소형 또는 주형이지만 선명도가 대단히 높기 때문에 8K를 표시할 수 있어 매우 선명한 화상을 얻을 수 있다.
도 75의 (B)는 자동차(9700)의 외관도이다. 도 75의 (C)는 자동차(9700)의 운전석을 나타낸 것이다. 자동차(9700)는 차체(9701), 차륜(9702), 대시보드(9703), 및 라이트(9704) 등을 포함한다. 본 발명의 일 형태의 반도체 장치는 자동차(9700)의 표시부 및 제어 집적 회로에 사용할 수 있다. 예를 들어 도 75의 (C)에 나타낸 표시부(9710 내지 9715)에 본 발명의 일 형태의 반도체 장치를 사용할 수 있다.
표시부(9710) 및 표시부(9711)는 자동차의 앞유리에 제공된 표시 장치 또는 입출력 장치이다. 본 발명의 일 형태의 표시 장치 또는 입출력 장치는 전극에 투광성 도전 재료를 사용함으로써 반대편이 들여다보이는 시스루 표시 장치 또는 입출력 장치로 할 수 있다. 이러한 시스루 표시 장치 또는 입출력 장치는 자동차(9700)의 운전 시에 운전자의 시야를 가리지 않는다. 그러므로 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 자동차(9700)의 앞유리에 제공할 수 있다. 또한 표시 장치 또는 입출력 장치를 구동하기 위한 트랜지스터 등을 표시 장치 또는 입출력 장치에 제공하는 경우에는 유기 반도체 재료를 사용한 유기 트랜지스터 또는 산화물 반도체를 사용한 트랜지스터 등 투광성을 가지는 트랜지스터를 사용하는 것이 바람직하다.
표시부(9712)는 필러 부분에 제공된 표시 장치이다. 예를 들어 차체에 제공된 촬상 수단에 의하여 취득된 화상을 표시부(9712)에 표시함으로써 필러 부분에 가려진 시계를 보완할 수 있다. 표시부(9713)는 대시보드에 제공된 표시 장치이다. 예를 들어 차체에 제공된 촬상 수단에 의하여 취득된 화상을 표시부(9713)에 표시함으로써 대시보드에 가려진 시계를 보완할 수 있다. 즉 자동차의 외측에 제공된 촬상 수단에 의하여 취득된 화상을 표시함으로써 사각을 없앨 수 있고 안전성을 높일 수 있다. 운전자에게 보이지 않는 영역을 보완하는 영상을 표시함으로써 운전자는 더 쉽고 편하게 안전을 확인할 수 있다.
도 75의 (D)는 운전석과 조수석으로서 벤치 시트를 사용한 자동차 내부를 나타낸 것이다. 표시부(9721)는 도어 부분에 제공된 표시 장치 또는 입출력 장치이다. 예를 들어 차체에 제공된 촬상 수단에 의하여 취득한 화상을 표시부(9721)에 표시함으로써 도어에 가려진 시계를 보완할 수 있다. 표시부(9722)는 핸들에 제공된 표시 장치이다. 표시부(9723)는 벤치 시트의 착좌면의 중앙부에 제공된 표시 장치이다. 또한 표시 장치를 시트면 또는 등받이에 제공하고 이 표시 장치의 발열을 열원으로서 사용함으로써 표시 장치를 시트 히터로서 사용할 수 있다.
표시부(9714), 표시부(9715), 및 표시부(9722)는 내비게이션 정보, 스피드미터, 태코미터(tachometer), 주행 거리, 급유량, 기어 인디케이터, 및 에어컨디셔너의 설정 등 여러 가지 정보를 표시할 수 있다. 표시부의 표시 내용 또는 레이아웃 등은 사용자가 적절히 자유로이 변경할 수 있다. 상술한 정보는 표시부(9710 내지 9713, 9721, 및 9723)에 표시할 수도 있다. 표시부(9710 내지 9715 및 9721 내지 9723)는 조명 장치로서 사용할 수도 있다. 표시부(9710 내지 9715 및 9721 내지 9723)는 가열 장치로서 사용할 수도 있다.
도 76의 (A)는 카메라(8000)의 외관도를 나타낸 것이다. 카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004), 및 결합부(8005) 등을 포함한다. 카메라(8000)에는 렌즈(8006)를 장착할 수 있다.
결합부(8005)는 스트로보 장치 또는 아래에서 설명하는 파인더(8100) 등을 접속하는 전극을 포함한다.
여기서는 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)으로부터 떼어낼 수 있지만 렌즈(8006)는 하우징에 포함되어도 좋다.
셔터 버튼(8004)을 눌러 촬상할 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
본 발명의 일 형태의 표시 장치 또는 입출력 장치를 표시부(8002)에 사용할 수 있다.
도 76의 (B)는 파인더(8100)가 접속된 카메라(8000)를 나타낸 것이다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)를 위한 결합부 및 결합부(8005)를 포함하고 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 상기 결합부는 전극을 포함하고 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 가지고, 버튼(8103)에 의하여 표시부(8102)를 온 및 오프로 할 수 있다.
본 발명의 일 형태의 반도체 장치를 하우징(8101)에 포함되는 집적 회로 및 이미지 센서에 사용할 수 있다.
도 76의 (A) 및 (B)에서는 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 가지는 파인더가 카메라(8000)의 하우징(8001)에 포함되어 있어도 좋다.
도 76의 (C)는 헤드 마운트 디스플레이(8200)의 외관도를 나타낸 것이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여 화상 데이터 등의 영상 정보를 수신하고 그것을 표시부(8204)에 표시시킨다. 또한 본체(8203)의 카메라에 의하여 사용자의 눈알이나 눈꺼풀의 움직임을 파악할 수 있고 그 파악한 정보를 사용하여 사용자의 시점의 좌표를 산출할 수 있어 사용자의 눈을 입력 수단으로서 이용할 수 있다.
장착부(8201)는 사용자와 접촉하는 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극을 흐르는 전류를 검지함으로써 사용자의 눈의 방향을 인식하도록 구성되어도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터하도록 구성되어도 좋다. 장착부(8201)는 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하고 사용자의 생체 정보를 표시부(8204)에 표시시킬 수 있어도 좋다. 본체(8203)는 사용자의 머리 등의 움직임을 검지하여 사용자의 머리 등의 움직임에 맞추어 표시부(8204)에 표시시키는 영상을 바꾸도록 구성되어도 좋다.
본 발명의 일 형태의 반도체 장치는 본체(8203)에 포함되는 집적 회로에 사용할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 15)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 사용한 RF 태그의 응용예에 대하여 도 77의 (A) 내지 (F)를 참조하여 설명한다.
<RF 태그의 응용예>
RF 태그는 널리 사용되고 예를 들어 지폐, 동전, 증권, 무기명 채권, 증서(예를 들어 운전 면허증 또는 주민 등록 카드, 도 77의 (A) 참조), 탈 것류(예를 들어 자전거, 도 77의 (B) 참조), 포장 용기(예를 들어 포장지 또는 병, 도 77의 (C) 참조), 기록 매체(예를 들어 DVD 또는 비디오 테이프, 도 77의 (D) 참조), 개인 소지품(예를 들어 가방 또는 안경), 식품, 식물, 동물, 인체, 의류, 생활용품, 약품 및 약제 등의 의료품, 및 전자 기기(예를 들어 액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 제품, 또는 제품의 꼬리표(도 77의 (E) 및 (F) 참조)에 제공될 수 있다.
본 발명의 일 형태의 RF 태그(4000)는 표면에 붙이거나 또는 내장시킴으로써 제품에 고정된다. 예를 들어 RF 태그(4000)는 책의 종이에 내장시킴으로써 또는 패키지의 유기 수지에 내장시킴으로써 각 제품에 고정된다. 본 발명의 일 형태의 RF 태그(4000)는 크기, 두께, 및 무게를 줄일 수 있기 때문에 제품의 디자인을 망치지 않고 제품에 고정할 수 있다. 또한 지폐, 동전, 증권, 무기명 채권, 또는 서류 등은 본 발명의 일 형태의 RF 태그(4000)가 제공됨으로써 식별 기능을 가질 수 있고 식별 기능은 위조를 방지하기 위하여 이용할 수 있다. 또한 본 발명의 일 형태의 RF 태그를 포장 용기, 기록 매체, 개인 소지품, 식품, 의류, 생활 용품, 또는 전자 기기 등에 제공함으로써 검사 시스템 등의 시스템의 효율성을 향상시킬 수 있다. 탈 것류에도 본 발명의 일 형태의 RF 태그를 제공함으로써 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이 본 발명의 일 형태의 반도체 장치를 포함하는 RF 태그를 본 실시형태에 기재된 각 용도로 사용하면 데이터의 기록 또는 판독 등의 동작을 위한 전력을 저감할 수 있기 때문에 최대 통신 거리의 증가로 이어진다. 또한 전력이 공급되지 않는 상태에서도 데이터를 매우 오랫동안 유지할 수 있기 때문에 데이터가 빈번하게 기록되거나 판독되지 않는 용도로 이 RF 태그를 적합하게 사용할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
200: 촬상 장치, 201: 스위치, 202: 스위치, 203: 스위치, 210: 화소부, 211: 화소, 212: 부화소, 212B: 부화소, 212G: 부화소, 212R: 부화소, 220: 광전 변환 소자, 230: 화소 회로, 231: 배선, 247: 배선, 248: 배선, 249: 배선, 250: 배선, 253: 배선, 254: 필터, 254B: 필터, 254G: 필터, 254R: 필터, 255: 렌즈, 256: 광, 257: 배선, 260: 주변 회로, 270: 주변 회로, 280: 주변 회로, 290: 주변 회로, 291: 광원, 300: 실리콘 기판, 301: 절연체, 302: 절연체, 303: 절연체, 305: 층, 306a: 절연체, 306b: 반도체, 306c: 절연체, 310: 도전체, 320: 층, 331: 층, 340: 층, 351: 트랜지스터, 352: 트랜지스터, 353: 트랜지스터, 354: 트랜지스터, 360: 포토다이오드, 361: 애노드, 362: 캐소드, 363: 저저항 영역, 365: 포토다이오드, 366: 반도체층, 367: 반도체층, 368: 반도체층, 370: 플러그, 371: 배선, 372: 배선, 373: 배선, 374: 배선, 380: 절연체, 381: 절연체, 400: 기판, 401: 절연체, 402: 절연체, 403w: 개구부 치수, 404: 도전체, 404w: 게이트 선폭, 406a: 절연체, 406b: 반도체, 406c: 절연체, 407: 영역, 408: 절연체, 409: 도전체, 410: 절연체, 411: 절연체, 412: 절연체, 413: 절연체, 414w: 채널 길이, 415: 도전체, 416: 도전체, 416a1: 도전체, 416a2: 도전체, 417: 도전체, 418: 절연체, 419: 절연체, 420: 레지스트 마스크, 421: 유기 도포막, 422: 유기 도포막, 423: 도전체, 424: 도전체, 425: 절연체, 426: 절연체, 427: 절연체, 428: 절연체, 429: 도전체, 430: 도전체, 431: 도전체, 432: 도전체, 433: 절연체, 434: 레지스트 마스크, 436: 절연체, 437: 도전체, 438: 도전체, 439: 도전체, 440: 도전체, 441: 도전체, 441a1: 도전체, 441a2: 도전체, 442: 도전체, 443: 도전체, 444: 도전체, 445: 절연체, 446: 절연체, 449: 유기 도포막, 450: 반도체 기판, 451: 유기 도포막, 452: 절연체, 453: 도전체, 454: 도전체, 460: 영역, 462: 절연체, 464: 절연체, 465: 절연체, 466: 절연체, 467: 절연체, 468: 절연체, 469: 절연체, 470: 절연체, 472: 절연체, 474a: 영역, 474b: 영역, 475: 절연체, 476a: 도전체, 476b: 도전체, 476c: 도전체, 477a: 도전체, 477b: 도전체, 477c: 도전체, 478a: 도전체, 478b: 도전체, 478c: 도전체, 479a: 도전체, 479b: 도전체, 479c: 도전체, 480a: 도전체, 480b: 도전체, 480c: 도전체, 483a: 도전체, 483b: 도전체, 483c: 도전체, 483d: 도전체, 483e: 도전체, 483f: 도전체, 484a: 도전체, 484b: 도전체, 484c: 도전체, 484d: 도전체, 485a: 도전체, 485b: 도전체, 485c: 도전체, 485d: 도전체, 487a: 도전체, 487b: 도전체, 487c: 도전체, 488a: 도전체, 488b: 도전체, 488c: 도전체, 489a: 도전체, 489b: 도전체, 490a: 도전체, 490b: 도전체, 491a: 도전체, 491b: 도전체, 491c: 도전체, 492a: 도전체, 492b: 도전체, 492c: 도전체, 494: 도전체, 496: 도전체, 498: 절연체, 550: 인터포저, 551: 칩, 552: 단자, 553: 몰드 수지, 600: 패널, 601: 인쇄 배선 기판, 602: 패키지, 603: FPC, 604: 배터리, 700: 기판, 704a: 도전체, 704b: 도전체, 706a: 절연체, 706b: 반도체, 706c: 절연체, 706d: 절연체, 706e: 반도체, 706f: 절연체, 710: 절연체, 712a: 절연체, 714a: 도전체, 714b: 도전체, 716a1: 도전체, 716a2: 도전체, 716a3: 도전체, 716a4: 도전체, 716b1: 도전체, 716b2: 도전체, 716b3: 도전체, 716b4: 도전체, 718b: 절연체, 719: 발광 소자, 720: 절연체, 721: 절연체, 728: 절연체, 731: 단자, 732: FPC, 733a: 배선, 734: 실재, 735: 구동 회로, 736: 구동 회로, 737: 화소, 741: 트랜지스터, 742: 용량 소자, 743: 스위칭 소자, 744: 신호선, 750: 기판, 751: 트랜지스터, 752: 용량 소자, 753: 액정 소자, 754: 주사선, 755: 신호선, 781: 도전체, 782: 발광층, 783: 도전체, 784: 격벽, 791: 도전체, 792: 절연체, 793: 액정층, 794: 절연체, 795: 스페이서, 796: 도전체, 797: 기판, 800: RF 태그, 801: 통신기, 802: 안테나, 803: 무선 신호, 804: 안테나, 805: 정류 회로, 806: 정전압 회로, 807: 복조 회로, 808: 변조 회로, 809: 논리 회로, 810: 기억 회로, 811: ROM, 900: 반도체 장치, 901: 전원 회로, 902: 회로, 903: 전압 생성 회로, 903A: 전압 생성 회로, 903B: 전압 생성 회로, 903C: 전압 생성 회로, 903D: 전압 생성 회로, 903E: 전압 생성 회로, 904: 회로, 905: 전압 생성 회로, 905A: 전압 생성 회로, 905E: 전압 생성 회로, 906: 회로, 911: 트랜지스터, 912: 트랜지스터, 912A: 트랜지스터, 912B: 트랜지스터, 921: 제어 회로, 922: 트랜지스터, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 용량 소자, 1208: 용량 소자, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 2100: 트랜지스터, 2200: 트랜지스터, 2201: 절연체, 2202: 배선, 2203: 플러그, 2204: 절연체, 2205: 배선, 2207: 절연체, 2208: 절연체, 2211: 반도체 기판, 2212: 절연체, 2213: 게이트 전극, 2214: 게이트 절연체, 2215: 소스 영역 및 드레인 영역, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 용량 소자, 4000: RF 태그, 6000: 표시 모듈, 6001: 상부 커버, 6002: 하부 커버, 6003: FPC, 6004: 터치 패널, 6005: FPC, 6006: 표시 패널, 6007: 백라이트 유닛, 6008: 광원, 6009: 프레임, 6010: 인쇄 기판, 6011: 배터리, 7101: 하우징, 7102: 하우징, 7103: 표시부, 7104: 표시부, 7105: 마이크로폰, 7106: 스피커, 7107: 조작 키, 7108: 스타일러스, 7302: 하우징, 7304: 표시부, 7305: 표시부, 7306: 표시부, 7311: 조작 버튼, 7312: 조작 버튼, 7313: 접속 단자, 7321: 밴드, 7322: 버클, 7501: 하우징, 7502: 표시부, 7503: 조작 버튼, 7504: 외부 접속 포트, 7505: 스피커, 7506: 마이크로폰, 7701: 하우징, 7702: 하우징, 7703: 표시부, 7704: 조작 키, 7705: 렌즈, 7706: 접속부, 7921: 전신주, 7922: 표시부, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8005: 결합부, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8121: 하우징, 8122: 표시부, 8123: 키보드, 8124: 포인팅 디바이스, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 9700: 자동차, 9701: 차체, 9702: 차륜, 9703: 대시보드, 9704: 라이트, 9710: 표시부, 9711: 표시부, 9712: 표시부, 9713: 표시부, 9714: 표시부, 9715: 표시부, 9721: 표시부, 9722: 표시부, 9723: 표시부
본 출원은 2015년 8월 26일에 일본 특허청에 출원된 일련 번호 2015-166557의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (9)

  1. 반도체 장치로서,
    산화물 반도체;
    제 1 도전체;
    제 2 도전체;
    제 3 도전체;
    제 4 도전체;
    제 5 도전체;
    제 1 절연체;
    제 2 절연체; 및
    제 3 절연체
    를 포함하고,
    상기 제 2 절연체에는 상기 제 2 절연체를 관통하는 개구부가 제공되고,
    상기 개구부의 저면의 영역은 상기 산화물 반도체와 접하고,
    상기 제 1 절연체의 영역은 상기 개구부의 측면 및 저면과 접하고,
    상기 제 1 도전체의 영역은 상기 제 1 절연체를 개재하여 상기 개구부의 측면 및 저면과 대향하고,
    상기 제 2 도전체, 상기 제 3 도전체, 상기 제 4 도전체, 및 상기 제 5 도전체는 상기 산화물 반도체 및 상기 제 2 절연체 사이에 위치하고,
    상기 제 2 도전체의 측면의 영역 및 상기 제 2 도전체의 저면은 상기 제 4 도전체와 접하고,
    상기 제 3 도전체의 측면의 영역 및 상기 제 3 도전체의 저면은 상기 제 5 도전체와 접하고,
    상기 제 3 절연체의 영역은 상기 산화물 반도체와 접하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 절연체는 산소 외의 상기 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    제 4 절연체의 영역은 상기 제 1 절연체와 접하고,
    상기 제 4 절연체는 산소 외의 상기 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 도전체는 3nm 이상 60nm 이하의 게이트 선폭을 가지는 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 도전체의 단부와, 상기 제 2 도전체와 대향하는 상기 제 3 도전체의 단부 사이의 거리가 5nm 이상 80nm 이하인 영역을 더 포함하는, 반도체 장치.
  6. 반도체 장치 제작 방법으로서,
    제 1 절연체 위에 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위에 산화물 반도체를 형성하는 단계;
    상기 산화물 반도체 위에 제 3 절연체를 형성하는 단계;
    리소그래피법에 의하여 상기 제 3 절연체 위에 레지스트 마스크를 형성하는 단계;
    상기 제 3 절연체에, 상기 산화물 반도체의 상면을 노출시키는 개구부를 형성하기 위하여 에칭 마스크로서 상기 레지스트 마스크를 사용하여 상기 제 3 절연체의 일부를 에칭하는 단계;
    상기 제 3 절연체 및 상기 산화물 반도체의 상기 노출된 상면 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 2 도전체를 형성하는 단계;,
    상기 제 3 절연체를 노출시키기 위하여 상기 제 2 도전체 및 상기 제 1 도전체를 연마하는 단계;
    상기 제 3 절연체의 상기 노출된 부분을 에칭하는 단계;
    에칭 마스크로서 상기 제 1 도전체 및 상기 제 2 도전체를 사용하여, 상기 제 1 절연체가 노출될 때까지 상기 산화물 반도체 및 상기 제 2 절연체를 에칭하는 단계;
    상기 제 1 절연체, 상기 제 1 도전체, 및 상기 제 2 도전체 위에 제 4 절연체를 형성하는 단계;
    상기 제 4 절연체에, 상기 제 2 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 2 도전체에, 상기 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하기 위하여 상기 제 1 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 1 도전체에, 상기 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하기 위하여 상기 산화물 반도체를 노출시키는 개구부를 형성하는 단계;
    상기 제 4 절연체 및 상기 산화물 반도체 위에 제 5 절연체를 형성하는 단계;
    상기 제 5 절연체 위에 제 3 도전체를 형성하는 단계; 및
    상기 제 4 절연체를 노출시키기 위하여 상기 제 3 도전체 및 상기 제 5 절연체를 연마하는 단계
    를 포함하고,
    상기 제 2 절연체는 산소 외의 상기 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, 반도체 장치 제작 방법.
  7. 반도체 장치 제작 방법으로서,
    제 1 절연체 위에 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위에 산화물 반도체를 형성하는 단계;
    상기 산화물 반도체 위에 제 3 절연체를 형성하는 단계;
    리소그래피법에 의하여 상기 제 3 절연체 위에 레지스트 마스크를 형성하는 단계;
    상기 제 3 절연체에, 상기 산화물 반도체의 상면을 노출시키는 개구부를 형성하기 위하여 에칭 마스크로서 상기 레지스트 마스크를 사용하여 상기 제 3 절연체의 일부를 에칭하는 단계;
    상기 제 3 절연체 및 상기 산화물 반도체의 상기 노출된 상면 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 2 도전체를 형성하는 단계;,
    상기 제 3 절연체를 노출시키기 위하여 상기 제 2 도전체 및 상기 제 1 도전체를 연마하는 단계;
    상기 제 3 절연체의 상기 노출된 부분을 에칭하는 단계;
    에칭 마스크로서 상기 제 1 도전체 및 상기 제 2 도전체를 사용하여, 상기 제 1 절연체가 노출될 때까지 상기 산화물 반도체 및 상기 제 2 절연체를 에칭하는 단계;
    상기 제 1 절연체, 상기 제 1 도전체, 및 상기 제 2 도전체 위에 제 4 절연체를 형성하는 단계;
    상기 제 4 절연체에, 상기 제 2 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 2 도전체에, 상기 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하기 위하여 상기 제 1 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 1 도전체에, 상기 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하기 위하여 상기 산화물 반도체를 노출시키는 개구부를 형성하는 단계;
    상기 제 4 절연체 및 상기 산화물 반도체 위에 제 5 절연체를 형성하는 단계;
    상기 제 5 절연체 위에 제 6 절연체를 형성하는 단계;
    상기 제 6 절연체 위에 제 3 도전체를 형성하는 단계; 및
    상기 제 4 절연체를 노출시키기 위하여 상기 제 3 도전체, 상기 제 6 절연체, 및 상기 제 5 절연체를 연마하는 단계
    를 포함하고,
    상기 제 2 절연체는 산소 외의 상기 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, 반도체 장치 제작 방법.
  8. 반도체 장치 제작 방법으로서,
    제 1 절연체 위에 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위에 산화물 반도체를 형성하는 단계;
    상기 산화물 반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 3 절연체를 형성하는 단계;
    리소그래피법에 의하여 상기 제 3 절연체 위에 레지스트 마스크를 형성하는 단계;
    상기 제 3 절연체에, 상기 제 1 도전체의 상면을 노출시키는 개구부를 형성하기 위하여 에칭 마스크로서 상기 레지스트 마스크를 사용하여 상기 제 3 절연체의 일부를 에칭하는 단계;
    상기 제 3 절연체 및 상기 제 1 도전체의 적어도 상기 노출된 상면 위에 제 2 도전체를 형성하는 단계;
    상기 제 3 절연체를 노출시키기 위하여 상기 제 2 도전체를 연마하는 단계;
    상기 제 3 절연체의 상기 노출된 부분 및 상기 제 1 도전체의 일부를 에칭하는 단계;
    에칭 마스크로서 상기 제 1 도전체 및 상기 제 2 도전체를 사용하여, 상기 제 1 절연체가 노출될 때까지 상기 산화물 반도체 및 상기 제 2 절연체를 에칭하는 단계;
    상기 제 1 절연체 및 상기 제 2 도전체 위에 제 4 절연체를 형성하는 단계;
    상기 제 4 절연체에, 상기 제 2 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 2 도전체에, 상기 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하기 위하여 상기 제 1 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 1 도전체에, 상기 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하기 위하여 상기 산화물 반도체를 노출시키는 개구부를 형성하는 단계;
    상기 제 4 절연체 및 상기 산화물 반도체 위에 제 5 절연체를 형성하는 단계;
    상기 제 5 절연체 위에 제 3 도전체를 형성하는 단계; 및
    상기 제 4 절연체를 노출시키기 위하여 상기 제 3 도전체 및 상기 제 5 절연체를 연마하는 단계
    를 포함하고,
    상기 제 2 절연체는 산소 외의 상기 산화물 반도체의 주성분 원소 중 적어도 하나를 포함하는, 반도체 장치 제작 방법.
  9. 반도체 장치 제작 방법으로서,
    제 1 절연체 위에 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위에 산화물 반도체를 형성하는 단계;
    상기 산화물 반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 3 절연체를 형성하는 단계;
    리소그래피법에 의하여 상기 제 3 절연체 위에 레지스트 마스크를 형성하는 단계;
    상기 제 3 절연체에, 상기 제 1 도전체의 상면을 노출시키는 개구부를 형성하기 위하여 에칭 마스크로서 상기 레지스트 마스크를 사용하여 상기 제 3 절연체의 일부를 에칭하는 단계;
    상기 제 3 절연체 및 상기 제 1 도전체의 적어도 상기 노출된 상면 위에 제 2 도전체를 형성하는 단계;
    상기 제 3 절연체를 노출시키기 위하여 상기 제 2 도전체를 연마하는 단계;
    상기 제 3 절연체의 상기 노출된 부분 및 상기 제 1 도전체의 일부를 에칭하는 단계;
    에칭 마스크로서 상기 제 1 도전체 및 상기 제 2 도전체를 사용하여, 상기 제 1 절연체가 노출될 때까지 상기 산화물 반도체 및 상기 제 2 절연체를 에칭하는 단계;
    상기 제 1 절연체 및 상기 제 2 도전체 위에 제 4 절연체를 형성하는 단계;
    상기 제 4 절연체에, 상기 제 2 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 2 도전체에, 상기 제 2 도전체를 제 1 도전층 및 제 2 도전층으로 분리하기 위하여 상기 제 1 도전체를 노출시키는 개구부를 형성하는 단계;
    상기 제 1 도전체에, 상기 제 1 도전체를 제 3 도전층 및 제 4 도전층으로 분리하기 위하여 상기 산화물 반도체를 노출시키는 개구부를 형성하는 단계;
    상기 제 4 절연체 및 상기 산화물 반도체 위에 제 5 절연체를 형성하는 단계;
    상기 제 5 절연체 위에 제 6 절연체를 형성하는 단계;
    상기 제 6 절연체 위에 제 3 도전체를 형성하는 단계; 및
    상기 제 4 절연체를 노출시키기 위하여 상기 제 3 도전체, 상기 제 6 절연체, 및 상기 제 5 절연체를 연마하는 단계
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