KR102479939B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

전기 특성이 양호한 반도체 장치 및 그 제작 방법을 제공하는 것을 과제로 한다.
해결 수단으로서, 절연층 위에 형성된 산화물 반도체층과, 산화물 반도체층의 일부와 겹치는 소스 전극층 및 드레인 전극층과, 산화물 반도체층의 일부와 접하는 게이트 절연층과, 게이트 절연층 위에 게이트 전극층을 가지는 트랜지스터에 있어서, 소스 전극층과 산화물 반도체층 및 드레인 전극층과 산화물 반도체층의 각각의 사이에 n형의 도전형을 가지는 버퍼층을 형성함으로써, 기생 저항을 저감시키고, 트랜지스터의 온 전류 특성을 향상시킨다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
산화물 반도체를 이용한 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치라는 것은 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들면, 트랜지스터는 반도체 장치이며, 이 트랜지스터를 포함하는 액정 표시 장치나 발광 장치 등의 전기 광학 장치, 반도체 회로 및 전자기기 등도 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용해서 트랜지스터를 구성하는 기술이 주목되고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치 (표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목되고 있다.
예를 들면, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 비정질 산화물을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
또, 산화물 반도체를 이용한 트랜지스터는 어모퍼스(amorphous) 실리콘을 이용한 트랜지스터보다 동작이 빠르고, 표시 장치의 구동 회로나 고속 메모리 회로 등을 구성하는 것도 가능하다.
일본국 특개 2006-165528호 공보
예를 들면, 표시 장치의 구동 회로에 이용하는 트랜지스터에는, 동작이 빠른것이 요구된다. 특히, 표시부가 고정밀 할수록, 표시 화상의 쓰기 시간이 단축되기 때문에, 구동 회로에 이용하는 트랜지스터는, 온 전류가 높고, 고속 동작이 가능한 것이 요구된다.
따라서, 본 발명의 일 양태는, 온 전류가 높고, 고속 동작이 가능한 트랜지스터 및 그 제작 방법을 제공하는 것을 목적의 하나로 한다. 또, 이 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 명세서에서 개시한 본 발명의 일 양태는, 트랜지스터의 채널 형성 영역인 산화물 반도체층과, 소스 전극 또는 드레인 전극인 금속층과의 사이에 n형의 도전형을 가지는 버퍼층을 형성하는 것에 의해, 기생 저항을 저감시키고, 트랜지스터의 온 전류 특성을 향상시키는 것이다.
본 명세서에서 개시하는 본 발명의 일 양태는, 절연층 위에 형성된 산화물 반도체층과, 산화물 반도체층의 일부와 겹쳐진 소스 전극층 및 드레인 전극층과, 산화물 반도체층의 일부와 접하는 게이트 절연층과, 게이트 절연층 위에 게이트 전극층을 가지고, 소스 전극층과 산화물 반도체층, 및 드레인 전극층과 산화물 반도체층의 각각의 사이에는, n형의 도전형을 가지는 버퍼층이 형성되어 있는 것을 특징으로 하는 반도체 장치이다.
상기 소스 전극층 및 드레인 전극층에는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 주성분으로 하는 단막, 합금막, 또는, 그들의 적층막을 이용할 수 있다.
또, 상기 버퍼층에는, 인듐 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 주석 산화물, 아연 산화물, 주석 아연 산화물로부터 선택된 하나의 금속 산화물이나, 또는 이 금속 산화물에 알루미늄, 갈륨, 실리콘으로부터 선택된 원소가 하나 이상 포함되어 있는 재료를 이용할 수 있다. 이 구성으로 함으로써, 소스 전극층 및 드레인 전극층과 산화물 반도체층 간의 기생 저항을 저감할 수 있다.
또, 본 명세서에서 개시하는 본 발명의 다른 일 양태는, 절연 표면을 가지는 기판 위에 절연층을 형성하고, 절연층 위에 산화물 반도체층을 섬 형상으로 형성하고, 산화물 반도체층 위에 n형의 도전형을 가지는 버퍼층 및 금속층을 성막하고, 버퍼층 및 금속층을 선택적으로 에칭하는 것에 의해 산화물 반도체층의 일부와 겹쳐지도록 버퍼층 및 금속층으로 이루어진 소스 영역과 드레인 영역을 형성하고, 산화물 반도체층, 소스 영역 및 드레인 영역을 덮도록 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층의 일부와 겹치도록 게이트 전극층을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 발명의 일 양태에 의해, 산화물 반도체층과 소스 전극층 및 드레인 전극층으로서 이용하는 금속층과의 사이의 기생 저항을 저감하는 것이 가능하고, 온 전류가 높고, 고속 동작이 가능한 트랜지스터를 포함하는 반도체 장치 및 그 제작 방법을 제공하는 것이 가능하다.
도 1은 반도체 장치를 설명하는 평면도 및 단면도이다.
도 2는 반도체 장치의 제작 방법을 설명하는 공정 단면도이다.
도 3은 반도체 장치의 일 양태를 설명하는 평면도이다.
도 4는 반도체 장치의 일 양태를 설명하는 단면도이다.
도 5는 반도체 장치의 일 양태를 설명하는 단면도이다.
도 6은 반도체 장치의 일 양태를 설명하는 단면도이다.
도 7은 전자기기를 도시하는 도면이다.
도 8은 반도체 장치를 설명하는 단면도이다.
도 9는 마이너스 게이트 BT 스트레스 인가 전후의 트랜지스터의 I-V 특성이다.
도 10은 과학 계산의 모델과 마이너스 게이트 BT 스트레스시의 전계 강도 분포이다.
도 11은 부(負)전하 삽입시의 트랜지스터의 I-V 특성과 전류 밀도 분포이다(드레인 전압 +0.1V시).
도 12는 부전하 삽입시의 트랜지스터의 I-V 특성과 전류 밀도 분포이다(드레인 전압 +3V시).
도 13은 버퍼층을 가지는 트랜지스터의 단면 TEM 사진과 그 모식도이다.
이하에서는, 본 발명의 실시형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 세부 사항을 다양하게 변경 할 수 있는 것은, 당업자라면 용이하게 이해된다. 또, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 이용하여 발명의 구성을 설명하는 데 있어, 같은 것을 가리키는 부호는 다른 도면 간에서도 공통해서 이용한다. 또, 같은 것을 가리키는 때에는 해치 패턴을 같게 하며, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 제 1, 제 2 로서 붙여진 서수사는 편의상 이용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태인 반도체 장치 및 반도체 장치의 제작 방법의 일 양태를 설명한다.
본 발명의 일 양태인 반도체 장치의 예로서, 톱 게이트형 트랜지스터의 평면도 및 단면도를 도 1에 도시한다. 여기에서 도 1(A)는 상면도이고, 도 1(B) 및 도 1(C)는 각각, 도 1(A)의 A-B 단면 및 C-D 단면의 단면도이다. 또, 트랜지스터(151)는 소스 영역 및 드레인 영역이 반도체층의 상부에 접하여 형성되어 있는 것으로부터, 톱 게이트형이라고 불리는 것 외에 톱 콘택트형이라고도 불린다.
도 1에 도시하는 트랜지스터(151)는 기판(100) 위에, 절연층(102), 산화물 반도체층(106), 소스 전극층(108a), 드레인 전극층(108b), 게이트 절연층(112), 게이트 전극층(114)을 가진다. 여기에서, 산화물 반도체층(106)과 소스 전극층(108a) 및 산화물 반도체층(106)과 드레인 전극층(108b)의 각각의 사이에는, 버퍼층(107a, 107b)이 형성되어 있다. 또한, 본 명세서에서는, 설명을 용이하게 하기 위해서 소스 전극층(108a)과 버퍼층(107a)을 일체로 하여 소스 영역, 드레인 전극층(108b)과 버퍼층(107b)을 일체로 하여 드레인 영역이라고 부르는 경우가 있다. 또, 본 실시형태의 산화물 반도체층을 이용한 트랜지스터는 n채널형이다.
또한, 트랜지스터(151)는 도 8(A), 도 8(B), 도 8(C)의 단면도에 도시한 구성이라도 좋다. 도 8(A)는 산화물 반도체층(106)에 있어서, 채널 형성 영역의 막 두께가 얇게 형성되어 있는 구성이다. 도 8(B)은, 버퍼층(107a, 107b) 위에서 단차를 가지도록 소스 전극층(108a), 드레인 전극층(108b)이 형성되어 있는 구성이다. 도 8(C)는, 도 8(A) 및 도 8(B)가 조합된 구성이다. 이들 구성의 트랜지스터는 도 1(B)의 단면도에 도시하는 구성의 트랜지스터와 동등한 전기 특성을 가진다.
절연층(102)의 재료로는 산화 실리콘, 산화 질화 실리콘, GaxAl2-xO3+y(0≤x≤2, 0＜y＜1, x는 0 이상 2 이하의 값, y는 0보다 크고, 1보다 작은 값)으로 나타내는 산화 알루미늄, 산화 갈륨, 또는 산화 갈륨 알루미늄, 또는 이들의 혼합 재료 등을 이용할 수 있다. 또, 절연층(102)은 상기한 재료와 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄 또는 이들의 혼합 재료 등과 적층해도 좋다. 예를 들면, 절연층(102)을 질화 실리콘층과 산화 실리콘층의 적층 구조로 하면, 기판 등으로부터 트랜지스터(151)에 대한 수분의 혼입을 막을 수 있다. 절연층(102)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측을 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 이들의 혼합재료 등의 산화물층으로 하면 좋다. 또한, 절연층(102)은 트랜지스터(151)의 하지층으로서 기능한다.
이용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 이들 외에 갈륨(Ga)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다.
또, 다른 스태빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Ｙb), 루테튬(Lu) 중 어느 하나의 종 또는 복수 종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료, 삼원계 금속 산화물인 In-Ga-Zn-O계의 재료(IGZO라고도 표기한다), In-Al-Zn-O계의 재료, In-Sn-Zn-O계의 재료, Sn(Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료, In-Hf-Zn-O계의 재료, In-La-Zn-O계의 재료, In-Ce-Zn-O계의 재료, In-Pr-Zn-O계의 재료, In-Nd-Zn-O계의 재료, In-Sm-Zn-O계의 재료, In-Eu-Zn-O계의 재료, In-Gd-Zn-O계의 재료, In-Tb-Zn-O계의 재료, In-Dy-Zn-O계의 재료, In-Ho-Zn-O계의 재료, In-Er-Zn-O계의 재료, In-Tm-Zn-O계의 재료, In-Ｙb-Zn-O계의 재료, In-Lu-Zn-O계의 재료, 사원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료, In-Hf-Ga-Zn-O계의 재료, In-Al-Ga-Zn-O계의 재료, In-Sn-Al-Zn-O계의 재료, In-Sn-Hf-Zn-O계의 재료, In-Hf-Al-Zn-O계의 재료를 이용하는 것이 가능하다.
또한, 여기에서 예를 들면, In-Ga-Zn-O계의 재료라는 것은, In과 Ga과 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga과 Zn의 비율은 묻지 않는다. 또, In과 Ga과 Zn이외의 금속 원소가 들어가 있어도 좋다.
또, 산화물 반도체층은 화학식 InMO3(ZnO)m(m＞0, 또한 m은 정수가 아니다)으로 표기되는 재료를 이용한 박막에 의해서 형성하는 것이 가능하다. 여기에서 M은, Zn, Ga, Al, Mn 및 Co으로부터 선택된 하나, 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co등을 이용하는 것이 가능하다.
예를 들면, In：Ga：Zn＝1：1：1(＝1/3：1/3：1/3) 또는 In：Ga：Zn＝2：2：1(＝2/5：2/5：1/5)인 원자비의 In-Ga-Zn-O계의 재료나 그 조성 근방의 산화물을 이용할 수 있다. 또는, In：Sn：Zn＝1：1：1(＝1/3：1/3：1/3), In：Sn：Zn＝2：1：3(＝1/3：1/6：1/2) 또는 In：Sn：Zn＝2：1：5(＝1/4：1/8：5/8)인 원자비의 In-Sn-Zn-O계의 재료나 그 조성 근방의 산화물을 이용하면 좋다.
산화물 반도체는 단결정이어도, 비단결정이어도 좋다. 후자의 경우, 어모퍼스여도 다결정이어도 좋다. 또, 어모퍼스 중에 결정성을 가지는 부분을 포함하는 구조여도, 비어모퍼스이어도 좋다.
어모퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 높은 이동도를 얻을 수 있다.
또, 결정성을 가지는 산화물 반도체로는, 보다 벌크 결함을 저감하는 것이 가능하고, 표면의 평탄성을 높이면 어모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
산화물 반도체층과 하지인 산화물 절연층이 접함으로써, 절연층(102)과 산화물 반도체층(106)과의 계면 준위 및 산화물 반도체층(106) 중의 산소 결손을 저감할 수 있다. 상기 계면 준위 및 산소 결손의 저감에 의해, 트랜지스터(151)의 스레숄드 전압의 경시 변화를 작게 할 수 있다.
트랜지스터(151)의 소스 영역 및 드레인 영역에서, 산화물 반도체층(106)과 접하는 측은, n형의 도전형을 가지는 버퍼층(107a, 107b)으로 형성한다. 이 버퍼층을 형성함으로써, 산화물 반도체층(106)과 소스 전극층(108a), 및 산화물 반도체층(106)과 드레인 전극층(108b) 각각 사이의 기생 저항을 낮추는 것이 가능하고, 트랜지스터의 온 전류의 증가나 회로의 주파수 특성을 향상시킬 수 있다. 특히 트랜지스터의 채널 길이가 5μm 이하의 경우에서, 그 결과가 현저하게 나타난다. 또한, 여기에서의 기생 저항의 저하는, 주로 산화물 반도체층(106)과 소스 전극층(108a) 또는 드레인 전극층(108b)과의 사이의 접촉 저항이 저감하는 것에 의해 일어나는 것이다.
n형의 도전형을 가지는 버퍼층(107a, 107b)에 이용할 수 있는 대표적인 재료로서는, 인듐 산화물 (In-O계의 재료), 인듐 주석 산화물 (In-Sn-O계의 재료), 인듐 아연 산화물 (In-Zn-O계의 재료), 주석 산화물 (Sn-O계의 재료), 아연 산화물 (Zn-O계의 재료), 주석 아연 산화물 (Sn-Zn-O계의 재료) 등의 금속 산화물이 있고, 이것에 알루미늄(Al), 갈륨(Ga), 실리콘(Si)으로부터 선택된 원소가 하나 이상 포함되어 있어도 좋다. 또, 티탄 산화물 (Ti-O계의 재료), 티탄 니오브 산화물 (Ti-Nb-O계의 재료), 몰리브덴 산화물 (Mo-O계의 재료), 텅스텐 산화물 (Ｗ-O계의 재료), 마그네슘 산화물 (Mg-O계의 재료), 칼슘 산화물 (Ca-O계의 재료), 갈륨 산화물 (Ga-O계의 재료) 등을 이용하는 것이 가능하다. 또, 상기 재료에 질소(N)가 포함되어 있어도 좋다.
소스 전극층(108a) 및 드레인 전극층(108b)에 이용하는 금속층으로서는, 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 상기한 원소를 성분으로 하는 합금막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)이나, 이들의 적층을 이용하는 것이 가능하다. 예를 들면, 알루미늄, 구리 등의 금속막의 한쪽 면 또는 양쪽 면에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그들의 질화막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막 등)을 적층시킨 구성으로 해도 좋다.
또한, 소스 전극 및 드레인 전극이 게이트 절연층과 접하는 구조에서는, 게이트 절연층의 내압 저하를 방지하기 위해, 산소를 뽑아내는 작용이 약한 금속막을 소스 전극 및 드레인 전극에 이용하는 것이 바람직하다. 이 금속막으로서는, 예를 들면, 몰리브덴이나 텅스텐 등을 이용하는 것이 가능하다. 단, 소스 전극 및 드레인 전극이 적층인 경우에는, 적어도 게이트 절연층과 접하는 측이 이 금속막이면 좋다.
게이트 절연층(112)에는, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 란탄 또는 이들의 혼합 재료를 이용하는 것이 가능하고, 플라즈마 CVD법, 또는 스퍼터링법 등으로 형성하는 것이 가능하다. 또, 게이트 절연층(112)은 단층에 한정하지 않고, 상기 복수 재료의 적층이어도 좋다.
또한, 게이트 절연층(112)에는 산화물 반도체층과 같은 종의 성분을 포함하는 절연 재료를 이용하는 것이 바람직하다. 이와 같은 재료는 산화물 반도체층과의 계면 상태를 양호하게 유지하는 것이 가능하다. 여기에서,「산화물 반도체층과 동종의 성분」이란, 산화물 반도체층의 구성 원소로부터 선택되는 하나 또는 복수의 원소를 의미한다. 예를 들면, 산화물 반도체층이 In-Ga-Zn계의 산화물 반도체 재료에 의해서 구성되는 경우, 동종의 성분을 포함하는 절연 재료로서는 산화 갈륨 등이 있다.
게이트 전극층(114)에는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 이들의 질화물, 또는 이들을 주성분으로 하는 합금 재료를 이용하는 것이 가능하다. 또, 게이트 전극층(114)은 단층 구조로 해도 좋고, 상기 재료의 적층 구조로 해도 좋다.
또한, 도시하지는 않았지만, 트랜지스터(151) 위에는 절연층이 형성되어 있어도 좋다. 이 절연층에는, 절연층(102)과 같은 재료를 이용하는 것이 가능하다. 또, 소스 전극층(108a)이나 드레인 전극층(108b)과 배선을 전기적으로 접속시키기 위해서, 게이트 절연층(112) 등에는 개구가 형성되어 있어도 좋다. 또, 산화물 반도체층(106)의 하방에 제 2 게이트 전극을 더 가지고 있어도 좋다. 또한, 산화물 반도체층(106)은 섬 형상으로 가공되어 있는 것이 바람직하지만, 섬 형상으로 가공되어 있지 않아도 좋다.
다음으로, 도 1에 도시하는 트랜지스터(151)의 제작 공정의 예에 대하여 설명한다.
우선, 절연 표면을 가지는 기판(100) 위에 하지막이 되는 절연층(102)을 형성한다(도 2(A) 참조). 절연층(102)은 기판(100)으로부터 불순물 원소의 확산을 방지하는 기능이 있고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 산화 질화 실리콘막, 또는 GaxAl2-xO3+y(0≤x≤2, 0＜y＜1, xは0 이상 2 이하의 값, y는 0보다 크고, 1보다 작은 값)으로 표시되는 산화 알루미늄, 산화 갈륨, 또는 산화 갈륨 알루미늄으로부터 선택된 막으로 형성하는 것이 가능하다. 또, 이 하지막은 단층에 한정하지 않고, 상기 복수 막의 적층이어도 좋다.
여기에서, 기판(100)에는 적어도, 후의 열처리에 대해서 내열성을 가지고 있는 것을 이용할 수 있다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용하는 것이 가능하다. 또, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체기판, SOI기판 등을 이용하는 것도 가능하다.
또, 기판(100)으로서, 가요성 기판을 이용해도 좋다. 또는, 박리층이 형성된 기판을 이용해도 좋다. 후자의 경우, 이하에 개시하는 방법에 따라서 산화물 반도체층을 포함하는 트랜지스터를 제작한 후, 가요성 기판으로 전치하는 것도 가능하다.
이어서, 절연층(102) 위에, 막 두께 2nm 이상 200nm 이하, 바람직하게는 5nm 이상, 30nm 이하의 산화물 반도체막을 형성한다.
이 산화물 반도체막에 이용하는 산화물 반도체로서는, 상기한 대로, 화학식InMO3(ZnO)m(m＞0, 또한 m은 정수가 아니다)로 표기되는 막을 이용하는 것이 가능하고, 여기에서는, In-Ga-Zn-O 막을 스퍼터링법에 의해 성막한다.
상기 스퍼터링법에 이용하는 성막용 타겟으로는, 예를 들면, 조성비로서, In2O3：Ga2O3：ZnO＝1：1：1［mol수비］의 금속 산화물을 이용한다. 또, In2O3：Ga2O3：ZnO＝1：1：2［mol수비］의 금속 산화물을 이용해도 좋다.
또, 산화물 반도체로서 In-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는, 원자수비로, In：Zn＝50：1∼1：2(mol수비로 환산하면 In2O3：ZnO＝25：1∼1：4), 바람직하게는 In：Zn＝20：1∼1：1(mol수비로 환산하면 In2O3：ZnO＝10：1∼1：2), 더욱 바람직하게는 In：Zn＝1.5：1∼15：1(mol수비로 환산하면 In2O3：ZnO＝3：4∼15：2)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In：Zn：O＝Ｘ：Ｙ：Z일 때, Z＞1.5Ｘ+Ｙ로 한다.
또, 산화물 반도체로서 In-Sn-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는, 원자수비로 In：Sn：Zn＝2：1：3으로 하는 것이 바람직하다.
또, 성막용 타겟의 충전율은 90% 이상, 100% 이하, 바람직하게는 95% 이상, 100% 이하이다. 충전율이 높은 성막용 타겟을 이용하는 것에 의해, 성막한 산화물 반도체막은 치밀한 막으로 하는 것이 가능하다.
또, 스퍼터링 가스로서는, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 이용하는 것이 가능하다. 또한, 이 스퍼터링 가스에는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막의 성막은, 기판을 가열하면서 성막하는 것이 바람직하다. 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여 성막함으로써, 산화물 반도체막에 포함되는 불순물 농도를 저감하는 것이 가능하다.
또, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄서블리메이션을 이용하는 것이 바람직하다. 또, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자, 물 등 수소 원자를 포함하는 화합물 및 탄소 원자를 포함하는 화합물 등이 배기되기 때문에, 이 성막실에서 성막하는 산화물 반도체막에 포함되는 불순물의 농도를 저감하는 것이 가능하다.
성막 조건의 일례로서는, 기판과 타겟 간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kＷ, 산소(산소 유량 비율 100%) 분위기 아래의 조건을 들 수 있다. 또한, 펄스 직류 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 티끌이라고도 한다)을 경감할 수 있고, 막 두께 분포도 균일하게 할 수 있다.
이어서, 산화물 반도체막을 제 1 포토리소그래피 공정 및 에칭 공정에 의해서, 섬 형상의 산화물 반도체층(106)으로 가공한다(도 2(B) 참조).
또한, 포토리소그래피 공정에 이용하는 레지스트 마스크는 잉크젯법으로 형성해도 좋다. 잉크젯법에서는, 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
여기에서, 산화물 반도체막의 에칭은, 드라이 에칭, 또는 웨트 에칭 중 어느쪽을 이용해도 좋다. 또, 양쪽을 이용해도 좋다. 예를 들면, 산화물 반도체막의 웨트 에칭에 이용하는 에칭액으로서는, 인산, 초산 및 질산을 섞은 용액 등을 이용하는 것이 가능하다. 또, ITO-07N(간토 화학사(KANTO CHEMICAL CO., INC.)제)를 이용해도 좋다.
이어서, 제 1 열처리에 의한 산화물 반도체층(106)의 탈수화 또는 탈수소화를 행한다. 본 명세서에서, 탈수화 또는 탈수소화라는 것은, 물이나 수소 분자를 이탈시키고 있는 것만을 나타내는 것이 아니라, 수소원자나 수산기 등을 이탈하고 있는 것도 포함된다.
이 열처리에 의해 과잉된 수소(물이나 수산기를 포함한다)를 제거하고, 산화물 반도체층(106)의 에너지 갭 중의 불순물 준위를 저감할 수 있다. 열처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 500℃ 이하, 더 바람직하게는 390℃ 이상 460℃ 이하로 한다. 또한, 열처리 시간은, 상기 적합한 온도 범위라면 1시간 정도 행하면 좋다. 또, 이 열처리는 불활성 가스(질소, 헬륨, 네온, 또는 아르곤 등) 분위기 아래에서, 500℃ 이상 750℃ 이하(혹은 유리 기판의 스트레인점 이하의 온도)로 1분 이상 10분 이하, 바람직하게는 650℃, 3분 이상 6분 이하의 RTA(Rapid　Thermal　Annealing) 처리로 행하여도 좋다. 이들의 열처리 방법은, 실시자가 적절하게 결정하면 좋다. 또한, 이 산화물 반도체층(106)의 탈수화 또는, 탈수소화를 행하기 위한 가열 처리는 이 타이밍에 한정하지 않고, 포토리소그래피 공정이나 성막 공정의 전후 등에서 복수 회 행하여도 좋다. 또, 그 때에는 산소를 포함하는 분위기에서 열처리를 행해도 좋다.
또, 산화물 반도체의 열처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 대하여 행하는 것도 가능하다. 이 경우에는, 열처리 후에 포토리소그래피 공정을 행한다. 또, 열처리는 산화물 반도체의 성막 후라면, 섬 형상의 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후에 행하여도 좋다.
[0061]
이어서, 절연층(102) 및 산화물 반도체층(106) 위에, 버퍼층 및 금속층을 형성한다. 버퍼층 및 금속층에는 상기한 재료를 이용하는 것이 가능하고, 여기에서는 버퍼층으로서 인듐 주석 산화물, 금속층으로서 텅스텐의 단층을 각각 스퍼터링법으로 형성한다.
이어서, 제 2 포토리소그래피 공정에 의해서 금속층 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 영역을 구성하는 버퍼층(107a) 및 소스 전극층(108a)과, 드레인 영역을 구성하는 버퍼층(107b) 및 드레인 전극층(108b)을 형성하고, 레지스트 마스크를 제거한다(도 2(C) 참조).
또한, 소스 영역 및 드레인 영역을 형성할 때에는, 산화물 반도체층(106)이 극력 에칭되지 않도록 하는 것이 바람직하다. 그러나, 금속층 및 버퍼층만을 에칭하는 조건을 얻는 것은 어렵고, 금속층 및 버퍼층의 에칭 시에 산화물 반도체층(106)의 일부가 에칭되고, 홈부(오목부)를 가지는 형상이 되는 경우도 있다. 또, 버퍼층(107a, 107b) 위에서, 단차를 가지도록 소스 전극층(108a), 드레인 전극층(108b)이 형성되어 있어도 좋다.
이어서, 소스 영역, 드레인 영역 및 산화물 반도체층(106) 위에 게이트 절연층(112)을 형성한다(도 2(D) 참조). 여기에서는, 게이트 절연층(112)으로서 산화 실리콘을 스퍼터링법으로 형성한다.
또한, 게이트 절연층(112)의 형성은 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있는 마이크로파(예를 들면 주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD으로 형성해도 좋다. 산화물 반도체층과 고품질 게이트 절연층이 밀접한 것에 의해, 계면 준위를 저감할 수 있다.
또, 성막 후의 열처리에 의해서 게이트 절연층의 막질이나, 산화물 반도체층과의 계면 특성이 개질되는 절연층이어도 좋다. 어느 경우에도, 게이트 절연층(112)은, 막질이 양호한 것은 물론이고, 산화물 반도체층과의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이 바람직하다.
게이트 절연층(112)의 형성 후에는, 제 2 열처리를 행하는 것이 바람직하다. 제 2 열처리의 온도는, 250℃ 이상, 700℃ 이하, 바람직하게는 350℃ 이상, 600℃ 이하 또는 기판의 스트레인 점(strain point) 미만으로 한다.
제 2 열처리는, 산화성 가스 분위기 아래 또는 불활성 가스 분위기 아래에서 행하면 좋지만, 분위기 중에 물, 수소 등이 포함되어 있지 않은 것이 바람직하다. 또, 열처리 장치에 도입하는 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
제 2 열처리에서는, 산화물 반도체층(106)과 산소를 포함하는 게이트 절연층(112)이 접한 상태로 가열된다. 따라서, 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 게이트 절연층(112)에서 산화물 반도체층(106)으로 공급하는 것이 가능하다. 이것에 의해, 산화물 반도체층(106)의 산소 결손 및 산화물 반도체층(106)과 게이트 절연층(112)과의 계면 준위를 저감하는 것이 가능하다. 또, 동시에 게이트 절연층(112) 안의 결함도 저감할 수 있다.
또한, 제 2 열처리의 타이밍은 게이트 절연층(112)의 형성 후라면 특별히 한정되지 않는다. 예를 들면, 게이트 전극층(114)의 형성 후에 제 2 열처리를 행하여도 좋다.
다음으로, 도전막을 형성한 후, 제 3 포토리소그래피 공정 및 에칭 공정에 의해 게이트 전극층(114)을 형성한다(도 2(E) 참조). 여기에서는 이 도전막으로서, 텅스텐 및 질화 탄탈의 적층을 스퍼터링법으로 형성한다.
또한, 도시하지는 않았지만, 게이트 절연층(112) 및 게이트 전극층(114) 위에 절연층을 형성해도 좋다. 이 절연층에는 산화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, GaxAl2-xO3+y(0≤x≤2, 0＜y＜1, x는 0 이상 2 이하의 값, y는 0보다 크고, 1보다 작은 값)으로 표시되는 산화 알루미늄, 산화 갈륨, 또는 산화 갈륨 알루미늄 등의 무기 절연막을 이용하는 것이 가능하다.
또, 이 절연층 위에 더 신뢰성을 향상시키기 위한 보호 절연층을 형성해도 좋다. 보호 절연층에는, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수 있다.
또, 상기 절연층 또는 보호 절연층 위에 트랜지스터에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조사이클로부텐 등의 유기 재료를 이용하는 것이 가능하다. 또, 상기 유기 재료 외에, 저유전율 재료(low-k재료) 등을 이용하는 것이 가능하다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
이상의 공정으로 트랜지스터(151)가 형성된다.
이상에 의해 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
실시형태 1에서 예시한 트랜지스터를 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다.
도 3(A)에서 제 1 기판(201) 위에 형성된 화소부(202)를 둘러싸도록 하여 시일재(205)가 형성되고, 제 2 기판(206)에 의해서 봉지되어 있다. 도 3(A)에서는 제 1 기판(201) 위의 시일재(205)에 의해서 둘러싸여 있는 영역과는 다른 영역에 단결정 반도체 또는 다결정 반도체로 형성된 주사선(走査線) 구동 회로(204), 신호선 구동 회로(203)가 실장되어 있다. 또, 신호선 구동 회로(203)와 주사선 구동 회로(204) 또는 화소부(202)에 부여되는 각종 신호 및 전위는 FPC(Flexible　printed　circuit)(218a, 218b)를 통하여 공급되고 있다.
도 3(B) 및 도 3(C)에서, 제 1 기판(201) 위에 형성된 화소부(202)와, 주사선 구동 회로(204)를 둘러싸도록 하여, 시일재(205)가 형성되어 있다. 또 화소부(202)와 주사선 구동 회로(204) 위에 제 2 기판(206)이 형성되어 있다. 따라서 화소부(202)와 주사선 구동 회로(204)는 제 1 기판(201)과 시일재(205)와 제 2 기판(206)에 의해서, 표시 소자와 함께 봉지되어 있다. 도 3(B) 및 도 3(C)에서는 제 1 기판(201) 위의 시일재(205)에 의해서 둘러싸여 있는 영역과는 다른 영역에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(203)가 실장되어 있다. 도 3(B) 및 도 3(C)에서는, 별도 형성된 신호선 구동 회로(203) 및 주사선 구동 회로(204) 또는 화소부(202)에 부여되는 각종 신호 및 전위는, FPC(218)를 통해 공급되고 있다.
또, 도 3(B) 및 도 3(C)에서는 신호선 구동 회로(203)를 별도 형성하고, 제 1 기판(201)에 실장하고 있는 예를 표시하고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하고 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되지 않으며, COG(Chip　On　Glass)법, 와이어 본딩법, 또는 TAB(Tape　Automated　Bonding)법 등을 이용하는 것이 가능하다. 도 3(A)은 COG법에 의해 신호선 구동 회로(203), 주사선 구동 회로(204)를 실장하는 예이고, 도 3(B)은 COG 방법에 의해 신호선 구동 회로(203)를 실장하는 예이며, 도 3(C)은, TAB법에 의해 신호선 구동 회로(203)를 실장하는 예이다.
또한, 본 명세서 중에서의 표시 장치라는 것은, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함)을 가리킨다. 또, FPC나 TAB 테이프가 부착된 모듈, TAB 테이프의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또, 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 가지고 있고, 실시형태 1에서 일례를 나타낸 트랜지스터를 이용하는 것이 가능하다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해서 휘도(輝度)가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro　Luminescence) 소자, 유기 EL 소자 등을 포함한다. 또, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
표시 장치의 한 형태에 대해서, 도 4 내지 도 6을 이용하여 설명한다. 도 4 내지 도 6은, 도 3(B)에서 M-N의 단면도에 상당한다.
도 4 내지 도 6에서 도시하는 바와 같이, 반도체 장치는 접속 단자 전극(215) 및 단자 전극(216)을 가지고 있고, 접속 단자 전극(215) 및 단자 전극(216)은 FPC(218)가 가지는 단자와 이방성 도전층(219)을 통하여 전기적으로 접속되어 있다.
접속 단자 전극(215)은 제 1 전극층(230)과 같은 도전층으로 형성되고, 단자 전극(216)은 트랜지스터(210) 및 트랜지스터(211)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
또, 제 1 기판(201) 위에 형성된 화소부(202)와 주사선 구동 회로(204)는 트랜지스터를 복수 가지고 있고, 도 4 내지 도 6에서는 화소부(202)에 포함되는 트랜지스터(210)와 주사선 구동 회로(204)에 포함되는 트랜지스터(211)를 예시하고 있다.
본 실시형태에서는 트랜지스터(210, 211)로서, 실시형태 1에서 나타낸 트랜지스터를 적용하는 것이 가능하다. 트랜지스터(210, 211)는 전기 특성이 우수하고, 표시 능력이 높은 표시 장치를 구성할 수 있다.
화소부(202)에 형성된 트랜지스터(210)는 표시 소자와 전기적으로 접속하고, 표시 패널을 구성한다. 표시 소자는 표시를 행하는 것이 가능하다면 특별히 한정되지 않고 다양한 표시 소자를 이용할 수 있다.
도 4에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 도시한다. 도 4에서 표시 소자인 액정 소자(213)는 제 1 전극층(230), 제 2 전극층(231) 및 액정층(208)을 포함한다. 또한, 액정층(208)을 협지하도록 배향층으로서 기능하는 절연층(232, 233)이 형성되어 있다. 제 2 전극층(231)은 제 2 기판(206)측에 형성되고, 제 1 전극층(230)과 제 2 전극층(231)은 액정층(208)을 통하여 적층하는 구성으로 되어 있다. 또, 컬러 표시를 하기 위한 컬러 필터(237)를 대향 기판측에 형성한 구성을 도시하고 있지만, 트랜지스터를 형성하는 기판측에 형성해도 좋다. 컬러 표시를 행하지 않는 경우는 컬러 필터(237)는 불필요하다.
트랜지스터(210, 211)의 하층에는, 백 라이트 등으로부터 이 트랜지스터의 채널 형성 영역에 조사되는 빛을 차폐(遮蔽)하는 차광층(238a, 238b)이 형성되어 있다. 이 차광층에 이용할 수 있는 재료는 특별히 제한되지 않으며, 차광성이 높은 재료라면 좋다. 예를 들면, 금속층을 이용한 경우에는 차광층으로서 뿐만 아니라, 제 2 게이트 전극으로서도 작용시킬 수 있다.
또, 대향 기판측에서, 트랜지스터(210, 211)의 상부에 위치하는 영역에도 차광층(236)이 형성되어 있고, 이 트랜지스터에 빛이 조사되는 것을 막고 있다. 차광층(236)은 표시영역에서 블랙 매트릭스로서도 작용하고, 표시 품질을 향상시킬 수 있다.
상기한 바와 같이, 트랜지스터(210, 211)에 조사되는 빛을 차단하는 것에 의해, 산화물 반도체를 이용한 트랜지스터에서 문제가 되고 있는 광열화 현상을 억제하는 것이 가능하고, 장기간 스레숄드 전압의 열화를 억제할 수 있다.
또, 스페이서(235)는 절연층을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이고, 액정층(208)의 층 두께(셀 갭)를 제어하기 위하여 형성되어 있다. 또한 구상(球狀)의 스페이서를 이용해도 좋다.
표시 소자로서, 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반 강유전성 액정 등을 이용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴네마틱상, 등방상 등을 나타낸다.
또, 배향층을 필요로 하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정의 온도가 높아지면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 5 중량% 이상의 카이럴제 및 자외선 경화 수지 등을 혼합시킨 액정 조성물에 자외선을 조사한 액정층으로 한다. 이 액정층은 넓은 온도 범위의 블루상을 나타내고, 그 응답 속도는 1msec 이하로 짧다. 또, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또, 배향층을 형성하지 않아도 좋으므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해서 일어나는 정전 파손을 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 또한, 블루상을 이용하는 경우는, 도 4의 구성에 한정하지 않고, 제 2 전극층(231)이 제 1 전극층(230)과 같은 기판측에 형성된 구조의 소위, 횡전계 모드의 구성을 이용해도 좋다.
또, 액정 재료의 고유 저항률은, 1×109Ω·cm 이상, 바람직하게는 1×1011Ω·cm 이상, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항률의 값은, 20℃으로 측정한 값으로 한다.
액정 표시 장치에 형성된 유지 용량의 크기는, 화소부에 배치된 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간, 전하를 유지할 수 있도록 형성된다. 고순도의 산화물 반도체층을 가지는 트랜지스터를 이용함으로써, 각 화소에서의 액정 용량에 대해서 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 가지는 유지 용량을 형성하면 충분하다.
본 실시형태에서 이용하는 고순도화된 산화물 반도체층을 이용한 트랜지스터는, 오프 상태의 전류값(오프 전류값)을 낮게 하는 것이 가능하다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 쓰기 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 하는 것이 가능 하기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또, 본 실시형태에서 이용하는 고순도화된 산화물 반도체층을 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또, 상기 트랜지스터를 이용해서, 동일 기판 위에 구동 회로부를 제작할 수 있기 때문에, 액정 표시 장치의 부품 점수를 삭감할 수 있다.
액정 표시 장치로는, TN(Twisted　Nematic) 모드, IPS(In-Plane-Switching)모드, FFS(Fringe　Field　Switching) 모드, ASM(Axially　Symmetric　aligned　Micro-cell) 모드, OCB(Optical　Compensated　Birefringence) 모드, FLC(Ferroelectric　Liquid　Crystal) 모드, AFLC(Antiferroelectric　Liquid　Crystal) 모드 등을 이용할 수 있다.
또, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 해도 좋다. 여기에서, 수직 배향모드라는 것은, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 한 종류이며, 전압이 인가되어 있지 않을 때에 패널 면에 대해서 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는, 몇 가지 예를 들면, MVA(Multi-Domain　Vertical　Alignment) 모드, PVA(Patterned　Vertical　Alignment) 모드, ASV 모드 등을 이용하는 것이 가능하다. 또, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 넘어뜨리도록 고안되어있는 멀티 도메인화 또는, 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
또, 표시 장치에서 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용해도 좋다. 또, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또, 백 라이트로서 복수 발광 다이오드(LED)를 이용하여, 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 이용하지 않고, 컬러 표시를 행하는 것이 가능하다.
또, 화소부에서의 표시 방식에는, 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 빨강, G는 녹색, B는 파랑을 나타낸다.)의 3가지 색에 한정되지 않는다. 예를 들면, RGBＷ(Ｗ은 흰색을 나타낸다), 또는 RGB에 옐로우, 시안, 마젠타 등, 한 색 이상을 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 다르더라도 좋다. 단, 본 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니고, 모노 크롬 표시의 표시 장치에 적용하는 것도 가능하다.
또, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기(勵起) 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이와 같은 메커니즘을 가지는 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼워넣고, 또한, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 취출하기 위해서 적어도 한쌍의 전극 중 한쪽이 투명하면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측 면으로부터 발광을 취출하는 상면 사출이나, 기판측 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 어떤 사출 구조의 발광 소자도 적용할 수 있다.
도 5에 표시 소자로서 발광 소자를 이용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(243)는 화소부(202)에 형성된 트랜지스터(210)와 전기적으로 접속하고 있다. 또한, 발광 소자(243)의 구성은 제 1 전극층(230), 전계 발광층(241), 제 2 전극층(231)의 적층 구조이지만, 도시한 구성에 한정되지 않는다. 발광 소자(243)로부터 추출하는 빛의 방향 등에 맞춰, 발광 소자(243)의 구성은 적절히 바꿀 수 있다.
격벽(240)은 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히, 감광성 수지 재료를 이용하여, 제 1 전극층(230) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(241)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다.
발광 소자(243)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(231) 및 격벽(240) 위에 보호층을 형성해도 좋다. 보호층으로서는, 질화 실리콘층, 질화 산화 실리콘층, DLC층 등을 형성할 수 있다. 또, 제 1 기판(201), 제 2 기판(206) 및 시일재(205)에 의해 봉지된 공간에는 충전재(244)가 형성되고 밀봉되어 있다. 이와 같이 외부 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(244)로서는 질소나 아르곤 등의 불활성 가스 외에, 자외선 경화 수지 또는 열경화 수지를 이용하는 것이 가능하고, PVC(폴리염화비닐), 아크릴 수지, 폴리이미드수지, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 이용할 수 있다.
또, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함한다), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또, 편광판 또는 원 편광판에 반사 방지층을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하고, 비침을 저감할 수 있는 안티 글레어(anti-glare) 처리를 시행할 수 있다.
또, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 부리고 있고, 종이와 같이 읽기 쉽고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형태로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 다양한 형태가 있지만, 플러스 전하를 가지는 제 1 입자와, 마이너스 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가하는 것에 의해, 마이크로 캡슐 중 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에서 이동하지 않는 것이다. 또, 제 1 입자의 색과 제 2 입자의 색은 서로 다른 것(무색 포함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄하는 것이 가능하다. 또, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료 또는 이들의 복합 재료를 이용하면 좋다.
또, 전자 페이퍼로서, 트위스트 볼 표시 방식을 이용하는 표시 장치도 적용하는 것이 가능하다. 트위스트 볼 표시 방식이라는 것은, 흑과 백으로 나누어 도포한 구형(球形)의 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자 방향을 제어하는 것에 의해, 표시를 행하는 방법이다.
도 6에, 반도체 장치의 일 양태로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 6의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다.
트랜지스터(210)와 접속하는 제 1 전극층(230)과, 제 2 기판(206)에 형성된 제 2 전극층(231)과의 사이에서는, 흑색 영역(255a) 및 백색 영역(255b)을 가지고, 주위에 액체로 채워져 있는 캐비티(252)를 포함하는 구형 입자(253)가 형성되어 있고, 구형 입자(253)의 주위는 수지 등의 충전재(254)로 충전되어 있다. 제 2 전극층(231)이 공통 전극(대향 전극)에 상당한다. 제 2 전극층(231)은, 공통 전위선과 전기적으로 접속된다.
또한, 도 4 내지 도 6에 있어서, 제 1 기판(201), 제 2 기판(206)으로서는, 유리 기판 외에, 가요성을 가지는 기판도 이용할 수 있고, 예를 들면 투광성을 가지는 플라스틱 기판 등을 이용하는 것이 가능하다. 플라스틱으로서는, FRP(Fiberglass-Reinforced　Plastics)판, PVF(불화 비닐 수지) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용하는 것이 가능하다. 또, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
절연층(221)은 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성할 수 있다. 또한, 아크릴 수지, 폴리이미드, 벤조사이클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 가지는 유기 절연 재료를 이용하면, 평탄화 절연층으로서 적절하다. 또 상기 유기 절연 재료 외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(Phosphorus　Silicate　Glass), BPSG(Boron　Phosphorus　Silicate　Glass) 등을 이용하는 것도 가능하다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층(221)을 형성해도 좋다.
절연층(221)의 형성법은 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, 스핀코팅법, 디핑법, 스프레이 도포법, 액적 토출법(잉크젯법, 스크린 인쇄법, 오프셋 인쇄법 등), 롤 코팅법, 커튼 코팅법, 나이프 코팅법 등을 이용하는 것이 가능하다.
표시 소자에 전압을 인가하는 제 1 전극층(230) 및 제 2 전극층(231)(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에서는 취출하는 빛의 방향, 전극층이 형성되는 장소 및 전극층의 패턴 구조에 따른 투광성, 반사성을 선택하면 좋다.
제 1 전극층(230) 및 제 2 전극층(231)의 양쪽, 또는 어느 한쪽에는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물 (이하, ITO라고 나타낸다), 인듐 아연 산화물, 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용하는 것이 가능하다.
또, 제 1 전극층(230), 제 2 전극층(231) 중 어느 한쪽은, 텅스텐(Ｗ), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
또, 제 1 전극층(230), 제 2 전극층(231) 중 어느 한쪽은, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜 중 2종 이상으로 이루어진 공중합체(共重合體) 혹은 그 유도체 등을 들 수 있다.
또, 트랜지스터는 정전기 등에 의해 파손되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1에 예시한 트랜지스터를 이용함으로써, 표시 성능이 좋은 표시 장치를 제공할 수 있다. 또한, 실시형태 1에서 예시한 트랜지스터는 상기한 표시 기능을 가지는 반도체 장치뿐만 아니라, 전원 회로에 탑재된 파워 디바이스, LSI나 메모리 등의 반도체 집적 회로, 대상물의 정보를 읽어내는 이미지 센서 기능을 가지는 반도체 장치 등 다양한 기능을 가지는 반도체 장치에 적용하는 것이 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합시켜 실시하는 것이 가능하다.
(실시형태 3)
본 발명의 일 양태인 반도체 장치는, 다양한 전자기기(오락기도 포함한다)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화 수신기(휴대전화, 휴대전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말기, 음악 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 실시형태 1 또는 실시형태 2에서 설명한 반도체 장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 7(A)은 노트형 퍼스널 컴퓨터이며, 본체(301), 케이스(302), 표시부(303), 키보드(304) 등으로 구성되어 있다.
도 7(B)은 휴대 정보 단말기(PDA)이며, 본체(311)에는 표시부(313)와 외부 인터페이스(315)와, 조작 버튼(314) 등이 형성되어 있다. 또 조작용 부속품으로서 스타일러스(312)가 있다.
도 7(C)은 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적(320)은, 케이스(321) 및 케이스(322)인 2개의 케이스로 구성되어 있다. 케이스(321) 및 케이스(322)는 축부(325)에 의해 일체로 되어 있고, 이 축부(325)를 축으로서 개폐 동작을 행하는 것이 가능하다. 이와 같은 구성으로 함으로써, 종이 서적과 같이 취급하는 것이 가능하게 된다.
케이스(321)에는 표시부(323)가 조립되어 있고, 케이스(322)에는 표시부(324)가 조립되어 있다. 표시부(323) 및 표시부(324)는 연속하는 화상을 표시하는 구성으로 해도 좋고, 다른 화상을 표시하는 구성으로 해도 좋다. 다른 화상을 표시하는 구성으로 함으로써, 예를 들면 우측 표시부(도 7(C)에서는 표시부(323))에 문장을 표시하고, 좌측 표시부(도 7(C)에서는 표시부(324))에 사진이나 그림을 표시하는 것이 가능하다.
또, 도 7(C)에서는 케이스(321)에 조작부 등을 갖춘 예를 도시하고 있다. 예를 들면, 케이스(321)에 전원(326), 조작키(327), 스피커(328) 등을 갖추고 있다. 조작키(327)에 의해 페이지를 넘기는 것이 가능하다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 가지는 구성으로 해도 좋다. 또, 케이스의 뒷면이나 측면에, 외부 접속용 단자 (이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 가지는 구성으로 해도 좋다. 더욱이, 전자 서적(320)은 전자 사전으로서의 기능을 가지게 한 구성으로 해도 좋다.
또, 전자 서적(320)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 7(D)은, 휴대 전화이며, 케이스(330) 및 케이스(331)의 2개의 케이스로 구성되어 있다. 케이스(331)에는 표시 패널(332), 스피커(333), 마이크로폰(334), 포인팅 디바이스(336), 카메라(337), 외부 접속 단자(338) 등을 갖추고 있다. 또, 케이스(330)에는, 휴대형 정보 단말기의 충전을 행하는 태양 전지(340), 외부 메모리 슬롯(341) 등을 갖추고 있다. 또, 안테나는 케이스(331) 내부에 내장되어 있다.
또, 표시 패널(332)은 터치 패널을 가지고 있고, 도 7(D)에는 영상 표시되어 있는 복수의 조작키(335)를 점선으로 표시하고 있다. 또한, 태양 전지(340)로 출력된 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(332)은, 사용 형태에 따라서 표시 방향이 적절히 변화한다. 또, 표시 패널(332)과 동일면 위에 카메라(337)를 갖추고 있기 때문에, 영상통화가 가능하다. 스피커(333) 및 마이크로폰(334)은 음성통화에 한정되지 않고, 영상통화, 녹음, 재생 등이 가능하다. 더욱이, 케이스(330)와 케이스(331)는 슬라이드하여, 도 7(D)과 같이 전개하고 있는 상태로부터 서로 겹친 상태로 하는 것이 가능하며, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(338)는 충전 케이블이나 USB 케이블 등의 각종 케이블과 접속 가능하며, 충전 및 퍼스널 컴퓨터 등과 데이터 통신이 가능하다. 또, 외부 메모리 슬롯(341)에 기록 매체를 삽입하고, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 갖춘 것이어도 좋다.
도 7(E)은 디지털 비디오 카메라이고, 본체(351), 표시부(A)(357), 접안부(353), 조작 스위치(354), 표시부(B)(355), 배터리(356) 등에 의해서 구성되어 있다.
도 7(F)은 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(360)는 케이스(361)에 표시부(363)가 조립되어 있다. 표시부(363)에 의해서, 영상을 표시하는 것이 가능하다. 또, 여기에서는 스탠드(365)에 의해 케이스(361)를 지지한 구성을 도시하고 있다.
텔레비전 장치(360)의 조작은 케이스(361)가 구비하는 조작 스위치나, 별체의 리모콘 조작기로 행하는 것이 가능하다. 또, 리모콘 조작기에, 이 리모콘 조작기로부터 출력되는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(360)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행하는 것이 가능하고, 더욱이 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자)또는 쌍방향(송신자와 수신자 간, 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합시켜 실시하는 것이 가능하다.
[실시예]
본 실시예에서는, 실시형태 1에서 설명한 n형의 버퍼층을 가지는 트랜지스터를 제작하고, 그 전기 특성 및 신뢰성에 대해서, 종래 구조인 트랜지스터와 비교한 결과를 설명한다.
실시형태 1의 제작 방법에 따라서, 도 8(A)의 구성에 상당하는 트랜지스터를 제작했다. 트랜지스터의 구성은, 하지층인 절연층(102)으로서 300nm의 산화 실리콘막, 산화물 반도체층(106)으로서 채널 형성 영역의 막 두께가 25nm인 In-Ga-Zn-O막, 버퍼층(107a, 107b)으로서 5nm인 실리콘(Si)을 포함하는 인듐 주석 산화물 (이하, ITO)막 또는 인듐 아연 산화물 (이하, IZO)막, 소스 전극층(108a) 및 드레인 전극층(108b)으로서 100nm의 텅스텐막, 게이트 절연층(112)으로서 15nm인 산화 질화 실리콘막, 게이트 전극층(114)으로서 게이트 절연층(112)측으로부터 15nm의 질화 탄탈막, 135nm의 텅스텐막의 적층으로 했다.
또, 도 8(A)에는 도시되어 있지 않지만, 게이트 전극층(114) 및 게이트 절연층(112) 위에 층간 절연막으로서, 스퍼터링법으로 형성한 300nm의 산화 실리콘막을 형성하고, 이 층간 절연막에 형성한 콘택트 홀을 통하여 소스 전극층(108a), 드레인 전극층(108b) 및 게이트 전극층(114) 중, 각각 접속되는 배선층으로서, 50nm의 티탄막, 100nm의 알루미늄막 및 5nm의 티탄막을 형성했다. 이 배선층은 트랜지스터 전기 특성의 취득시 취출 전극으로서 형성한 것이다.
우선, 제작한 트랜지스터(L＝0.4μm, 0.5μm, 0.6μm, 0.7μm, 0.8μm, 0.9μm, 2μm, 3μm, 5μm, 10μm, Ｗ＝10μm)의 온 저항의 L길이 의존성의 데이터를 원래대로 TLM(Transmission　Line　Model)법(전송선 모델)에 의해서 반도체층과 소스/드레인 전극간의 기생 저항을 구했다. 또, 제작한 트랜지스터(L/Ｗ＝0.8μm/10μm)의 I-V 특성(드레인 전압＝3V, 게이트 전압＝-6V∼+6V)으로부터 전계 효과 이동도를 구했다. 이들 결과를 표 1에 나타낸다. 여기에서, 전계 효과 이동도는 상기 게이트 전압 내에서의 최대치를 나타내는 것이며, 3종류의 트랜지스터(버퍼층 없음, Si를 포함하는 ITO 또는, IZO를 버퍼층으로 한 것)를 각각 12개 측정하고, 그 중앙값을 나타내고 있다.
Figure 112022004576730-pat00001
표 1의 결과에 따라, n형의 버퍼층을 가지는 트랜지스터는, 반도체층과 소스/드레인 전극간의 기생 저항이 약 40% 저감하고, n형의 버퍼층을 가지는 효과가 나타났다. 또, 이와 동시에 온 전류 특성이 향상하고, 전계 효과 이동도가 9% 내지 10% 정도 향상하는 효과도 확인되었다.
더욱이, 상기된 바와 같이 제작한 L/Ｗ＝3μm/50μm인 트랜지스터에 대해서, 마이너스 게이트 BT(전압-열) 스트레스 시험을 행했다. 시험은, 트랜지스터의 소스를 GND, 드레인에 +0.1V, 게이트에 +3V(+2MV/cm), -3V(-2MV/cm), +9V(+6MV/cm), 또는 -9V(-6MV/cm)를 150℃에서, 1시간 인가하는 조건에서 행했다.
상기한 시험 동안, 게이트에 +3V, -3V, 또는 +9V 인가한 것은 버퍼층의 유무에 차이가 보이진 않았지만, -9V 인가한 것에 대해서는, 도 9에 도시한 바와 같이 온 전류(게이트 전압＝3V시의 전류)의 열화가 버퍼층을 가지는 트랜지스터는 작아져 있는 것을 알 수 있다. 도 9(A), 도 9(B), 도 9(C)로부터 읽어낸 온 전류의 열화율을 표 2에 나타낸다. 여기에서, 초기의 온 전류는 게이트 전압＝3V의 전류값이라고 정의하고 있는 것에 대해서, 마이너스 게이트 BT 스트레스 후의 온 전류는 게이트 전압＝3V-ΔVth(초기와 스트레스 후의 스레숄드 전압의 차이)의 전류값이라고 정의하고 있다.
Figure 112022004576730-pat00002
이 결과에 따라, 버퍼층이 없는 트랜지스터에 비해, 버퍼층을 가지는 트랜지스터는 온 전류의 열화율을 대폭으로 저감시키는 효과도 가지고 있는 것을 알 수 있다. 또, 버퍼층으로서는 IZO보다도 Si를 포함하는 ITO를 이용한 쪽이 온 전류의 열화율을 보다 억제할 수 있는 것도 판명되었다.
상기한 마이너스 게이트 BT 스트레스 시험의 결과(온 전류의 저하 억제)에 대하여, 그 원인을 조사하기 위해서 과학 계산을 행했다.
과학 계산에 이용한 모델은 기본적으로 도 8(A)에 도시한 구성이다. 실제 디바이스 구조를 고려하여, 버퍼층이 없는 모델은 채널 형성 영역의 산화물 반도체층의 막 감소량을 5nm로 하고, 버퍼층이 있는 모델은, 도 13(A)에 도시하는 트랜지스터의 단면 TEM 관찰 결과에 맞춰, 에지의 테이퍼 각을 30°로 하고, 채널 형성 영역의 산화물 반도체층의 막 감소량을 10nm로 했다. 또한, 도 13(B)은 도 13(A)을 설명하기 위한 모식도이다.
또, 트랜지스터의 사이즈는 L/Ｗ＝3/50μm, 게이트 절연막(산화 질화 실리콘)의 막 두께는 15nm로 하고, 산화물 반도체의 밴드갭(Eg)은 3.15eV, 전자 친화력(χ)은 4.3eV, 유전율은 15, 전자 이동도는 10cm2/Vs 로 가정했다. 또, 채널 형성 영역이 되는 산화물 반도체층은, 균일한 어모퍼스, n형의 버퍼층은, 고농도(1×1020/cm3)의 도너를 포함하는 산화물 반도체를 가정했다. n형의 버퍼층인 밴드갭, 전자 친화력 등은 채널 형성 영역이 되는 산화물 반도체층과 같은 값을 이용하고, 저항률이 3×10-3Ω·cm이 되도록 전자 이동도의 값을 결정했다. 게이트 메탈의 일함수는 4.9eV(텅스텐을 상정), 소스/드레인 메탈의 일함수는 4.5eV(몰리브덴을 상정)로 하고, 계산에는 시놉시스사(Synopsys.Inc.)제 디바이스 시뮬레이터 Sentaurus　Device를 사용했다.
도 10에 각각 트랜지스터에 마이너스 게이트 BT 스트레스(게이트 전압＝-9V, 드레인 전압＝+0.1V, 150℃)를 인가한 경우의 전계 강도 분포도를 나타낸다. 과학 계산 결과, 도면 중에 화살표로 도시한 바와 같이, 산화물 반도체층의 일부에서 전계 집중이 일어나는 것이 확인되었다. 또한, 도면 중의 OS는 산화물 반도체층을, GI는 게이트 절연층을 의미한다.
다음으로, 마이너스 게이트 BT 스트레스에 의해서 전자 트랩이 형성된다고 가정하고, 전계 집중이 일어나는 위치(산화물 반도체층과 게이트 절연층의 계면)에 부전하를 고정한 경우의 계산 결과를 도 11 및 도 12에 도시한다.
부전하는, 면 밀도 1×1013cm-2의 전하로 하고, 부전하의 유무에서 I-V 특성을 계산하고, 마이너스 게이트 BT 스트레스 시험에서 온 전류가 열화한 현상이 재현되는가를 확인했다. 또한, 부전하를 좌우 대칭이 되도록 소스 측의 같은 위치에도 삽입했다.
그 결과, 도 11에 도시한 바와 같이, 드레인 전압＝+0.1V에 있어서는, 버퍼층이 없는 모델에서 온 전류가 크게 저하되고, 도 9(A)의 I-V 특성을 재현하는 것이 가능했다. 또한, 도 11의 버퍼층이 있는 모델에서도 온 전류의 저하는 확인되었지만, 그 양은 근소하고, 이 점에 있어서도 도 9(B), 도 9(C)의 I-V 특성이 재현되고 있다고 할 수 있다.
도 11의 전류 밀도 분포도 (게이트 전압＝+3V, 드레인 전압＝+0.1V)에 있어서, 버퍼층이 없는 모델에서는, 부전하에 의해서 게이트 절연층 계면의 전자가 반발되고, 부전하 주위에 공핍층이 형성되어 있는 것을 알 수 있다. 이 공핍층이 전류가 통하는 길에 존재하기 때문에, 온 전류 저하의 요인이 된다. 한편, 버퍼층이 있는 모델에서는, 근방의 n형 버퍼층으로부터 전자가 공급되기 때문에, 부전하가 존재해도 공핍층은 상당히 작은 것이 되고, 온 전류 저하가 억제된다고 고찰된다.
도 12의 전류 밀도 분포도 (게이트 전압＝+3V, 드레인 전압＝+3V)에서는, 버퍼층이 없는 모델에서도, 전류가 부전하에 의해 공핍층을 우회하여 흐르는 상태가 확인되었다. 드레인 전압이 높은 경우(포화 영역의 경우)는, 드레인 전계에 이끌려 게이트 절연층 계면으로부터 떨어진 위치에서도 전류가 흐르기 때문에, 부전하를 우회하여 전류가 흘렀다고 고찰된다. 따라서, 드레인 전압이 높은 경우는, 마이너스 게이트 BT 스트레스에 의한 온 전류의 저하가 나타나기 어렵다고 말할 수 있다.
이상에 따라, 도 9에 도시된 마이너스 게이트 BT 스트레스 후의 온 전류가 저하되는 현상은 과학 계산의 결과로 설명할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합시켜 실시하는 것이 가능하다.
본 출원은 전문이 본 명세서에 참조로 통합되고, 2010년 7월 2일에 일본 특허청에 출원된 일련 번호가 2010-152050호와, 2010년 8월 16일에 일본 특허청에 출원된 일련 번호가 2010-181523호인 일본 특허 출원에 기초한다.
100　:　기판 102　:　절연층
106　:　산화물 반도체층 107a　:　버퍼층
107b　:　버퍼층 108a　:　소스 전극층
108b　:　드레인 전극층 112　:　게이트 절연층
114　:　게이트 전극층 151　:　트랜지스터
201　:　기판 202　:　화소부
203　:　신호선 구동 회로 204　:　주사선 구동 회로
205　:　시일재 206　:　기판
208　:　액정층 210　:　트랜지스터
211　:　트랜지스터 213　:　액정 소자
215　:　접속 단자 전극 216　:　단자 전극
218　:　FPC 218a　:　FPC
218b　:　FPC 219　:　이방성 도전층
221　:　절연층 230　:　전극층
231　:　전극층 232　:　절연층
233　:　절연층 235　:　스페이서
236　:　차광층 237　:　컬러 필터
238a　:　차광층 238b　:　차광층
240　:　격벽 241　:　전계 발광층
243　:　발광 소자 244　:　충전재
252　:　캐비티 253　:　구형 입자
254　:　충전재 255a　:　흑색 영역
255b　:　백색 영역 301　:　본체
302　:　케이스 303　:　표시부
304　:　키보드 311　:　본체
312　:　스타일러스 313　:　표시부
314　:　조작 버튼 315　:　외부 인터페이스
320　:　전자 서적 321　:　케이스
322　:　케이스 323　:　표시부
324　:　표시부 325　:　축부
326　:　전원 327　:　조작키
328　:　스피커 330　:　케이스
331　;　케이스 332　:　표시 패널
333　:　스피커 334　:　마이크로폰
335　:　조작키 336　:　포인팅 디바이스
337　:　카메라 338　:　외부 접속 단자
340　:　태양 전지 341　:　외부 메모리 슬롯
351　:　본체 353　:　접안부
354　:　조작 스위치 355　:　표시부(B)
356　:　배터리 357　:　표시부(A)
360　:　텔레비전 장치 361　:　케이스
363　:　표시부 365　;　스탠드

Claims (8)

  1. 반도체 장치로서,
    기판;
    인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층 ― 상기 산화물 반도체층은 결정성을 가지는 부분을 포함함 ―;
    상기 기판 위에 위치하고, 제 1 절연층을 개재하여 상기 산화물 반도체층과 중첩되는 게이트 전극;
    상기 산화물 반도체층 위에 위치하고, 상기 산화물 반도체층과 접하는 제 1 도전층;
    상기 산화물 반도체층 위에 위치하고, 상기 산화물 반도체층과 접하는 제 2 도전층;
    상기 제 1 도전층 위에 위치하고, 상기 제 1 도전층과 접하는 제 3 도전층;
    상기 제 2 도전층 위에 위치하고, 상기 제 2 도전층과 접하는 제 4 도전층;
    상기 산화물 반도체층, 상기 제 1 도전층 및 상기 제 2 도전층 위에 위치하고, 상기 산화물 반도체층, 상기 제 1 도전층 및 상기 제 2 도전층과 접하는 제 2 절연층;
    상기 제 2 절연층 위에 위치하는 제 3 절연층; 및
    상기 제 2 절연층 및 상기 제 3 절연층에 제공되는 개구를 통해 상기 제 4 도전층에 전기적으로 접속되는 제 5 도전층을 포함하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 티탄을 포함하고,
    상기 제 3 도전층 및 상기 제 4 도전층은 구리를 포함하고,
    상기 제 1 도전층은 상기 제 3 도전층의 제 1 단부 및 제 2 단부를 넘어 연장되고,
    상기 게이트 전극은 상기 제 1 도전층의 단부를 넘어 연장되고,
    상기 제 2 도전층은 상기 제 4 도전층의 단부를 넘어 연장되고,
    상기 산화물 반도체층은 상기 게이트 전극과 중첩되고 상기 제 1 도전층 및 상기 제 3 도전층과 중첩되지 않는 제 1 영역, 및 상기 게이트 전극, 상기 제 1 도전층, 및 상기 제 3 도전층과 중첩되는 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 2 영역보다 작은 폭을 갖고,
    상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층, 및 상기 제 4 도전층의 각각은 테이퍼 각도를 갖는 영역을 가지고,
    상기 게이트 전극은 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층, 및 상기 제 4 도전층 각각의 테이퍼 각도를 갖는 상기 영역과 중첩되는, 반도체 장치.

  2. 반도체 장치로서,
    기판;
    인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층 ― 상기 산화물 반도체층은 결정성을 가지는 부분을 포함함 ―;
    상기 기판 위에 위치하고, 제 1 절연층을 개재하여 상기 산화물 반도체층과 중첩되는 게이트 전극;
    상기 산화물 반도체층 위에 위치하고, 상기 산화물 반도체층과 접하는 제 1 도전층;
    상기 산화물 반도체층 위에 위치하고, 상기 산화물 반도체층과 접하는 제 2 도전층;
    상기 제 1 도전층 위에 위치하고, 상기 제 1 도전층과 접하는 제 3 도전층;
    상기 제 2 도전층 위에 위치하고, 상기 제 2 도전층과 접하는 제 4 도전층;
    상기 산화물 반도체층, 상기 제 1 도전층 및 상기 제 2 도전층 위에 위치하고, 상기 산화물 반도체층, 상기 제 1 도전층 및 상기 제 2 도전층과 접하는 제 2 절연층;
    상기 제 2 절연층 위에 위치하는 제 3 절연층; 및
    상기 제 2 절연층 및 상기 제 3 절연층에 제공되는 개구를 통해 상기 제 4 도전층에 전기적으로 접속되는 제 5 도전층을 포함하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 티탄을 포함하고,
    상기 제 3 도전층 및 상기 제 4 도전층은 구리를 포함하고,
    상기 제 1 도전층은 상기 제 3 도전층의 제 1 단부 및 제 2 단부를 넘어 연장되고,
    상기 게이트 전극은 상기 제 1 도전층의 단부를 넘어 연장되고,
    상기 제 2 도전층은 상기 제 4 도전층의 단부를 넘어 연장되고,
    상기 산화물 반도체층은 상기 게이트 전극과 중첩되고 상기 제 1 도전층 및 상기 제 3 도전층과 중첩되지 않는 제 1 영역, 및 상기 게이트 전극, 상기 제 1 도전층, 및 상기 제 3 도전층과 중첩되는 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 2 영역보다 작은 폭을 갖고,
    상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층, 및 상기 제 4 도전층의 각각은 테이퍼 각도를 갖는 영역을 가지고,
    상기 게이트 전극은 상기 제 1 도전층, 상기 제 2 도전층, 상기 제 3 도전층, 및 상기 제 4 도전층 각각의 테이퍼 각도를 갖는 상기 영역과 중첩되고,
    상기 제 1 도전층은 상기 산화물 반도체층의 제1 측면과 접하며,
    상기 제 2 도전층은 상기 산화물 반도체층의 제 2 측면과 접하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도전층의 상기 영역의 테이퍼 각도는 상기 제 3 도전층의 상기 영역의 테이퍼 각도와 상이한, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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