WO2020136464A1 - メモリデバイス、当該メモリデバイスを有する半導体装置 - Google Patents

メモリデバイス、当該メモリデバイスを有する半導体装置 Download PDF

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oxide
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layer
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山崎舜平
加藤清
大貫達也
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株式会社半導体エネルギー研究所
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Definitions

  • the present invention relates to the configuration of a memory device.
  • the present invention relates to the configuration of a dynamic RAM (Dynamic Random Access Memory: DRAM).
  • DRAM Dynamic Random Access Memory
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, as a technical field of one embodiment of the present invention disclosed more specifically in this specification, a semiconductor device, a display device, a light-emitting device, a power storage device, an imaging device, a storage device, a driving method thereof, or a method thereof is used.
  • a manufacturing method can be given as an example.
  • a semiconductor device refers to an element, a circuit, a device, or the like that can function by utilizing semiconductor characteristics.
  • semiconductor elements such as transistors and diodes are semiconductor devices.
  • the circuit including the semiconductor element is a semiconductor device.
  • a device including a circuit having a semiconductor element is a semiconductor device.
  • DRAM which is a memory device
  • DRAM is becoming less expensive, and research and development of larger capacity is being actively pursued in order to achieve further cost reduction.
  • the large capacity can be achieved by, for example, changing the layout of the memory cell and miniaturizing the element, there is a limit to the size reduction of the memory cell and the miniaturization of the element.
  • Patent Document 1 and Patent Document 2 there is active research on the configuration for reducing the size of the memory cell, but there is still room for improvement.
  • one object of one embodiment of the present invention is to provide a novel memory device.
  • it is an object to provide a memory device having a novel structure with improved storage capacity and excellent data reliability.
  • Another object of one embodiment of the present invention is to provide a memory device with a novel structure in which the circuit area of a memory cell can be reduced and downsizing can be achieved.
  • it is an object to provide a semiconductor device including the above novel memory device.
  • One embodiment of the present invention includes a transistor and a capacitor device, the transistor including a first oxide semiconductor, a first conductor and a second conductor provided over a top surface of the first oxide semiconductor.
  • a second oxide semiconductor formed on the body, the first oxide semiconductor, and provided between the first conductor and the second conductor, and in contact with the second oxide semiconductor.
  • the capacitor device has a first insulator provided and a third conductor provided in contact with the first insulator, and the capacitor device has a second conductor and a second conductor on the second conductor.
  • the fourth conductor on the second insulator, and the first oxide semiconductor has a groove portion deeper than the thickness of the first conductor and the second conductor. ..
  • the second oxide semiconductor, the first insulator, and the third conductor be embedded in the groove portion, and the second oxide semiconductor have a curvature.
  • the first oxide semiconductor and the second oxide semiconductor each contain indium, an element M (M is gallium, yttrium, or tin) and zinc. ..
  • the first oxide semiconductor preferably has a region in which the atomic ratio of indium is higher than that of the second oxide semiconductor.
  • the first oxide semiconductor and the second oxide semiconductor each have crystallinity.
  • the semiconductor device includes a first memory device and a first memory device.
  • the nth memory device has an oxide semiconductor.
  • a novel memory device can be provided.
  • a memory device with a novel structure in which the circuit area of a memory cell can be reduced and downsizing can be provided.
  • a semiconductor device including the above novel memory device can be provided.
  • FIG. 1A is a top view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 1B is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 2A and 2B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 3A is a top view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 3B is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 7A is a top view of a semiconductor device according to one embodiment of the present invention.
  • 7B to 7D are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 8A is a top view of a semiconductor device according to one embodiment of the present invention.
  • 8B to 8D are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 9A is a top view of a semiconductor device according to one embodiment of the present invention.
  • 9B to 9D are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • 10A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 10B to 10D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 11A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 11B to 11D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 12A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 12B to 12D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 13A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 13B to 13D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 14A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 14B to 14D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 15A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 15B to 15D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 16A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 16B to 16D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 17A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 17B to 17D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 18A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 18B to 18D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 19A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 19B to 19D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 20A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 20B to 20D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 21A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 21B to 21D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 22A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 22B to 22D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 23A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 23B to 23D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 24A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 24B to 24D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 25A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 25B to 25D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 26A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 26B to 26D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 27A and 27B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • 28 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 29A and 29B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 30 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 31 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 32A and 32B are cross-sectional views illustrating the structure of the memory device according to one embodiment of the present invention.
  • 33 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • FIG. 34A is a block diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 34B is a schematic diagram showing a configuration example of a memory device according to one embodiment of the present invention.
  • 35A to 35H are circuit diagrams illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 36A and 36B are circuit diagrams each illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 37A and 37B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • 38A to 38E are schematic views of a memory device according to one embodiment of the present invention.
  • 39A to 39C are block diagrams illustrating a structural example of a semiconductor device according to one embodiment of the present invention.
  • 40A is a block diagram illustrating a structural example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 40B is a circuit diagram illustrating a structural example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 40C is a timing chart showing an operation example of the semiconductor device of one embodiment of the present invention.
  • 41 is a block diagram illustrating a structural example of a semiconductor device according to one embodiment of the present invention.
  • 42A is a circuit diagram illustrating a structural example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 42B is a timing chart showing an operation example of the semiconductor device according to one embodiment of the present invention.
  • 43 is a block diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 44 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 45A is a schematic diagram showing an example of an electronic component according to one embodiment of the present invention.
  • FIG. 45B is a schematic diagram showing an example of an electronic component according to one embodiment of the present invention.
  • 46A to 46F are diagrams illustrating electronic devices according to one embodiment of the present invention.
  • a memory device of one embodiment of the present invention includes a transistor and a capacitor device, and the transistor includes a first oxide semiconductor, a first conductor and a first conductor provided over the top surface of the first oxide semiconductor. Second conductor, the second oxide semiconductor formed on the first conductor, and the second conductor provided between the first conductor and the second conductor; and the second conductor. And a third conductor provided in contact with the first insulator, and the capacitive device includes a second conductor and a second conductor on the second conductor. Second insulator and a fourth conductor on the second insulator, and the first oxide semiconductor is deeper than the thickness of the first conductor and the second conductor. It has a groove.
  • the second oxide semiconductor, the first insulator, and the third conductor Embedded in the groove, and the second oxide semiconductor can have a structure having a curvature. Note that since the channel formation region of the transistor is provided at or near the interface between the first oxide semiconductor and the second oxide semiconductor, the second oxide semiconductor should be formed to have a curvature. Thus, the effective L length can be made longer than the L length in plan view.
  • the top portion of the first oxide semiconductor may be slightly scraped when the first conductor and the second conductor are processed, specifically, etched.
  • the first oxide semiconductor in order to increase the effective L length, is processed using the insulator provided over the first conductor and the second conductor as a mask. Then, the above groove is formed.
  • the depth (length) of the groove portion may be larger than the thickness (film thickness) of the first conductor and the second conductor, and typically, the depth of the groove portion is 10 nm or more and 50 nm or less. , And preferably 15 nm or more and 30 nm or less.
  • the depth of the groove depends on the thickness of the first conductor and the second conductor, and is not limited to the above numerical values.
  • the first oxide semiconductor and the second oxide semiconductor each include indium, an element M (M is gallium, yttrium, or tin), and zinc.
  • the first oxide semiconductor preferably has a region in which the atomic ratio of indium is higher than that of the second oxide semiconductor. When the atomic ratio of indium in the first oxide semiconductor is higher than that in the second oxide semiconductor, the channel formation region can be formed on the first oxide semiconductor side.
  • the first oxide semiconductor and the second oxide semiconductor each have crystallinity, a highly reliable memory device can be obtained. Since the oxide semiconductor having crystallinity can reduce the concentration of impurities (typically, hydrogen, water, and the like), reliability can be improved.
  • impurities typically, hydrogen, water, and the like
  • FIGS. 2A and 2B are diagrams illustrating the memory device 290.
  • 1A is a top view of the memory device 290
  • FIG. 1B is a cross-sectional view of a cross section taken along one-dot chain line A1-A2 shown in FIG. 1A. Note that the cross-sectional view illustrated in FIG. 1B corresponds to a cross-sectional view in the channel length direction of a transistor.
  • FIG. 2A is a cross-sectional view taken along the dashed-dotted line A3-A4 shown in FIG. 1A
  • FIG. 2B is a cross-sectional view taken along the dashed-dotted line A5-A6 shown in FIG. 1A. Note that the cross-sectional view illustrated in FIG. 2A corresponds to a cross-sectional view in the channel width direction of the transistor.
  • the memory device 290 illustrated in FIGS. 1A and 1B and FIGS. 2A and 2B includes a transistor, a capacitor device 292, and a wiring connected to the transistor. More specifically, the memory device 290 includes an insulator 211, an insulator 212 on the insulator 211, an insulator 214 on the insulator 212, a conductor 205 (a conductor 205a, and a conductor 205b) and insulation.
  • the insulator 216 over the body 214, the insulator 222, the insulator 224, the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c), and the conductor 242 (the conductor 242a and the conductor 242b). ), the oxide 243 (the oxide 243a, and the oxide 243b), the insulator 272, the insulator 273, the insulator 250, and the conductor 260 (the conductor 260a and the conductor 260b). ..
  • An insulator 280 and an insulator 282 on the insulator 280 are provided above the oxide 230. Further, the insulator 287 is provided in contact with side surfaces of the insulator 212, the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 272, the insulator 273, the insulator 280, and the insulator 282. .. Further, an insulator 283 and an insulator 284 on the insulator 283 are provided so as to cover the insulator 282.
  • the memory device 290 has a conductor 240a which is electrically connected to the conductor 242a and functions as a plug.
  • the insulator 241a is provided in contact with the side surface of the conductor 240a.
  • a conductor 246a which is electrically connected to the conductor 240a and functions as a wiring is provided over the insulator 284 and the conductor 240a.
  • An insulator 286 is provided over the conductor 246a and the insulator 274.
  • the memory device 290 has a capacity device 292.
  • the capacitor device 292 includes a conductor 242b, an insulator 272 provided over the conductor 242b, an insulator 273, and a conductor 294 provided over the insulator 273. That is, the capacitance device 292 constitutes a MIM (Metal-Insulator-Metal) capacitance.
  • the capacitor device 292 that is, the conductor 242b can also serve as a source electrode or a drain electrode of the transistor.
  • the dielectric layer included in the capacitor 292 can also serve as a protective layer provided in the transistor, that is, the insulator 272 and the insulator 273.
  • part of the manufacturing process of the transistor can be used in the manufacturing process of the capacitor device 292, so that the semiconductor device can have high productivity.
  • one of the pair of electrodes included in the capacitor device 292, that is, the conductor 242b also serves as a source electrode or a drain electrode of the transistor; thus, an area where the transistor and the capacitor device are arranged can be reduced. Become.
  • the capacitive device 292 in the cross section of the transistor in the channel width direction, has a region overlapping with the conductor 294 also on the side surface of the conductor 242b. Since the capacitance can be formed also in the region, the capacitance value can be increased even in a small area.
  • conductor 294 for example, a material that can be used for the conductor 242 described later may be used.
  • the conductor 260 functions as the first gate of the transistor, and the conductor 205 functions as the second gate of the transistor.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode of the transistor.
  • the oxide 230 functions as a semiconductor having a channel formation region of a transistor.
  • the insulator 250 functions as a first gate insulator, and the insulator 222 and the insulator 224 function as a second gate insulator.
  • the insulator 214, the insulator 272, and the insulator 273 function as an interlayer film.
  • the insulator 214, the insulator 272, and the insulator 273 are preferably formed using a material having a barrier property against oxygen or a material capable of storing hydrogen.
  • a material capable of storing hydrogen for the insulator 214, the insulator 272, and the insulator 273, the amount of hydrogen in the memory device 290 can be constant.
  • an Al compound or Al and an element Ma (the element Ma is an element having a low electronegativity (an element having a strong reaction force), for example, Mg , Zr, Si, B and the like) can be used.
  • the transistor included in the memory device 290 has a structure in which the insulator 282 and the oxide 230c are in contact with each other as illustrated in FIGS. 1B, 2A, and 2B.
  • oxygen contained in the insulator 280 can be suppressed from diffusing to the conductor 260 side.
  • oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b through the oxide 230c; thus, oxygen vacancies in the oxide 230a and the oxide 230b are reduced.
  • the electrical characteristics and reliability of the transistor can be improved.
  • the conductor 260 is formed in a self-aligned manner in the opening provided in the interlayer film such as the insulator 280 through the insulator 250. That is, the conductor 260 is formed so as to fill the opening provided in the interlayer film including the insulator 280 with the insulator 250 interposed therebetween. Therefore, when the conductor 260 is arranged in the region between the conductor 242a and the conductor 242b, it is not necessary to align the conductor 260.
  • the oxide 230c in the opening provided in the interlayer film including the insulator 280 it is preferable to provide the oxide 230c in the opening provided in the interlayer film including the insulator 280. Therefore, the insulator 250 and the conductor 260 have a region which overlaps with the stacked structure of the oxide 230b and the oxide 230a with the oxide 230c interposed therebetween. With this structure, the oxide 230c and the insulator 250 can be formed by continuous film formation, so that the interface between the oxide 230 and the insulator 250 can be kept clean. Therefore, the influence of interface scattering on carrier conduction is reduced, and a transistor included in the memory device 290 can have high on-state current and high frequency characteristics.
  • a channel formation region is provided mainly at or near the interface between the oxide 230c and the oxide 230b.
  • the oxide 230c is formed in the insulator 280, the insulator 272, the insulator 273, the conductor 242 (conductor 242a, conductor 242b), the oxide 243 (oxide 243a, oxide 243b), and the oxide 230b.
  • a U-shape is formed along the formed opening.
  • the transistor structure included in the memory device 290 illustrated in FIG. can be long.
  • the effective L length is 40 nm or more and 60 nm or less, and the distance between the conductor 242a and the conductor 242b, that is, the minimum processing dimension. It is possible to make the length about 2 times or more and about 3 times or less. Therefore, the memory device 290 illustrated in FIG. 1 is one of structures of a transistor and a capacitor device which are excellent in miniaturization.
  • the insulator 211 and the insulator 283 are in contact with each other, and the insulator 212, the insulator 214, the insulator 287, and the insulator 282 are provided inside the insulator 283.
  • An insulator 284 is provided outside the insulator 283.
  • the insulator 214, the insulator 287, and the insulator 282 are formed using a material having a function of trapping hydrogen and fixing hydrogen, and the insulator 211, the insulator 212, the insulator 283, and the insulator 284 are formed. Is preferably formed using a material having a function of suppressing diffusion of hydrogen and oxygen.
  • aluminum oxide can be used for the insulator 214, the insulator 287, and the insulator 282.
  • silicon nitride can be used for the insulator 211, the insulator 212, the insulator 283, and the insulator 284.
  • the above structure is double-sealed with the first sealing structure using the aluminum oxide film and the second sealing structure using the silicon nitride film arranged outside the first sealing structure. It can be called a structure.
  • the second sealing structure may be a triple sealing structure by further increasing the silicon nitride film.
  • FIG. 3A corresponds to FIG. 1A
  • FIG. 3B corresponds to FIG. 1B
  • FIG. 4A corresponds to FIG. 2A
  • FIG. 4B corresponds to FIG. 2B.
  • the memory device 290 shown in FIGS. 3A, 3B and 4A, 4B is the same as the memory device 290 shown in FIGS. 1A, 1B and 2A, 2B, except that a sealing structure is not provided.
  • FIG. 5 and 6 are examples of cross-sectional views of a memory device having a structure in which a plurality of memory devices 290 are vertically stacked (stacked).
  • FIG. 5 illustrates a configuration in which the memory device 290_1, the memory device 290_2, and the memory device 290_n (n represents a natural number of 3 or more) are stacked.
  • the memory device 290_2 has a structure in which the conductor 240a functioning as a plug is arranged at a position different from that of the memory device 290_1. With this structure, it is possible to reduce the parasitic capacitance between adjacent memory devices or increase the degree of freedom in circuit design.
  • the position of the conductor 240a functioning as a plug is staggered with respect to the upper and lower memory devices, but the structure is not limited to this. For example, when the conductor 260 is viewed in a top view.
  • the conductor 240a functioning as a plug and the capacitor device 292 may be arranged by rotating them by 90° with respect to the center.
  • the conductor 240a functioning as a plug may be arranged at the same position in a cross-sectional view in the channel width direction.
  • An example of the configuration is shown in FIG.
  • adjacent memory devices can have common write bit lines. That is, the plurality of memory devices 290 can have the same bit line and the like, so that the structure is advantageous for miniaturization.
  • FIG. 6 illustrates a structure in which the conductor 240a which functions as a plug electrically connected to a bit line is shared with an adjacent memory device, the structure is not limited thereto.
  • the back gate electrode of a transistor may be shared between adjacent memory devices.
  • the memory device 290_1, the memory device 290_2, and the memory device 290_n have a structure covered with an insulator 287, an insulator 283, and an insulator 284. Further, the insulator 283 and the insulator 211 are in contact with each other on the outer periphery of the memory device 290_1. Further, above the insulator 284, the insulator 284 and the insulator 286 are in contact with each other.
  • An insulator 282, an insulator 296, an insulator 298, and an insulator 214 are provided between the memory device 290_1 and the memory device 290_2.
  • the same material as the insulator 211 can be used.
  • the insulator 282 and the insulator 214 can be formed using aluminum oxide, and the insulator 296 and the insulator 298 can be formed using silicon nitride.
  • a three-layer structure including an insulator 211, an insulator 212, and an insulator 214 is provided below the conductor 205, but the memory device illustrated in FIGS.
  • part of a layer formed over the transistor included in the memory device in the lower layer can be used in common; The number of layers can be reduced. That is, by using a part of the insulators commonly for the upper and lower memory devices, a highly productive semiconductor device can be obtained.
  • 7A, 7B, 7C, and 7D are a top view and a cross-sectional view of the transistor 200 and the periphery of the transistor 200 according to one embodiment of the present invention.
  • FIG. 7A is a top view of a semiconductor device having the transistor 200.
  • 7B, 7C, and 7D are cross-sectional views of the semiconductor device.
  • FIG. 7B is a cross-sectional view of a portion indicated by dashed-dotted line A1-A2 in FIG. 7A and also a cross-sectional view of the transistor 200 in the channel length direction.
  • 7C is a cross-sectional view of a portion indicated by dashed-dotted line A3-A4 in FIG. 7A and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 7D is a cross-sectional view of a portion indicated by dashed-dotted line A5-A6 in FIG. 7A.
  • some elements are omitted for the sake of clarity.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is used for a semiconductor including a region where a channel is formed (hereinafter also referred to as a channel formation region). Is preferred.
  • oxide semiconductor examples include In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium. , One kind or a plurality of kinds selected from hafnium, tantalum, tungsten, magnesium, etc.) may be used. Alternatively, an In—Ga oxide or an In—Zn oxide may be used as the oxide semiconductor.
  • the transistor 200 including an oxide semiconductor in a channel formation region has an extremely small leakage current in a non-conducting state, so that a semiconductor device with low power consumption can be provided. Since the oxide semiconductor can be formed by a sputtering method or the like, it can be used for the transistor 200 included in a highly integrated semiconductor device.
  • an oxide semiconductor whose impurity concentration and defect level density are reduced.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • oxygen vacancies also referred to as V 2 O : oxygen vacation
  • defects containing hydrogen to an oxygen vacancy (hereinafter may be referred to as V O H.) May generate electrons serving as carriers.
  • part of hydrogen may react with oxygen which is bonded to a metal atom to generate an electron serving as a carrier.
  • a transistor using an oxide semiconductor that contains a large amount of hydrogen is likely to have normally-on characteristics.
  • hydrogen in an oxide semiconductor is likely to move due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated.
  • the oxide semiconductor used for the transistor it is preferable to use a highly purified intrinsic oxide semiconductor in which impurities such as hydrogen and oxygen vacancies are reduced.
  • the transistor 200 may be sealed with a material that suppresses diffusion of impurities (hereinafter also referred to as a barrier material against impurities).
  • the barrier property is a function of suppressing diffusion of a corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • silicon nitride oxide is given as a material having a function of suppressing diffusion of hydrogen and oxygen.
  • silicon nitride or silicon nitride oxide since silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, it is preferably used as a sealing material.
  • metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide.
  • the structure body which seals the transistor 200 can be provided as a single layer or a stacked structure of two or more layers.
  • the structure body which seals the transistor 200 is preferably provided so as to have a stacked structure, more preferably a nested structure.
  • the structure body which seals the transistor 200 includes a first structure body which is close to the transistor 200 and a second structure body which is provided outside the first structure body. That is, the transistor 200 and the second structure body are provided through the first structure body.
  • a material having a function of capturing and fixing hydrogen is preferably used for the first structure body. Further, a material having a function of suppressing diffusion of hydrogen and oxygen is preferably used for the second structure body.
  • the second structure body seals the transistor 200 through the first structure body. Therefore, hydrogen diffused from the outside of the transistor 200 is suppressed by the second structure from diffusing into the inside of the second structure (on the side of the transistor 200). That is, the first structure body can efficiently capture and fix hydrogen existing in the internal structure of the second structure body.
  • a metal oxide such as aluminum oxide can be used for the first structure
  • a nitride such as silicon nitride can be used for the second structure.
  • an aluminum oxide film may be provided between the transistor 200 and the silicon nitride film.
  • the material used for the structure can reduce the hydrogen concentration in the film by appropriately setting the film forming conditions.
  • the film formed by the CVD method has higher coverage than the film formed by the sputtering method.
  • the compound gas used in the CVD method often contains hydrogen, and the film formed by the CVD method has a higher hydrogen content than the film formed by the sputtering method.
  • a film with a reduced hydrogen concentration in the film may be used as a film close to the transistor 200.
  • a film with high coverage but a relatively high hydrogen concentration in the film specifically, a film formed by a CVD method
  • a film having a function of capturing and fixing hydrogen and having a reduced hydrogen concentration may be arranged between the film having a relatively high hydrogen concentration and a high coverage.
  • a film having a relatively low hydrogen concentration as a film to be arranged in the vicinity of the transistor 200.
  • a film having a relatively high hydrogen concentration in the film is preferably separated from the transistor 200.
  • the space between the transistor 200 and the silicon nitride film formed by a CVD method is used.
  • an aluminum oxide film formed by a sputtering method may be provided.
  • a silicon nitride film formed by a sputtering method may be provided between a silicon nitride film formed by a CVD method and an aluminum oxide film formed by a sputtering method.
  • the concentration of hydrogen contained in the formed film is reduced by forming a film using a compound gas which does not contain hydrogen atoms or has a small content of hydrogen atoms. May be.
  • a semiconductor device of one embodiment of the present invention includes an insulator 211 over a substrate (not shown), an insulator 212 over the insulator 211, an insulator 214 over the insulator 212, and a transistor 200 over the insulator 214.
  • An insulator 280 over the transistor 200, an insulator 282 over the insulator 280, an insulator 287 for covering a side surface of the insulator 280, an insulator 282, and an insulator 283 for covering the insulator 287, and an insulator
  • the insulator 284 over the insulating layer 283 and the insulator 274 provided in contact with the insulator 284 are included.
  • the insulator 211, the insulator 212, the insulator 216, the insulator 214, the insulator 280, the insulator 282, the insulator 287, the insulator 283, the insulator 284, and the insulator 274 function as an interlayer film.
  • the insulator 280 in contact with the oxide 230c desorb oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • excess oxygen more oxygen than oxygen that satisfies the stoichiometric composition
  • excess oxygen region A region in which oxygen is present in excess of the stoichiometric composition is also referred to as an excess oxygen region.
  • an oxide material in which part of oxygen is released by heating is preferably used.
  • An oxide that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules in a TDS (Thermal Desorption Spectroscopy) analysis. /Cm 3 or more, preferably 1.0 ⁇ 10 19 molecules/cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules/cm 3 or more, or an oxide having 3.0 ⁇ 10 20 molecules/cm 3 or more. It is a film.
  • the surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • silicon oxide containing excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, or silicon oxide containing carbon or nitrogen is used.
  • silicon oxide having pores can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable. Further, a material such as silicon oxide, silicon oxynitride, or silicon oxide having holes is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the insulator 280 may have a structure in which the above materials are stacked, for example, a stacked structure of silicon oxide film formed by a sputtering method and silicon oxynitride film formed thereover by a CVD method. do it. In addition, silicon nitride may be stacked further thereon.
  • oxygen including at least one of oxygen radicals, oxygen atoms, and oxygen ions
  • oxygen ions is introduced into the insulator 280 to form a region containing excess oxygen.
  • oxygen introduction treatment there is a method of stacking a metal oxide on the insulator 280 using a sputtering device.
  • oxygen can be introduced into the insulator 280 while the insulator 282 is being formed by forming the insulator 282 by using a sputtering apparatus as a means for forming a film in an oxygen gas atmosphere. ..
  • silicon oxynitride as the insulator 280 and aluminum oxide as the insulator 282.
  • silicon oxynitride film By forming an aluminum oxide film over the silicon oxynitride film by a sputtering method, an excess oxygen region can be formed in silicon oxide which is a deposition target.
  • the concentration of impurities such as water or hydrogen in the insulator 280 be reduced.
  • the oxide included in the transistor 200 can be used.
  • the semiconductor can be kept highly pure and authentic.
  • the insulator 214, the insulator 287, and the insulator 282 have a structure for sealing the transistor 200 and the insulator 280 (hereinafter also referred to as a sealing structure).
  • a sealing structure for sealing the transistor 200 and the insulator 280
  • the insulator 214 is provided below the transistor 200 and the insulator 282 is provided above the transistor 200.
  • an insulator 287 is provided in a sidewall shape on the side surface of the transistor 200. Further, the lower end of the sidewall-shaped insulator 287 is in contact with the end of the insulator 214, and the upper end of the insulator 287 is in contact with the end of the insulator 282.
  • the insulator 287 and the insulator 214 surely contact each other. Therefore, in order to provide a region where the insulator 214 and the insulator 287 are surely in contact with each other, the insulator 287 is preferably provided so as to be in contact with the side surface of the insulator 212 provided below the insulator 214.
  • the transistor 200 is surrounded by the insulator 214, the insulator 287, and the insulator 282.
  • the same material is used for the insulator 214, the insulator 287, and the insulator 282.
  • the insulator 214, the insulator 287, and the insulator 282 having the same film quality are in contact with each other, a sealed structure with high airtightness can be obtained.
  • a material having a function of capturing and fixing hydrogen as the insulator 214, the insulator 287, and the insulator 282.
  • a metal oxide such as aluminum oxide, hafnium oxide, gallium oxide, or indium gallium zinc oxide can be used.
  • the insulator 214, the insulator 287, and the insulator 282 that form the sealing structure are provided in contact with the transistor 200 or the insulator 280. Therefore, the hydrogen concentration in the oxide semiconductor included in the transistor 200 can be reduced by capturing and fixing hydrogen which is mixed in the transistor 200 or the insulator 280.
  • the insulator 214, the insulator 287, and the insulator 282, which are structures for sealing the transistor 200, are surrounded by the sealing structure provided by the insulator 211, the insulator 212, and the insulator 283.
  • the insulator 211 and the insulator 212 are arranged below the insulator 214, and the insulator 287 is provided to cover the insulator 287 and the insulator 282.
  • the insulator 211 and the insulator 283 are in contact with each other outside the structure which seals the transistor 200, which is provided by the insulator 214, the insulator 287, and the insulator 282, the second sealing is performed. Form a structure.
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, it is preferably used as an insulator for forming a sealing structure.
  • the insulator 284 is preferably formed using the same material as the insulator 211, the insulator 212, and the insulator 283.
  • the sealing structure can be provided by a film having a relatively low hydrogen concentration in the film.
  • the film formed using the sputtering method has relatively low coverage. Therefore, by forming the insulator 211 and the insulator 284 by a CVD method or the like having high coverage, the airtightness can be further improved.
  • the insulator 212 and the insulator 283 have a lower hydrogen concentration than the insulator 211 and the insulator 284.
  • the insulator 211, the insulator 212, the insulator 214, the insulator 282, the insulator 287, the insulator 283, and the insulator 284 may be formed using a material having a barrier property against oxygen. Since the sealing structure has a barrier property against oxygen, outward diffusion of excess oxygen included in the insulator 280 can be suppressed and oxygen can be efficiently supplied to the transistor 200.
  • the semiconductor device of one embodiment of the present invention includes the conductor 240 (the conductor 240a and the conductor 240b) which is electrically connected to the transistor 200 and serves as a plug.
  • the insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with the side surface of the conductor 240 which functions as a plug.
  • a conductor 246 (a conductor 246a and a conductor 246b) which is electrically connected to the conductor 240 and serves as a wiring is provided over the insulator 284 and the conductor 240.
  • An insulator 286 is provided over the conductor 246 and the insulator 274.
  • the insulator 241 (the insulator 241a or the insulator 241b) is in contact with the inner walls of the openings provided in the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, and the insulator 284.
  • the first conductor of the conductor 240 (conductor 240a or conductor 240b) is provided in contact with the side surface thereof, and the second conductor of the conductor 240 is provided further inside. ..
  • FIG. 7 illustrates a structure in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are stacked, the present invention is not limited to this.
  • the conductor 240 may have a single-layer structure or a stacked structure including three or more layers.
  • the conductors 240a and 240b may have a stacked structure.
  • the conductor 240a and the conductor 240b are circular in a top view in FIG. 7A, the present invention is not limited to this.
  • the conductors 240a and 240b may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners in a top view.
  • the conductor 240 has a laminated structure, it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water or hydrogen and oxygen.
  • a conductive material having a function of suppressing the permeation of impurities such as water or hydrogen and oxygen.
  • the conductive material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen may be used as a single layer or a stacked layer.
  • impurities such as water or hydrogen diffused from the insulator 280 and the like can be further reduced from entering the oxide 230 through the conductor 240a and the conductor 240b. Further, oxygen added to the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 284, the insulator 283, the insulator 282, the insulator 273, and the insulator 272, impurities such as water or hydrogen from the insulator 274 can be conducted. Mixing into the oxide 230 through the body 240a and the conductor 240b can be suppressed.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • the conductors 246 (the conductors 246a and 246b) which function as wirings may be provided in contact with the top surfaces of the conductors 240a and 240b.
  • the conductor 246 is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • the transistor 200 includes an insulator 216, a conductor 205 (a conductor 205a, and a conductor 205b), an insulator 222, an insulator 224, and an oxide 230 (an oxide 230a, an oxide 230a, or Object 230b and oxide 230c), conductor 242 (conductor 242a and conductor 242b), oxide 243 (oxide 243a and oxide 243b), insulator 272, insulator 273, The insulator 250 and the conductor 260 (the conductor 260a and the conductor 260b) are included.
  • the conductor 260 functions as a first gate of the transistor and the conductor 205 functions as a second gate of the transistor.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode.
  • the oxide 230 functions as a semiconductor having a channel formation region.
  • the insulator 250 functions as a first gate insulator, and the insulator 222 and the insulator 224 function as a second gate insulator.
  • a conductor 260 is formed in a self-aligned manner through an insulator 250 in an opening provided in an interlayer film such as an insulator 280.
  • the conductor 260 is formed via the insulator 250 so as to fill the opening provided in the interlayer film including the insulator 280. Therefore, when the conductor 260 is arranged in the region between the conductor 242a and the conductor 242b, it is not necessary to align the conductor 260.
  • the bottom surface and the side surface of the conductor 260 are in contact with the insulator 250. Further, the bottom surface and the side surface of the insulator 250 are in contact with the oxide 230c.
  • the transistor 200 has a structure in which the insulator 282 and the oxide 230c are in direct contact with each other, as shown in FIGS. 7B and 7C. With such a structure, diffusion of oxygen contained in the insulator 280 into the conductor 260 can be suppressed.
  • oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b through the oxide 230c, so that oxygen vacancies in the oxide 230a and the oxide 230b are reduced.
  • the electrical characteristics and reliability of the transistor 200 can be improved.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is used for the oxide 230 including the channel formation region (the oxide 230a, the oxide 230b, and the oxide 230c). preferable.
  • the metal oxide functioning as an oxide semiconductor it is preferable to use one having an energy gap of 2 eV or more, preferably 2.5 eV or more.
  • an energy gap of 2 eV or more By using a metal oxide having a large energy gap, leakage current (off current) in the non-conduction state of the transistor 200 can be extremely reduced.
  • a semiconductor device with low power consumption By using such a transistor, a semiconductor device with low power consumption can be provided.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, It is preferable to use a metal oxide such as lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium).
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide 230.
  • the oxide 230 is provided over the oxide 230a over the insulator 224, the oxide 230b over the oxide 230a, and the oxide 230b, and at least a part of the oxide 230 is over the oxide 230b.
  • the oxide 230c in contact therewith is preferable.
  • the side surface of the oxide 230c is preferably provided in contact with the oxide 243a, the oxide 243b, the conductor 242a, the conductor 242b, the insulator 272, the insulator 273, and the insulator 280.
  • the oxide 230 includes the oxide 230a, the oxide 230b on the oxide 230a, and the oxide 230c on the oxide 230b.
  • the oxide 230a under the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a into the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the transistor 200 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked in the channel formation region and the vicinity thereof, the present invention is not limited to this. ..
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided.
  • the oxide 230c may have a two-layer structure and a stacked structure of four layers may be provided.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent elements is higher than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 230b. It is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the above metal oxide may be used.
  • laminated structure of gallium oxide and In:Ga:Zn 4:2:3 [atomic ratio].
  • the oxide 230b may have crystallinity.
  • a CAAC-OS c-axis aligned crystalline oxide semiconductor
  • An oxide having crystallinity, such as CAAC-OS has few impurities and defects (such as oxygen vacancies), has high crystallinity, and has a dense structure. Therefore, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Further, even if heat treatment is performed, oxygen can be reduced from being extracted from the oxide 230b, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably embedded in the insulator 216 and provided.
  • the conductor 260 may function as a first gate (also referred to as a top gate).
  • the conductor 205 may function as a second gate (also referred to as a bottom gate).
  • the potential applied to the conductor 205 is independently changed without being linked with the potential applied to the conductor 260, so that the threshold voltage (Vth ) Can be controlled.
  • Vth threshold voltage
  • Vth of the transistor 200 can be further increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 205 can reduce the drain current when the potential applied to the conductor 260 is 0 V, as compared to the case where no potential is applied.
  • the conductor 205 is preferably provided larger than the size of a region of the oxide 230 which does not overlap with the conductors 242a and 242b.
  • the conductor 205 is preferably extended also in a region outside the end portion of the oxide 230 which intersects with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator provided outside the side surface of the oxide 230 in the channel width direction.
  • charge-up local charging
  • the conductor 205 may overlap with at least the oxide 230 located between the conductor 242a and the conductor 242b.
  • the height of the bottom surface of the conductor 260 in a region where the oxide 230a and the oxide 230b do not overlap with the conductor 260 is lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate is generated from the conductor 260 by having a structure in which the side surface and the top surface of the oxide 230b in the channel formation region are covered with the oxide 230c and the insulator 250.
  • the electric field is easily applied to the entire channel formation region generated in the oxide 230b. Therefore, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • a structure of a transistor which electrically surrounds a channel formation region by electric fields of a first gate and a second gate is referred to as a surrounded channel (S-channel) structure.
  • the conductor 205a is preferably a conductor that suppresses permeation of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 205b is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 205 is illustrated as having two layers, it may have a multilayer structure of three or more layers.
  • the oxide semiconductor, the insulator or the conductor located in the lower layer of the oxide semiconductor, and the insulator or the conductor located in the upper layer of the oxide semiconductor are formed into different films without being exposed to the atmosphere.
  • the continuous formation of the seeds is preferable because an oxide semiconductor film having a substantially high-purity intrinsic oxide in which the concentration of impurities (in particular, hydrogen and water) is reduced can be formed.
  • At least one of the insulator 272 and the insulator 273 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side or from above. Therefore, at least one of the insulator 222, the insulator 272, and the insulator 273 has at least one of hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitric oxide molecule (N 2 O, NO, NO 2, etc.), It is preferable to use an insulating material having a function of suppressing diffusion of impurities such as copper atoms (the above impurities are less likely to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) (the above oxygen is difficult to permeate).
  • oxygen eg, at least one of oxygen atoms and oxygen molecules
  • silicon nitride or silicon nitride oxide as the insulator 273 and to use aluminum oxide or hafnium oxide as the insulator 272.
  • impurities such as water or hydrogen can be suppressed from diffusing from the substrate side to the transistor 200 side through the insulator 222.
  • oxygen contained in the insulator 224 or the like can be suppressed from diffusing to the substrate side through the insulator 222.
  • impurities such as water or hydrogen can be suppressed from diffusing to the transistor 200 side from the insulator 280 and the like which are provided through the insulator 272 and the insulator 273.
  • the transistor 200 is preferably surrounded by the insulator 272 and the insulator 273 which have a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • the insulator 222 and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 desorb oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator 224.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules/cm 3 or more, preferably 1.0 ⁇ 10 8 in thermal desorption gas analysis (TDS). It is an oxide film having 19 molecules/cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules/cm 3 or more, or 3.0 ⁇ 10 20 molecules/cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • the insulator 222 preferably functions as a barrier insulating film that suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is difficult to permeate).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. It is preferable that the insulator 222 have a function of suppressing diffusion of oxygen and impurities because oxygen in the oxide 230 can be prevented from diffusing below the insulator 222.
  • the conductor 205 can be prevented from reacting with the insulator 224 and oxygen contained in the oxide 230.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials, may be used.
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 is formed using such a material, the insulator 222 suppresses release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator and used.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba,Sr)TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer. As transistors become finer and more highly integrated, thinning of the gate insulator may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 243 (the oxide 243a and the oxide 243b) may be provided between the oxide 230b and the conductor 242 (the conductor 242a and the conductor 242b) which functions as a source electrode or a drain electrode. .. Since the conductor 242 and the oxide 230 are not in contact with each other, the conductor 242 can suppress absorption of oxygen in the oxide 230. That is, by preventing the conductor 242 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 242. Therefore, the oxide 243 preferably has a function of suppressing oxidation of the conductor 242.
  • the oxide 243 preferably has a function of suppressing the permeation of oxygen.
  • the oxide 243 having a function of suppressing permeation of oxygen between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b, electrical conductivity between the conductor 242 and the oxide 230b can be obtained. It is preferable because the resistance is reduced. With such a structure, electric characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • a metal oxide containing the element M may be used.
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • the oxide 243 preferably has a higher concentration of the element M than the oxide 230b.
  • gallium oxide may be used as the oxide 243.
  • a metal oxide such as an In-M-Zn oxide may be used.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the film thickness of the oxide 243 is preferably 0.5 nm or more and 5 nm or less, and more preferably 1 nm or more and 3 nm or less. Further, the oxide 243 preferably has crystallinity. When the oxide 243 has crystallinity, release of oxygen in the oxide 230 can be preferably suppressed. For example, if the oxide 243 has a hexagonal crystal structure or the like, release of oxygen in the oxide 230 can be suppressed in some cases.
  • the oxide 243 does not necessarily have to be provided. In that case, when the conductor 242 (the conductor 242a and the conductor 242b) is in contact with the oxide 230, oxygen in the oxide 230 may diffuse into the conductor 242 and the conductor 242 may be oxidized. Oxidation of the conductor 242 is likely to reduce the conductivity of the conductor 242. Note that diffusion of oxygen in the oxide 230 to the conductor 242 can be restated as absorption of oxygen in the oxide 230 by the conductor 242.
  • oxygen in the oxide 230 diffuses into the conductor 242 (the conductor 242a and the conductor 242b), so that the conductor 242a and the oxide 230b are separated from each other and the conductor 242b and the oxide 230b are separated from each other.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 242, it is estimated that the different layer has an insulating property.
  • the three-layer structure of the conductor 242, the different layer, and the oxide 230b can be regarded as a three-layer structure including a metal-insulator-semiconductor and a MIS (Metal-Insulator-Semiconductor) structure. It may be referred to as a diode junction structure mainly including the MIS structure.
  • the different layer is not limited to being formed between the conductor 242 and the oxide 230b.
  • the different layer is formed between the conductor 242 and the oxide 230c, It may be formed between the body 242 and the oxide 230b and between the conductor 242 and the oxide 230c.
  • a conductor 242 (a conductor 242a and a conductor 242b) which functions as a source electrode and a drain electrode is provided over the oxide 243.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm inclusive, preferably 2 nm to 25 nm inclusive.
  • the conductor 242 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used. It is preferable. Further, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. A conductive material or a material that maintains conductivity even when absorbing oxygen is preferable.
  • the insulator 272 is provided in contact with the top surface of the conductor 242 and preferably functions as a barrier layer. With such a structure, absorption of excess oxygen included in the insulator 280 by the conductor 242 can be suppressed. Further, by suppressing the oxidation of the conductor 242, an increase in contact resistance between the transistor 200 and the wiring can be suppressed. Therefore, the transistor 200 can have favorable electrical characteristics and reliability.
  • the insulator 272 preferably has a function of suppressing oxygen diffusion.
  • the insulator 272 is preferably easier to suppress oxygen diffusion than the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • an insulator containing aluminum nitride may be used.
  • the insulator 272 is in contact with part of the upper surface of the conductor 242b and the side surface of the conductor 242b. Although not shown, the insulator 272 is in contact with part of the top surface of the conductor 242a and the side surface of the conductor 242a. Further, the insulator 273 is provided over the insulator 272. By doing so, for example, oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 242.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably arranged in contact with the top surface of the oxide 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or silicon oxide having holes is used. be able to. In particular, silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating By providing an insulator from which oxygen is released by heating as the insulator 250 in contact with the top surface of the oxide 230c, oxygen can be effectively supplied to the channel formation region of the oxide 230b.
  • the concentration of impurities such as water or hydrogen in the insulator 250 be reduced.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the metal oxide may have a function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k material having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the metal oxide, a stacked structure which is stable to heat and has a high relative dielectric constant can be obtained. Therefore, the gate potential applied during the operation of the transistor can be reduced while maintaining the physical film thickness of the gate insulator. Further, the equivalent oxide film thickness (EOT) of the insulator functioning as the gate insulator can be reduced.
  • EOT equivalent oxide film thickness
  • the metal oxide may have a function as a part of the gate.
  • a conductive material containing oxygen may be provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate.
  • a conductive material containing the above metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260 is shown as a two-layer structure in FIG. 7, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to suppress the conductivity of the conductor 260b from being reduced by the oxygen contained in the insulator 250 from oxidizing the conductor 260b.
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Since the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component can be used. Further, the conductor 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • FIG. 8 shows a top view.
  • FIG. 8B is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A1-A2 shown in FIG. 8A.
  • FIG. 8C is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A3-A4 in FIG. 8A.
  • FIG. 8D is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A5-A6 in FIG. 8A.
  • some elements are omitted for clarity.
  • the semiconductor device shown in FIG. 8 differs from the semiconductor device shown in FIG. 7 in that the upper surface of the insulator 212 and the insulator 283 are in contact with each other.
  • the insulator 212 may be provided so as to extend below the insulator 283.
  • the thickness of a region overlapping with the transistor 200 may be larger than the thickness of a region in contact with the insulator 283.
  • FIG. 9 shows a top view.
  • FIG. 9B is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line A1-A2 in FIG. 9A.
  • FIG. 9C is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A3-A4 in FIG. 9A.
  • FIG. 9D is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A5-A6 in FIG. 9A.
  • some elements are omitted for clarity.
  • the insulator 211 and the insulator 284 are formed by a CVD method using a compound gas which does not contain hydrogen atoms or has a small hydrogen atom content
  • the insulator 212 is formed as shown in FIG.
  • the insulator 283 are not necessarily provided.
  • the insulator 211, the insulator 212, the insulator 283, and the insulator 284 are formed by a CVD method using a compound gas which does not contain a hydrogen atom or has a low hydrogen atom content. be able to. That is, the concentration of hydrogen contained in the insulator 211, the insulator 212, the insulator 283, and the insulator 284 may be reduced to reduce hydrogen mixed in the channel formation region of the oxide semiconductor.
  • a gas having molecules containing silicon atoms is mainly used as a film forming gas.
  • the number of hydrogen atoms contained in the molecule containing the silicon atom be small, and it is more preferable that the molecule containing the silicon atom contain no hydrogen atom.
  • the film-forming gas other than the gas having a molecule containing a silicon atom preferably contains a small number of hydrogen atoms, and more preferably does not contain a hydrogen atom.
  • a molecule containing a silicon atom for example, tetraisocyanate silane, tetracyanate silane, tetracyanosilane, hexaisocyanate silane, octaisocyanate silane, etc. can be used.
  • a molecule in which the same type of functional group is bonded to a silicon atom is illustrated, but the present embodiment is not limited to this. It may be configured such that different kinds of functional groups are bonded to silicon atoms.
  • halogen Cl, Br, I, or F
  • the functional group R may be used as the functional group R.
  • halogen Cl, Br, I, or F
  • 1 ⁇ x ⁇ 2 and 1 ⁇ y ⁇ 6 As such a molecule containing a silicon atom, for example, tetrachlorosilane (SiCl 4 ) or hexachlorodisilane (Si 2 Cl 6 ) can be used.
  • halogen other than chlorine such as bromine, iodine, or fluorine
  • a structure in which different kinds of halogens are bonded to silicon atoms may be adopted.
  • the insulator 211, the insulator 212, the insulator 283, and the insulator 284 are formed by a chemical vapor deposition (CVD) method using a gas having a molecule containing a silicon atom as described above. Just go. Since the CVD method has a relatively high film formation rate, it is suitable for forming an insulator having a large film thickness.
  • CVD chemical vapor deposition
  • CVD plasma CVD
  • TCVD Thermal CVD
  • APCVD Atmospheric Pressure CVD
  • LPCVD Low for forming a film under a reduced pressure lower than the atmospheric pressure
  • an oxidizer is preferably used.
  • a gas containing no hydrogen atom such as O 2 , O 3 , NO, NO 2 , N 2 O, N 2 O 3 , N 2 O 4 , N 2 O 5 , CO, or CO 2 is used. It is preferable.
  • the insulator 211, the insulator 212, the insulator 283, and the insulator 284 may be formed by an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • a first raw material gas for reaction hereinafter referred to as a precursor. It can also be referred to as a precursor or a metal precursor
  • a second raw material gas hereinafter referred to as a reactant. a reactant or a nonmetal.
  • a precursor is alternately introduced into the chamber, and the introduction of these source gases is repeated to form a film.
  • the ALD method allows atoms to be deposited one by one by utilizing the self-controllability, which is a property of atoms, by forming films while switching the source gas. Therefore, the ALD method can perform film formation with an extremely thin film thickness, film formation on a structure with a high aspect ratio, film formation with few defects such as pinholes, and film formation with excellent coverage. Therefore, the ALD method is suitable for forming the insulator 250 included in the transistor 200 and the insulator 224 in addition to the insulator 211, the insulator 212, the insulator 283, and the insulator 284.
  • a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactant is performed only with thermal energy may be used, or a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactant may be used.
  • a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactant may be used.
  • a gas having a molecule containing the silicon atom may be used as a precursor, and the oxidant may be used as a reactant. Accordingly, the amount of hydrogen taken into the insulator 216, the insulator 274, the insulator 280, the insulator 224, and the insulator 250 can be significantly reduced.
  • a molecule containing a silicon atom does not contain a hydrogen atom
  • this embodiment is not limited to this.
  • the molecule containing a silicon atom a part of the functional group bonded to the silicon atom may be replaced with a hydrogen atom.
  • the number of hydrogen atoms contained in the molecule containing a silicon atom is smaller than that of silane (SiH 4 ). That is, it is preferable that the molecule containing the silicon atom has 3 or less hydrogen atoms per silicon atom. Further, it is more preferable that the gas having a molecule containing a silicon atom has 3 or less hydrogen atoms per silicon atom.
  • the insulator 211, the insulator 212, the insulator 283, and the insulator 284 by forming at least one of the insulator 211, the insulator 212, the insulator 283, and the insulator 284 by a film formation method using a gas in which hydrogen atoms are reduced or removed, The amount of hydrogen contained in these insulators can be reduced.
  • the transistor 200 and the insulator 280 are sealed with a first sealing structure using a material which captures or fixes an impurity such as hydrogen, and a second sealing structure using a material which suppresses diffusion of an impurity such as hydrogen.
  • a first sealing structure using a material which captures or fixes an impurity such as hydrogen
  • a second sealing structure using a material which suppresses diffusion of an impurity such as hydrogen.
  • ⁇ metal oxide As the oxide 230, a metal oxide which functions as an oxide semiconductor is preferably used. The metal oxide applicable to the oxide 230 according to the present invention will be described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • the element M there are cases where a plurality of the above-mentioned elements may be combined.
  • metal oxides having nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the oxide semiconductor (metal oxide) is divided into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor other than the single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And an amorphous oxide semiconductor.
  • CAAC-OS has a crystal structure having a c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M,Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer.
  • the indium in the In layer is replaced with the element M, it can be expressed as an (In,M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that the decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of a metal oxide may be reduced due to entry of impurities, generation of defects, and the like; therefore, the CAAC-OS can be referred to as a metal oxide with few impurities or defects (such as oxygen vacancies). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide including CAAC-OS is highly heat resistant and highly reliable.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • In-Ga-Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by using the above-described nanocrystal. is there.
  • IGZO tends to have difficulty in crystal growth in the atmosphere, and thus a smaller crystal (for example, the above-mentioned nanocrystal) is used than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the transistor When impurities are mixed in the oxide semiconductor, defect levels or oxygen vacancies may be formed. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor including the oxide semiconductor are likely to vary and reliability may be deteriorated. If the channel formation region contains oxygen vacancies, the transistor is likely to have normally-on characteristics.
  • the above defect levels may include trap levels.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave like a fixed charge. Therefore, a transistor including a metal oxide having a high trap level density in a channel formation region may have unstable electrical characteristics.
  • the crystallinity of the channel formation region may be lowered, and the crystallinity of the oxide provided in contact with the channel formation region may be lowered.
  • the crystallinity of the channel formation region is low, stability or reliability of the transistor tends to be deteriorated.
  • the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state is formed, which might deteriorate the stability or reliability of the transistor.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of the impurity obtained by SIMS is 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the concentration of the impurity obtained by elemental analysis using EDX is set to 1.0 atomic% or less.
  • the concentration ratio of the impurities to the element M in the channel formation region of the oxide semiconductor and the vicinity thereof is less than 0.10, preferably 0.05. Less than Here, the concentration of the element M used when calculating the concentration ratio may be the concentration in the same region as the region in which the concentration of the impurities is calculated, or may be the concentration in the oxide semiconductor.
  • the trap level density may be low.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor using an oxide semiconductor that contains a large amount of hydrogen is likely to have normally-on characteristics.
  • hydrogen in an oxide semiconductor is likely to move due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the V O H to obtain a sufficiently reduced oxide semiconductor, the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • an oxide semiconductor having a low carrier concentration for the transistor it is preferable to use an oxide semiconductor having a low carrier concentration for the transistor.
  • the concentration of impurities in the oxide semiconductor may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which might cause oxygen deficiency in the oxide semiconductor.
  • the transistor When the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor might have normally-on characteristics.
  • a defect in which hydrogen is contained in an oxygen vacancy may function as a donor and an electron which is a carrier may be generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics.
  • Defects containing hydrogen to an oxygen vacancy may function as a donor of the oxide semiconductor.
  • the oxide semiconductor may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, a carrier concentration which is assumed to be a state where an electric field is not applied is sometimes used as a parameter of an oxide semiconductor, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms/cm 3 , preferably 1 ⁇ 10 19 atoms/cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the carrier concentration of the oxide semiconductor in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or lower, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and more preferably 1 ⁇ 10 16 cm ⁇ 3. It is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • the semiconductor material that can be used for the oxide 230 is not limited to the above metal oxide.
  • a semiconductor material having a band gap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a simple element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance functioning as a semiconductor (also referred to as an atomic layer substance, a two-dimensional material, or the like) is preferably used as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • the layered crystal structure is a structure in which layers formed by a covalent bond or an ionic bond are stacked via a bond weaker than the covalent bond or the ionic bond, such as van der Waals force.
  • the layered material has high electric conductivity in the unit layer, that is, high two-dimensional electric conductivity.
  • Layered substances include graphene, silicene, chalcogenides, etc.
  • a chalcogenide is a compound containing chalcogen.
  • chalcogen is a general term for elements belonging to Group 16 and includes oxygen, sulfur, selenium, tellurium, polonium, and livermolium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide that functions as a semiconductor is preferably used.
  • Specific examples of the transition metal chalcogenide applicable as the oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically HFSE 2
  • the sulfide zirconium typically ZrS 2 is
  • the selenide zirconium typically ZrSe 2
  • a in each drawing shows a top view.
  • B of each drawing is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 shown in A, which is also a cross-sectional view in the channel length direction of the transistor 200.
  • C in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A3-A4 in A, and is also a cross-sectional view in the channel width direction of the transistor 200.
  • D in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A5-A6 in A.
  • some elements are omitted for clarity of the drawing.
  • a substrate (not shown) is prepared, and the insulator 211 is formed on the substrate.
  • the insulator 211 is formed using a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE: Molecular Beam Epitaxy) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, an ALD method, or the like.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD Pulsed Laser Deposition
  • the CVD method can be classified into a plasma CVD (PECVD) method that uses plasma, a thermal CVD method that uses heat, and an optical CVD method that uses light. Further, it can be classified into a metal CVD method and an organometallic CVD method depending on the raw material gas used. Further, depending on the pressure at the time of film formation, it can be classified into a normal pressure CVD method for forming a film under atmospheric pressure and a low pressure CVD method for forming a film under a reduced pressure lower than atmospheric pressure.
  • PECVD plasma CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature.
  • the thermal CVD method is a film forming method which can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device might be charged up by receiving electric charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • the thermal CVD method since plasma damage does not occur during film formation, a film with few defects can be obtained.
  • a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactant is performed only with thermal energy, a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactant, and the like can be used.
  • the ALD method utilizes the self-controllability that is the property of atoms, and it is possible to deposit atoms one by one, so it is possible to form extremely thin films, to form films with a high aspect ratio, pinholes, etc. It is possible to form a film with few defects, to form a film with excellent coverage, and to form a film at a low temperature.
  • the use of plasma may allow film formation at a lower temperature, which is preferable in some cases.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film formed by the ALD method may contain a large amount of impurities such as carbon as compared with a film formed by another film formation method.
  • the impurities can be quantified by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike the film forming method in which particles emitted from a target or the like are deposited. Therefore, the film forming method is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gas.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas during film formation.
  • a silicon nitride film is formed as the insulator 211 by a CVD method.
  • the insulator 212 is formed over the insulator 211.
  • the insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon nitride film is formed as the insulator 212 by a sputtering method.
  • the insulator 214 is formed over the insulator 212.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is used as the insulator 214.
  • an insulator such as silicon nitride in which copper is less likely to permeate is used, and by disposing the insulator 214 on the insulator 212, the conductivity of a layer lower than the insulator 211 (not shown) can be obtained. Even if a metal such as copper that easily diffuses is used for the body, the metal can be suppressed from diffusing into the upper layer through the insulator 211 and the insulator 212. Further, by using an insulator such as silicon nitride in which impurities such as water or hydrogen are less likely to permeate, diffusion of impurities such as water or hydrogen from a layer below the insulator 211 can be suppressed.
  • the hydrogen concentration of the insulator 212 is preferably lower than the hydrogen concentration of the insulator 211, and the hydrogen concentration of the insulator 214 is preferably lower than the hydrogen concentration of the insulator 212.
  • silicon nitride By depositing silicon nitride on the insulator 212 by a sputtering method, silicon nitride having a lower hydrogen concentration than the insulator 211 on which silicon nitride is deposited by a CVD method can be formed.
  • the insulator 214 is aluminum oxide, the hydrogen concentration can be lower than that of the insulator 212.
  • a film near the transistor 200 preferably has relatively low hydrogen concentration, and a film having relatively high hydrogen concentration is remote from the transistor 200. It is preferable to arrange them.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxynitride is used as the insulator 216.
  • the insulator 216 is preferably formed by a film formation method using the above-described gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulator 216 can be reduced.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the openings include, for example, grooves and slits.
  • the area where the opening is formed may be referred to as the opening.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • As the insulator 214 it is preferable to select an insulator which functions as an etching stopper film when the insulator 216 is etched to form a groove.
  • the insulator 214 may be a silicon nitride film, an aluminum oxide film, or a hafnium oxide film.
  • a conductive film to be the conductor 205a is formed.
  • the conductive film preferably contains a conductor having a function of suppressing permeation of oxygen.
  • tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum-tungsten alloy can be used.
  • the conductive film to be the conductor 205a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 205a has a multi-layer structure.
  • tantalum nitride is deposited by a sputtering method, and titanium nitride is laminated on the tantalum nitride.
  • a conductive film to be the conductor 205b is formed.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as copper is formed as a conductive film to be the conductor 205b.
  • a CMP (Chemical Mechanical Polishing) process is performed to remove the conductive film to be the conductor 205a and a part of the conductive film to be the conductor 205b, so that the insulator 216 is exposed.
  • the conductors 205a and 205b remain only in the openings. Accordingly, the conductor 205 whose top surface is flat can be formed.
  • part of the insulator 216 may be removed by the CMP treatment (see FIG. 10).
  • the conductor 205 is formed so as to be embedded in the opening of the insulator 216 in the above, the present embodiment is not limited to this.
  • the conductor 205 is formed over the insulator 214, the insulator 216 is formed over the conductor 205, and the insulator 216 is subjected to CMP treatment so that part of the insulator 216 is removed and the conductor 216 is removed.
  • the surface of 205 may be exposed.
  • the insulator 222 is formed over the insulator 216 and the conductor 205.
  • an insulator containing one or both oxides of aluminum and hafnium may be formed.
  • the insulator containing one or both oxides of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • An insulator containing an oxide of one or both of aluminum and hafnium has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in the structure provided around the transistor 200 are prevented from diffusing into the transistor 200 through the insulator 222. The generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxynitride is used as the insulator 224.
  • the insulator 224 is preferably formed by a film formation method using the above-described gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulator 224 can be reduced. Since the insulator 224 becomes the insulator 224 which is in contact with the oxide 230a in a later step, it is preferable that the hydrogen concentration be reduced in this manner.
  • the heat treatment may be performed at 250 °C to 650 °C inclusive, preferably 300 °C to 500 °C inclusive, and more preferably 320 °C to 450 °C inclusive.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in a nitrogen or inert gas atmosphere and then in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more in order to supplement desorbed oxygen. Good.
  • a treatment for 1 hour at a temperature of 400° C. is continuously performed in an oxygen atmosphere.
  • impurities such as water and hydrogen contained in the insulator 224 can be removed.
  • the heat treatment may be performed after the insulator 222 is formed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • plasma treatment containing oxygen may be performed under reduced pressure.
  • an apparatus having a power source for generating high-density plasma using microwaves for example.
  • a power source for applying a high frequency wave such as RF may be provided on the substrate side.
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently introduced into the insulator 224. it can.
  • plasma treatment containing an inert gas may be performed using this apparatus, and then plasma treatment containing oxygen may be performed to supplement desorbed oxygen.
  • impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions of the plasma treatment. In that case, heat treatment may not be performed.
  • aluminum oxide may be formed on the insulator 224 by, for example, a sputtering method, and the aluminum oxide may be subjected to CMP until the insulator 224 is reached.
  • CMP chemical vapor deposition
  • the surface of the insulator 224 can be planarized and the surface of the insulator 224 can be smoothed.
  • the end point of CMP can be easily detected.
  • part of the insulator 224 is polished by CMP and the thickness of the insulator 224 may be reduced, the thickness may be adjusted when the insulator 224 is formed.
  • oxygen can be added to the insulator 224 by depositing aluminum oxide over the insulator 224 by a sputtering method, which is preferable.
  • an oxide film 230A and an oxide film 230B are sequentially formed on the insulator 224 (see FIG. 10).
  • the oxide film is preferably continuously formed without being exposed to the atmospheric environment. By forming the film without exposing to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230A and the oxide film 230B, and to prevent the vicinity of the interface between the oxide film 230A and the oxide film 230B. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • a sputtering gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the deposited oxide film can be increased.
  • the above oxide film is formed by a sputtering method, the above In-M-Zn oxide target can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • the oxide film 230B is formed by a sputtering method
  • the proportion of oxygen contained in the sputtering gas is 1% to 30% inclusive, preferably 5% to 20% inclusive, an oxygen-deficient oxide semiconductor is obtained. It is formed.
  • a transistor including an oxygen-deficient oxide semiconductor in a channel formation region can have relatively high field-effect mobility.
  • the crystallinity of the oxide film can be improved by forming the film while heating the substrate.
  • one embodiment of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method
  • the proportion of oxygen contained in the sputtering gas is greater than 30% and 100% or less, preferably 70% or more and 100% or less
  • the oxygen-excess oxide semiconductor is formed. Is formed.
  • a transistor including an oxygen-excess oxide semiconductor in a channel formation region has relatively high reliability.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as water and hydrogen in the oxide film 230A and the oxide film 230B can be removed.
  • treatment is continuously performed at a temperature of 400° C. for one hour in an oxygen atmosphere.
  • an oxide film 243A is formed on the oxide film 230B (see FIG. 10).
  • the oxide film 243A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the atomic ratio of Ga to In of the oxide film 243A is preferably larger than the atomic ratio of Ga to In of the oxide film 230B.
  • the conductive film 242A is formed on the oxide film 243A (see FIG. 10).
  • the conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are processed into an island shape by a lithography method to form the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer. 242B is formed (see FIG. 11).
  • the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B are formed so that at least part of them overlaps with the conductor 205.
  • a dry etching method or a wet etching method can be used as the processing. Processing by the dry etching method is suitable for fine processing. Note that in this step, the thickness of a region of the insulator 224 which does not overlap with the oxide 230a may be thin.
  • the resist is exposed through a mask.
  • the exposed region is removed or left with a developing solution to form a resist mask.
  • the conductor, the semiconductor, the insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens to perform exposure.
  • an electron beam or an ion beam may be used instead of the above-mentioned light.
  • the resist mask can be removed by performing dry etching treatment such as ashing, performing wet etching treatment, performing wet etching treatment after dry etching treatment, or performing dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film serving as a hard mask material is formed over the conductive film 242A, a resist mask is formed thereover, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • Etching of the conductive film 242A or the like may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching. After etching the conductive film 242A or the like, the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrodes may have a configuration in which a high frequency power source is applied to one of the parallel plate type electrodes.
  • a plurality of different high frequency power supplies may be applied to one of the parallel plate electrodes.
  • a high frequency power source having the same frequency may be applied to each of the parallel plate electrodes.
  • the high frequency power supplies having different frequencies may be applied to the parallel plate electrodes.
  • a dry etching device having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used as a dry etching apparatus having a high-density plasma source.
  • the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B be substantially perpendicular to the upper surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B are substantially perpendicular to the top surface of the insulator 222, the area of the plurality of transistors 200 can be reduced when the plurality of transistors 200 are provided, Higher density is possible.
  • the invention is not limited to this, and the angle formed between the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B and the top surface of the insulator 222 may be low.
  • an insulator 272 is formed over the insulator 224, the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B (see FIG. 12).
  • the insulator 272 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a film of aluminum oxide is formed as the insulator 272 by a sputtering method. By forming an aluminum oxide film by a sputtering method, oxygen can be injected into the insulator 224.
  • the insulator 273 is formed over the insulator 272 (see FIG. 12).
  • the insulator 273 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed by a sputtering method.
  • the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film may be formed by a sputtering method and a silicon oxide film may be formed thereover by a PEALD method or a thermal ALD method.
  • the insulator 280 is preferably formed by a film formation method using the above-described gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulator 280 can be reduced.
  • the insulator 280 is subjected to CMP treatment to form the insulator 280 having a flat upper surface (see FIG. 13).
  • aluminum oxide may be deposited over the insulator 280 by, for example, a sputtering method, and the aluminum oxide may be subjected to CMP until the insulator 280 is reached.
  • part of the insulator 280, part of the insulator 273, part of the insulator 272, part of the conductor layer 242B, and part of the oxide layer 243B are processed to reach the oxide 230b.
  • An opening is formed (see FIG. 14). The opening is preferably formed so as to overlap with the conductor 205.
  • the conductor 242a, the conductor 242b, the oxide 243a, and the oxide 243b are formed by forming the opening.
  • a part of the insulator 280, a part of the insulator 273, a part of the insulator 272, a part of the oxide layer 243B, and a part of the conductor layer 242B are processed by a dry etching method or a wet etching method. Can be used. Processing by the dry etching method is suitable for fine processing. Further, the processing may be performed under different conditions. For example, part of the insulator 280 is processed by dry etching, part of the insulator 273 is processed by wet etching, the insulator 272 is processed by dry etching, and the oxide layer 243B and the conductor layer are processed. A part of 242B may be processed by a dry etching method.
  • Impurities resulting from the etching gas and the like may adhere or diffuse to the surface or inside of the oxides 230a and 230b by performing the processes such as the dry etching so far.
  • impurities include fluorine and chlorine.
  • cleaning method include wet cleaning using a cleaning liquid or the like, plasma treatment using plasma, or heat treatment, or the like, and the above-described cleaning may be performed in appropriate combination.
  • the wet cleaning may be performed using an aqueous solution prepared by diluting oxalic acid, phosphoric acid, aqueous ammonia, hydrofluoric acid, etc. with carbonated water or pure water. Alternatively, ultrasonic cleaning using pure water or carbonated water may be performed.
  • the film thickness of the region of the oxide 230b that does not overlap with the oxide 243a and the oxide 243b becomes the oxide 243a of the oxide 230b and the oxide 243b. It may be thinner than the film thickness of the overlapping region (see FIG. 14).
  • Heat treatment may be performed after the etching or the cleaning.
  • the heat treatment may be performed at 100 °C to 450 °C inclusive, more preferably 350 °C to 400 °C inclusive, for example.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher.
  • the heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 230a and the oxide 230b to reduce oxygen vacancies V O.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be continuously performed in a nitrogen atmosphere without being exposed to the air.
  • an oxide film 230C is formed (see FIG. 15).
  • a heat treatment may be performed before the oxide film 230C is formed, and the heat treatment is preferably performed under reduced pressure and the oxide film 230C is continuously formed without being exposed to the air. Further, the heat treatment is preferably performed in an atmosphere containing oxygen. By performing such treatment, moisture and hydrogen adsorbed on the surface of the oxide 230b and the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be further reduced.
  • the temperature of the heat treatment is preferably 100°C or higher and 400°C or lower, and more preferably 150°C or higher and 350°C or lower. In this embodiment mode, heat treatment is performed at a temperature of 200° C. under reduced pressure.
  • the oxide film 230C includes at least part of the top surface of the oxide 230b, part of the side surface of the oxide 243, part of the side surface of the conductor 242, part of the side surface of the insulator 272, and side surface of the insulator 273. Is preferably provided so as to be in contact with a part of the side surface of the insulator 280. Since the conductor 242 is surrounded by the oxide 243, the insulator 272, the insulator 273, and the oxide film 230C, the decrease in conductivity due to the oxidation of the conductor 242 in the subsequent steps can be suppressed.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the atomic ratio of Ga to In is preferably larger than the atomic ratio of Ga to In of the oxide film 230B.
  • the oxide film 230C may be a laminated layer.
  • the film may be formed by using a target having a number ratio].
  • part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 280 when the oxide film 230C is formed. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • heat treatment may be performed. Further, the heat treatment may be performed under reduced pressure, and the insulating film 250A may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230C or the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C can be reduced. it can.
  • the temperature of the heat treatment is preferably 100°C or higher and 400°C or lower. In this embodiment mode, the temperature of the heat treatment is 200° C.
  • an insulating film 250A is formed on the oxide film 230C (see FIG. 15).
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 250A is preferably formed by the above-described film forming method using a gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulating film 250A can be reduced. Since the insulating film 250A becomes the insulator 250 that is in contact with the oxide 230c in a later step, it is preferable that the hydrogen concentration be reduced in this manner.
  • microwaves or high frequencies such as RF may be applied. Irradiated microwaves or high frequencies such as RF penetrate into the insulator 280, the oxide 230b, and the oxide 230a to remove hydrogen in them. In particular, in the oxide 230a and oxides 230b, reaction occurs that binding of V O H is cut, it will be dehydrogenated. Part of the hydrogen generated at this time may be removed from the oxide 230 and the insulator 280. Further, part of hydrogen may be gettered to the conductor 242 in some cases. Thus, irradiation with microwaves or high frequencies such as RF can reduce the hydrogen concentration in the insulator 280, the oxide 230b, and the oxide 230a.
  • oxygen radicals may be formed by converting oxygen gas into plasma by microwaves or high frequencies such as RF. That is, plasma treatment may be performed in an atmosphere in which the insulator 280, the oxide 230b, and the oxide 230a contain oxygen. Hereinafter, such a process may be referred to as an oxygen plasma process. Further, oxygen can be supplied to the insulator 280, the oxide 230b, and the oxide 230a by the formed oxygen radical. In the case where plasma treatment is performed on the insulator 280, the oxide 230b, and the oxide 230a in an atmosphere containing oxygen, the oxide 230 may be less likely to be irradiated with microwaves or high frequencies such as RF.
  • the microwave processing apparatus may have a power source for applying RF to the substrate side.
  • high density plasma high density oxygen radicals can be generated.
  • RF radio frequency
  • oxygen ions generated by high-density plasma can be efficiently introduced into the insulator 280 and the oxide 230.
  • the oxygen plasma treatment is preferably performed under reduced pressure, and the pressure may be 60 Pa or higher, preferably 133 Pa or higher, more preferably 200 Pa or higher, still more preferably 400 Pa or higher.
  • the oxygen flow rate ratio (O 2 /O 2 +Ar) is 50% or less, preferably 10% or more and 30% or less.
  • the processing temperature may be, for example, about 400°C. Further, after the oxygen plasma treatment is performed, the heat treatment may be continuously performed without being exposed to the outside air.
  • the conductive film 260A (conductive film 260Aa and conductive film 260Ab) is formed (see FIG. 16).
  • the conductive film 260Aa and the conductive film 260Ab can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260Aa is formed by an ALD method and the conductive film 260Ab is formed by a CVD method.
  • the oxide film 230C, the insulating film 250A, the conductive film 260Aa, and the conductive film 260Ab are polished by CMP treatment until the insulator 280 is exposed, whereby the oxide 230c, the insulator 250, and the conductive material 260 (the conductive material 260a). And a conductor 260b) are formed (see FIG. 17).
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • moisture concentration and hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • the insulator 282 may be continuously formed without being exposed to the air.
  • an insulator 282 is formed over the conductor 260, the oxide 230c, the insulator 250, and the insulator 280 (see FIG. 18).
  • the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is preferably formed by a sputtering method.
  • oxygen can be added to the insulator 280 while forming the film. At this time, it is preferable to form the insulator 282 while heating the substrate.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 260 in heat treatment performed later, which is preferable. ..
  • part of the insulator 282, part of the insulator 280, part of the insulator 273, part of the insulator 272, part of the insulator 224, part of the insulator 222, and part of the insulator 216 are processed to form an opening reaching the insulator 211 (see FIG. 19).
  • the opening may be formed so as to surround the transistor 200. Alternatively, the opening may be formed so as to surround the plurality of transistors 200.
  • a part of a side surface of the insulator 222, a part of a side surface of the insulator 216, a part of a side surface of the insulator 214, and a part of a side surface of the insulator 212 are exposed.
  • Part of the insulator 282, part of the insulator 280, part of the insulator 273, part of the insulator 272, part of the insulator 224, part of the insulator 222, part of the insulator 216, and A part of the insulator 214 and a part of the insulator 212 can be processed by a dry etching method or a wet etching method. Processing by the dry etching method is suitable for fine processing. Further, the processing may be performed under different conditions.
  • the insulator 280 or the like may be irradiated with microwaves or high frequencies such as RF.
  • the irradiated microwave or high frequency waves such as RF may penetrate into the insulator 280, the oxide 230b, the oxide 230a, and the like, so that hydrogen in these can be removed.
  • the oxide 230a and oxides 230b reactions bond V O H is cut occurs, is dehydrogenated.
  • Part of the hydrogen generated at this time may be removed from the oxide 230 and the insulator 280. Further, part of hydrogen may be gettered to the conductor 242 in some cases.
  • the insulating film 287A is formed so as to cover the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, the insulator 216, the insulator 214, and the insulator 212 (FIG. 20).
  • the insulating film 287A is preferably formed under the same conditions as the insulator 282.
  • the insulating film 287A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film 287A it is preferable to form aluminum oxide by a sputtering method, for example.
  • a sputtering method By forming the insulating film 287A in an atmosphere containing oxygen by a sputtering method, oxygen can be added to the insulator 280 during film formation. At this time, it is preferable to form the insulating film 287A while heating the substrate. Since the insulator 282 is formed in contact with the top surface of the conductor 260, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 260 in the film formation process of the insulating film 287A. it can.
  • the insulating film 287A is subjected to anisotropic etching treatment, so that the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, the insulator 216, the insulator 214, and An insulator 287 is formed on the side surface of the insulator 212 (see FIG. 21).
  • the side end portion of the insulator 282 and the upper end portion of the insulator 287 are in contact with each other, and the side end portion of the insulator 214 and the lower end portion of the insulator 287 are in contact with each other, so that the transistor 200 and the insulator 280 are sealed.
  • the structure can be formed.
  • the insulator 272 can be formed in a self-aligned manner by removing the insulating film formed on a surface substantially parallel to the substrate surface.
  • the insulator 283 is formed by covering the insulator 282, the insulator 287, and the insulator 211 (see FIG. 22).
  • the insulator 283 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 283 may have a multi-layer structure.
  • a silicon nitride film may be formed by a sputtering method, and a silicon nitride film may be formed by a CVD method over the silicon nitride film.
  • the insulator 283 is in contact with the insulator 211 on the bottom surface of the opening.
  • the top surface and the side surfaces are covered with the insulator 283 and the bottom surface is covered with the insulator 211.
  • the insulator 283 and the insulator 211 having a high barrier property, moisture and hydrogen can be prevented from entering from the outside.
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400° C. for one hour in a nitrogen atmosphere.
  • oxygen added by the formation of the insulator 282 can be diffused into the insulator 280 and further supplied to the oxide 230a and the oxide 230b through the oxide 230c.
  • oxygen vacancies in the oxide 230 are repaired by oxygen.
  • hydrogen remaining in the oxide 230 diffuses into the insulator 282 and the insulator 287 through the insulator 280 and is captured or fixed to the insulator 287. That is, it is possible to suppress hydrogen that remained in the oxide 230 that recombine V O H is formed by oxygen vacancies.
  • the heat treatment is not limited to after the insulator 283 is formed and may be performed after the insulator 282 is formed.
  • the insulator 284 may be formed over the insulator 283 (see FIG. 23).
  • the insulator 284 is preferably formed by a film formation method with high coverage.
  • the insulator 284 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 284 is preferably made of the same material as the insulator 211, the insulator 212, and the insulator 283.
  • the insulator 284 may be formed by a CVD method using a compound gas that does not contain hydrogen atoms or has a low hydrogen atom content.
  • the amount of hydrogen contained in the insulator 284 can be reduced. That is, the concentration of hydrogen contained in the insulator 284 can be reduced and hydrogen mixed in the channel formation region of the oxide semiconductor can be reduced.
  • an insulating film to be the insulator 274 is formed over the insulator 284.
  • the insulating film to be the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film to be the insulator 274 is preferably formed by a film formation method using the above-described gas in which hydrogen atoms are reduced or removed. Accordingly, the hydrogen concentration of the insulating film which serves as the insulator 274 can be reduced.
  • the insulating film to be the insulator 274 is subjected to CMP treatment to form the insulator 274 having a flat upper surface (see FIG. 24).
  • an opening reaching the conductor 242 is formed in the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 283, and the insulator 284 (see FIG. 25).
  • the opening may be formed by using a lithography method.
  • the shape of the opening is circular in a top view in FIG. 25A, but the shape is not limited to this.
  • the opening may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangle, or a polygonal shape such as a quadrangle with rounded corners in a top view.
  • an insulating film to be the insulator 241 is formed, and the insulating film is anisotropically etched to form the insulator 241.
  • the insulating film to be the insulator 241 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film serving as the insulator 241 it is preferable to use an insulating film having a function of suppressing permeation of oxygen.
  • a dry etching method may be used as the anisotropic etching of the insulating film that becomes the insulator 241.
  • a dry etching method may be used.
  • oxygen permeation from the outside can be suppressed and oxidation of the conductor 240a and the conductor 240b which are formed next can be prevented.
  • impurities such as water and hydrogen can be prevented from diffusing outside from the conductor 240a and the conductor 240b.
  • a conductive film to be the conductor 240a and the conductor 240b is formed.
  • the conductive films serving as the conductor 240a and the conductor 240b preferably have a stacked-layer structure including a conductor having a function of suppressing permeation of impurities such as water and hydrogen.
  • a stacked layer of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film to be the conductor 240 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • CMP treatment is performed to remove a part of the conductive film to be the conductor 240a and the conductor 240b, so that upper surfaces of the insulator 284 and the insulator 274 are exposed.
  • the conductor 240a and the conductor 240b whose top surfaces are flat can be formed by leaving the conductor film only in the openings (see FIG. 25). Note that part of the upper surface of the insulator 284 and part of the upper surface of the insulator 274 may be removed by the CMP treatment.
  • the conductive film to be the conductor 246 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 246 is processed by a lithography method to form a conductor 246a in contact with the top surface of the conductor 240a and a conductor 246b in contact with the top surface of the conductor 240b (see FIG. 26).
  • part of the insulator 284 in a region where the conductor 246a and the conductor 246b do not overlap with the insulator 284 may be removed.
  • an insulator 286 is formed over the conductor 246 and the insulator 284 (see FIG. 7).
  • the insulator 286 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the insulator 286 may have a multi-layer structure. For example, a silicon nitride film may be formed by a sputtering method, and a silicon nitride film may be formed by a CVD method over the silicon nitride film.
  • the insulator 286 By depositing the insulator 286 on the conductor 246 and the insulator 284, the insulator 286 is in contact with the top surface of the conductor 246 and the side surface of the conductor 246, and the bottom surface of the conductor 246 is insulated. Contact the body 284. That is, the conductor 246 can be configured to be surrounded by the insulator 284 and the insulator 286. With such a structure, permeation of oxygen from the outside can be suppressed and oxidation of the conductor 246 can be prevented. In addition, impurities such as water and hydrogen can be prevented from diffusing outside from the conductor 246, which is preferable.
  • a semiconductor device including the transistor 200 illustrated in FIG. 7 can be manufactured.
  • the transistor 200 can be manufactured by using the method for manufacturing the semiconductor device described in this embodiment.
  • ⁇ Application example of semiconductor device> 27 and 28 an example of a semiconductor device including the transistor 200 according to one embodiment of the present invention, which is different from the above described ⁇ Structural example of semiconductor device>, is described.
  • structures having the same functions as those of the semiconductor device (see FIG. 7) shown in ⁇ Structure example 1 of semiconductor device> are denoted by the same reference numerals. .. Note that in this item, as the constituent material of the transistor 200, the material described in detail in ⁇ Structural Example 1 of Semiconductor Device> can be used.
  • 27A and 27B show a structure in which the plurality of transistors 200_1 to 200_n are collectively sealed with an insulator 283 and an insulator 211.
  • the transistors 200_1 to 200_n appear to be aligned in the channel length direction, but the invention is not limited thereto.
  • the transistors 200_1 to 200_n may be arranged in the channel width direction or may be arranged in matrix. Further, they may be arranged without regularity depending on the design.
  • a portion where the insulator 283 and the insulator 211 are in contact with each other (hereinafter, referred to as a sealing portion 265) is formed outside the plurality of transistors 200_1 to 200_n.
  • the sealing portion 265 is formed so as to surround the plurality of transistors 200_1 to 200_n. With such a structure, the plurality of transistors 200_1 to 200_n can be surrounded by the insulator 283 and the insulator 211. Therefore, a plurality of transistor groups surrounded by the sealing portion 265 are provided on the substrate.
  • a dicing line (may be referred to as a scribe line, a dividing line, or a cutting line) may be provided so as to overlap the sealing portion 265. Since the substrate is divided in the dicing line, the transistor group surrounded by the sealing portion 265 is taken out as one chip.
  • FIG. 27A illustrates an example in which the plurality of transistors 200_1 to 200_n are surrounded by one sealing portion 265, the present invention is not limited to this.
  • the plurality of transistors 200_1 to 200_n may be surrounded by a plurality of sealing portions.
  • the plurality of transistors 200_1 to 200_n are surrounded by the sealing portion 265a and further surrounded by the outer sealing portion 265b.
  • the plurality of transistors 200_1 to 200_n By thus surrounding the plurality of transistors 200_1 to 200_n with the plurality of sealing portions, a portion where the insulator 283 and the insulator 211 are in contact with each other is increased; thus, adhesion between the insulator 283 and the insulator 211 is increased. It can be further improved. Accordingly, the plurality of transistors 200_1 to 200_n can be sealed more reliably.
  • the dicing line may be provided so as to overlap the sealing portion 265a or the sealing portion 265b, or the dicing line may be provided between the sealing portion 265a and the sealing portion 265b.
  • ⁇ Application Example 2 of Semiconductor Device>> 28 is a cross-sectional view of the transistor 200.
  • the transistor 200 illustrated in FIG. 28 is different from the transistor 200 illustrated in FIG. 7 in the structure having no oxide 230b. That is, in the transistor 200 illustrated in FIG. 28, the oxide 230 includes the oxide 230a, the oxide 230c1, and the oxide 230c2. Further, the lower surface of the conductor 242a and the lower surface of the conductor 242b are in contact with the oxide 230a.
  • the oxide 230 has a laminated structure of the oxide 230a, the oxide 230c1, and the oxide 230c2, and has the following excellent effects.
  • the oxide 230c1 can have a channel formation region.
  • the oxide 230c1 and the oxide 230c1 are provided along the openings formed in the insulator 280, the insulator 272, the insulator 273, the conductor 242 (the conductor 242a and the conductor 242b), and the oxide 230a.
  • 230c2 is formed in a U shape (U-Shape).
  • the side surface of the conductor 242a and the side surface of the conductor 242b and the side surface of the oxide 230c1 can be in contact with each other. Further, the oxide 230c2 is in contact with the upper surface of the oxide 230c1, so that the insulator 250 can be prevented from being in contact with the oxide 230c1.
  • the contact area between the conductor 242 (the conductor 242a and the conductor 242b) and the oxide 230c1 can be reduced.
  • a junction leakage current also referred to as a junction leakage current
  • the contact area with the oxide 230c1 can be arbitrarily adjusted.
  • the semiconductor device having the transistor 200 shown in FIG. 28 can be preferably used when it is used in outer space such as a space shuttle or an artificial satellite.
  • outer space cosmic radiation or electrons or protons emitted from the sun may enter the inside of the semiconductor device and affect the semiconductor characteristics. Since the transistor 200 illustrated in FIG. 28 has a reduced junction leakage current, it can be said that the transistor 200 has a high resistance to cosmic radiation and a high reliability.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device having normally-off electrical characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in this specification.
  • ⁇ Structure example 2 of semiconductor device> 29A is a cross-sectional view of the transistor 2100A in the channel length direction.
  • the transistor 2100A is provided over the substrate 2102 and includes an insulating layer 2121, an insulating layer 2122, an insulating layer 2123, a conductive layer 2106, an insulating layer 2103, a semiconductor layer 2108, an insulating layer 2110, a metal oxide layer 2114, a conductive layer 2112, and an insulating layer.
  • a layer 2124, an insulating layer 2125, an insulating layer 2126, and the like are included.
  • the insulating layer 2121, the insulating layer 2122, and the insulating layer 2123 are sequentially provided over the substrate 2102, the conductive layer 2106 is provided over the insulating layer 2123, and the insulating layer 2103 is provided over the insulating layer 2123 and the conductive layer 2106.
  • the island-shaped semiconductor layer 2108 is provided over the insulating layer 2103 and has a region overlapping with part of the conductive layer 2106.
  • the insulating layer 2110 is provided over the semiconductor layer 2108.
  • the metal oxide layer 2114 and the conductive layer 2112 are provided by stacking the metal oxide layer 2114 and the conductive layer 2112 in this order over the insulating layer 2110 and overlap with part of the semiconductor layer 2108 and part of the conductive layer 2106. Have an area to
  • the insulating layer 2124 has a region in contact with part of the insulating layer 2123 and is provided over the conductive layer 2106, the insulating layer 2103, the semiconductor layer 2108, the insulating layer 2110, the metal oxide layer 2114, and the conductive layer 2112.
  • the insulating layer 2125 has a region in contact with the insulating layer 2122 and part of the insulating layer 2121 and is provided over the insulating layer 2124.
  • the insulating layer 2126 is provided over the insulating layer 2125.
  • the semiconductor layer 2108 is provided between the insulating layer 2123 and the insulating layer 2124, and the insulating layer 2123 and the insulating layer 2124 are preferably in contact with each other outside the semiconductor layer 2108.
  • the insulating layers 2123 and 2124 are provided between the insulating layers 2121 and 2122 and the insulating layers 2125 and 2126.
  • the insulating layer 2125 is preferably in contact with at least the insulating layer 2122 and further preferably in contact with the insulating layer 2121.
  • the semiconductor layer 2108 is surrounded by the insulating layer 2123 and the insulating layer 2124, and the semiconductor layer 2108, the insulating layer 2123, and the insulating layer 2124 are surrounded by the insulating layer 2122 and the insulating layer 2125. ing. Further, since the semiconductor layer 2108, the insulating layer 2123, the insulating layer 2124, the insulating layer 2122, and the insulating layer 2125 are provided so as to be sandwiched between the insulating layer 2121 and the insulating layer 2126, the insulating layer 2121 and the insulating layer 2126 are provided. Can be said to be surrounded by.
  • the sealing structure provided with the insulating layer 2123 and the insulating layer 2124 corresponds to the sealing structure provided with the insulator 214, the insulator 287, and the insulator 282 described in the above embodiment. Therefore, the description of the insulator 214, the insulator 287, and the insulator 282 can be referred to for the insulating layer 2123 and the insulating layer 2124.
  • the sealing structure provided with the insulating layer 2121, the insulating layer 2122, and the insulating layer 2125 corresponds to the sealing structure provided with the insulator 211, the insulator 212, and the insulator 283 described in the above embodiment. To do. Therefore, for the insulating layer 2122 and the insulating layer 2125, the description of the insulator 211, the insulator 212, and the insulator 283 can be referred to.
  • the insulating layer 2126 corresponds to the insulator 284 described in the above embodiment. Therefore, the description of the insulator 284 can be referred to for the insulating layer 2126.
  • the end portions of the conductive layer 2112 and the metal oxide layer 2114 are located inside the end portion of the insulating layer 2110.
  • the insulating layer 2110 has at least a portion of the semiconductor layer 2108 which projects outside the end portions of the conductive layer 2112 and the metal oxide layer 2114.
  • the end of the conductive layer 2112 is located inside the end of the metal oxide layer 2114.
  • the insulating layer 2124 is provided in contact with part of the top surface and the side surface of the metal oxide layer 2114.
  • the end of the conductive layer 2112 is located inside the end of the metal oxide layer 2114.
  • the metal oxide layer 2114 has a portion that projects outward from the end portion of the conductive layer 2112 over at least the insulating layer 2110.
  • the step difference between the side surfaces of the conductive layer 2112 and the metal oxide layer 2114 becomes gentle, so that the conductive layer 2112 and the metal oxide can be formed.
  • the step coverage of layers (eg, the insulating layer 2124, the insulating layer 2125, and the insulating layer 2126) formed over the layer 2114 can be improved, and defects such as step disconnection and voids in the layer can be suppressed.
  • a wet etching method can be preferably used for forming the conductive layer 2112 and the metal oxide layer 2114.
  • the end portion of the conductive layer 2112 can be located inside the end portion of the metal oxide layer 2114.
  • the metal oxide layer 2114 and the conductive layer 2112 can be formed in the same step, so that productivity can be improved.
  • the present embodiment is not limited to the above.
  • the end portion of the conductive layer 2112 may be aligned with the end portion of the metal oxide layer 2114.
  • the side surface of the conductive layer 2112 and the side surface of the metal oxide layer 2114 may have coplanar surfaces.
  • the semiconductor layer 2108 has a pair of regions 2108L sandwiching the channel formation region and a pair of regions 2108N outside thereof.
  • the region 2108L is a region of the semiconductor layer 2108 which overlaps with the insulating layer 2110 and does not overlap with the metal oxide layer 2114 and the conductive layer 2112.
  • the area 2108C functions as a channel formation area.
  • an electric field is applied to the region 2108C from the gate electrode through the insulating layer 2110 which functions as a gate insulating layer because the metal oxide layer 2114 functions as a part of the gate electrode. Is formed.
  • a channel may be formed in a portion (a portion including the region 2108L and the region 2108N) which does not overlap with the metal oxide layer 2114 and overlaps with the conductive layer 2106.
  • the region 2108L has a function as a buffer region for relaxing the drain electric field. Since the region 2108L is a region which does not overlap with the conductive layer 2112 and the metal oxide layer 2114, a channel is hardly formed even when a gate voltage is applied to the conductive layer 2112.
  • the region 2108L preferably has a higher carrier concentration than the region 2108C. Accordingly, the region 2108L can function as an LDD region.
  • the region 2108L is also referred to as a region having similar or lower resistance, a region having similar or higher carrier concentration, a region having similar or higher oxygen deficiency density, or a region having similar or higher impurity concentration than the region 2108C. it can.
  • the region 2108L is also referred to as a region having similar or higher resistance, a region having similar or lower carrier concentration, a region having similar or lower oxygen deficiency density, and a region having similar or lower impurity concentration than the region 2108N. it can.
  • the region 2108L which functions as an LDD region between the region 2108C which is a channel formation region and the region 2108N which is a source region or a drain region, a high drain breakdown voltage and a high on-state current are combined.
  • a highly reliable transistor can be realized.
  • the region 2108N functions as a source region or a drain region and has the lowest resistance as compared with other regions of the semiconductor layer 2108.
  • the region 2108N can be referred to as a region having the highest carrier concentration, a region having the highest oxygen deficiency density, or a region having the highest impurity concentration as compared with the other regions of the semiconductor layer 2108.
  • the value of the sheet resistance of the region 2108N is 1 ⁇ / ⁇ or more and less than 1 ⁇ 10 3 ⁇ / ⁇ , preferably 1 ⁇ / ⁇ or more and 8 ⁇ 10 2 ⁇ / ⁇ or less. Is preferred.
  • the sheet resistance value of the region 2108C is preferably 1 ⁇ 10 9 ⁇ / ⁇ or more, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more, and more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more.
  • the value of the sheet resistance of the region 2108C is 1 ⁇ 10 9 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more 1 ⁇ 10 12 ⁇ . / ⁇ or less, more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less.
  • the value of the sheet resistance of the region 2108L is, for example, 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less, preferably 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less, and more preferably 1 It can be set to ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 7 ⁇ / ⁇ or less. By setting the resistance in such a range, a transistor with favorable electric characteristics and high reliability can be obtained.
  • the sheet resistance can be calculated from the resistance value. By providing such a region 2108L between the regions 2108N and 2108C, the source-drain breakdown voltage of the transistor 2100A can be increased.
  • the electric resistance of the region 2108C in the state where no channel is formed is 1 ⁇ 10 6 times or more and 1 ⁇ 10 12 times or less, preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 11 times or less of the electric resistance of the region 2108N. , And more preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 10 times or less.
  • the electric resistance of the region 2108C in the state where no channel is formed is 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less, preferably 1 ⁇ 10 1 times or more and 1 ⁇ 10 8 times or less of the electric resistance of the region 2108L. It is preferably 1 ⁇ 10 2 times or more and 1 ⁇ 10 7 times or less.
  • the electric resistance of the region 2108L is 1 ⁇ 10 0 or more and 1 ⁇ 10 9 or less, preferably 1 ⁇ 10 1 or more and 1 ⁇ 10 8 or less, more preferably 1 ⁇ 10 1 or more of the electric resistance of the region 2108N. It can be set to 1 ⁇ 10 7 times or less.
  • the source-drain breakdown voltage of the transistor 2100A can be increased by providing the region 2108L having the above-described resistance between the region 2108N and the channel formation region.
  • the carrier concentration in the semiconductor layer 2108 preferably has a distribution such that the region 2108C has the lowest carrier concentration and the region 2108L and the region 2108N have higher concentrations in that order.
  • the carrier concentration of the region 2108C can be kept extremely low even when impurities such as hydrogen diffuse from the region 2108N during the manufacturing process. ..
  • the lower the carrier concentration in the region 2108C functioning as a channel formation region is, the more preferable it is, preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably 1 ⁇ 10 17 cm ⁇ 3 or less, more preferably 1 ⁇ 10 16 cm ⁇ 3. -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, still more preferably 1 ⁇ 10 12 cm -3 or less.
  • the lower limit value of the carrier concentration in the region 2108C is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • the carrier concentration in the region 2108N can be, for example, 5 ⁇ 10 18 cm ⁇ 3 or more, preferably 1 ⁇ 10 19 cm ⁇ 3 or more, more preferably 5 ⁇ 10 19 cm ⁇ 3 or more.
  • the upper limit value of the carrier concentration in the region 2108N is not particularly limited, but may be, for example, 5 ⁇ 10 21 cm ⁇ 3 , 1 ⁇ 10 22 cm ⁇ 3 , or the like.
  • the carrier concentration in the region 2108L can be a value between the regions 2108C and 2108N.
  • the value may be in the range of 1 ⁇ 10 14 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the carrier concentration in the region 2108L may not be uniform, and may have a gradient such that the carrier concentration decreases from the region 2108N side to the channel formation region side.
  • the hydrogen concentration and the oxygen deficiency concentration in the region 2108L may have a gradient such that the concentration decreases from the region 2108N side to the channel formation region side.
  • the semiconductor layer 2108 preferably contains a metal oxide.
  • the metal oxide that can be used for the semiconductor layer 2108 the oxide 230 or the like which is described in another embodiment or another structural example can be referred to.
  • An oxide film is preferably used for the insulating layers 2103 and 2110 which are in contact with the channel formation region of the semiconductor layer 2108.
  • an oxide film such as a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film can be used. Accordingly, oxygen desorbed from the insulating layer 2103 and the insulating layer 2110 can be supplied to the channel formation region of the semiconductor layer 2108, so that oxygen vacancies in the semiconductor layer 2108 can be reduced.
  • the insulating layer 2110 has a portion overlapping with the conductive layer 2112 and functioning as a gate insulating layer, and a portion not overlapping with the conductive layer 2112 and the metal oxide layer 2114 (that is, a portion overlapping with the region 2108L).
  • the insulating layer 2110 may have a laminated structure of two or more layers.
  • FIG. 29A illustrates an example in which the insulating layer 2110 has a three-layer structure including an insulating layer 2110a, an insulating layer 2110b over the insulating layer 2110a, and an insulating layer 2110c over the insulating layer 2110b. Note that since the insulating layers 2110a, 2110b, and 2110c can be formed using insulating films of the same material, the interfaces between the insulating layers 2110a, 2110b, and 2110c may not be clearly confirmed. Therefore, in this embodiment mode, interfaces of the insulating layer 2110a, the insulating layer 2110b, and the insulating layer 2110c are shown by broken lines.
  • the insulating layer 2110a has a region in contact with the channel formation region of the semiconductor layer 2108.
  • the insulating layer 2110c has a region in contact with the metal oxide layer 2114.
  • the insulating layer 2110b is located between the insulating layer 2110a and the insulating layer 2110c.
  • the insulating layer 2110a, the insulating layer 2110b, and the insulating layer 2110c are preferably insulating films each containing an oxide. At this time, it is preferable that the insulating layer 2110a, the insulating layer 2110b, and the insulating layer 2110c be successively formed by the same film forming apparatus.
  • insulating layers 2110a, 2110b, and 2110c a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, a hafnium oxide film, a yttrium oxide film, a zirconium oxide film, or a gallium oxide film is used.
  • An insulating layer containing one or more of a tantalum oxide film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used.
  • the insulating layer 2110 which is in contact with the semiconductor layer 2108 preferably has a stacked-layer structure of oxide insulating films and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 2110 includes an insulating film that can release oxygen.
  • the insulating layer 2110 is formed in an oxygen atmosphere, heat treatment in an oxygen atmosphere, plasma treatment, or the like is performed on the formed insulating layer 2110, or the insulating layer 2110 is formed over the insulating layer 2110 in an oxygen atmosphere.
  • Oxygen can be supplied into the insulating layer 2110 by forming an oxide film or the like.
  • the insulating layer 2110a in contact with the semiconductor layer 2108 preferably contains excess oxygen, like the insulator 280 described in any of the above embodiments.
  • the insulating layer 2110a, the insulating layer 2110b, and the insulating layer 2110c are formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, a pulse laser deposition (PLD) method, an atomic layer deposition (ALD) method, or the like.
  • CVD chemical vapor deposition
  • PLA pulse laser deposition
  • ALD atomic layer deposition
  • CVD method there are a plasma chemical vapor deposition (PECVD) method, a thermal CVD method and the like.
  • the insulating layer 2110a, the insulating layer 2110b, and the insulating layer 2110c are preferably formed by a plasma CVD method.
  • the insulating layer 2110c is an extremely dense film in which surface defects are reduced and impurities such as water contained in the atmosphere are less likely to be adsorbed, as compared with the insulating layer 2110b. preferable.
  • the insulating layer 2110b is preferably formed thicker than the insulating layers 2110a and 2110c.
  • the insulating layer 2110b may be formed thicker by using a condition that the film formation rate is higher than that of the insulating layers 2110a and 2110c. Accordingly, the time required for the deposition process of the insulating layer 2110 can be shortened.
  • the boundary between the insulating layer 2110a and the insulating layer 2110b and the boundary between the insulating layer 2110b and the insulating layer 2110c may be unclear, these boundaries are clearly indicated by broken lines in FIG. 29A. Note that when the film densities of the insulating layer 2110a and the insulating layer 2110b are different from each other, these boundaries may be observed as differences in contrast in a transmission electron microscope (TEM) image in a cross section of the insulating layer 2110. Sometimes you can. Similarly, the boundary between the insulating layers 2110b and 2110c can be observed in some cases.
  • TEM transmission electron microscope
  • the thickness of the insulating layer 2110 in a region which does not overlap with the conductive layer 2112 may be thin.
  • FIG. 29A shows a structure in which the insulating layer 2110c in a region which does not overlap with the metal oxide layer 2114 is removed and the insulating layers 2110a and 2110b remain. Further, the thickness of the insulating layer 2110b in a region which does not overlap with the metal oxide layer 2114 may be smaller than that of the insulating layer 2110b in a region which overlaps with the metal oxide layer 2114.
  • a step difference at an end portion of the insulating layer 2110 is reduced and a layer formed over the insulating layer 2110 (eg, the insulating layer 2124, an insulating layer
  • the step coverage of the layer 2125 and the insulating layer 2126) is improved, and defects such as step breaks and voids in the layer can be suppressed.
  • the insulating layer 2110 may have a structure different from that in FIG. 29A, and the insulating layer 2110a, the insulating layer 2110b, and the insulating layer 2110c may remain in a region which does not overlap with the metal oxide layer 2114. Further, the thickness of the insulating layer 2110c in a region which does not overlap with the metal oxide layer 2114 may be smaller than that of the insulating layer 2110c in a region which overlaps with the metal oxide layer 2114. With the structure in which the insulating layer 2110c remains in a region which does not overlap with the metal oxide layer 2114, adsorption of water to the insulating layer 2110 can be suppressed.
  • the thickness of the insulating layer 2110c which overlaps with the metal oxide layer 2114 is 1 nm to 50 nm inclusive, preferably 2 nm to 40 nm inclusive, more preferably 3 nm to 30 nm inclusive.
  • the insulating layer 2110 may have a two-layer structure including an insulating layer 2110a and an insulating layer 2110c over the insulating layer 2110a.
  • the insulating layer 2110 may have a single-layer structure.
  • any of the above-described insulating layers 2110a, 2110b, and 2110c can be appropriately selected depending on the purpose.
  • the insulating layer 2103 can have a laminated structure.
  • FIG. 29A shows an example in which the insulating layer 2103 has a structure in which an insulating layer 2103a, an insulating layer 2103b, an insulating layer 2103c, and an insulating layer 2103d are stacked in this order from the conductive layer 2106 side.
  • the insulating layer 2103a is in contact with the conductive layer 2106.
  • the insulating layer 2103d is in contact with the semiconductor layer 2108.
  • the insulating layer 2103 has a high withstand voltage, a small stress in the film, a difficulty in releasing hydrogen and water, a small number of defects in the film, and a suppression of diffusion of a metal element contained in the conductive layer 2106. Of these, it is preferable to satisfy one or more, and most preferable to satisfy all of them.
  • the four insulating layers included in the insulating layer 2103 it is preferable to use insulating films containing nitrogen for the insulating layers 2103a, 2103b, and 2103c located on the conductive layer 2106 side.
  • an insulating film containing oxygen is preferably used for the insulating layer 2103d which is in contact with the semiconductor layer 2108. It is preferable that the four insulating layers included in the insulating layer 2103 be successively formed with a plasma CVD apparatus without being exposed to the air.
  • an insulating film containing nitrogen such as a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, or a hafnium nitride film can be preferably used.
  • an insulating film that can be used for the insulating layer 2110 can be used.
  • the insulating layers 2103a and 2103c are preferably dense films capable of preventing diffusion of impurities from below.
  • the insulating layer 2103a is preferably a film capable of blocking a metal element contained in the conductive layer 2106
  • the insulating layer 2103c is a film capable of blocking hydrogen or water contained in the insulating layer 2103b. Therefore, for the insulating layers 2103a and 2103c, an insulating film formed under a condition where the film formation rate is lower than that of the insulating layer 2103b can be applied.
  • the insulating layer 2103b it is preferable to use an insulating film formed under conditions of low stress and high film formation rate.
  • the insulating layer 2103b is preferably formed thicker than the insulating layers 2103a and 2103c.
  • the insulating layer 2103b has a higher film thickness than the other two insulating layers.
  • the film has a low density. Therefore, in a transmission electron microscope image or the like in the cross section of the insulating layer 2103, the difference in contrast can be observed in some cases. Note that the boundary between the insulating layer 2103a and the insulating layer 2103b and the boundary between the insulating layer 2103b and the insulating layer 2103c may be unclear in some cases, and therefore these boundaries are clearly indicated by broken lines in FIG. 29A.
  • the insulating layer 2103d in contact with the semiconductor layer 2108 is preferably a dense insulating film on the surface of which an impurity such as water is unlikely to be adsorbed.
  • an insulating film with as few defects as possible and impurities such as water and hydrogen reduced is preferable to use as the insulating layer 2103d.
  • the same insulating film as the insulating layer 2110c included in the insulating layer 2110 can be used as the insulating layer 2110.
  • the insulating layer 2103a, the insulating layer 2103b, the insulating layer 2103c, and the insulating layer 2103d are not provided.
  • a structure in which two insulating layers are stacked may be used.
  • a material that absorbs impurities such as hydrogen contained in the semiconductor layer 2108, the insulating layer 2103, the insulating layer 2110, and the like is preferably used for the insulating layer 2123 and the insulating layer 2124.
  • a material containing aluminum oxide can be used, for example.
  • the insulating layer 2123 and the insulating layer 2124 function as a gettering layer for impurities such as hydrogen.
  • the term "hydrogen” as used herein includes hydrogen atoms, hydrogen molecules, hydrogen bonded to oxygen and the like, and ionized products of these.
  • the materials used for the insulating layer 2123 and the insulating layer 2124 have an effect of suppressing permeation of oxygen.
  • the insulating layer 2124 in the channel length direction, includes an upper surface and a side surface of the conductive layer 2112, an upper surface and a side surface of the metal oxide layer 2114, an upper surface and a side surface of the insulating layer 2110, and an upper surface and a side surface of the semiconductor layer 2108. , And the side surface of the insulating layer 2103.
  • the insulating layer 2124 is in contact with the insulating layer 2123 outside the insulating layer 2103.
  • the end portion of the insulating layer 2103 is substantially aligned with the end portion of the semiconductor layer 2108.
  • the side surface of the insulating layer 2103 and the side surface of the semiconductor layer 2108 have coplanar surfaces.
  • the insulating layer 2123 in a region which does not overlap the insulating layer 2110 in the channel width direction is preferably provided in contact with the insulating layer 2124.
  • impurities such as hydrogen contained in the semiconductor layer 2108, the insulating layer 2103, the insulating layer 2110, and the like can be efficiently absorbed in the insulating layer 2123 and the insulating layer 2124, and impurities such as hydrogen can be absorbed. Can be gettered. Further, oxygen contained in the semiconductor layer 2108, the insulating layer 2103, the insulating layer 2110, and the like can be suppressed from diffusing outside the insulating layer 2123 and the insulating layer 2124.
  • a material that suppresses hydrogen permeation is preferably used for the insulating layer 2121, the insulating layer 2122, the insulating layer 2125, and the insulating layer 2126.
  • the insulating layer 2121, the insulating layer 2122, the insulating layer 2125, and the insulating layer 2126 for example, a material containing a nitride of silicon or a silicon oxide containing nitrogen can be used. It is preferable to use silicon nitride as such a material.
  • the insulating layer 2121, the insulating layer 2122, the insulating layer 2125, and the insulating layer 2126 function as protective layers against impurities such as hydrogen.
  • the term "hydrogen” as used herein includes hydrogen atoms, hydrogen molecules, hydrogen bonded to oxygen and the like, and ionized products of these.
  • the insulating layer 2125 is provided so as to cover the insulating layer 2124.
  • the insulating layer 2125 is preferably in contact with the insulating layer 2122 so as to surround the insulating layer 2123 and the insulating layer 2124. Further, the insulating layer 2125 is preferably in contact with the insulating layer 2121 outside the insulating layer 2123 and the insulating layer 2124.
  • the insulating layer 2126 is provided over the insulating layer 2125.
  • the protective layer has a stacked-layer structure of the insulating layer 2125 and the insulating layer 2126
  • one of the insulating layer 2125 and the insulating layer 2126 may be omitted if unnecessary.
  • the insulating layer 2125 may have a stacked structure including two or more layers.
  • the insulating layer 2121 and the insulating layer 2122 have a stacked-layer structure as a protective layer is shown, one of the insulating layer 2121 and the insulating layer 2122 may be omitted if unnecessary.
  • the insulating layer 2122 may have a stacked structure including two or more layers.
  • the end portion of the insulating layer 2110, the end portion of the metal oxide layer 2114, and the end portion of the conductive layer 2112 each have a tapered shape.
  • the taper angle of the end portion of the metal oxide layer 2114 is preferably smaller than that of the end portion of the insulating layer 2110, and the end portion of the conductive layer 2112 has a taper angle of the end portion of the metal oxide layer 2114. It is preferably smaller than the taper angle of.
  • the coverage with the layers formed over the insulating layer 2110, the metal oxide layer 2114, and the conductive layer 2112 eg, the insulating layer 2124, the insulating layer 2125, and the insulating layer 2126) is improved.
  • the conductive layer 2112 eg, the insulating layer 2124, the insulating layer 2125, and the insulating layer 2126
  • the taper angle means an inclination angle formed between a side surface and a bottom surface of a target layer when the target layer is observed from a direction perpendicular to a cross section (for example, a surface orthogonal to a surface of a substrate).
  • Part of the conductive layer 2106 functions as a first gate electrode (also referred to as a bottom gate electrode), and part of the conductive layer 2112 functions as a second gate electrode (also referred to as a top gate electrode). Have.
  • part of the insulating layer 2103 functions as a first gate insulating layer and part of the insulating layer 2110 functions as a second gate insulating layer.
  • the conductive layer 2106 may be electrically connected to the conductive layer 2112. Accordingly, the same potential can be applied to the conductive layer 2106 and the conductive layer 2112.
  • the conductive layer 2112 and the conductive layer 2106 project outside the end portion of the semiconductor layer 2108 in the channel width direction. At this time, the entire semiconductor layer 2108 in the channel width direction is covered with the conductive layer 2112 and the conductive layer 2106 with the insulating layer 2110 and the insulating layer 2103 interposed therebetween.
  • the semiconductor layer 2108 can be electrically surrounded by an electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to apply the same potential to the conductive layers 2106 and 2112. Thus, an electric field for inducing a channel can be effectively applied to the semiconductor layer 2108, so that the on-state current of the transistor 2100A can be increased. Therefore, the transistor 2100A can be miniaturized.
  • the conductive layer 2112 and the conductive layer 2106 may not be connected. At this time, a constant potential may be applied to one of the pair of gate electrodes and a signal for driving the transistor 2100A may be applied to the other. At this time, the threshold voltage when the transistor 2100A is driven by the other electrode can be controlled by the potential applied to one electrode.
  • the transistor 2100A may have a conductive layer 2120a and a conductive layer 2120b over the insulating layer 2126.
  • the conductive layers 2120a and 2120b function as a source electrode or a drain electrode.
  • the conductive layers 2120a and 2120b are electrically connected to a region 2108N described later through the openings 2119a and 2119b provided in the insulating layer 2124, the insulating layer 2125, and the insulating layer 2126, respectively.
  • the semiconductor layer 2108 an oxide such as a metal oxide that can be used for the oxide 230 described in any of the other embodiments and the other structural examples can be used.
  • the semiconductor layer 2108 includes indium and M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, Hafnium, tantalum, tungsten, or one or more kinds selected from magnesium) and zinc are preferable.
  • M is preferably one or more selected from aluminum, gallium, yttrium, or tin.
  • an oxide containing indium, gallium, and zinc for the semiconductor layer 2108.
  • the semiconductor layer 2108 may have a stacked structure in which layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations are stacked.
  • parasitic resistance can be reduced, a transistor having high on-state current can be obtained, and a semiconductor device having high on-state current can be obtained.
  • the wiring resistance is reduced to suppress signal delay, and high speed driving becomes possible.
  • the conductive layer 2112 has a function as a gate electrode; therefore, a conductive material that can be used for a gate electrode such as the conductor 260 or the conductor 205 described in another embodiment or another structural example is used. Can be used.
  • the conductive layer 2112 copper, silver, gold, aluminum, or the like can be used. In particular, copper is preferable because it has low resistance and is excellent in mass productivity.
  • the conductive layer 2112 may have a laminated structure.
  • the second conductive layer is provided over or under the low-resistance first conductive layer or both.
  • the second conductive layer it is preferable to use a conductive material that is less likely to be oxidized (has oxidation resistance) than the first conductive layer. Further, it is preferable to use a material that suppresses the diffusion of the components of the first conductive layer as the second conductive layer.
  • the second conductive layer for example, indium oxide, indium zinc oxide, indium tin oxide (ITO), silicon-containing indium tin oxide (ITSO), metal oxide such as zinc oxide, titanium nitride, or nitride.
  • a metal nitride such as tantalum, molybdenum nitride, or tungsten nitride can be preferably used.
  • the metal oxide layer 2114 located between the insulating layer 2110 and the conductive layer 2112 functions as a barrier film that prevents oxygen contained in the insulating layer 2110 from diffusing to the conductive layer 2112 side. Further, the metal oxide layer 2114 also functions as a barrier film which prevents hydrogen and water contained in the conductive layer 2112 from diffusing to the insulating layer 2110 side.
  • a material that is less likely to transmit oxygen and hydrogen than at least the insulating layer 2110 can be used.
  • the metal oxide layer 2114 can prevent oxygen from diffusing from the insulating layer 2110 to the conductive layer 2112 even when a metal material such as aluminum or copper which easily absorbs oxygen is used for the conductive layer 2112. .. Even when the conductive layer 2112 contains hydrogen, hydrogen can be prevented from diffusing from the conductive layer 2112 to the semiconductor layer 2108 through the insulating layer 2110. As a result, the carrier concentration in the channel formation region of the semiconductor layer 2108 can be extremely low.
  • An insulating material or a conductive material can be used for the metal oxide layer 2114.
  • the metal oxide layer 2114 has an insulating property, it functions as part of the gate insulating layer.
  • the metal oxide layer 2114 has conductivity, it functions as part of the gate electrode.
  • an insulating material having a higher dielectric constant than silicon oxide for the metal oxide layer 2114.
  • a metal oxide can be used as the metal oxide layer 2114.
  • an oxide containing indium such as indium oxide, indium zinc oxide, indium tin oxide (ITO), or indium tin oxide containing silicon (ITSO) can be used.
  • ITO indium tin oxide
  • ITSO indium tin oxide containing silicon
  • a conductive oxide containing indium is preferable because it has high conductivity.
  • ITSO is difficult to be crystallized by containing silicon and has high flatness, adhesion with a film formed on ITSO is increased.
  • a metal oxide such as zinc oxide or zinc oxide containing gallium can be used.
  • the metal oxide layer 2114 may have a stacked structure.
  • the metal oxide layer 2114 it is preferable to use an oxide material containing one or more of the same elements as the semiconductor layer 2108. In particular, it is preferable to use an oxide semiconductor material applicable to the semiconductor layer 2108. At this time, it is preferable to use, as the metal oxide layer 2114, a metal oxide film formed using the same sputtering target as that of the semiconductor layer 2108 because the device can be shared.
  • the field-effect mobility of the transistor 2100A can be increased.
  • the metal oxide layer 2114 is preferably formed using a sputtering device.
  • oxygen can be favorably added to the insulating layer 2110 and the semiconductor layer 2108 by forming the oxide film in an atmosphere containing oxygen gas.
  • the conductive layer 2106 can be made of the same material as the conductive layer 2112, the conductive layer 2120a, or the conductive layer 2120b. In particular, it is preferable to use a material containing copper for the conductive layer 2106 because wiring resistance can be reduced. When a material containing a refractory metal such as tungsten or molybdenum is used for the conductive layer 2106, treatment can be performed at a high temperature in a later step.
  • the region 2108N is a region containing an impurity element (first element).
  • the impurity element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, or a rare gas.
  • typical examples of the rare gas include helium, neon, argon, krypton, xenon, and the like.
  • an ion implantation method, an ion doping method or the like can be used.
  • the impurity element may be added to the region 2108N by forming the insulating layer 2124 which is in contact with the region 2108N.
  • the treatment of adding the impurity element to the region 2108N can be performed using the insulating layer 2110 as a mask. Thereby, the region 2108N can be formed in a self-aligned manner.
  • the region 2108N has an impurity concentration of 1 ⁇ 10 19 atoms/cm 3 or more and 1 ⁇ 10 23 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or more, 5 ⁇ 10 22 atoms/cm 3 or less, More preferably, it includes a region of 1 ⁇ 10 20 atoms/cm 3 or more and 1 ⁇ 10 22 atoms/cm 3 or less.
  • the concentration of impurities contained in the region 2108N can be analyzed by an analysis method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • concentration distribution in the depth direction can be known by combining the ion sputtering from the front surface side or the back surface side and the XPS analysis.
  • the impurity element preferably exists in an oxidized state.
  • the impurity element it is preferable to use an element which is easily oxidized, such as boron, phosphorus, magnesium, aluminum, or silicon.
  • an element which is easily oxidized can be stably present in a state of being oxidized by being combined with oxygen in the semiconductor layer 2108, so that a high temperature (e.g., 400 °C or higher, 600 °C or higher, or 800 °C or higher) is used in a later step. ), the desorption is suppressed.
  • the impurity element deprives the semiconductor layer 2108 of oxygen, so that many oxygen vacancies are generated in the region 2108N.
  • the oxygen deficiency and hydrogen in the film are combined to serve as a carrier supply source, so that the region 2108N has an extremely low resistance.
  • the semiconductor layer 2108 be covered with the insulating layer 2124 having a high barrier property against oxygen.
  • the insulating layer 2124 is provided in contact with the region 2108N of the semiconductor layer 2108.
  • an insulating film containing aluminum oxide can be used as the insulating layer 2124.
  • the region 2108N is in a state of containing a large amount of oxygen deficiency by adding the impurity element as described above.
  • FIG. 29B is a cross-sectional view of the transistor 2100B in the channel length direction.
  • the transistor 2100B is provided over the substrate 2102 and includes an insulating layer 2121, an insulating layer 2122, an insulating layer 2123, a conductive layer 2134, an insulating layer 2136, a semiconductor layer 2138, a conductive layer 2142a, a conductive layer 2142b, an insulating layer 2144, an insulating layer 2146, The insulating layer 2124, the insulating layer 2125, the insulating layer 2126, and the like are included.
  • An insulating layer 2121, an insulating layer 2122, and an insulating layer 2123 are sequentially provided over the substrate 2102, and a conductive layer 2134 is provided over the insulating layer 2123.
  • the insulating layer 2136 is provided so as to cover the conductive layer 2134.
  • the semiconductor layer 2138 has an island shape and is provided over the insulating layer 2136.
  • the conductive layers 2142a and 2142b are provided in contact with the top surface of the semiconductor layer 2138 and separated from each other on the semiconductor layer 2138.
  • An insulating layer 2144 is provided so as to cover the insulating layer 2136, the conductive layer 2142a, the conductive layer 2142b, and the semiconductor layer 2138, and the insulating layer 2146 is provided over the insulating layer 2144.
  • the insulating layer 2124 is provided over the insulating layer 2146 and has a region in contact with part of the insulating layer 2123.
  • the insulating layer 2125 has a region in contact with the insulating layer 2122 and part of the insulating layer 2121 and is provided over the insulating layer 2124.
  • the insulating layer 2126 is provided over the insulating layer 2125.
  • the semiconductor layer 2138 is provided between the insulating layer 2123 and the insulating layer 2124, and the insulating layer 2123 and the insulating layer 2124 are preferably in contact with each other outside the semiconductor layer 2108.
  • the insulating layers 2123 and 2124 are provided between the insulating layers 2121 and 2122 and the insulating layers 2125 and 2126.
  • the insulating layer 2125 is preferably in contact with at least the insulating layer 2122 and further preferably in contact with the insulating layer 2121.
  • the semiconductor layer 2138 is surrounded by the insulating layer 2123 and the insulating layer 2124, and the semiconductor layer 2108, the insulating layer 2123, and the insulating layer 2124 are surrounded by the insulating layer 2122 and the insulating layer 2125. ing. Further, since the semiconductor layer 2138, the insulating layer 2123, the insulating layer 2124, the insulating layer 2122, and the insulating layer 2125 are provided so as to be sandwiched between the insulating layer 2121 and the insulating layer 2126, the insulating layer 2121 and the insulating layer 2126 are provided. Can be said to be surrounded by.
  • the conductive layer 2134 functions as a gate electrode.
  • Part of the insulating layer 2136 functions as a gate insulating layer.
  • the conductive layer 2142a functions as one of the source electrode and the drain electrode, and the conductive layer 2142b functions as the other.
  • a region of the semiconductor layer 2138 which overlaps with the conductive layer 2134 functions as a channel formation region.
  • the transistor 2100B is a so-called bottom-gate transistor in which a gate electrode is provided on the formation surface side (the substrate 2102 side) of the semiconductor layer 2138.
  • the surface of the semiconductor layer 2138 opposite to the conductive layer 2134 side may be referred to as a back channel side surface.
  • the transistor 2100B is a transistor having a so-called channel etch structure in which a protective layer is not provided between the back channel side of the semiconductor layer 2138 and the source and drain electrodes.
  • the semiconductor layer 2138 has a laminated structure in which a semiconductor layer 2138a and a semiconductor layer 2138b are laminated in order from the formation surface side. Both the semiconductor layer 2138a and the semiconductor layer 2138b preferably contain a metal oxide.
  • the semiconductor layer 2138b located on the back channel side is preferably a film having higher crystallinity than the semiconductor layer 2138a located on the conductive layer 2134 side. Accordingly, part of the semiconductor layer 2138 can be prevented from being etched and lost when the conductive layers 2142a and 2142b are processed.
  • the semiconductor layer 2138 an oxide such as a metal oxide which can be used for the oxide 230 or the like described in any of the other embodiments or other structure examples can be used.
  • the semiconductor layer 2138 includes indium and M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, Hafnium, tantalum, tungsten, or one or more kinds selected from magnesium) and zinc are preferable.
  • M is preferably one or more selected from aluminum, gallium, yttrium, or tin.
  • an oxide containing indium, gallium, and zinc for the semiconductor layer 2138.
  • layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations may be used. Also, a laminated structure of three or more layers may be used.
  • the conductive layer 2142a and the conductive layer 2142b each have a stacked structure in which a conductive layer 2143a, a conductive layer 2143b, and a conductive layer 2143c are stacked in this order from the formation surface side.
  • the conductive layer 2143b is preferably made of a low-resistance conductive material containing copper, silver, gold, aluminum, or the like.
  • the conductive layer 2143b preferably contains copper or aluminum.
  • the conductive layer 2143b is preferably formed using a conductive material having lower resistance than the conductive layers 2143a and 2143c. Accordingly, the conductive layers 2142a and 2142b can have extremely low resistance.
  • the conductive layer 2143a and the conductive layer 2143c can independently use a conductive material different from that of the conductive layer 2143b.
  • each of the conductive layers 2143a and 2143c is preferably formed using a conductive material containing titanium, tungsten, molybdenum, chromium, tantalum, zinc, indium, platinum, ruthenium, or the like independently.
  • the insulating layer 2144 is provided in contact with the end portion of the conductive layer 2143b.
  • the structure of the conductive layers 2142a and 2142b is not limited to the three-layer structure and may be a two-layer structure including a conductive layer containing copper, silver, gold, or aluminum, or a four-layer structure.
  • the conductive layers 2142a and 2142b may have a two-layer structure in which the conductive layers 2143a and 2143b are stacked or a two-layer structure in which the conductive layers 2143b and 2143c are stacked.
  • the above-described conductive material that can be used for the conductive layer 2143a, the conductive layer 2143b, and the conductive layer 2143c can be used as appropriate.
  • An insulating material containing an oxide is preferably used for the insulating layer 2136 and the insulating layer 2144 which are in contact with the semiconductor layer 2138.
  • an insulating material containing an oxide is used for a layer in contact with the semiconductor layer 2138.
  • a nitride insulating film such as silicon nitride or aluminum nitride may be used for the insulating layer 2136.
  • a nitride insulating film such as silicon nitride or aluminum nitride may be used for the insulating layer 2136.
  • the treatment for adding oxygen include heat treatment or plasma treatment in an atmosphere containing oxygen, and ion doping treatment.
  • the insulating layer 2146 functions as a protective layer that protects the transistor 2100B.
  • an inorganic insulating material such as silicon nitride, silicon nitride oxide, silicon oxide, silicon oxynitride, aluminum oxide, or aluminum nitride can be used.
  • a material such as silicon nitride or aluminum oxide which does not easily diffuse oxygen is used for the insulating layer 2146, so that heat generated in a manufacturing process or the like causes oxygen to be emitted from the semiconductor layer 2138 or the insulating layer 2144 to the outside through the insulating layer 2146. Is preferable because it can be prevented from desorbing.
  • an organic insulating material that functions as a flattening film may be used as the insulating layer 2146.
  • a stacked film of a film containing an inorganic insulating material and a film containing an organic insulating material may be used as the insulating layer 2146.
  • the semiconductor layer 2138 may be located in a portion in contact with the conductive layers 2142a and 2142b and in the vicinity thereof, and a pair of low resistance regions functioning as a source region and a drain region may be formed.
  • the region is a part of the semiconductor layer 2138 and has a lower resistance than the channel formation region.
  • the low resistance region can be restated as a region having a high carrier density, a region having an n-type, or the like.
  • a region which is sandwiched between the pair of low-resistance regions and overlaps with the conductive layer 2134 functions as a channel formation region.
  • the materials described in the above structural example can be used for the insulating layer 2123 and the insulating layer 2124.
  • the insulating layer 2136, the insulating layer 2144, and the insulating layer 2146 in the channel length direction are partially removed outside the conductive layer 2134, the semiconductor layer 2138, the conductive layer 2142a, and the conductive layer 2142b. There is. At this time, the end portion of the insulating layer 2136, the end portion of the insulating layer 2144, and the end portion of the insulating layer 2146 may substantially match with each other.
  • the side surface of the insulating layer 2136, the side surface of the insulating layer 2144, and the side surface of the insulating layer 2146 may each have a surface on the same plane. Therefore, the insulating layer 2123 has a region which does not overlap with the insulating layer 2136, the insulating layer 2144, and the insulating layer 2146.
  • the insulating layer 2124 is provided so as to cover the top surface and the side surface of the insulating layer 2146, the side surface of the insulating layer 2144, and the side surface of the insulating layer 2136, and has a region in contact with part of the insulating layer 2123.
  • the insulating layer 2123 in a region which does not overlap with the insulating layer 2136, the insulating layer 2144, and the insulating layer 2146 in the channel width direction as well be provided in contact with the insulating layer 2124.
  • impurities such as hydrogen contained in the semiconductor layer 2138, the insulating layer 2136, the insulating layer 2144, the insulating layer 2146, and the like can be efficiently absorbed in the insulating layer 2123 and the insulating layer 2124. Impurities such as can be gettered. Further, oxygen contained in the semiconductor layer 2138, the insulating layer 2136, the insulating layer 2144, the insulating layer 2146, and the like can be suppressed from diffusing to the outside of the insulating layer 2123 and the insulating layer 2124.
  • the materials shown in the above structural example can be used for the insulating layer 2121, the insulating layer 2122, the insulating layer 2125, and the insulating layer 2126.
  • the insulating layer 2125 is provided so as to cover the insulating layer 2124.
  • the insulating layer 2125 is preferably in contact with the insulating layer 2122 so as to surround the insulating layer 2123 and the insulating layer 2124. Further, the insulating layer 2125 is preferably in contact with the insulating layer 2121 outside the insulating layer 2123 and the insulating layer 2124.
  • the insulating layer 2126 is provided over the insulating layer 2125.
  • the protective layer has a stacked-layer structure of the insulating layer 2125 and the insulating layer 2126
  • one of the insulating layer 2125 and the insulating layer 2126 may be omitted if unnecessary.
  • the insulating layer 2125 may have a stacked structure including two or more layers.
  • the insulating layer 2121 and the insulating layer 2122 have a stacked-layer structure as a protective layer is shown, one of the insulating layer 2121 and the insulating layer 2122 may be omitted if unnecessary.
  • the insulating layer 2122 may have a stacked structure including two or more layers.
  • the transistor 2100B having excellent electrical characteristics and high reliability can be realized.
  • This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in this specification.
  • FIG. 30 illustrates an example of a semiconductor device (memory device) according to one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 200 described in any of the above embodiments can be used as the transistor 200.
  • the transistor 2100A or the transistor 2100B described in any of the above embodiments may be used as the transistor 200.
  • the transistor of the memory device 290 may be used as the transistor 200 and the capacitor device 292 may be provided as the capacitor element 100.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, the memory content can be held for a long time by using the transistor 200 in a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the memory device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300 and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to a first gate of the transistor 200, and the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. ..
  • the memory devices shown in FIG. 30 can form a memory cell array by arranging them in a matrix.
  • the transistor 300 is provided over the substrate 311, and includes a conductor 316 which functions as a gate, an insulator 315 which functions as a gate insulator, a semiconductor region 313 which is part of the substrate 311, and a low region which functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to cover the conductor 316 with the insulator 315 interposed therebetween. Note that the conductor 316 may be formed using a material whose work function is adjusted. Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate. Note that an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion. Further, although the case where a part of the semiconductor substrate is processed to form the convex portion is described here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 illustrated in FIG. 30 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the capacitor 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric.
  • the insulator 130 is preferably an insulator that can be used as the insulator 286 described in the above embodiment.
  • the conductor 112 provided on the conductor 246 and the conductor 110 can be formed at the same time.
  • the conductor 112 has a function as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 112 and the conductor 110 each have a single-layer structure in FIG. 30, the structure is not limited thereto and may have a stacked structure of two or more layers.
  • a conductor having a barrier property and a conductor having high adhesion to the conductor having high conductivity may be formed between the conductor having barrier property and the conductor having high conductivity.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or hafnium nitride. Etc. may be used, and they can be provided as a laminated layer or a single layer.
  • the capacitor 100 has an insulator having a high dielectric constant (high-k), so that a sufficient capacity can be secured, and an insulator having a large dielectric strength improves the dielectric strength and Electrostatic breakdown of the element 100 can be suppressed.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon and nitrogen are used. Examples thereof include added silicon oxide, silicon oxide having pores, or resin.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as an interlayer film over the transistor 300. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328, a conductor 330, and the like which are electrically connected to the capacitor 100 or the transistor 200. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded in the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 has a function as a plug or a wiring which is electrically connected to the capacitor 100 or the transistor 300.
  • an insulator 150 is provided over the conductor 120 and the insulator 130.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 functioning as a plug.
  • the insulator 217 is provided in contact with the inner walls of the openings formed in the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 210, the insulator 211, the insulator 212, the insulator 214, and the insulator 216. Since the conductor 205 can be formed in parallel with the conductor 218, the insulator 217 may be formed in contact with the side surface of the conductor 205 in some cases.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide may be used. Since the insulator 217 is provided in contact with the insulator 211, the insulator 212, the insulator 214, and the insulator 222, impurities such as water or hydrogen from the insulator 210 or the insulator 216 are oxidized through the conductor 218. It is possible to prevent the product 230 from being mixed. In particular, silicon nitride is preferable because it has a high blocking property against hydrogen. Further, oxygen contained in the insulator 210 or the insulator 216 can be prevented from being absorbed by the conductor 218.
  • the insulator 217 can be formed by a method similar to that of the insulator 241.
  • a PEALD method may be used to form a silicon nitride film and anisotropic etching may be used to form an opening reaching the conductor 356.
  • the insulators that can be used as the interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, metal nitride oxides, etc., which have an insulating property.
  • the material may be selected depending on the function of the insulator.
  • the insulator 150, the insulator 210, the insulator 352, the insulator 354, and the like have insulators with low relative permittivity.
  • the insulator may include silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, voided silicon oxide, or a resin.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, silicon oxide containing carbon and nitrogen, or silicon oxide having holes. And a laminated structure of a resin.
  • silicon oxide and silicon oxynitride are thermally stable, by combining with a resin, a laminated structure having thermal stability and a low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator which has a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, as the insulator 214, the insulator 211, the insulator 212, the insulator 350, and the like, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the penetration of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • the insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or as a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for the wiring and plug include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium. It is possible to use a material containing one or more metal elements selected from ruthenium and ruthenium. Alternatively, a semiconductor having high electrical conductivity, which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material for example, as the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like, a metal material, an alloy material, a metal nitride material, a metal oxide material, or the like formed using any of the above materials.
  • the conductive material of can be used as a single layer or a laminate. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • the insulator 241 may be provided between the insulator 240 and the insulator 280 having excess oxygen and the conductor 240. Since the insulator 241 is provided in contact with the insulator 222, the insulator 272, the insulator 273, the insulator 282, the insulator 283, and the insulator 284, the insulator 224 and the transistor 200 have barrier properties. A structure for sealing can be formed with the insulator.
  • the excess oxygen contained in the insulator 224 and the insulator 280 can be suppressed from being absorbed by the conductor 240. Further, with the insulator 241, hydrogen, which is an impurity, can be suppressed from diffusing into the transistor 200 through the conductor 240.
  • the insulator 241 it is preferable to use an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • silicon nitride silicon nitride oxide, aluminum oxide, hafnium oxide, or the like.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide can be used.
  • the transistor 200 is preferably sealed with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284. .. With such a structure, hydrogen contained in the insulator 274, the insulator 150, and the like can be prevented from entering the insulator 280 and the like.
  • the conductor 240 penetrates the insulator 284, the insulator 283, and the insulator 282, and the conductor 218 penetrates the insulator 214, the insulator 212, and the insulator 211.
  • the insulator 241 is provided in contact with the conductor 240 and the insulator 217 is provided in contact with the conductor 218. Accordingly, hydrogen mixed in the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 through the conductor 240 and the conductor 218 is reduced. can do.
  • the transistor 200 is more reliably sealed with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, the insulator 284, the insulator 241, and the insulator 217.
  • impurities such as hydrogen contained in the insulator 274 and the like can be prevented from entering from the outside.
  • the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 are formed by a film formation method using a gas in which hydrogen atoms are reduced or removed as described in the above embodiment. It is preferably formed. Accordingly, the hydrogen concentration of the insulator 216, the insulator 224, the insulator 280, the insulator 250, and the insulator 274 can be reduced.
  • the hydrogen concentration of the silicon-based insulating film near the transistor 200 can be reduced and the hydrogen concentration of the oxide 230 can be reduced.
  • a dicing line (which may be referred to as a scribe line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, first, a groove (dicing line) for dividing a semiconductor element is first formed in a substrate, and then the semiconductor element is cut along the dicing line to divide (divide) into a plurality of semiconductor devices.
  • the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, and the insulator 216 are provided in the vicinity of a region serving as a dicing line which is provided on the outer edge of the memory cell including the plurality of transistors 200. Openings are provided in the insulator 214 and the insulator 212.
  • the insulator 282 In the openings provided in the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, the insulator 216, the insulator 214, and the insulator 212, the insulator 211, It contacts the insulator 283.
  • openings are provided in the insulator 282, the insulator 280, the insulator 273, the insulator 272, the insulator 224, the insulator 222, the insulator 216, and the insulator 214, and the insulator 212 and the insulator 283 are provided in the openings. You may make it a contact structure.
  • the insulator 212 and the insulator 283 may be formed using the same material and the same method.
  • adhesion can be improved.
  • the transistor 200 can be wrapped with the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284.
  • At least one of the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 has a function of suppressing diffusion of oxygen, hydrogen, and water. Therefore, by dividing the substrate for each circuit region in which the semiconductor element described in this embodiment is formed, even when processed into a plurality of chips, impurities such as hydrogen or water are generated from the side surface direction of the divided substrate. It is possible to prevent the contamination and the diffusion into the transistor 200.
  • the oxide in which the channel in the transistor 200 is formed can be an oxide semiconductor with low density of defect states and stable characteristics. That is, variation in electrical characteristics of the transistor 200 can be suppressed and reliability can be improved.
  • the shape of the capacitor 100 is a planar type, but the memory device described in this embodiment is not limited to this.
  • the shape of the capacitive element 100 may be a cylinder type.
  • the structure of the memory device illustrated in FIG. 31 below the insulator 150 is similar to that of the semiconductor device illustrated in FIG.
  • the 31 includes the insulator 150 over the insulator 130, the insulator 142 over the insulator 150, and the conductor 115 arranged in the insulator 150 and the opening formed in the insulator 142. And an insulator 145 over the conductor 115 and the insulator 142, a conductor 125 over the insulator 145, and an insulator 152 over the conductor 125 and the insulator 145.
  • at least a part of the conductor 115, the insulator 145, and the conductor 125 is arranged in the openings formed in the insulator 150 and the insulator 142.
  • the conductor 115 functions as a lower electrode of the capacitor 100
  • the conductor 125 functions as an upper electrode of the capacitor 100
  • the insulator 145 functions as a dielectric of the capacitor 100.
  • the upper electrode and the lower electrode face each other across the dielectric not only on the bottom surface but also on the side surface.
  • the capacity can be increased. Therefore, the capacitance of the capacitive element 100 can be increased as the depth of the opening is increased.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 142 preferably functions as an etching stopper when the opening of the insulator 150 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the openings formed in the insulator 150 and the insulator 142 as viewed from above may be a quadrangle, a polygonal shape other than the quadrangle, or a shape in which the corners of the polygonal shape are curved.
  • the shape may be a circle including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap with each other is large in a top view. With such a structure, the area occupied by the semiconductor device including the capacitor 100 and the transistor 200 can be reduced.
  • the conductor 115 is arranged in contact with the openings formed in the insulator 142 and the insulator 150. It is preferable that the top surface of the conductor 115 substantially match the top surface of the insulator 142. Further, the lower surface of the conductor 115 is in contact with the conductor 110 through the opening of the insulator 130.
  • the conductor 115 is preferably formed by an ALD method, a CVD method, or the like. For example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 145 is arranged so as to cover the conductor 115 and the insulator 142.
  • the insulator 145 is preferably formed by an ALD method, a CVD method, or the like.
  • the insulator 145 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitride.
  • Hafnium or the like may be used and can be provided as a stacked layer or a single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • a material having a large dielectric strength such as silicon oxynitride or a material having a high dielectric constant (high-k) for the insulator 145.
  • a stacked structure of a material having high dielectric strength and a high dielectric constant (high-k) material may be used.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant)
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium is used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and holes are used as a material having high dielectric strength.
  • silicon oxide, resin, and the like laminated in the order of silicon nitride was deposited using ALD (SiN x), silicon oxide was deposited using PEALD method (SiO x), silicon nitride was deposited using ALD (SiN x)
  • the insulating film can be used. By using such an insulator having a large dielectric strength, the dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 125 is arranged so as to fill the openings formed in the insulator 142 and the insulator 150.
  • the conductor 125 is electrically connected to the wiring 1005 through the conductor 140 and the conductor 153.
  • the conductor 125 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used as the conductor 205 may be used.
  • the conductor 153 is provided on the insulator 154 and covered with the insulator 156.
  • a conductor that can be used for the conductor 112 may be used, and for the insulator 156, an insulator that can be used for the insulator 152 may be used.
  • the conductor 153 is in contact with the top surface of the conductor 140 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • the present embodiment is not limited to this.
  • the memory device 290 as shown in FIGS. 1 and 2 or a plurality of memory devices 290 vertically stacked as shown in FIGS. 5 and 6 may be provided over the transistor 300.
  • FIG. 32 shows the memory devices 290_1 to 290_n (n is a natural number of 2 or more). Note that the present embodiment exemplifies a configuration in which the memory device 290_n is provided, but the present invention is not limited to this. For example, the memory device 290_n may be omitted.
  • the value of n is not particularly limited, but can be 2 or more and 200 or less, preferably 2 or more and 100 or less, and more preferably 2 or more and 10 or less.
  • FIG. 32B shows a cross-sectional view in the channel length direction of the transistor included in the memory device 290.
  • 32A is a cross-sectional view taken along the dashed-dotted line A-B in FIG. 32B in the channel width direction of the transistor.
  • the structure below the insulator 354 of the memory device illustrated in FIG. 32 is similar to that of the memory device illustrated in FIG.
  • the memory devices 290_1 to 290_n are stacked on the insulator 354.
  • a capacitive device 292 and a conductor 240 are provided in each layer including the memory device 290.
  • the memory device 290 in each layer is electrically connected to the conductor 240 in the adjacent layer through the conductor 240 in each layer, and is also electrically connected to the transistor 300.
  • hidden portions of the conductors 240_1 to 240_n in the channel width direction are represented by dotted lines.
  • the memory device 290 shown in FIG. 32 has a different structure from the memory device 290 shown in FIG.
  • the conductor 240 is formed so as to extend over the oxide 230b and the like, and the insulator 241 is formed on the side surface of the conductor 240.
  • the insulator 241 is not formed on the lower surface of the conductor 240, the lower surface of the conductor 240 of each layer is in contact with the conductor 242a of the layer and the conductor 246a of the layer below. This allows the memory device 290 in each layer to be electrically connected to the conductor 246a in the layer below it.
  • the storage device shown in this embodiment is not limited to the structure shown in FIG.
  • the conductor 240 may be provided between the upper conductor 246a and the lower conductor 246a by penetrating the oxide 230b or the like.
  • the conductors 240_1 to 240_n may be formed with one through electrode.
  • the capacitive device 292 is formed in the planar type in each layer, it is possible to suppress the height of each layer from becoming excessively large. This allows the number of layers of the memory device 290 to be increased relatively easily. For example, the number of layers of the memory device 290 may be about 100.
  • FIG. 33 shows an example of a memory device using the semiconductor device which is one embodiment of the present invention.
  • the memory device illustrated in FIG. 33 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the negative potential of the second gate of the transistor 200 is held in this structure, the first gate-source voltage and the second gate-source voltage of the transistor 400 are 0V.
  • the second gate voltage of the transistor 200 can be reduced without supplying power to the transistor 200 and the transistor 400.
  • the negative potential can be maintained for a long time. Accordingly, the memory device including the transistor 200 and the transistor 400 can hold the memory content for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300 and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to a gate of the transistor 200, and the wiring 1006 is electrically connected to a back gate of the transistor 200. ..
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. ..
  • the wiring 1007 is electrically connected to a source of the transistor 400
  • the wiring 1008 is electrically connected to a gate of the transistor 400
  • the wiring 1009 is electrically connected to a back gate of the transistor 400
  • the wiring 1010 is a drain of the transistor 400. Is electrically connected to.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 33 can form a memory cell array by arranging the memory device in a matrix, like the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 may be provided in a smaller number than the transistor 200. Further, in the memory device illustrated in FIG. 33, similarly to the memory device illustrated in FIG. 30, the transistor 200 and the transistor 400 are replaced by an insulator 211, an insulator 212, an insulator 214, an insulator 287, an insulator 282, It can be sealed with the insulator 283 and the insulator 284.
  • the transistor 400 is a transistor which is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) which functions as a first gate, a conductor 405 which functions as a second gate, an insulator 222 which functions as a gate insulating layer, and an insulator. 224, an insulator 450, an oxide 430c having a channel formation region, a conductor 442a, an oxide 443a, an oxide 431a, and an oxide 431b which function as a source, and a conductor 442b and an oxide which function as a drain. 443b, the oxide 432a, and the oxide 432b.
  • a conductor functioning as a plug is provided in contact with the conductors 442a and 442b.
  • the conductor 405 is in the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are in the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are in the same layer as the oxide 230b.
  • the conductor 442 is the same layer as the conductor 242.
  • the oxide 443 is the same layer as the oxide 243.
  • the oxide 430c is the same layer as the oxide 230c.
  • the insulator 450 is the same layer as the insulator 250.
  • the conductor 460 is the same layer as the conductor 260.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as an active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen or water. Accordingly, the threshold voltage of the transistor 400 can be higher than 0 V, the off-state current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely reduced.
  • an OS transistor including an oxide as a semiconductor
  • a capacitor according to one embodiment of the present invention
  • the storage device (hereinafter sometimes referred to as an OS memory device) that is installed will be described.
  • An OS memory device is a storage device including at least a capacitor and an OS transistor that controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 34A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 has, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying the data signal read from the memory cell.
  • the wiring is a wiring connected to a memory cell included in the memory cell array 1470 and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as the data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has a row decoder, a word line driver circuit, and the like, for example, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400 as power supply voltages. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the memory device 1400.
  • the address signal ADDR is input to the row decoder and the column decoder, and WDATA is input to the write circuit.
  • the control logic circuit 1460 processes input signals (CE, WE, RE) from the outside and generates control signals for the row decoder and the column decoder.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the structure of the memory cell MC, the number of memory cells MC in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cells MC in one row, and the like.
  • FIG. 34A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • FIG. 35 illustrates a configuration example of a memory cell applicable to the above memory cell MC.
  • [DOSRAM] 35A to 35C show examples of circuit configurations of memory cells of DRAM.
  • a DRAM including a 1-OS transistor 1-capacitive element memory cell may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 illustrated in FIG. 35A includes the transistor M1 and the capacitor CA. Note that the transistor M1 has a gate (sometimes referred to as a front gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitor CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 is connected.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable to apply a low-level potential to the wiring CAL at the time of writing and reading data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the back gate of the transistor M1 may be connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 shown in FIG. 35C.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the transistor of the memory device 290 may be used as the transistor M1 and the capacitor device 292 may be provided as the capacitor element CA.
  • an OS transistor as the transistor M1
  • the leak current of the transistor M1 can be made extremely low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely low, multi-level data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the sense amplifier is provided so as to overlap under the memory cell array 1470 as described above, the bit line can be shortened. As a result, the bit line capacity is reduced and the storage capacity of the memory cell can be reduced.
  • FIG. 36A shows an example of a memory device 1400 in which a memory cell array 1470 is provided over the peripheral circuit 1411 and a plurality of memory cells 1471 is provided in the memory cell array 1470.
  • the plurality of memory cells 1471 are arranged in a matrix, and the wiring WOL, the wiring BGL, and the like are also extended in the row direction or the column direction in the memory cell array 1470.
  • the wiring BIL is connected to a column circuit 1430 provided in the peripheral circuit 1411, and the memory cell array 1470 is electrically connected to a sense amplifier or the like through the wiring BIL.
  • the memory cell array 1470 includes an OS transistor, and as described in the above embodiment, the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284. It is preferably sealed by For example, as shown in FIG. 27, the upper surface, the side surface, and the lower surface of the memory cell array 1470 are formed by an insulator 211, an insulator 212, an insulator 214, an insulator 287, an insulator 282, an insulator 283, and an insulator 284. It is preferably sealed.
  • each memory cell array 1470 is almost the same as the structure shown in FIG. 36A, but the column circuit 1430 and the memory cell 1471 of each memory cell array 1470 are connected by the wiring BIL. Further, the wiring BIL may be formed by penetrating the memory cell arrays 1470_1 to 1470_n with a plurality of or a single conductor 240 as illustrated in FIG.
  • the plurality of memory cell arrays 1470 each include an OS transistor, and as described in the above embodiment, the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator It is preferable that the body 284 be collectively sealed.
  • the upper surface, the side surface, and the lower surface of the plurality of memory cell arrays 1470 have an insulator 211, an insulator 212, an insulator 214, an insulator 287, an insulator 282, It is preferably sealed by the insulator 283 and the insulator 284.
  • the insulator 282, the insulator 296, the insulator 298, and the insulator 214 are stacked at the boundary of each memory cell array 1470.
  • [NOSRAM] 35D to 35H show circuit configuration examples of gain cell type memory cells each having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 35D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a front gate (may be simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • a first terminal of the transistor M2 is connected to the first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to the wiring WBL, a gate of the transistor M2 is connected to the wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable to apply a low-level potential to the wiring CAL during data writing, during data retention, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the back gate of the transistor M2 may be connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG. 35F.
  • the memory cell MC may have a structure in which the wiring WBL and the wiring RBL are combined into one wiring BIL like the memory cell 1477 illustrated in FIG. 35G.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the transistor of the memory device 290 may be used as the transistor M2 and the capacitor device 292 may be provided as the capacitor element CB.
  • the leak current of the transistor M2 can be made extremely low. Accordingly, the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is very low, multi-level data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in the channel formation region (hereinafter, also referred to as Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by being stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the memory cell array 1470 can be configured using only n-type transistors.
  • FIG. 35H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 35H includes transistors M4 to M6 and the capacitor CC.
  • the capacitive element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wirings BIL, RWL, WWL, BGL, and GNDL.
  • the wiring GNDL is a wiring which gives a low-level potential. Note that the memory cell 1478 may be electrically connected to the wirings RBL and WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leak current of the transistor M4 can be made extremely low.
  • the transistor of the memory device 290 may be used as the transistor M4, and the capacitor device 292 may be provided as the capacitor element CC.
  • peripheral circuit 1411 the memory cell array 1470, and the like shown in this embodiment are not limited to the above.
  • the arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 6 An example of the chip 1200 in which the semiconductor device of the present invention is mounted is shown with reference to FIGS.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • the technique of integrating a plurality of circuits (systems) on one chip in this way may be referred to as system on chip (SoC).
  • SoC system on chip
  • a chip 1200 includes a CPU (Central Processing Unit) 1211, a GPU (Graphics Processing Unit) 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, and one or more interfaces 1215. , One or a plurality of network circuits 1216 and the like.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • a bump (not shown) is provided on the chip 1200, and is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201 as shown in FIG. 37B.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the mother board 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM described in any of the above embodiments can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the memory the above-mentioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided in the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories included in the CPU 1211 and the GPU 1212, Further, after the calculation in the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog-calculation unit 1213 may be provided with the product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network).
  • a circuit for network security may be included.
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be called a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, portable (carry-out) game machines, and the like.
  • a product-sum operation circuit using the GPU 1212 allows deep neural networks (DNN), convolutional neural networks (CNN), recursive neural networks (RNN), self-encoders, deep Boltzmann machines (DBM), deep belief networks ( Since it is possible to execute operations such as DBN), the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recursive neural networks
  • DBM deep Boltzmann machines
  • DBN deep belief networks
  • the semiconductor device described in any of the above embodiments is, for example, a storage device of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording/playback devices, navigation systems, etc.).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, an SSD (solid state drive), or the like.
  • FIG. 38 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 38B is a schematic diagram of the appearance of the SD card
  • FIG. 38C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • FIG. 38D is a schematic diagram of the external appearance of the SSD
  • FIG. 38E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 of the substrate 1153 or the like.
  • an FPGA Field Programmable Gate Array
  • OS-FPGA Field Programmable Gate Array
  • FIG. 39A shows a configuration example of the OS-FPGA.
  • the OS-FPGA 3110 illustrated in FIG. 39A is capable of NOFF (normally off) computing that executes context switching with a multi-context structure and fine-grain power gating for each PLE.
  • the OS-FPGA 3110 has a controller (Controller) 3111, a word driver (Word driver) 3112, a data driver (Data driver) 3113, and a programmable area (Programmable area) 3115.
  • the programmable area 3115 has two input/output blocks (IOB) 3117 and a core (Core) 3119.
  • the IOB 3117 has a plurality of programmable input/output circuits.
  • the core 3119 has a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130.
  • the LAB 3120 has a plurality of PLEs 3121.
  • FIG. 39B shows an example in which the LAB 3120 is composed of five PLEs 3121.
  • the SAB 3130 has a plurality of switch blocks (SB) 3131 arranged in an array.
  • the LAB 3120 is connected to its own input terminal and the LAB 3120 in four (up, down, left and right) directions via the SAB 3130.
  • Data SB, datab, signals context[1:0], word[1:0] are input to the SB3131 illustrated in FIG. 40A.
  • data and datab are configuration data, and data and datab have a complementary logic relationship.
  • the number of contexts of the OS-FPGA 3110 is 2, and the signal context[1:0] is a context selection signal.
  • the signal word[1:0] is a word line selection signal, and the wiring to which the signal word[1:0] is input is a word line.
  • 40A corresponds to the input terminal of the SB3131, and output corresponds to the output terminal of the SB3131.
  • SB3131 has PRS (Programmable Routing Switch) 3133[0], 3133[1].
  • the PRSs 3133[0] and 3133[1] have a configuration memory (CM) capable of storing complementary data. Note that when PRS3133[0] and PRS3133[1] are not distinguished, they are referred to as PRS3133. The same applies to other elements.
  • FIG. 40B shows a circuit configuration example of PRS3133[0].
  • the PRS3133[0] and the PRS3133[1] have the same circuit configuration.
  • the PRS3133[0] and PRS3133[1] differ in the input context selection signal and word line selection signal.
  • the signal context[0] and the signal word[0] are input to the PRS3133[0]
  • the signals context[1] and word[1] are input to the PRS3133[1].
  • the signal context[0] becomes “H”, so that the PRS3133[0] becomes active.
  • PRS3133[0] has CM3135 and Si transistor M31.
  • the Si transistor M31 is a pass transistor controlled by the CM3135.
  • the CM 3135 has memory circuits 3137 and 3137B.
  • the memory circuits 3137 and 3137B have the same circuit configuration.
  • the memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32.
  • the memory circuit 3137B includes a capacitor CB31, OS transistors MOB31, MOB32.
  • the transistors described in any of the above embodiments can be used as the OS transistors MO31 and MOB31.
  • the off currents of the OS transistors MO31 and MOB31 can be reduced, so that the configuration data can be retained for a long time.
  • the semiconductor device according to the present embodiment can be highly integrated.
  • the OS transistors MO31, MO32, MOB31, MOB32 have back gates, and these back gates are electrically connected to power supply lines that supply a fixed voltage.
  • the gate of the Si transistor M31 is the node N31
  • the gate of the OS transistor MO32 is the node N32
  • the gate of the OS transistor MOB32 is the node NB32.
  • the nodes N32 and NB32 are charge holding nodes of the CM3135.
  • the OS transistor MO32 controls the conduction state between the node N31 and the signal line for the signal context[0].
  • the OS transistor MOB32 controls the conduction state between the node N31 and the low potential power supply line VSS.
  • the data held by the memory circuits 3137 and 3137B have a complementary relationship. Therefore, one of the OS transistor MO32 and MOB32 becomes conductive.
  • the PRS3133[0] is inactive while the signal context[0] is “L”. Even if the input terminal of the PRS3133[0] changes to "H” during this period, the gate of the Si transistor M31 is maintained at “L” and the output terminal of the PRS3133[0] is also maintained at “L”.
  • the PRS3133 [0] is active while the signal context [0] is “H”.
  • the gate of the Si transistor M31 transitions to “H” according to the configuration data stored in the CM 3135.
  • the gate voltage of the Si transistor M31 rises due to boosting because the OS transistor MO32 of the memory circuit 3137 is a source follower. To do. As a result, the OS transistor MO32 of the memory circuit 3137 loses its driving ability, and the gate of the Si transistor M31 becomes floating.
  • CM3135 also has the function of a multiplexer in PRS3133 having a multi-context function.
  • FIG. 41 shows a configuration example of the PLE3121.
  • the PLE 3121 has an LUT (look-up table) block (LUT block) 3123, a register block 3124, a selector 3125, and a CM 3126.
  • the LUT block 3123 is configured to select internal data according to the input inA-inD and output it.
  • the selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration data stored in the CM 3126.
  • PLE3121 is electrically connected to the power supply line for the voltage VDD via the power switch 3127. ON/OFF of the power switch 3127 is set by the configuration data stored in the CM 3128. By providing a power switch 3127 in each PLE3121, fine grain power gating is possible. With the fine-grain power gating function, the PLE 3121 that is not used after the context switching can be power-gated, so that the standby power can be effectively reduced.
  • the register block 3124 is composed of non-volatile registers.
  • a nonvolatile register in the PLE3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
  • the register block 3124 has an OS-FF 3140[1] 3140[2].
  • the signals user_res, load, and store are input to the OS-FFs 3140[1] and 3140[2].
  • the clock signal CLK1 is input to the OS-FF 3140[1]
  • the clock signal CLK2 is input to the OS-FF 3140[2].
  • FIG. 42A shows a configuration example of the OS-FF 3140.
  • the OS-FF 3140 has an FF 3141 and a shadow register 3142.
  • the FF 3141 has nodes CK, R, D, Q and QB.
  • a clock signal is input to the node CK.
  • the signal user_res is input to the node R.
  • the signal user_res is a reset signal.
  • Node D is a data input node and node Q is a data output node.
  • the logics of the node Q and the node QB are complementary.
  • the shadow register 3142 functions as a backup circuit for the FF3141.
  • the shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes the backed up data to the nodes Q and QB according to the signal load.
  • the shadow register 3142 has inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B.
  • the memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133.
  • the memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36.
  • the memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36.
  • the nodes N36 and NB36 are gates of the OS transistor MO36 and OS transistor MOB36, respectively, and are charge retention nodes.
  • the nodes N37 and NB37 are the gates of the Si transistors M37 and MB37.
  • the transistors described in any of the above embodiments can be used as the OS transistors MO35 and MOB35.
  • the off currents of the OS transistors MO35 and MOB35 can be reduced, so that the backed up data can be retained for a long time in the OS-FF.
  • the semiconductor device according to the present embodiment can be highly integrated.
  • the OS transistors MO35, MO36, MOB35, MOB36 have back gates, and these back gates are electrically connected to power supply lines that supply fixed voltages.
  • the shadow register 3142 backs up the data in the FF 3141.
  • the node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes "H” when the data of the node QB is written. Then, power gating is performed and the power switch 3127 is turned off. Although the data in the nodes Q and QB of the FF 3141 is lost, the shadow register 3142 retains the backed up data even when the power is off.
  • the power switch 3127 is turned on to supply power to the PLE3121. After that, when the "H" signal load is input to the OS-FF 3140, the shadow register 3142 writes the backed up data back to the FF 3141. Since the node N36 is "L”, the node N37 is maintained at “L”, and the node NB36 is "H”, so the node NB37 becomes “H”. Therefore, the node Q becomes "H” and the node QB becomes "L”. That is, the OS-FF 3140 returns to the state at the time of backup operation.
  • the power consumption of the OS-FPGA 3110 can be effectively reduced.
  • An error that can occur in the memory circuit is a soft error due to the incidence of radiation.
  • a soft error is a secondary universe that occurs when ⁇ -rays emitted from the materials that make up memory and packages, and the primary cosmic rays that enter the atmosphere from space undergo a nuclear reaction with the nuclei of the atoms in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data stored in a memory occurs when a transistor is irradiated with a line neutron or the like to generate an electron-hole pair.
  • An OS memory using an OS transistor has high soft error resistance. Therefore, by mounting the OS memory, the highly reliable OS-FPGA 3110 can be provided.
  • a semiconductor device 6400 shown in FIG. 43 has a CPU core 6401, a power management unit 6421, and a peripheral circuit 6422.
  • the power management unit 6421 has a power controller (Power Controller) 6402 and a power switch (Power Switch) 6403.
  • the peripheral circuit 6422 includes a cache 6404 having a cache memory, a bus interface (BUS I/F) 6405, and a debug interface (Debug I/F) 6406.
  • the CPU core 6401 includes a data bus 6423, a control unit (Control Unit) 6407, a PC (program counter) 6408, a pipeline register (Pipeline Register) 6409, a pipeline register (Pipeline Register) 6410, and an ALU (Arithmetic Logic Unit) 6411. And a register file (Register File) 6412. Data is exchanged between the CPU core 6401 and the peripheral circuit 6422 such as the cache 6404 via the data bus 6423.
  • the semiconductor device described in the above embodiment can be applied to many logic circuits such as the power controller 6402 and the control device 6407. Accordingly, the semiconductor device 6400 capable of reducing power consumption can be provided. Further, the semiconductor device 6400 capable of improving the operation speed can be provided. Further, a semiconductor device 6400 which can reduce fluctuations in power supply voltage can be provided.
  • the p-channel Si transistor the transistor including the oxide semiconductor described in the above embodiment in a channel formation region, and the semiconductor device 6400. Accordingly, a small semiconductor device 6400 can be provided. Further, a semiconductor device 6400 capable of reducing power consumption can be provided. Further, the semiconductor device 6400 capable of improving the operation speed can be provided. In particular, by using only p-channel type Si transistors, the manufacturing cost of the semiconductor device can be kept low.
  • the control device 6407 controls the operation of the PC 6408, the pipeline register 6409, the pipeline register 6410, the ALU 6411, the register file 6412, the cache 6404, the bus interface 6405, the debug interface 6406, and the power controller 6402, thereby inputting. It has a function of decoding and executing an instruction included in a program such as a generated application.
  • the ALU 6411 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
  • the cache 6404 has a function of temporarily storing frequently used data.
  • the PC 6408 is a register having a function of storing an address of an instruction to be executed next.
  • the cache 6404 is provided with a cache controller that controls the operation of the cache memory.
  • the pipeline register 6409 is a register having a function of temporarily storing instruction data.
  • the register file 6412 has a plurality of registers including general-purpose registers, and can store data read from the main memory or data obtained as a result of the arithmetic processing of the ALU 6411.
  • the pipeline register 6410 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 6411, data obtained as a result of the arithmetic processing of the ALU 6411, and the like.
  • the bus interface 6405 has a function as a data path between the semiconductor device 6400 and various devices outside the semiconductor device 6400.
  • the debug interface 6406 has a function as a signal path for inputting a command for controlling debugging to the semiconductor device 6400.
  • the power switch 6403 has a function of controlling supply of power supply voltage to various circuits of the semiconductor device 6400 other than the power controller 6402.
  • the various circuits described above belong to several power domains, respectively, and the various circuits belonging to the same power domain are controlled by the power switch 6403 whether or not the power supply voltage is supplied.
  • the power controller 6402 has a function of controlling the operation of the power switch 6403.
  • the semiconductor device 6400 having the above configuration can perform power gating.
  • the flow of the power gating operation will be described with an example.
  • the CPU core 6401 sets the timing of stopping the supply of the power supply voltage in the register of the power controller 6402.
  • the CPU core 6401 sends an instruction to start power gating to the power controller 6402.
  • the various registers and the cache 6404 included in the semiconductor device 6400 start saving data.
  • the power switch 6403 stops the supply of the power supply voltage to various circuits other than the power controller 6402 included in the semiconductor device 6400.
  • the interrupt signal is input to the power controller 6402, so that supply of power supply voltage to various circuits included in the semiconductor device 6400 is started.
  • a counter may be provided in the power controller 6402 and the timing at which supply of the power supply voltage is started may be determined using the counter regardless of input of an interrupt signal.
  • the various registers and the cache 6404 start data recovery. Execution of the instructions in controller 6407 is then resumed.
  • Such power gating can be performed in the entire processor or in one or a plurality of logic circuits configuring the processor. Further, the power supply can be stopped even in a short time. Therefore, it is possible to reduce the power consumption with a finer granularity spatially or temporally.
  • the information held by the CPU core 6401 and the peripheral circuit 6422 can be saved in a short period of time. By doing so, the power supply can be turned on and off in a short period of time, and the effect of power saving becomes large.
  • the flip-flop circuit be able to save data in that circuit (called a flip-flop circuit that can be backed up). Further, it is preferable that the SRAM circuit can save data in the circuit (referred to as a back-upable SRAM circuit).
  • the flip-flop circuit or SRAM circuit that can be backed up preferably includes a transistor including an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region. As a result, since the transistor has a low off-state current, the flip-flop circuit or the SRAM circuit that can be backed up can hold data for a long time without power supply. Further, since the transistor has a high switching speed, a flip-flop circuit or an SRAM circuit that can be backed up may be able to save and restore data for a short period of time.
  • the semiconductor device 6500 shown in FIG. 44 is an example of a flip-flop circuit that can be backed up.
  • the semiconductor device 6500 includes a first memory circuit 6501, a second memory circuit 6502, a third memory circuit 6503, and a reading circuit 6504.
  • a potential difference between the potential V1 and the potential V2 is supplied to the semiconductor device 6500 as a power supply voltage.
  • One of the potential V1 and the potential V2 is at a high level, and the other is at a low level.
  • an example of the structure of the semiconductor device 6500 will be described by taking as an example the case where the potential V1 is at a low level and the potential V2 is at a high level.
  • the first memory circuit 6501 has a function of holding the data when a signal D including data is input during a period in which a power supply voltage is supplied to the semiconductor device 6500. Then, during the period in which the power supply voltage is supplied to the semiconductor device 6500, the first memory circuit 6501 outputs the signal Q including the held data. On the other hand, the first memory circuit 6501 cannot hold data while the semiconductor device 6500 is not supplied with power supply voltage. That is, the first memory circuit 6501 can be referred to as a volatile memory circuit.
  • the second memory circuit 6502 has a function of reading and storing (or saving) the data held in the first memory circuit 6501.
  • the third memory circuit 6503 has a function of reading and storing (or saving) data held in the second memory circuit 6502.
  • the reading circuit 6504 has a function of reading data held in the second memory circuit 6502 or the third memory circuit 6503 and storing (or restoring) the data in the first memory circuit 6501.
  • the third memory circuit 6503 has a function of reading and storing (or saving) the data held in the second memory circuit 6502 even when the semiconductor device 6500 is not supplied with power supply voltage. ..
  • the second memory circuit 6502 includes a transistor 6512 and a capacitor 6519.
  • the third memory circuit 6503 includes a transistor 6513, a transistor 6515, and a capacitor 6520.
  • the reading circuit 6504 includes a transistor 6510, a transistor 6518, a transistor 6509, and a transistor 6517.
  • the transistor 6512 has a function of charging and discharging the capacitor 6519 with electric charge according to data held in the first memory circuit 6501. It is preferable that the transistor 6512 be able to charge and discharge the charge corresponding to the data held in the first memory circuit 6501 with respect to the capacitor 6519 at high speed.
  • the transistor 6512 preferably contains crystalline silicon (preferably polycrystalline silicon, more preferably single crystal silicon) in the channel formation region.
  • the transistor 6513 is selected between a conductive state and a non-conductive state in accordance with the charge held in the capacitor 6519.
  • the transistor 6515 has a function of charging and discharging the capacitor 6520 with electric charge according to the potential of the wiring 6544 when the transistor 6513 is on.
  • the off-state current of the transistor 6515 is preferably extremely low.
  • the transistor 6515 include an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in the channel formation region.
  • one of a source and a drain of the transistor 6512 is connected to the first memory circuit 6501.
  • the other of the source and the drain of the transistor 6512 is connected to one electrode of the capacitor 6519, the gate of the transistor 6513, and the gate of the transistor 6518.
  • the other electrode of the capacitor 6519 is connected to the wiring 6542.
  • One of a source and a drain of the transistor 6513 is connected to the wiring 6544.
  • the other of the source and the drain of the transistor 6513 is connected to one of the source and the drain of the transistor 6515.
  • the other of the source and the drain of the transistor 6515 is connected to one electrode of the capacitor 6520 and the gate of the transistor 6510.
  • the other electrode of the capacitor 6520 is connected to the wiring 6543.
  • One of a source and a drain of the transistor 6510 is connected to the wiring 6541.
  • the other of the source and the drain of the transistor 6510 is connected to one of the source and the drain of the transistor 6518.
  • the other of the source and the drain of the transistor 6518 is connected to one of the source and the drain of the transistor 6509.
  • the other of the source and the drain of the transistor 6509 is connected to one of the source and the drain of the transistor 6517 and the first memory circuit 6501.
  • the other of the source and the drain of the transistor 6517 is connected to the wiring 6540.
  • the gate of the transistor 6509 is connected to the gate of the transistor 6517 in FIG. 44, the gate of the transistor 6509 does not necessarily have to be connected to the gate of the transistor 6517.
  • the transistor illustrated in the above embodiment can be applied to the transistor 6515. Since the off-state current of the transistor 6515 is small, the semiconductor device 6500 can hold data without power supply for a long time. Since the transistor 6515 has favorable switching characteristics, the semiconductor device 6500 can perform high-speed backup and recovery.
  • the electronic component 7000 shown in FIG. 45A is an IC chip, and has leads and a circuit unit.
  • the electronic component 7000 is mounted on, for example, the printed board 7002.
  • a board (mounting board 7004) on which electronic components are mounted is completed.
  • the circuit part of the electronic component 7000 is formed by stacking a substrate 7031, a layer 7032, and a layer 7033.
  • the substrate 7031 a material that can be used for the substrate described in the above embodiment may be applied.
  • a semiconductor substrate formed using a material such as silicon is used as the substrate 7031, an integrated circuit may be formed over the substrate 7031 and the layer 7032 having an OS transistor may be formed thereover.
  • the layer 7032 includes the OS transistor described in any of the above embodiments.
  • a control circuit such as a CPU can be provided in the layer 7032.
  • Layer 7033 has memory.
  • a memory using an OS transistor such as NOSRAM or DOSRAM (registered trademark) (hereinafter referred to as an OS memory) can be used.
  • the storage device described in any of the above embodiments can be used as the NOSRAM.
  • the OS memory can be provided by stacking it on another semiconductor element, the electronic component 7000 can be downsized. Further, the OS memory consumes less power when rewriting data, and thus the power consumption of the electronic component 7000 can be reduced.
  • the OS memory may be provided in the layer 7032 instead of the layer 7033. By doing so, the manufacturing process of the IC chip can be shortened.
  • the layer 7033 may be provided with ReRAM (Resistive Random Access Memory), MRAM (Magnetoresistive Random Access Memory), PRAM (Phase change RAM), FeRAM (Ferrocel), and the like.
  • ReRAM Resistive Random Access Memory
  • MRAM Magneticoresistive Random Access Memory
  • PRAM Phase change RAM
  • FeRAM Ferocel
  • QFP Quad Flat Package
  • FIG. 45B is a schematic diagram of electronic component 7400.
  • the electronic component 7400 is a camera module and incorporates an image sensor chip 7451.
  • the electronic component 7400 includes a package substrate 7411 that fixes the image sensor chip 7451, a lens cover 7421, a lens 7435, and the like. Further, an IC chip 7490 having a function such as a driving circuit and a signal conversion circuit of an imaging device is provided between the package substrate 7411 and the image sensor chip 7451, and has a structure as a SiP (System in package). There is.
  • SiP System in package
  • FIG. 45B illustrates the inside of the electronic component 7400 by omitting a part of the lens cover 7421 and the lens 7435.
  • the circuit portion of the image sensor chip 7451 is formed by stacking a substrate 7031, a layer 7032, a layer 7033, and a layer 7034.
  • the details of the substrate 7031, the layer 7032, and the layer 7033 may be referred to the above description of the electronic component 7000.
  • the layer 7034 has a light receiving element.
  • a light receiving element for example, a pn junction type photodiode having a selenium-based material as a photoelectric conversion layer can be used.
  • a photoelectric conversion element using a selenium-based material has a high external quantum efficiency with respect to visible light and can realize a highly sensitive optical sensor.
  • Selenium-based materials can be used as p-type semiconductors.
  • the selenium-based material include crystalline selenium such as single crystal selenium and polycrystalline selenium, amorphous selenium, a compound of copper, indium and selenium (CIS), or a compound of copper, indium, gallium and selenium (CIGS). Can be used.
  • the n-type semiconductor of the pn junction photodiode is preferably formed of a material having a wide band gap and a property of transmitting visible light.
  • a material having a wide band gap and a property of transmitting visible light for example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • a pn junction photodiode including a p-type silicon semiconductor and an n-type silicon semiconductor may be used. Further, it may be a pin junction type photodiode in which an i-type silicon semiconductor layer is provided between a p-type silicon semiconductor and an n-type silicon semiconductor.
  • the photodiode using the above silicon can be formed using single crystal silicon. At this time, it is preferable that the layers 7033 and 7034 be electrically connected to each other by a bonding step.
  • the photodiode using silicon can be formed using a thin film of amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • FIG. 46 illustrates a specific example of an electronic device including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • the electronic device include a television device, a desktop or notebook personal computer, a monitor for a computer, a digital signage (digital sign), and a relatively large game machine such as a pachinko machine.
  • electronic devices including screens, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like can be given.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna.
  • the antenna receives the signal, the display portion can display images, information, and the like.
  • the antenna may be used for contactless power transmission.
  • the electronic device includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, (Including the function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • a sensor force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, (Including the function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), wireless communication It can have a function, a function of reading a program or data recorded in a recording medium, and the like.
  • FIG. 46 shows examples of electronic devices.
  • FIG. 46A illustrates a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510 as an input interface.
  • the information terminal 5500 can execute an application utilizing artificial intelligence.
  • an application using artificial intelligence for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5511, recognizes a character or a figure input by a user on a touch panel included in the display unit 5511, An application displayed on the display portion 5511, an application for biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • a desktop information terminal 5300 is shown in FIG. 46B.
  • the desktop information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the desktop information terminal 5300, new artificial intelligence can be developed.
  • a smartphone and a desktop information terminal are shown as examples of the electronic device in FIGS. 46A and 46B, but information terminals other than the smartphone and the desktop information terminal can be applied.
  • information terminals other than smartphones and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • FIG. 46C shows an artificial satellite 5800.
  • the artificial satellite 5800 has a body 5801 and a solar panel 5802.
  • the semiconductor device of one embodiment of the present invention can be used in the body 5801 of the artificial satellite 5800.
  • the semiconductor device of one embodiment of the present invention has low power consumption and can be driven even in a situation where power supplied from the solar panel 5802 is low (eg, a situation where the solar panel is not exposed to the sun).
  • an electronic device, a semiconductor device, or the like provided in the body 5801 may be exposed to a high temperature environment of 200° C. or higher.
  • the semiconductor device of one embodiment of the present invention has high reliability even in a high temperature environment and thus can be preferably used.
  • FIG. 46D shows a portable game machine 5200 which is an example of a game machine.
  • the portable game machine has a housing 5201, a display portion 5202, buttons 5203, and the like.
  • the GPU or the chip of one embodiment of the present invention By applying the GPU or the chip of one embodiment of the present invention to the mobile game machine 5200, the low power consumption mobile game machine 5200 can be realized. Moreover, since heat generation from a circuit can be reduced by low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the mobile game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behaviors of creatures appearing in the game, and the phenomena occurring in the game are determined by the program included in the game, but by applying artificial intelligence to the portable game machine 5200, , It is possible to express without being limited to the game program. For example, it is possible to express that the content of the question asked by the player, the progress of the game, the time, and the behavior of the person appearing in the game changes.
  • an artificial intelligence can configure a game player in an anthropomorphic manner. You can play games.
  • a portable game machine is illustrated as an example of a game machine, but a game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited to this.
  • a game machine to which the GPU or chip of one embodiment of the present invention is applied for example, a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), or a sports facility is installed. There are pitching machines for batting practice.
  • the GPU or chip of one embodiment of the present invention can be applied to an automobile that is a moving object and the driver's seat periphery of the automobile.
  • FIG. 46E1 shows an automobile 5700, which is an example of a moving body
  • FIG. 46E2 is a diagram showing the windshield and its surroundings in the interior of the automobile.
  • FIG. 46E2 shows the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard, and the display panel 5704 attached to the pillar.
  • Display panels 5701 to 5703 can provide various information by displaying speedometers, tachometers, mileage, fuel gauges, gear status, air conditioning settings, and the like.
  • the display items and layout displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying an image from an imaging device provided outside the automobile 5700, a blind spot can be compensated and safety can be improved. In addition, by displaying an image that complements the invisible part, it is possible to confirm the safety more naturally and comfortably.
  • the display panel 5704 can also be used as a lighting device.
  • the chip can be used for an automatic driving system of an automobile 5700, for example.
  • the chip can be used in a system that performs road guidance, danger prediction, and the like. Information such as road guidance and risk prediction may be displayed on the display panels 5701 to 5704.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • the moving object a train, a monorail, a ship, a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like can be given.
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.
  • the GPU or chip of one embodiment of the present invention can be applied to a broadcasting system.
  • FIG. 46F schematically shows data transmission in the broadcasting system. Specifically, FIG. 46F shows a path through which a radio wave (broadcast signal) transmitted from the broadcasting station 5680 reaches a television receiver (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.
  • the antenna 5650 is a UHF (Ultra High Frequency) antenna.
  • BS/110° CS antenna, CS antenna, etc. can be applied.
  • the radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio wave 5675A and transmits the radio wave 5675B.
  • the terrestrial TV broadcast can be viewed on the TV 5600 by receiving the radio wave 5675B with the antenna 5650.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 46F, and satellite broadcasting using artificial satellites, data broadcasting using optical lines, etc. may be used.
  • the broadcasting system described above may be a broadcasting system using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the broadcast data is transmitted from the broadcasting station 5680 to the TV 5600 in each home, the broadcast data is compressed by the encoder, and when the antenna 5650 receives the broadcast data, the decoder of the receiving device included in the TV 5600 decodes the broadcast data. Restore is performed.
  • artificial intelligence it is possible to recognize a display pattern included in a display image in motion compensation prediction, which is one of the encoder compression methods. It is also possible to perform intra-frame prediction using artificial intelligence. Further, for example, when receiving broadcast data having a low resolution and displaying the broadcast data on the TV 5600 having a high resolution, an image interpolation process such as up-conversion can be performed when the broadcast data is restored by the decoder.
  • the above-mentioned broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcasting data increases.
  • UHDTV ultra-high definition television
  • the TV 5600 may be provided with a recording device having artificial intelligence.
  • the program can be automatically recorded by allowing the recording device to learn the user's preference by artificial intelligence.
  • the electronic device the function of the electronic device, the application example of the artificial intelligence, the effect, and the like described in this embodiment can be appropriately combined with the description of other electronic devices.
  • each embodiment can be combined with a structure described in any of the other embodiments as appropriate to be one embodiment of the present invention. Further, in the case where a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • contents (may be part of the contents) described in one embodiment are different contents (may be part of the contents) described in the embodiment, and/or one or a plurality of contents.
  • Application, combination, replacement, or the like can be performed on the content (may be part of the content) described in another embodiment.
  • the constituent elements are classified by function and shown as independent blocks.
  • it is difficult to divide the constituent elements by function and there may be a case where one circuit has a plurality of functions or a case where a plurality of circuits have a single function. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be rephrased appropriately according to the situation.
  • the size, layer thickness, or region is shown in any size for convenience of description. Therefore, it is not necessarily limited to that scale.
  • the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it can include a signal, voltage, or current variation due to noise, or a signal, voltage, or current variation due to a timing shift.
  • electrode and “wiring” do not functionally limit these constituent elements.
  • electrode may be used as part of “wiring” and vice versa.
  • electrode and wiring include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • voltage and potential can be paraphrased appropriately.
  • the voltage is a potential difference from a reference potential, and for example, when the reference potential is a ground voltage (ground voltage), the voltage can be paraphrased into a potential.
  • the ground potential does not always mean 0V. Note that the potentials are relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • a node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like depending on a circuit configuration, a device structure, or the like.
  • terminals, wirings, etc. can be paraphrased as nodes.
  • a switch refers to a switch which is in a conductive state (on state) or a non-conductive state (off state) and has a function of controlling whether or not to flow a current.
  • a switch has a function of selecting and switching a path through which current flows.
  • the channel length means, for example, in a top view of a transistor, a region where a semiconductor (or a portion of a semiconductor in which a current flows) and a gate overlap with each other, or a channel is formed. It is the distance between the source and the drain in the region.
  • the channel width refers to, for example, a source in a region where a semiconductor (or a portion in a semiconductor in which a current flows) and a gate electrode overlap with each other or a region where a channel is formed.
  • the size, the layer thickness, or the region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples and are not limited to the shapes or values shown in the drawings.
  • a layer, a resist mask, or the like may be unintentionally reduced due to a process such as etching, but this may not be reflected in the drawings for easy understanding.
  • the same reference numerals are commonly used in different drawings for the same portions or portions having similar functions, and repeated description thereof may be omitted.
  • the hatch patterns may be the same and may not be given a reference numeral in particular.
  • top view also referred to as “plan view”
  • perspective view in order to facilitate understanding of the invention, description of some components may be omitted.
  • description of some hidden lines may be omitted.
  • the ordinal numbers given as the first, second, etc. are used for convenience, and do not indicate the process order or the stacking order. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may be different from the ordinal numbers used for specifying one embodiment of the present invention.
  • connection relation for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also disclosed in the drawing or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the functions of the source and drain may be switched when adopting transistors of different polarities or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be interchanged in some cases.
  • a channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and a top view of the transistor
  • the indicated channel width (hereinafter, also referred to as “apparent channel width”) may be different.
  • the effective channel width becomes larger than the apparent channel width, and the effect thereof may not be negligible.
  • the proportion of a channel formation region formed in the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when simply described as channel width, it may indicate an apparent channel width.
  • channel width may refer to an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurities of a semiconductor refer to, for example, components other than the main constituents of the semiconductor.
  • an element whose concentration is less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the DOS (Density of States) of the semiconductor may be increased and the crystallinity may be decreased.
  • the semiconductor is an oxide semiconductor
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • the impurities that change the characteristics of the semiconductor include, for example, a Group 1 element other than oxygen and hydrogen, a Group 2 element, a Group 13 element, and a Group 15 element.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition. Further, silicon oxynitride has a composition that contains more nitrogen than oxygen.
  • the term “insulator” can be restated as an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 degrees to 10 degrees. Therefore, a case of -5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 degrees or more and 30 degrees or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a barrier film is a film having a function of suppressing permeation of impurities such as water and hydrogen, and oxygen.
  • a conductive barrier film is used. Sometimes called.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when the term “OS FET” or “OS transistor” is used, it can be referred to as a transistor including an oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the current per channel width of 1 ⁇ m flowing in the transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or less, 1 ⁇ 10 ⁇ 18 A or less at 85° C., or 1 ⁇ 10 ⁇ 16 A or less at 125° C.

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Abstract

新規なメモリデバイスを提供する。 トランジスタと、容量デバイスと、を有し、トランジスタは、第１の酸化物半導体と、第１の酸化物 半導体の上面に設けられる第１の導電体及び第２の導電体と、 第１の酸化物半導体上に形成され、 且 つ第１の導電体と、 第２の導電体との間に設けられる第２の酸化物半導体と、 第２の酸化物半導体に 接して設けられる第１の絶縁体と、 第１の絶縁体に接して設けられる第３の導電体と、 を有し、 容量 デバイスは、第２の導電体と、第２の導電体上の第２の絶縁体と、第２の絶縁体上の第４の導電体と、 を有し、第１の酸化物半導体は、第１の導電体及び第２の導電体の厚さよりも深い溝部を有する。

Description

メモリデバイス、当該メモリデバイスを有する半導体装置
　本発明は、メモリデバイスの構成に関する。特に本発明は、ダイナミック型ＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＤＲＡＭ）の構成に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
　メモリデバイスであるＤＲＡＭは、低コスト化が進んでおり、さらなる低コスト化を図る上で、大容量化の研究開発が活発である。大容量化は、例えば、メモリセルのレイアウト変更、及び素子の微細化によって達成することができるものの、メモリセルの寸法の縮小や、素子の小型化には限界がある。
　メモリセルのレイアウトとして、シリコン（Ｓｉ）を半導体層に用いたトランジスタを３次元的に積層させることでメモリセルの寸法を縮小する構成や、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）を積層させることでメモリセルの寸法を縮小する構成などが開示されている（特許文献１及び特許文献２参照）。
特開平１１−４０７７２号公報 特開２０１３−１４５８７５号公報
　特許文献１、及び特許文献２に示すように、メモリセルの寸法を縮小させる構成等については、鋭意研究が盛んに進められているが、未だ改善の余地は残されている。
　したがって、本発明の一態様は、新規なメモリデバイスを提供することを課題の一とする。または、本発明の一態様では、記憶容量を向上させるとともに、データの信頼性に優れた、新規な構成のメモリデバイスを提供することを課題の一とする。または、本発明の一態様は、メモリセルの回路面積を縮小し、小型化を図ることのできる、新規な構成のメモリデバイスを提供することを課題の一とする。または、本発明の一態様では、上記新規なメモリデバイスを有する半導体装置を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、トランジスタと、容量デバイスと、を有し、トランジスタは、第１の酸化物半導体と、第１の酸化物半導体の上面に設けられる第１の導電体及び第２の導電体と、第１の酸化物半導体上に形成され、且つ第１の導電体と、第２の導電体との間に設けられる第２の酸化物半導体と、第２の酸化物半導体に接して設けられる第１の絶縁体と、第１の絶縁体に接して設けられる第３の導電体と、を有し、容量デバイスは、第２の導電体と、第２の導電体上の第２の絶縁体と、第２の絶縁体上の第４の導電体と、を有し、第１の酸化物半導体は、第１の導電体及び第２の導電体の厚さよりも深い溝部を有する。
　また、上記態様において、第２の酸化物半導体、第１の絶縁体、及び第３の導電体は、溝部に埋め込まれ、第２の酸化物半導体は、曲率を有すると好ましい。
　また、上記各態様において、第１の酸化物半導体、及び第２の酸化物半導体は、それぞれインジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、と好ましい。
　また、上記各態様において、第１の酸化物半導体は、第２の酸化物半導体よりもインジウムの原子数比が高い領域を有すると好ましい。
　また、上記各態様において、第１の酸化物半導体、及び第２の酸化物半導体は、それぞれ結晶性を有すると好ましい。
　また、本発明の他の一態様は、上記各態様のメモリデバイスを有する半導体装置であって、上記メモリデバイスを第１のメモリデバイスとした場合、半導体装置は、第１のメモリデバイスと、第１のメモリデバイス上の第ｎ（ｎは２以上の自然数）のメモリデバイスと、第１のメモリデバイス、及び第ｎのメモリデバイスと電気的に接続されるシリコンを含むデバイスと、を有し、シリコンを含むデバイスと、第１のメモリデバイスと、第ｎのメモリデバイスとは、順に積層して形成される。
　また、上記態様において、第ｎのメモリデバイスは、酸化物半導体を有すると好ましい。
　本発明の一態様により、新規なメモリデバイスを提供することができる。または、本発明の一態様により、記憶容量を向上させるとともに、データの信頼性に優れた、新規な構成のメモリデバイスを提供することができる。または、本発明の一態様により、メモリセルの回路面積を縮小し、小型化を図ることのできる、新規な構成のメモリデバイスを提供することができる。または、本発明の一態様により、上記新規なメモリデバイスを有する半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは本発明の一態様に係る半導体装置の上面図である。図１Ｂは本発明の一態様に係る半導体装置の断面図である。
図２Ａおよび図２Ｂは本発明の一態様に係る半導体装置の断面図である。
図３Ａは本発明の一態様に係る半導体装置の上面図である。図３Ｂは本発明の一態様に係る半導体装置の断面図である。
図４Ａおよび図４Ｂは本発明の一態様に係る半導体装置の断面図である。
図５は本発明の一態様に係る半導体装置の断面図である。
図６は本発明の一態様に係る半導体装置の断面図である。
図７Ａは本発明の一態様に係る半導体装置の上面図である。図７Ｂ乃至図７Ｄは本発明の一態様に係る半導体装置の断面図である。
図８Ａは本発明の一態様に係る半導体装置の上面図である。図８Ｂ乃至図８Ｄは本発明の一態様に係る半導体装置の断面図である。
図９Ａは本発明の一態様に係る半導体装置の上面図である。図９Ｂ乃至図９Ｄは本発明の一態様に係る半導体装置の断面図である。
図１０Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１０Ｂ乃至図１０Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１１Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１１Ｂ乃至図１１Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１２Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１２Ｂ乃至図１２Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１３Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１３Ｂ乃至図１３Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１４Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１４Ｂ乃至図１４Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１５Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１５Ｂ乃至図１５Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１６Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１６Ｂ乃至図１６Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１７Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１７Ｂ乃至図１７Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１８Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１８Ｂ乃至図１８Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１９Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１９Ｂ乃至図１９Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２０Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２０Ｂ乃至図２０Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２１Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２１Ｂ乃至図２１Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２２Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２２Ｂ乃至図２２Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２３Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２３Ｂ乃至図２３Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２４Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２４Ｂ乃至図２４Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２５Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２５Ｂ乃至図２５Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２６Ａは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図２６Ｂ乃至図２６Ｄは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図２７Ａおよび図２７Ｂは本発明の一態様に係る半導体装置の断面図である。
図２８は本発明の一態様に係る半導体装置の断面図である。
図２９Ａおよび図２９Ｂは本発明の一態様に係る半導体装置の断面図である。
図３０は本発明の一態様に係る記憶装置の構成を示す断面図である。
図３１は本発明の一態様に係る記憶装置の構成を示す断面図である。
図３２Ａおよび図３２Ｂは本発明の一態様に係る記憶装置の構成を示す断面図である。
図３３は本発明の一態様に係る記憶装置の構成を示す断面図である。
図３４Ａは本発明の一態様に係る記憶装置の構成例を示すブロック図である。図３４Ｂは本発明の一態様に係る記憶装置の構成例を示す模式図である。
図３５Ａ乃至図３５Ｈは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図３６Ａおよび図３６Ｂは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図３７Ａおよび図３７Ｂは本発明の一態様に係る半導体装置の模式図である。
図３８Ａ乃至図３８Ｅは本発明の一態様に係る記憶装置の模式図である。
図３９Ａ乃至図３９Ｃは本発明の一態様に係る半導体装置の構成例を示すブロック図である。
図４０Ａは本発明の一態様に係る半導体装置の構成例を示すブロック図である。図４０Ｂは本発明の一態様に係る半導体装置の構成例を示す回路図である。図４０Ｃは本発明の一態様に係る半導体装置の動作例を示すタイミングチャートである。
図４１は本発明の一態様に係る半導体装置の構成例を示すブロック図である。
図４２Ａは本発明の一態様に係る半導体装置の構成例を示す回路図である。図４２Ｂは本発明の一態様に係る半導体装置の動作例を示すタイミングチャートである。
図４３は本発明の一態様に係る半導体装置を示すブロック図である。
図４４は本発明の一態様に係る半導体装置を示す回路図である。
図４５Ａは本発明の一態様に係る電子部品の例を示す模式図である。図４５Ｂは本発明の一態様に係る電子部品の例を示す模式図である。
図４６Ａ乃至図４６Ｆは本発明の一態様に係る電子機器を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
　本実施の形態では、本発明の一態様のメモリデバイス、及び当該メモリデバイスを有する半導体装置について、説明を行う。
　本発明の一態様のメモリデバイスは、トランジスタと、容量デバイスと、を有し、トランジスタは、第１の酸化物半導体と、第１の酸化物半導体の上面に設けられる第１の導電体及び第２の導電体と、第１の酸化物半導体上に形成され、且つ第１の導電体と、第２の導電体との間に設けられる第２の酸化物半導体と、第２の酸化物半導体に接して設けられる第１の絶縁体と、第１の絶縁体に接して設けられる第３の導電体と、を有し、容量デバイスは、第２の導電体と、第２の導電体上の第２の絶縁体と、第２の絶縁体上の第４の導電体と、を有し、第１の酸化物半導体は、第１の導電体及び第２の導電体の厚さよりも深い溝部を有する。
　第１の導電体及び第２の導電体の厚さよりも深い溝部を、第１の酸化物半導体に形成することで、第２の酸化物半導体、第１の絶縁体、及び第３の導電体は、溝部に埋め込まれ、第２の酸化物半導体は、曲率を有する構造とすることができる。なお、第１の酸化物半導体と、第２の酸化物半導体と、の界面または界面近傍にトランジスタのチャネル形成領域が設けられるため、第２の酸化物半導体が曲率を有して形成されることで、平面視におけるＬ長よりも実効Ｌ長を長くすることができる。
　酸化物半導体を有するトランジスタの作製において、第１の導電体及び第２の導電体を加工、具体的にはエッチングする際に、第１の酸化物半導体の上部がわずかに削れる場合がある。しかしながら、本発明の一態様においては、実効Ｌ長を長くするために、第１の導電体及び第２の導電体の上部に設けられた絶縁体をマスクとして、第１の酸化物半導体を加工し、上記の溝部を形成する。溝部の深さ（長さ）としては、第１の導電体及び第２の導電体の厚さ（膜厚）よりも大きくすればよく、代表的には、溝部の深さは１０ｎｍ以上５０ｎｍ以下、好ましくは１５ｎｍ以上３０ｎｍ以下である。ただし、溝部の深さは第１の導電体及び第２の導電体の厚さに依存するため、上記数値に限定されない。
　また、第１の酸化物半導体、及び第２の酸化物半導体は、それぞれインジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、と好ましい。また、第１の酸化物半導体は、第２の酸化物半導体よりもインジウムの原子数比が高い領域を有すると好ましい。第２の酸化物半導体よりも第１の酸化物半導体のインジウムの原子数比を高くすることで、第１の酸化物半導体側にチャネル形成領域を形成することができる。
　また、第１の酸化物半導体、及び第２の酸化物半導体は、それぞれ結晶性を有すると信頼性が高いメモリデバイスとすることができる。結晶性を有する酸化物半導体は、不純物（代表的には、水素、水など）の濃度を低減させることができるため、信頼性を向上させることができる。
　上記構成の詳細について、図１乃至図６を用いて説明する。
＜メモリデバイスの構成例＞
　図１Ａ、図１Ｂ、及び図２Ａ、図２Ｂは、メモリデバイス２９０を説明する図である。図１Ａはメモリデバイス２９０の上面図であり、図１Ｂは図１Ａに示す一点鎖線Ａ１−Ａ２の切断面の断面図である。なお、図１Ｂに示す断面図は、トランジスタのチャネル長方向の断面図に相当する。
　また、図２Ａは図１Ａに示す一点鎖線Ａ３−Ａ４の切断面の断面図であり、図２Ｂは図１Ａに示す一点鎖線Ａ５−Ａ６の切断面の断面図である。なお、図２Ａに示す断面図は、トランジスタのチャネル幅方向の断面図に相当する。
　図１Ａ、図１Ｂ、及び図２Ａ、図２Ｂに示すメモリデバイス２９０は、トランジスタと、容量デバイス２９２と、当該トランジスタに接続された配線と、を有する。より詳しくは、メモリデバイス２９０は、絶縁体２１１と、絶縁体２１１上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１４上の絶縁体２１６と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
　また、酸化物２３０の上方には、絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、が設けられる。また、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２７２、絶縁体２７３、絶縁体２８０、及び絶縁体２８２の側面に接して、絶縁体２８７が設けられる。また、絶縁体２８２を覆うように、絶縁体２８３と、絶縁体２８３上の絶縁体２８４とが、設けられる。
　また、メモリデバイス２９０は、導電体２４２ａと電気的に接続し、プラグとして機能する導電体２４０ａを有する。なお、導電体２４０ａの側面に接して絶縁体２４１ａが設けられる。また、絶縁体２８４上、および導電体２４０ａ上には、導電体２４０ａと電気的に接続し、配線として機能する導電体２４６ａが設けられる。また、導電体２４６ａ上、および絶縁体２７４上には、絶縁体２８６が設けられる。
　また、メモリデバイス２９０は、容量デバイス２９２を有する。容量デバイス２９２は、導電体２４２ｂと、導電体２４２ｂ上に設けられた絶縁体２７２、及び絶縁体２７３と、絶縁体２７３上に設けられた導電体２９４と、を有する。すなわち、容量デバイス２９２は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。なお、容量デバイス２９２が有する一対の電極の一方、すなわち導電体２４２ｂは、トランジスタのソース電極またはドレイン電極を兼ねることができる。また、容量デバイス２９２が有する誘電体層は、トランジスタに設けられる保護層、すなわち絶縁体２７２、及び絶縁体２７３を兼ねることができる。したがって、容量デバイス２９２の作製工程において、トランジスタの作製工程の一部を兼用することができるため、生産性の高い半導体装置とすることができる。また、容量デバイス２９２が有する一対の電極の一方、すなわち導電体２４２ｂは、トランジスタのソース電極またはドレイン電極を兼ねているため、トランジスタと、容量デバイスとが配置される面積を低減させることが可能となる。
　また、図２Ｂに示すように、トランジスタのチャネル幅方向の断面において、容量デバイス２９２は、導電体２４２ｂの側面においても、導電体２９４と重なる領域を有する。当該領域においても、静電容量を形成することが可能となるため、小面積においても静電容量値を高くすることが可能となる。
　また、導電体２９４としては、例えば、後述する導電体２４２に用いることのできる材料を用いれば良い。
　また、メモリデバイス２９０において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、トランジスタのソース電極またはドレイン電極として機能する。
　また、酸化物２３０は、トランジスタのチャネル形成領域を有する半導体として機能する。絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
　絶縁体２１４、絶縁体２７２、及び絶縁体２７３は層間膜として機能する。絶縁体２１４、絶縁体２７２、及び絶縁体２７３は、酸素に対するバリア性を有する材料、または水素を吸蔵することが可能な材料を用いて形成すると好ましい。絶縁体２１４、絶縁体２７２、及び絶縁体２７３に水素を吸蔵することが可能な材料を用いることで、メモリデバイス２９０内において、水素の量を一定値とすることができる。絶縁体２１４、絶縁体２７２、及び絶縁体２７３に用いることのできる材料としては、Ａｌ化合物、またはＡｌと元素Ｍａ（元素Ｍａは電気陰性度が低い元素（反応力の強い元素）、例えば、Ｍｇ、Ｚｒ、Ｓｉ、Ｂなどを表す）を有する化合物を用いることができる。
　また、メモリデバイス２９０が有するトランジスタは、図１Ｂ、図２Ａ、及び図２Ｂに示すように、絶縁体２８２と、酸化物２３０ｃとが、接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素が、導電体２６０側に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタの電気特性および信頼性を向上させることができる。
　また、図１に示すメモリデバイス２９０が有するトランジスタは、絶縁体２８０などの層間膜に設けられた開口内に、導電体２６０が、絶縁体２５０を介して、自己整合的に形成される。つまり、導電体２６０は、絶縁体２５０を介して、絶縁体２８０を含む層間膜に設けた開口を埋めるように形成される。よって、導電体２４２ａと導電体２４２ｂの間の領域に導電体２６０を配置するにあたって、導電体２６０の位置合わせが不要となる。
　また、絶縁体２８０を含む層間膜に設けられた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、メモリデバイス２９０が有するトランジスタは高いオン電流、および高い周波数特性を得ることができる。
　また、図１に示すメモリデバイス２９０が有するトランジスタは、主に酸化物２３０ｃと、酸化物２３０ｂとの界面または界面近傍にチャネル形成領域が設けられる。なお、酸化物２３０ｃは、絶縁体２８０、絶縁体２７２、絶縁体２７３、導電体２４２（導電体２４２ａ、導電体２４２ｂ）、酸化物２４３（酸化物２４３ａ、酸化物２４３ｂ）及び酸化物２３０ｂに形成された開口に沿うようにＵ字状（Ｕ−Ｓｈａｐｅ）に形成される。
　例えば、トランジスタのチャネル長を微細化（代表的には５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上３０ｎｍ以下）した場合に、図１に示すメモリデバイス２９０が有するトランジスタ構造とすることで、実効Ｌ長を長くすることができる。一例としては、導電体２４２ａと、導電体２４２ｂとの間の距離が２０ｎｍである場合、実効Ｌ長を４０ｎｍ以上６０ｎｍ以下と、導電体２４２ａと導電体２４２ｂとの間の距離、すなわち最小加工寸法よりも２倍以上３倍以下程度長くすることができる。したがって、図１に示すメモリデバイス２９０は、微細化に優れたトランジスタ、及び容量デバイスの構造の１つとなる。
　また、図１示すメモリデバイス２９０は、絶縁体２１１と、絶縁体２８３とが接しており、絶縁体２８３の内側には、絶縁体２１２、絶縁体２１４、絶縁体２８７、及び絶縁体２８２が設けられている。また、絶縁体２８３の外側には、絶縁体２８４が設けられている。例えば、絶縁体２１４、絶縁体２８７、及び絶縁体２８２を、水素を捕獲および水素を固着する機能を有する材料を用いて形成し、絶縁体２１１、絶縁体２１２、絶縁体２８３、及び絶縁体２８４を水素及び酸素に対する拡散を抑制する機能を有する材料を用いて形成すると好ましい。代表的には、絶縁体２１４、絶縁体２８７、及び絶縁体２８２としては、酸化アルミニウムを用いることができる。また、代表的には、絶縁体２１１、絶縁体２１２、絶縁体２８３、及び絶縁体２８４としては、窒化シリコンを用いることができる。
　なお、上記構成を言い換えると、酸化アルミニウム膜による第１の封止構造と、第１の封止構造の外側に配置された窒化シリコン膜による第２の封止構造と、の２重の封止構造と呼称することができる。また、第２の封止構造については、さらに窒化シリコン膜をもう一層増やすことで、３重の封止構造としてもよい。上記構造とすることで、メモリデバイス２９０内の水素濃度及び酸素濃度のいずれか一方または双方を制御することが可能となるため、信頼性の高いメモリデバイスを提供することができる。なお、本発明の一態様のメモリデバイス２９０は、上記構成に限定されない。例えば、メモリデバイス２９０に封止構造を設けない構成としてもよい。封止構造を設けない構成の一例を図３Ａ、図３Ｂ及び図４Ａ、図４Ｂに示す。ここで、図３Ａは図１Ａに、図３Ｂは図１Ｂに、図４Ａは図２Ａに、図４Ｂは図２Ｂに、それぞれ対応している。図３Ａ、図３Ｂ及び図４Ａ、図４Ｂに示すメモリデバイス２９０は、封止構造を設けていない点以外は、図１Ａ、図１Ｂ及び図２Ａ、図２Ｂに示すメモリデバイス２９０と同様である。
＜メモリデバイスの応用例＞
　次に、図１Ａ、図１Ｂ、及び図２Ａ、図２Ｂに示すメモリデバイス２９０の応用例について、図５及び図６を用いて説明する。
　図５及び図６は、複数のメモリデバイス２９０を縦方向に積み重ねた（スタックさせた）構造のメモリデバイスの断面図の一例である。
　図５は、メモリデバイス２９０＿１と、メモリデバイス２９０＿２と、メモリデバイス２９０＿ｎ（ｎは３以上の自然数を表す）と、を積み重ねた構成を例示している。なお、図５に示すように、メモリデバイス２９０＿２は、プラグとして機能する導電体２４０ａの位置がメモリデバイス２９０＿１と異なる位置に配置された構成である。当該構成とすることで、隣接するメモリデバイスとの寄生容量を小さくすることができる、または回路設計の自由度を高めることができるといった効果を奏する。なお、図５に示す構成においては、プラグとして機能する導電体２４０ａの位置を、上下のメモリデバイスと互い違いにする構成について例示したがこれに限定されず、例えば、上面視において、導電体２６０を中心として、９０°ずつ回転させて、プラグとして機能する導電体２４０ａや、容量デバイス２９２を配置させてもよい。
　または、チャネル幅方向の断面視において、プラグとして機能する導電体２４０ａが同じ位置に配置されるような構成としてもよい。当該構成の一例を図６に示す。図６に示す構成とすることで、例えば、隣接するメモリデバイスにおいて、書き込み用のビットラインを共通にすることができる。すなわち、複数のメモリデバイス２９０において、ビットライン等を共通にすることができるため、微細化に有利な構造となる。なお、図６においては、ビットラインに電気的に接続するプラグとして機能する導電体２４０ａを隣接するメモリデバイスと共通にする構成について例示したがこれに限定されない。例えば、トランジスタのバックゲート電極などを隣接するメモリデバイス間にて共通する構造としてもよい。
　また、図５及び図６において、メモリデバイス２９０＿１、メモリデバイス２９０＿２、及びメモリデバイス２９０＿ｎは、絶縁体２８７と、絶縁体２８３と、絶縁体２８４と、によって覆われた構造である。また、絶縁体２８３と、絶縁体２１１とは、メモリデバイス２９０＿１の外周にて接している。また、絶縁体２８４の上方においては、絶縁体２８４と、絶縁体２８６とが接している。
　また、メモリデバイス２９０＿１と、メモリデバイス２９０＿２との間には、絶縁体２８２と、絶縁体２９６と、絶縁体２９８と、絶縁体２１４とが設けられている。
　絶縁体２９６、及び絶縁体２９８としては、例えば、絶縁体２１１と同様の材料を用いることができる。例えば、絶縁体２８２、及び絶縁体２１４を、酸化アルミニウムで形成し、絶縁体２９６、及び絶縁体２９８を窒化シリコンで形成することができる。
　なお、図１に示すトランジスタ２００においては、導電体２０５の下方には、絶縁体２１１、絶縁体２１２、及び絶縁体２１４の３層の積層構造となるが、図５、図６に示すメモリデバイス２９０＿２乃至メモリデバイス２９０＿ｎが有するトランジスタにおいては、下層のメモリデバイスが有するトランジスタの上部に形成される層の一部を共通して用いることができるため、３層の積層構造のうち、１層または２層を削減することができる。すなわち、一部の絶縁体を上下のメモリデバイス間で共通して用いることで、生産性の高い半導体装置とすることができる。
（実施の形態２）
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例、およびその作製方法について説明する。
　なお、先の実施の形態においては、メモリデバイス２９０について説明したが、本実施の形態においては、メモリデバイス２９０に用いることのできるトランジスタまたは、当該トランジスタに関連する構成要素等について説明を行う。
＜半導体装置の構成例１＞
　図７Ａ、図７Ｂ、図７Ｃ、および図７Ｄは、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図７Ａは、トランジスタ２００を有する半導体装置の上面図である。また、図７Ｂ、図７Ｃ、および図７Ｄは、当該半導体装置の断面図である。ここで、図７Ｂは、図７ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図７Ｃは、図７ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図７Ｄは、図７ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図７Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
　そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
　従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　従って、トランジスタに用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
　そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
　なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
　また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
　ここで、トランジスタ２００を封止する構造体は、単層、または２層以上の積層構造で設けることができる。特に、トランジスタ２００を封止する構造体を積層構造、より好ましくは入れ子構造となるように、設けるとよい。
　具体的に、トランジスタ２００を封止する構造体が２層構造を有する場合を用いて、説明する。トランジスタ２００を封止する構造体は、トランジスタ２００と近接する第１の構造体、第１の構造体の外方に設けられる第２の構造体を有する。つまり、トランジスタ２００と第２の構造体は、第１の構造体を介して設けられる。
　上記構成において、第１の構造体には、水素を捕獲、および固着する機能を有する材料を用いるとよい。また、第２の構造体には、水素、および酸素に対する拡散を抑制する機能を有する材料を用いるとよい。
　トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、または第１の構造体とトランジスタ２００との間に設けられた層間膜中の水素は、第１の構造体に、捕獲、および固着するため、トランジスタ２００中の水素濃度を低減することができる。
　一方、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、トランジスタ２００の外方から拡散する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
　上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
　さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
　一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
　従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被覆性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被覆性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
　つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から離隔して配置するとよい。
　上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコン膜を用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
　なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
　以下では、トランジスタ２００を封止する具体的な構成を、図７を用いて説明する。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１１と、絶縁体２１１上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８０の側面を覆う絶縁体２８７と、絶縁体２８２、および絶縁体２８７を覆う絶縁体２８３と、絶縁体２８３上の絶縁体２８４と、絶縁体２８４に接して設けられた絶縁体２７４と、を有する。
　なお、絶縁体２１１、絶縁体２１２、絶縁体２１６、絶縁体２１４、絶縁体２８０、絶縁体２８２、絶縁体２８７、絶縁体２８３、絶縁体２８４、および絶縁体２７４は層間膜として機能する。
　ここで、酸化物半導体の近傍に、過剰酸素領域を有する構造体を設けた場合、酸化物半導体に生じた酸素欠損に、該過剰酸素領域を有する構造体の過剰酸素を拡散することで、該酸素欠損を補償することができる。
　従って、酸化物２３０ｃと接する絶縁体２８０は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。また、化学量論的組成を満たす酸素よりも多くの酸素を、過剰酸素と呼ぶ場合もある。また、化学量論的組成よりも酸素が過剰に存在する領域を、過剰酸素領域ともいう。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物（以下、過剰酸素領域を有する絶縁体材料ともいう）とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　具体的には、絶縁体２８０として、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　特に、絶縁体２８０として用いるには、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体２８０は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
　絶縁体２８０に過剰酸素領域を設けるには、絶縁体２８０に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入し、酸素を過剰に含有する領域を形成する。
　具体的に、酸素導入処理の一例として、絶縁体２８０上に、スパッタリング装置を用いて、金属酸化物を積層する方法がある。例えば、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。
　特に、絶縁体２８０として、酸化窒化シリコンを用い、絶縁体２８２として、酸化アルミニウムを用いることが好ましい。酸化窒化シリコン膜上に、スパッタリング法により酸化アルミニウム膜を成膜することで、被成膜物である酸化シリコンに過剰酸素領域を形成することができる。
　なお、絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８７、絶縁体２８３、および絶縁体２８４に、不純物に対するバリア性を有する材料を用いることで、トランジスタ２００が有する酸化物半導体を高純度真性に保つことができる。
　具体的には、絶縁体２１４、絶縁体２８７、および絶縁体２８２は、トランジスタ２００、および絶縁体２８０を、封止する構造（以下、封止構造ともいう）とする。例えば、図７に示すように、トランジスタ２００の下方に絶縁体２１４を設け、トランジスタ２００の上方に絶縁体２８２を設ける。また、トランジスタ２００の側面は、絶縁体２８７をサイドウォール状に設ける。さらに、サイドウォール状の絶縁体２８７の下端部は、絶縁体２１４の端部と接し、絶縁体２８７の上端部は、絶縁体２８２の端部と接する。
　ここで、絶縁体２８７と絶縁体２１４とは、確実に接することが好ましい。従って、絶縁体２１４と絶縁体２８７とが確実に接する領域を設けるには、絶縁体２１４の下方に設けられた絶縁体２１２の側面に接するように、絶縁体２８７を設けることが好ましい。
　従って、絶縁体２１４、絶縁体２８７、および絶縁体２８２により、トランジスタ２００を包囲する構造を有する。
　ここで、絶縁体２１４、絶縁体２８７、および絶縁体２８２には、同じ材料を用いる。また、好ましくは、絶縁体２１４、絶縁体２８７、および絶縁体２８２の成膜方法は、同じ条件を用いて成膜することが好ましい。膜質が等しい絶縁体２１４、絶縁体２８７、および絶縁体２８２が接することで、密閉性が高い封止構造とすることができる。
　また、絶縁体２１４、絶縁体２８７、および絶縁体２８２には、水素を捕獲、および固着する機能を有する材料を用いることが好ましい。具体的には、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物などの金属酸化物を用いることができる。
　封止構造を形成する絶縁体２１４、絶縁体２８７、および絶縁体２８２は、トランジスタ２００、または絶縁体２８０に接して設けられる。従って、トランジスタ２００中、または絶縁体２８０中に混入した水素を捕獲、および固着することで、トランジスタ２００が有する酸化物半導体の水素濃度を低減することができる。
　また、トランジスタ２００を封止する構造である絶縁体２１４、絶縁体２８７、および絶縁体２８２は、絶縁体２１１、絶縁体２１２、絶縁体２８３により設けられた封止構造により包囲される。
　例えば、図７に示すように、絶縁体２１４の下方には、絶縁体２１１、および絶縁体２１２を配置し、絶縁体２８７、および絶縁体２８２を覆って、絶縁体２８３を設ける。また、絶縁体２１４、絶縁体２８７、および絶縁体２８２によって設けられた、トランジスタ２００を封止する構造の外方で、絶縁体２１１と絶縁体２８３とが接することで、２重目の封止構造を形成する。
　ここで、絶縁体２１１、絶縁体２１２、および絶縁体２８３には、水素、および酸素に対する拡散を抑制する機能を有する材料を用いることが好ましい。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止構造を形成する絶縁体として用いることが好ましい。
　また、トランジスタ２００の上方を被覆する絶縁体２８３の上方に、被覆性が高い絶縁体２８４を設けることが好ましい。なお、絶縁体２８４は、絶縁体２１１、絶縁体２１２および絶縁体２８３と同じ材料を用いることが好ましい。
　例えば、絶縁体２１２、絶縁体２８３は、スパッタリング法を用いて成膜することで、膜中の水素濃度が比較的低い膜により封止構造を設けることができる。
　一方、スパッタリング法を用いて成膜した膜は、比較的被覆性が低い。そこで、絶縁体２１１、および絶縁体２８４を、被覆性が高いＣＶＤ法などを用いて成膜することで、より密閉性を高めることができる。
　従って、絶縁体２１２および絶縁体２８３は、絶縁体２１１と絶縁体２８４よりも水素濃度が低いことが好ましい。
　なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８７、絶縁体２８３、および絶縁体２８４は、酸素に対するバリア性を有する材料を用いてもよい。上記封止構造が、酸素に対するバリア性を有することで、絶縁体２８０が有する過剰酸素の外方拡散を抑制し、酸素を効率的にトランジスタ２００へと供給することができる。
　また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。また、絶縁体２８４上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。また、導電体２４６上、および絶縁体２７４上には、絶縁体２８６が設けられている。
　ここで、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４に設けられた開口の内壁に接して、絶縁体２４１（絶縁体２４１ａ、または絶縁体２４１ｂ）が設けられ、その側面に接して導電体２４０（導電体２４０ａ、または導電体２４０ｂ）の第１の導電体が設けられ、さらに内側に導電体２４０の第２の導電体が設けられている。
　なお、導電体２４０の上面の高さと、絶縁体２８４の上面の高さは同程度にできる。また、図７では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。なお、図７Ａで導電体２４０ａおよび導電体２４０ｂは、上面視において円形状にしているが、これに限られるものではない。例えば、導電体２４０ａおよび導電体２４０ｂが、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　また、導電体２４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２８４、絶縁体２８３、絶縁体２８２、絶縁体２７３、および絶縁体２７２に接して設けられるので、絶縁体２７４などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　また、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）を配置してもよい。導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
［トランジスタ２００］
　図７に示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
　トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
　酸化物２３０は、チャネル形成領域を有する半導体として機能する。
　絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
　ここで、図７に示すトランジスタ２００は、絶縁体２８０などの層間膜に設けた開口内に、導電体２６０が、絶縁体２５０を介して、自己整合的に形成される。
　つまり、導電体２６０は、絶縁体２５０を介して、絶縁体２８０を含む層間膜に設けた開口を埋めるように形成される。よって、導電体２４２ａと導電体２４２ｂの間の領域に導電体２６０を配置するにあたって、導電体２６０の位置合わせが不要となる。
　また、絶縁体２８０を含む層間膜に設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により、形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、図７に示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
　また、トランジスタ２００は、図７Ｂ、および図７Ｃに示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
　従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　具体的には、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　図７に示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
　つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
　また、酸化物２３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または１：１：１［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造などが挙げられる。
　また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
　ここで、導電体２６０は、第１のゲート（トップゲートともいう）として機能する場合がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう）として機能する場合がある。
　導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、図７Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図７Ｃに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。または、導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
　また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
　図７Ｃに示すように、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
　ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
　絶縁体２７２、および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
　これにより、水または水素などの不純物が絶縁体２２２を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
　また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００側に拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２８３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０とが接しない構成となるので、導電体２４２が、酸化物２３０の酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
　従って、酸化物２４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　酸化物２４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
　酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制しやすいことが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　図７Ｄに示すように、絶縁体２７２は、導電体２４２ｂの上面の一部、および導電体２４２ｂの側面と接する。また、図示しないが、絶縁体２７２は、導電体２４２ａの上面の一部、および導電体２４２ａの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このようにすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２に吸収されることを抑制することができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０は、図７では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
＜＜半導体装置の変形例１＞＞
　以下では、図８を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　ここで、図８のＡは上面図を示す。また、図８Ｂは図８Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、図８Ｃは、図８ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、図８Ｄは、図８ＡにＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。図８Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図８に示す半導体装置は、図７に示した半導体装置とは、絶縁体２１２の上面と絶縁体２８３とが接する構造であることが異なる。具体的には、絶縁体２１２が、絶縁体２８３の下方に延伸されるように設けるとよい。また、絶縁体２１２において、トランジスタ２００と重畳する領域の膜厚は、絶縁体２８３と接する領域の膜厚よりも、厚い場合がある。
＜＜半導体装置の変形例２＞＞
　以下では、図９を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　ここで、図９のＡは上面図を示す。また、図９Ｂは図９Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、図９Ｃは、図９ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、図９Ｄは、図９ＡにＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。図９Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　例えば、絶縁体２１１、および絶縁体２８４を、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法により成膜する場合、図９に示すように、絶縁体２１２、および絶縁体２８３は、必ずしも設けなくともよい。
　また、例えば、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４を、ＣＶＤ法により、成膜することができる。つまり、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４に含まれる水素濃度を低減し、酸化物半導体のチャネル形成領域に混入する水素の低減を図ってもよい。
　例えば、窒化シリコンなどシリコン原子を含む膜の成膜では、成膜ガスとして、シリコン原子を含む分子を有するガスが主に用いられる。形成する膜に含まれる水素を低減するには、当該シリコン原子を含む分子に含まれる水素原子が少ないことが好ましく、当該シリコン原子を含む分子が水素原子を含まないことがより好ましい。もちろん、シリコン原子を含む分子を有するガス以外の成膜ガスも、含有される水素原子が少ないことが好ましく、水素原子を含まないことがより好ましい。
　上記のようなシリコン原子を含む分子をＳｉｘ−Ｒｙで表すと、例えば、官能基Ｒとして、イソシアネート基（−Ｎ＝Ｃ＝Ｏ）、シアネート基（−Ｏ−Ｃ≡Ｎ）、シアノ基（−Ｃ≡Ｎ）、ジアゾ基（＝Ｎ２）、アジド基（−Ｎ３）、ニトロソ基（−ＮＯ）、およびニトロ基（−ＮＯ２）の少なくとも一つを用いることができる。例えば、１≦ｘ≦３、１≦ｙ≦８、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトライソシアネートシラン、テトラシアネートシラン、テトラシアノシラン、ヘキサイソシアネートシラン、オクタイソシアネートシラン等を用いることができる。ここでは、シリコン原子に同じ種類の官能基が結合する分子を例示したが、本実施の形態はこれに限られるものではない。シリコン原子に異なる種類の官能基が結合する構成にしてもよい。
　また、例えば、官能基Ｒとしてハロゲン（Ｃｌ、Ｂｒ、Ｉ、またはＦ）を用いる構成にしてもよい。例えば、１≦ｘ≦２、１≦ｙ≦６、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）等を用いることができる。塩素を官能基とする例を示したが、塩素以外の、臭素、ヨウ素、フッ素等のハロゲンを官能基として用いてもよい。また、シリコン原子に異なる種類のハロゲンが結合する構成にしてもよい。
　絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４の成膜は、上記のようなシリコン原子を含む分子を有するガスを用いた、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって行えばよい。ＣＶＤ法は、成膜速度が比較的早いので、膜厚が厚い絶縁体の成膜を行うにあたって好適である。
　ＣＶＤ法として、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、または熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、を用いることが好ましい。熱ＣＶＤ法を用いる場合、大気圧下で成膜を行なう常圧ＣＶＤ（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ　Ｐｒｅｓｓｕｒｅ　ＣＶＤ）法を用いてもよいし、大気圧より低い減圧状態で成膜を行う減圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　ＣＶＤ）法を用いてもよい。
　ＣＶＤ法を用いて絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４を成膜する場合、酸化剤を用いることが好ましい。酸化剤としては、Ｏ２、Ｏ３、ＮＯ、ＮＯ２、Ｎ２Ｏ、Ｎ２Ｏ３、Ｎ２Ｏ４、Ｎ２Ｏ５、ＣＯ、ＣＯ２、などの水素原子を含まないガスを用いることが好ましい。
　また、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４の成膜は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって行ってもよい。ＡＬＤ法では、反応のための第１の原料ガス（以下、プリカーサと呼ぶ。前駆体、金属プリカーサとも呼ぶことができる。）と第２の原料ガス（以下、リアクタントと呼ぶ。反応剤、非金属プリカーサとも呼ぶことができる。）を交互にチャンバーに導入し、これらの原料ガスの導入を繰り返すことで成膜を行う。
　ＡＬＤ法は、原料ガスを切り替えながら成膜することで、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができる。よって、ＡＬＤ法は、極薄膜厚の成膜、アスペクト比の高い構造への成膜、ピンホールなどの欠陥の少ない成膜、および被覆性に優れた成膜などを行うことができる。このため、ＡＬＤ法は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４以外にも、トランジスタ２００が有する絶縁体２５０、および絶縁体２２４の成膜を行うにあたって好適である。
　ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法をもちいてもよいし、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法を用いてもよい。
　ＡＬＤ法を用いる場合、プリカーサとして、上記シリコン原子を含む分子を有するガスを、リアクタントとして、上記酸化剤を用いればよい。これにより、絶縁体２１６、絶縁体２７４、絶縁体２８０、絶縁体２２４、および絶縁体２５０中に取り込まれる水素の量を大きく低減することができる。
　なお、上記では、シリコン原子を含む分子が水素原子を含まない例について示したが、本実施の形態はこれに限られるものではない。上記のシリコン原子を含む分子において、シリコン原子に結合する官能基の一部が水素原子に置換される構成にしてもよい。ただし、上記のシリコン原子を含む分子に含まれる水素原子は、シラン（ＳｉＨ４）より少ないことが好ましい。つまり、上記のシリコン原子を含む分子は、シリコン１原子あたり３原子以下の水素原子を有することが好ましい。また、上記のシリコン原子を含む分子を有するガスが、シリコン１原子あたり３原子以下の水素原子を有すると、より好ましい。
　以上のように、水素原子が低減または除去されたガスを用いた成膜方法で、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４の少なくとも一つ以上を成膜することで、これらの絶縁体に含まれる水素の量を低減することができる。
　従って、トランジスタ２００、および絶縁体２８０を、水素などの不純物を捕獲、または固着する材料を用いた第１の封止構造、および水素などの不純物の拡散を抑制する材料を用いた第２の封止構造により、２重に封止する構造とすることで、当該封止された領域内の水素濃度を低減し、さらに外部から混入する水素を低減できる。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
　また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　つまり、金属酸化物中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥（ＶＯＨ）は、酸化物半導体のドナーとして機能する場合がある。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、チャネル形成領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
＜＜その他の半導体材料＞＞
　酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜半導体装置の作製方法＞
　次に、図７に示す、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図１０乃至図２６を用いて説明する。また、図１０乃至図２６において、各図のＡは上面図を示す。また、各図のＢは、Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図のＣは、ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、各図のＤは、ＡにＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。なお、各図のＡの上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１１を成膜する。絶縁体２１１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ法、光を利用する光ＣＶＤ法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ法、有機金属ＣＶＤ法に分けることができる。また、成膜時の圧力によって、大気圧下で成膜を行なう常圧ＣＶＤ法、大気圧より低い減圧状態で成膜を行う減圧ＣＶＤ法、に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などを用いることができる。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１１として、ＣＶＤ法によって窒化シリコンを成膜する。次に、絶縁体２１１上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、スパッタリング法によって窒化シリコンを成膜する。
　次に、絶縁体２１２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、酸化アルミニウムを用いる。
　絶縁体２１１、および絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用い、さらに絶縁体２１２上に絶縁体２１４を配置することにより絶縁体２１１より下層（図示せず）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１１、および絶縁体２１２を介して上の層に拡散するのを抑制することができる。また、窒化シリコンのように水または水素などの不純物が透過しにくい絶縁体を用いることにより絶縁体２１１より下層から水または水素などの不純物の拡散を抑制することができる。
　絶縁体２１２の水素濃度は、絶縁体２１１の水素濃度より低く、絶縁体２１４の水素濃度は、絶縁体２１２の水素濃度より低いことが好ましい。絶縁体２１２をスパッタリング法によって窒化シリコンを成膜することで、ＣＶＤ法によって窒化シリコンを成膜する絶縁体２１１よりも水素濃度が低い窒化シリコンを形成することができる。また、絶縁体２１４を酸化アルミニウムとすることで、絶縁体２１２よりも水素濃度を低くすることができる。
　この後の工程にて絶縁体２１４上に、トランジスタ２００を形成するが、トランジスタ２００に近接する膜は、水素濃度が比較的低いことが好ましく、水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置することが好ましい。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体２１６は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２１６の水素濃度を低減することができる。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコン膜または酸化窒化シリコン膜を用いた場合は、絶縁体２１４は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　開口の形成後に、導電体２０５ａとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５ａとなる導電膜を多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体２０５ｂの下層に用いることにより、後述する導電体２０５ｂとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５ａから外に拡散するのを防ぐことができる。
　次に、導電体２０５ｂとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０５ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体２０５ａとなる導電膜、ならびに導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口のみに、導電体２０５ａ及び導電体２０５ｂが残存する。これにより、上面が平坦な、導電体２０５を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある（図１０参照）。
　なお、上記においては、導電体２０５を絶縁体２１６の開口に埋め込むように形成したが、本実施の形態はこれに限られるものではない。例えば、絶縁体２１４上に導電体２０５を形成し、導電体２０５上に絶縁体２１６を成膜し、絶縁体２１６にＣＭＰ処理を行うことで、絶縁体２１６の一部を除去し、導電体２０５の表面を露出させてもよい。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、酸化シリコンまたは酸化窒化シリコンを用いる。また、絶縁体２２４は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２２４の水素濃度を低減することができる。絶縁体２２４は、後の工程で酸化物２３０ａと接する絶縁体２２４となるので、このように水素濃度が低減されていることが好適である。
　続いて、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。
　また、加熱処理は、絶縁体２２２の成膜後に行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦなどの高周波を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、絶縁体２２４に達するまで、該酸化アルミニウムにＣＭＰを行ってもよい。当該ＣＭＰを行うことで絶縁体２２４表面の平坦化および絶縁体２２４表面の平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰを行うことで、ＣＭＰの終点検出が容易となる。また、ＣＭＰによって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図１０参照）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａおよび、酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］（２：２：１［原子数比］）、あるいは１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、あるいは１：１：１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ｂ上に酸化膜２４３Ａを成膜する（図１０参照）。酸化膜２４３Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜２４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
　次に、酸化膜２４３Ａ上に導電膜２４２Ａを成膜する（図１０参照）。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　次に、リソグラフィー法を用いて、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂを形成する（図１１参照）。ここで、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜２４２Ａ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜２４２Ａなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜２４２Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　また、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。ただし、これに限られず、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面と絶縁体２２２の上面のなす角が低い角度になる構成にしてもよい。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂ上に、絶縁体２７２を成膜する（図１２参照）。絶縁体２７２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２７２として、スパッタリング法によって、酸化アルミニウムを成膜する。スパッタリング法によって、酸化アルミニウムを成膜することで、絶縁体２２４へ酸素を注入することができる。
　次に、絶縁体２７２上に絶縁体２７３を成膜する（図１２参照）。絶縁体２７３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。実施の形態では、絶縁体２７３として、スパッタリング法によって、窒化シリコンを成膜する。
　次に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体２８０として、スパッタリング法を用いて酸化シリコン膜を成膜し、その上にＰＥＡＬＤ法またはサーマルＡＬＤ法を用いて酸化シリコン膜を成膜すればよい。また、絶縁体２８０は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２８０の水素濃度を低減することができる。
　次に、絶縁体２８０にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図１３参照）。なお、絶縁体２２４と同様に、絶縁体２８０上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、絶縁体２８０に達するまで、該酸化アルミニウムにＣＭＰを行ってもよい。
　次に、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、導電体層２４２Ｂの一部、および酸化物層２４３Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する（図１４参照）。該開口は、導電体２０５と重なるように形成することが好ましい。該開口の形成によって、導電体２４２ａ、導電体２４２ｂ、酸化物２４３ａ、および酸化物２４３ｂを形成する。
　絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、酸化物層２４３Ｂの一部、および導電体層２４２Ｂの一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁体２７３の一部をウェットエッチング法で加工し、絶縁体２７２をドライエッチング法で加工し、酸化物層２４３Ｂ、および導電体層２４２Ｂの一部をドライエッチング法で加工してもよい。
　これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または加熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
　これまでのドライエッチングなどの加工、または上述の洗浄処理によって、酸化物２３０ｂの酸化物２４３ａ、および酸化物２４３ｂと重ならない領域の膜厚が、酸化物２３０ｂの酸化物２４３ａ、および酸化物２４３ｂと重なる領域の膜厚より薄くなることがある（図１４参照）。
　上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０ａおよび酸化物２３０ｂに酸素を供給して、酸素欠損ＶＯの低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　次に、酸化膜２３０Ｃを成膜する（図１５参照）。酸化膜２３０Ｃの成膜前に加熱処理を行っても良く、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜することが好ましい。また、当該加熱処理は、酸素を含む雰囲気で行うことが好ましい。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましく、さらに好ましくは１５０℃以上３５０℃以下である。本実施の形態では、加熱処理の温度を２００℃とし、減圧下で行う。
　ここで、酸化膜２３０Ｃは、少なくとも酸化物２３０ｂの上面の一部、酸化物２４３の側面の一部、導電体２４２の側面の一部、絶縁体２７２の側面の一部、絶縁体２７３の側面の一部、および絶縁体２８０の側面の一部と接するように設けられることが好ましい。導電体２４２は、酸化物２４３、絶縁体２７２、絶縁体２７３、および酸化膜２３０Ｃに囲まれることで、以降の工程において導電体２４２の酸化による導電率の低下を抑制することができる。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃとして、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
　尚、酸化膜２３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜して、連続してＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜してもよい。
　酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。または、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２８０に供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に、加熱処理を行っても良い。また、当該加熱処理を減圧下で行い、大気に暴露することなく、連続して、絶縁膜２５０Ａの成膜を行ってもよい。当該加熱処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂおよび酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　次に、酸化膜２３０Ｃ上に絶縁膜２５０Ａを成膜する（図１５参照）。絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて成膜することができる。また、絶縁膜２５０Ａは、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁膜２５０Ａの水素濃度を低減することができる。絶縁膜２５０Ａは、後の工程で酸化物２３０ｃと接する絶縁体２５０となるので、このように水素濃度が低減されていることが好適である。
　次に、マイクロ波、またはＲＦ等の高周波を照射してもよい。照射されたマイクロ波、またはＲＦ等の高周波は絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中に浸透して、これらの中の水素を除去する。特に、酸化物２３０ａおよび酸化物２３０ｂにおいては、ＶＯＨの結合が切断される反応が起き、脱水素化されることになる。このとき発生した水素の一部は、酸化物２３０、および絶縁体２８０から除去される場合がある。また、水素の一部は、導電体２４２にゲッタリングされる場合がある。このように、マイクロ波、またはＲＦ等の高周波を照射することで、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中の水素濃度を低減することができる。
　また、マイクロ波、またはＲＦ等の高周波によって酸素ガスをプラズマ化し、酸素ラジカルを形成してもよい。つまり、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａに酸素を有する雰囲気でプラズマ処理を行ってもよい。このような処理を以下において、酸素プラズマ処理という場合がある。また、形成した酸素ラジカルによって、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中に酸素を供給することができる。また、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａに酸素を有する雰囲気でプラズマ処理を行う場合、酸化物２３０にマイクロ波、またはＲＦ等の高周波が照射されにくい構成にしてもよい。
　なお、酸素プラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく絶縁体２８０および酸化物２３０中に導くことができる。また、上記酸素プラズマ処理は、減圧下で行うことが好ましく、圧力を６０Ｐａ以上、好ましくは１３３Ｐａ以上、より好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、酸素流量比（Ｏ２／Ｏ２＋Ａｒ）が５０％以下、好ましくは１０％以上３０％以下で行うとよい。また、処理温度は、例えば４００℃程度で行えばよい。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。
　次に、導電膜２６０Ａ（導電膜２６０Ａａおよび導電膜２６０Ａｂ）を成膜する（図１６参照）。導電膜２６０Ａａおよび導電膜２６０Ａｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａａを成膜し、ＣＶＤ法を用いて導電膜２６０Ａｂを成膜する。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａａおよび導電膜２６０Ａｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０および導電体２６０（導電体２６０ａおよび導電体２６０ｂ）を形成する（図１７参照）。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。なお、上記加熱処理後、大気に曝すことなく連続して、絶縁体２８２の成膜を行ってもよい。
　次に、導電体２６０上、酸化物２３０ｃ上、絶縁体２５０上、および絶縁体２８０上に、絶縁体２８２を形成する（図１８参照）。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２８２としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体２８２の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体２８２を成膜することが好ましい。また、導電体２６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ましい。
　次に、絶縁体２８２の一部、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、絶縁体２２４の一部、絶縁体２２２の一部、絶縁体２１６の一部、絶縁体２１４の一部、および絶縁体２１２の一部を加工して、絶縁体２１１に達する開口を形成する（図１９参照）。該開口は、トランジスタ２００が囲まれるように形成される場合がある。または、該開口は、複数のトランジスタ２００が囲まれるように形成される場合がある。よって、該開口において、絶縁体２８２の側面の一部、絶縁体２８０の側面の一部、絶縁体２７３の側面の一部、絶縁体２７２の側面の一部、絶縁体２２４の側面の一部、絶縁体２２２の側面の一部、絶縁体２１６の側面の一部、絶縁体２１４の側面の一部、および絶縁体２１２の側面の一部が露出する。
　絶縁体２８２の一部、絶縁体２８０の一部、絶縁体２７３の一部、絶縁体２７２の一部、絶縁体２２４の一部、絶縁体２２２の一部、絶縁体２１６の一部、および絶縁体２１４の一部、絶縁体２１２の一部の加工は、ドライエッチング法、またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、当該加工は、それぞれ異なる条件で加工してもよい。
　また、このとき、マイクロ波、またはＲＦ等の高周波を絶縁体２８０などに照射してもよい。照射されたマイクロ波、またはＲＦ等の高周波は絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａなどに浸透して、これらの中の水素を除去できることがある。例えば、酸化物２３０ａおよび酸化物２３０ｂにおいては、ＶＯＨの結合が切断される反応が起き、脱水素化される。このとき発生した水素の一部は、酸化物２３０、および絶縁体２８０から除去される場合がある。また、水素の一部は、導電体２４２にゲッタリングされる場合がある。
　次に、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４および絶縁体２１２を覆って、絶縁膜２８７Ａを形成する（図２０参照）。絶縁膜２８７Ａは、絶縁体２８２と同等の条件を用いて形成することが好ましい。例えば、絶縁膜２８７Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　具体的には、絶縁膜２８７Ａとしては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁膜２８７Ａの成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁膜２８７Ａを成膜することが好ましい。また、導電体２６０の上面に接して、絶縁体２８２が形成されているため、絶縁膜２８７Ａの成膜処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができる。
　続いて、絶縁膜２８７Ａに対し、異方性のエッチング処理を行い、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４および絶縁体２１２の側面に、絶縁体２８７を形成する（図２１参照）。
　ここで、絶縁体２８２の側端部と絶縁体２８７の上端部とが接し、絶縁体２１４の側端部と絶縁体２８７の下端部とが接することで、トランジスタ２００および絶縁体２８０を封止する構造を、形成することができる。
　上記異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された当該絶縁膜を除去して、絶縁体２７２を自己整合的に形成することができる。
　次に、絶縁体２８２、絶縁体２８７、絶縁体２１１を覆って、絶縁体２８３を形成する（図２２参照）。絶縁体２８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。また、絶縁体２８３は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、ＣＶＤ法を用いて窒化シリコンを成膜してもよい。図２２に示すように、絶縁体２８３は、上記開口の底面において、絶縁体２１１と接する。つまり、トランジスタ２００は、上面及び側面が絶縁体２８３に、下面が絶縁体２１１に包み込まれることになる。このように、バリア性の高い絶縁体２８３および絶縁体２１１でトランジスタ２００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２８２の成膜によって添加された酸素を絶縁体２８０へ拡散させ、さらに酸化物２３０ｃを介して、酸化物２３０ａ、および酸化物２３０ｂへ供給することができる。このように、酸化物２３０に加酸素化処理を行うことで、酸化物２３０（酸化物２３０ｂ）中の酸素欠損を酸素により修復させる。
　さらに、酸化物２３０中に残存した水素は、絶縁体２８０を介して、絶縁体２８２および絶縁体２８７に拡散し、絶縁体２８７に捕獲、または固着する。つまり、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。なお、当該加熱処理は、絶縁体２８３の成膜後に限らず、絶縁体２８２の成膜後に行ってもよい。
　また、絶縁体２８３上に絶縁体２８４を形成してもよい（図２３参照）。なお、絶縁体２８４は、被覆性が高い成膜方法を用いて成膜することが好ましい。例えば、絶縁体２８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。また、絶縁体２８４は、絶縁体２１１、絶縁体２１２および絶縁体２８３と同じ材料を用いることが好ましい。
　具体的には、ＣＶＤ法を用いて窒化シリコンを成膜するとよい。特に、絶縁体２８４は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法により成膜するとよい。
　水素原子が低減または除去されたガスを用いた成膜方法で、絶縁体２８４を成膜することで、絶縁体２８４に含まれる水素の量を低減することができる。つまり、絶縁体２８４に含まれる水素濃度を低減し、酸化物半導体のチャネル形成領域に混入する水素の低減を図ることができる。
　次に絶縁体２８４上に、絶縁体２７４となる絶縁膜を成膜する。絶縁体２７４となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。また、絶縁体２７４となる絶縁膜は、上述の水素原子が低減または除去されたガスを用いた成膜方法で成膜することが好ましい。これにより、絶縁体２７４となる絶縁膜の水素濃度を低減することができる。
　続いて、絶縁体２７４となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２７４を形成する（図２４参照）。
　次に、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４に、導電体２４２に達する開口を形成する（図２５参照）。当該開口の形成は、リソグラフィー法を用いて行えばよい。なお、図２５Ａで当該開口の形状は、上面視において円形状にしているが、これに限られるものではない。例えば、当該開口が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
　次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。（図２５参照）。絶縁体２４１となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２４１となる絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＰＥＡＬＤ法を用いて、酸化アルミニウムを成膜することが好ましい。または、絶縁体２８３の成膜と同様に、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜することが好ましい。窒化シリコンは水素に対するブロッキング性が高いので好ましい。
　また、絶縁体２４１となる絶縁膜の異方性エッチングとしては、例えばドライエッチング法などを用いればよい。開口の側壁部に絶縁体２４１を設けることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。導電体２４０ａおよび導電体２４０ｂとなる導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８４および絶縁体２７４の上面を露出する。その結果、開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図２５参照）。なお、当該ＣＭＰ処理により、絶縁体２８４の上面の一部および絶縁体２７４の上面の一部が除去される場合がある。
　次に、導電体２４６となる導電膜を成膜する。導電体２４６となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、導電体２４６となる導電膜をリソグラフィー法によって加工し、導電体２４０ａの上面と接する導電体２４６ａ、および導電体２４０ｂの上面と接する導電体２４６ｂを形成する（図２６参照）。この時、導電体２４６ａおよび導電体２４６ｂと、絶縁体２８４とが重ならない領域の絶縁体２８４の一部が除去されることがある。
　次に、導電体２４６上、および絶縁体２８４上に、絶縁体２８６を成膜する（図７参照）。絶縁体２８６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、絶縁体２８６は、多層としてもよい。例えば、スパッタリング法を用いて、窒化シリコンを成膜し、当該窒化シリコン上に、ＣＶＤ法を用いて窒化シリコンを成膜してもよい。導電体２４６上、および絶縁体２８４上に、絶縁体２８６を成膜することで、導電体２４６の上面、および導電体２４６の側面は、絶縁体２８６が接し、導電体２４６の下面は、絶縁体２８４と接する。つまり、導電体２４６は、絶縁体２８４、および絶縁体２８６で包まれる構成とすることができる。この様な構成とすることで、外方からの酸素の透過を抑制し、導電体２４６の酸化を防止することができる。また、導電体２４６から、水、水素などの不純物が外部に拡散することを防ぐことができるので好ましい。
　以上により、図７に示すトランジスタ２００を有する半導体装置を作製することができる。図１０乃至図２６に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
＜半導体装置の応用例＞
　以下では、図２７および図２８を用いて、先の＜半導体装置の構成例＞で示したものとは異なる、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。なお、図２７および図２８に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置（図７参照。）を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ２００の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
＜＜半導体装置の応用例１＞＞
　図２７Ａおよび図２７Ｂに、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを、絶縁体２８３と絶縁体２１１で、包括して封止した構成について示す。なお、図２７Ａおよび図２７Ｂにおいて、トランジスタ２００＿１乃至トランジスタ２００＿ｎは、チャネル長方向に並んでいるように見えるが、これにかぎられるものではない。トランジスタ２００＿１乃至トランジスタ２００＿ｎは、チャネル幅方向に並んでいてもよいし、マトリクス状に配置されていてもよい。また、設計に応じて、規則性を持たずに配置されていてもよい。
　図２７Ａに示すように、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎの外側において、絶縁体２８３と絶縁体２１１が接する部分（以下、封止部２６５と呼ぶ場合がある。）が形成されている。封止部２６５は、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを囲むように形成されている。このような構造にすることで、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを絶縁体２８３と絶縁体２１１で包み込むことができる。よって封止部２６５に囲まれたトランジスタ群が、基板上に複数設けられることになる。
　また、封止部２６５に重ねてダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）を設けてもよい。上記基板はダイシングラインにおいて分断されるので、封止部２６５に囲まれたトランジスタ群が１チップとして取り出されることになる。
　また、図２７Ａでは、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを一つの封止部２６５で囲む例について示したが、これに限られるものではない。図２７Ｂに示すように、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを複数の封止部で囲む構成にしてもよい。図２７Ｂでは、複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを封止部２６５ａで囲み、さらに外側の封止部２６５ｂでも囲む構成にしている。
　このように、複数の封止部で複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを囲む構成にすることで、絶縁体２８３と絶縁体２１１が接する部分が増えるので、絶縁体２８３と絶縁体２１１の密着性をより向上させることができる。これにより、より確実に複数のトランジスタ２００＿１乃至トランジスタ２００＿ｎを封止することができる。
　この場合、封止部２６５ａまたは封止部２６５ｂに重ねてダイシングラインを設けてもよいし、封止部２６５ａと封止部２６５ｂの間にダイシングラインを設けてもよい。
＜＜半導体装置の応用例２＞＞
　図２８は、トランジスタ２００の断面図である。図２８に示すトランジスタ２００は、酸化物２３０ｂを有さない構造が、図７に示すトランジスタ２００と異なる。すなわち、図２８に示すトランジスタ２００は、酸化物２３０ａと、酸化物２３０ｃ１と、酸化物２３０ｃ２とによって、酸化物２３０が構成されている。また、導電体２４２ａの下面および導電体２４２ｂの下面は、酸化物２３０ａに接する。
　酸化物２３０を、酸化物２３０ａと、酸化物２３０ｃ１と、酸化物２３０ｃ２との積層構造とすることで、以下の優れた効果を有する。
　例えば、酸化物２３０ａをＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の組成とし、酸化物２３０ｃ１をＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成とし、酸化物２３０ｃ２をＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の組成とすることで、酸化物２３０ｃ１にチャネル形成領域を設ける構成とすることができる。この構成の場合、絶縁体２８０、絶縁体２７２、絶縁体２７３、導電体２４２（導電体２４２ａ、導電体２４２ｂ）、及び酸化物２３０ａに形成された開口に沿うように、酸化物２３０ｃ１および酸化物２３０ｃ２がＵ字状（Ｕ−Ｓｈａｐｅ）に形成される。また、導電体２４２ａの側面、及び導電体２４２ｂの側面と、酸化物２３０ｃ１の側面とを、接触させる構成とすることができる。また、酸化物２３０ｃ１の上面に、酸化物２３０ｃ２が接しており、絶縁体２５０が酸化物２３０ｃ１に接触するのを防ぐことができる。
　上記の構成とすることで、導電体２４２（導電体２４２ａ、及び導電体２４２ｂ）と、酸化物２３０ｃ１との接触面積を小さくすることができる。導電体２４２と、酸化物２３０ｃ１との接触面積を小さくすることで、導電体２４２と酸化物２３０ｃ１との間に起こりうる接合リーク電流（ジャンクションリーク電流ともいう）を低減することができる。また、導電体２４２の厚さを調整することで、酸化物２３０ｃ１との接触面積を任意に調整することが可能となる。
　例えば、図２８に示すトランジスタ２００を有する半導体装置は、スペースシャトルや人工衛星をはじめとする宇宙空間にて使用する場合に好適に用いることができる。宇宙空間においては、宇宙放射線、または太陽から放出された電子や陽子が、半導体装置の内部まで入り込み半導体特性に影響を与える場合がある。図２８に示すトランジスタ２００においては、接合リーク電流が低減されたトランジスタであるため、宇宙放射線などに対する耐性が高く、信頼性が高い構造であるともいえる。
　本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、ノーマリーオフの電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態等と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の他の実施の形態に適用可能な半導体装置の一態様について説明する。以下では半導体装置の構成例について説明する。
＜半導体装置の構成例２＞
　図２９Ａは、トランジスタ２１００Ａのチャネル長方向の断面図である。
　トランジスタ２１００Ａは、基板２１０２上に設けられ、絶縁層２１２１、絶縁層２１２２、絶縁層２１２３、導電層２１０６、絶縁層２１０３、半導体層２１０８、絶縁層２１１０、金属酸化物層２１１４、導電層２１１２、絶縁層２１２４、絶縁層２１２５、絶縁層２１２６等を有する。基板２１０２上に絶縁層２１２１、絶縁層２１２２、絶縁層２１２３が順に設けられ、絶縁層２１２３上に導電層２１０６が設けられ、絶縁層２１２３、および導電層２１０６上に絶縁層２１０３が設けられる。島状の半導体層２１０８は、絶縁層２１０３上に設けられ、導電層２１０６の一部と重畳する領域を有する。絶縁層２１１０は、半導体層２１０８の上に設けられる。金属酸化物層２１１４及び導電層２１１２は、絶縁層２１１０上に、金属酸化物層２１１４、導電層２１１２の順に積層して設けられ、半導体層２１０８の一部、および導電層２１０６の一部と重畳する領域を有する。
　絶縁層２１２４は、絶縁層２１２３の一部と接する領域を有し、導電層２１０６、絶縁層２１０３、半導体層２１０８、絶縁層２１１０、金属酸化物層２１１４、および導電層２１１２上に設けられる。絶縁層２１２５は、絶縁層２１２２、および絶縁層２１２１の一部と接する領域を有し、絶縁層２１２４上に設けられる。また、絶縁層２１２６は、絶縁層２１２５上に設けられる。
　トランジスタ２１００Ａにおいて、少なくとも半導体層２１０８は、絶縁層２１２３と絶縁層２１２４の間に設けられ、絶縁層２１２３と絶縁層２１２４は、半導体層２１０８の外側で接することが好ましい。また、絶縁層２１２３および絶縁層２１２４は、絶縁層２１２１および絶縁層２１２２と、絶縁層２１２５および絶縁層２１２６と、の間に設けられる。このとき絶縁層２１２５は、少なくとも絶縁層２１２２と接することが好ましく、さらに絶縁層２１２１と接することが好ましい。
　別言すると、トランジスタ２１００Ａにおいて、半導体層２１０８は、絶縁層２１２３および絶縁層２１２４に囲われており、半導体層２１０８、絶縁層２１２３、および絶縁層２１２４は、絶縁層２１２２および絶縁層２１２５に囲われている。さらに、半導体層２１０８、絶縁層２１２３、絶縁層２１２４、絶縁層２１２２、および絶縁層２１２５は、絶縁層２１２１および絶縁層２１２６により挟まれるように設けられていることから、絶縁層２１２１および絶縁層２１２６により囲われているということができる。
　つまり、絶縁層２１２３、および絶縁層２１２４により設けられる封止構造は、先の実施の形態で説明した絶縁体２１４、絶縁体２８７、および絶縁体２８２により設けられる封止構造に相当する。従って、絶縁層２１２３、および絶縁層２１２４は、絶縁体２１４、絶縁体２８７、および絶縁体２８２の記載を参酌することができる。
　また、絶縁層２１２１、絶縁層２１２２、および絶縁層２１２５により設けられる封止構造は、先の実施の形態で説明した絶縁体２１１、絶縁体２１２、および絶縁体２８３により設けられる封止構造に相当する。従って、絶縁層２１２２、および絶縁層２１２５は、絶縁体２１１、絶縁体２１２、および絶縁体２８３の記載を参酌することができる。
　さらに、絶縁層２１２６は、先の実施の形態で説明した絶縁体２８４に相当する。従って、絶縁層２１２６は、絶縁体２８４の記載を参酌することができる。
　導電層２１１２及び金属酸化物層２１１４の端部は、絶縁層２１１０の端部よりも内側に位置する。言い換えると、絶縁層２１１０は、少なくとも半導体層２１０８上において、導電層２１１２及び金属酸化物層２１１４の端部よりも外側に突出した部分を有する。
　また、導電層２１１２の端部が金属酸化物層２１１４の端部より内側に位置することが好ましい。また、絶縁層２１２４は、金属酸化物層２１１４の上面の一部及び側面に接して設けられる。
　トランジスタ２１００Ａにおいて、導電層２１１２の端部が、金属酸化物層２１１４の端部よりも内側に位置する。言い換えると、金属酸化物層２１１４は、少なくとも絶縁層２１１０上において、導電層２１１２の端部よりも外側に突出した部分を有する。
　導電層２１１２の端部が、金属酸化物層２１１４の端部よりも内側に位置することで、導電層２１１２及び金属酸化物層２１１４の側面の段差が緩やかになり、導電層２１１２及び金属酸化物層２１１４上に形成される層（例えば、絶縁層２１２４、絶縁層２１２５、絶縁層２１２６）の段差被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　導電層２１１２及び金属酸化物層２１１４の形成には、ウェットエッチング法を好適に用いることができる。また、金属酸化物層２１１４に、導電層２１１２よりエッチング速度が遅い材料を用いることにより、金属酸化物層２１１４の端部より、導電層２１１２の端部を内側にすることができる。さらに、同一の工程で金属酸化物層２１１４及び導電層２１１２を形成でき、生産性を高められる。
　なお、本実施の形態は上記に限らない。導電層２１１２の端部が、金属酸化物層２１１４の端部と一致してもよい。あるいは、導電層２１１２の側面と金属酸化物層２１１４の側面が同一平面上の面を有していてもよい。
　半導体層２１０８は、チャネル形成領域を挟む一対の領域２１０８Ｌと、その外側に一対の領域２１０８Ｎとを有する。領域２１０８Ｌは、半導体層２１０８のうち、絶縁層２１１０と重なり、且つ金属酸化物層２１１４、および導電層２１１２とは重ならない領域である。
　領域２１０８Ｃは、チャネル形成領域として機能する。ここで、金属酸化物層２１１４が導電性を有する場合、ゲート電極の一部として機能するため、ゲート絶縁層として機能する絶縁層２１１０を介して、ゲート電極から領域２１０８Ｃに電界が与えられ、チャネルが形成される。ただし、本実施の形態はこれに限らない。金属酸化物層２１１４と重畳せずに、導電層２１０６と重畳する部分（領域２１０８Ｌ、および領域２１０８Ｎを含む部分）にもチャネルが形成される場合がある。
　領域２１０８Ｌは、ドレイン電界を緩和するためのバッファ領域としての機能を有する。領域２１０８Ｌは、導電層２１１２及び金属酸化物層２１１４とは重畳しない領域であるため、導電層２１１２にゲート電圧が与えられた場合にもチャネルはほとんど形成されない領域である。領域２１０８Ｌは、キャリア濃度が領域２１０８Ｃよりも高いことが好ましい。これにより、領域２１０８ＬをＬＤＤ領域として機能させることができる。
　領域２１０８Ｌは、領域２１０８Ｃと比較して、抵抗が同程度または低い領域、キャリア濃度が同程度または高い領域、酸素欠損密度が同程度または高い領域、不純物濃度が同程度または高い領域ともいうことができる。
　領域２１０８Ｌは、領域２１０８Ｎと比較して、抵抗が同程度または高い領域、キャリア濃度が同程度または低い領域、酸素欠損密度が同程度または低い領域、不純物濃度が同程度または低い領域ともいうことができる。
　このように、チャネル形成領域である領域２１０８Ｃと、ソース領域またはドレイン領域である領域２１０８Ｎとの間に、ＬＤＤ領域として機能する領域２１０８Ｌを設けることにより、高いドレイン耐圧と、高いオン電流とを兼ね備え、信頼性の高いトランジスタを実現することができる。
　領域２１０８Ｎは、ソース領域またはドレイン領域として機能し、半導体層２１０８の他の領域と比較して、最も低抵抗な領域である。または、領域２１０８Ｎは、半導体層２１０８の他の領域と比較して、最もキャリア濃度の高い領域、最も酸素欠損密度の高い領域、または最も不純物濃度の高い領域とも言うことができる。
　領域２１０８Ｎの電気抵抗は低いほど好ましく、例えば領域２１０８Ｎのシート抵抗の値は、１Ω／□以上１×１０３Ω／□未満、好ましくは１Ω／□以上８×１０２Ω／□以下とすることが好ましい。
　また、チャネルが形成されていない状態における領域２１０８Ｃの電気抵抗は高いほど好ましい。例えば領域２１０８Ｃのシート抵抗の値は、１×１０９Ω／□以上、好ましくは５×１０９Ω／□以上、より好ましくは１×１０１０Ω／□以上であることが好ましい。
　チャネルが形成されていない状態における領域２１０８Ｃの電気抵抗は高いほど好ましいため上限値は特に設けない。ただし、上限値を設けるなら、例えば領域２１０８Ｃのシート抵抗の値は、１×１０９Ω／□以上１×１０１２Ω／□以下、好ましくは５×１０９Ω／□以上１×１０１２Ω／□以下、より好ましくは１×１０１０Ω／□以上１×１０１２Ω／□以下であることが好ましい。
　領域２１０８Ｌのシート抵抗の値は、例えば１×１０３Ω／□以上１×１０９Ω／□以下、好ましくは１×１０３Ω／□以上１×１０８Ω／□以下、より好ましくは１×１０３Ω／□以上１×１０７Ω／□以下とすることができる。このような抵抗の範囲とすることで、電気特性が良好でかつ信頼性の高いトランジスタとすることができる。なお、シート抵抗は、抵抗の値から算出できる。このような領域２１０８Ｌを、領域２１０８Ｎと領域２１０８Ｃとの間に設けることで、トランジスタ２１００Ａのソース−ドレイン耐圧を高めることができる。
　また、チャネルが形成されていない状態における領域２１０８Ｃの電気抵抗は、領域２１０８Ｎの電気抵抗の１×１０６倍以上１×１０１２倍以下、好ましくは１×１０６倍以上１×１０１１倍以下、より好ましくは１×１０６倍以上１×１０１０倍以下とすることができる。
　チャネルが形成されていない状態における領域２１０８Ｃの電気抵抗は、領域２１０８Ｌの電気抵抗の１×１００倍以上１×１０９倍以下、好ましくは１×１０１倍以上１×１０８倍以下、より好ましくは１×１０２倍以上１×１０７倍以下とすることができる。
　領域２１０８Ｌの電気抵抗は、領域２１０８Ｎの電気抵抗の１×１００倍以上１×１０９倍以下、好ましくは１×１０１倍以上１×１０８倍以下、より好ましくは１×１０１倍以上１×１０７倍以下とすることができる。
　前述の抵抗を有する領域２１０８Ｌを、領域２１０８Ｎとチャネル形成領域との間に設けることで、トランジスタ２１００Ａのソース−ドレイン耐圧を高めることができる。
　また、半導体層２１０８におけるキャリア濃度は、領域２１０８Ｃが最も低く、領域２１０８Ｌ、領域２１０８Ｎの順に高くなるような分布を有していることが好ましい。領域２１０８Ｃと領域２１０８Ｎとの間に領域２１０８Ｌが設けられることで、例えば作製工程中に領域２１０８Ｎから水素などの不純物が拡散する場合であっても、領域２１０８Ｃのキャリア濃度を極めて低く保つことができる。
　チャネル形成領域として機能する領域２１０８Ｃにおけるキャリア濃度は低いほど好ましく、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、１×１０１６ｃｍ−３以下であることがさらに好ましく、１×１０１３ｃｍ−３以下であることがさらに好ましく、１×１０１２ｃｍ−３以下であることがさらに好ましい。なお、領域２１０８Ｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　一方、領域２１０８Ｎにおけるキャリア濃度は、例えば５×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上、より好ましくは５×１０１９ｃｍ−３以上とすることができる。領域２１０８Ｎにおけるキャリア濃度の上限値については、特に限定は無いが、例えば５×１０２１ｃｍ−３、または１×１０２２ｃｍ−３等とすることができる。
　領域２１０８Ｌにおけるキャリア濃度は、領域２１０８Ｃと領域２１０８Ｎの間の値とすることができる。例えば、１×１０１４ｃｍ−３以上１×１０２０ｃｍ−３未満の範囲の値とすればよい。
　なお、領域２１０８Ｌ中のキャリア濃度は均一でなくてもよく、領域２１０８Ｎ側からチャネル形成領域側にかけてキャリア濃度が小さくなるような勾配を有している場合がある。例えば、領域２１０８Ｌ中の水素濃度または酸素欠損の濃度のいずれか一方、または両方が、領域２１０８Ｎ側からチャネル形成領域側にかけて濃度が小さくなるような勾配を有していてもよい。
　半導体層２１０８は、金属酸化物を含むことが好ましい。半導体層２１０８に用いることができる金属酸化物は、他の実施の形態、または他の構成例に示す、酸化物２３０などを参酌することができる。また、半導体層２１０８のチャネル形成領域に接する絶縁層２１０３と絶縁層２１１０には、酸化物膜を用いることが好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜などの酸化物膜を用いることができる。これにより、絶縁層２１０３や絶縁層２１１０から脱離した酸素を半導体層２１０８のチャネル形成領域に供給し、半導体層２１０８中の酸素欠損を低減できる。
　絶縁層２１１０の端部の一部は、半導体層２１０８上に位置している。絶縁層２１１０は、導電層２１１２と重畳し、ゲート絶縁層として機能する部分と、導電層２１１２及び金属酸化物層２１１４と重ならない部分（すなわち、領域２１０８Ｌと重なる部分）とを有する。
　絶縁層２１１０は２層以上の積層構造としてもよい。図２９Ａには、絶縁層２１１０が絶縁層２１１０ａと、絶縁層２１１０ａ上の絶縁層２１１０ｂと、絶縁層２１１０ｂ上の絶縁層２１１０ｃとの３層構造である例を示している。なお、絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃは同種の材料の絶縁膜を用いることができるため、絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃそれぞれの界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃそれぞれの界面を破線で図示している。
　絶縁層２１１０ａは、半導体層２１０８のチャネル形成領域と接する領域を有する。絶縁層２１１０ｃは、金属酸化物層２１１４と接する領域を有する。絶縁層２１１０ｂは、絶縁層２１１０ａと絶縁層２１１０ｃの間に位置する。
　絶縁層２１１０ａ、絶縁層２１１０ｂ、及び絶縁層２１１０ｃは、それぞれ酸化物を含む絶縁膜であることが好ましい。このとき、絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃは、それぞれ同じ成膜装置で連続して成膜されることが好ましい。
　例えば、絶縁層２１１０ａ、絶縁層２１１０ｂ、及び絶縁層２１１０ｃとしては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。
　また、半導体層２１０８と接する絶縁層２１１０は、酸化物絶縁膜の積層構造を有することが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層２１１０は、酸素を放出することが可能な絶縁膜を有する。例えば、酸素雰囲気下にて絶縁層２１１０を形成すること、成膜後の絶縁層２１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、絶縁層２１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁層２１１０中に酸素を供給することもできる。特に半導体層２１０８と接する絶縁層２１１０ａは、先の実施の形態で説明した絶縁体２８０と同様に、過剰に酸素を含有することが好ましい。
　例えば、絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃは、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ）法、原子層堆積（ＡＬＤ）法等を用いて形成することができる。また、ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法などがある。
　特に、絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃは、プラズマＣＶＤ法により形成することが好ましい。
　絶縁層２１１０ｃは、絶縁体２５０と同様に、絶縁層２１１０ｂと比較して、その表面の欠陥が低減され、水などの大気中に含まれる不純物が吸着しにくい、極めて緻密な膜であることが好ましい。
　また、絶縁層２１１０ｂは、絶縁層２１１０ａ及び絶縁層２１１０ｃよりも厚く形成することが好ましい。例えば、絶縁層２１１０ａ及び絶縁層２１１０ｃよりも成膜速度の速い条件を用いることで絶縁層２１１０ｂを厚く形成してもよい。これにより、絶縁層２１１０の成膜工程に係る時間を短縮することができる。
　ここで、絶縁層２１１０ａと絶縁層２１１０ｂの境界、及び絶縁層２１１０ｂと絶縁層２１１０ｃの境界は不明瞭である場合があるため、図２９Ａでは、これらの境界を破線で明示している。なお、絶縁層２１１０ａと絶縁層２１１０ｂの膜密度がそれぞれ異なる場合、絶縁層２１１０の断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、これらの境界をコントラストの違いとして観察することができる場合がある。同様に、絶縁層２１１０ｂと絶縁層２１１０ｃの境界も観察することができる場合がある。
　導電層２１１２及び金属酸化物層２１１４を形成する際に、導電層２１１２と重ならない領域の絶縁層２１１０の膜厚が薄くなる場合がある。図２９Ａには、金属酸化物層２１１４と重ならない領域の絶縁層２１１０ｃが除去され、絶縁層２１１０ａ及び絶縁層２１１０ｂが残存する構成を示している。また、金属酸化物層２１１４と重なる領域の絶縁層２１１０ｂと比較して、金属酸化物層２１１４と重ならない領域の絶縁層２１１０ｂの厚さが薄くなる場合がある。
　金属酸化物層２１１４と重ならない領域の絶縁層２１１０の膜厚を薄くすることにより、絶縁層２１１０端部の段差が小さくなり、絶縁層２１１０上に形成される層（例えば、絶縁層２１２４、絶縁層２１２５、絶縁層２１２６）の段差被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　また絶縁層２１１０は、図２９Ａとは異なる構成としてもよく、金属酸化物層２１１４と重ならない領域に絶縁層２１１０ａ、絶縁層２１１０ｂ及び絶縁層２１１０ｃが残存する構成としてもよい。また、金属酸化物層２１１４と重なる領域の絶縁層２１１０ｃと比較して、金属酸化物層２１１４と重ならない領域の絶縁層２１１０ｃの厚さが薄くなる構成としてもよい。金属酸化物層２１１４と重ならない領域に、絶縁層２１１０ｃが残存する構成とすることで、絶縁層２１１０に水が吸着することを抑制できる。金属酸化物層２１１４と重なる領域の絶縁層２１１０ｃの厚さは１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上４０ｎｍ以下、さらに好ましくは３ｎｍ以上３０ｎｍ以下とする。
　なお、絶縁層２１１０は、絶縁層２１１０ａと、絶縁層２１１０ａ上の絶縁層２１１０ｃとの２層構造としてもよい。または、絶縁層２１１０は単層構造としてもよい。絶縁層２１１０として、目的に応じて前述の絶縁層２１１０ａ、絶縁層２１１０ｂ又は絶縁層２１１０ｃのいずれかを適宜選択することができる。
　絶縁層２１０３は積層構造とすることができる。図２９Ａには、絶縁層２１０３は、導電層２１０６側から、絶縁層２１０３ａ、絶縁層２１０３ｂ、絶縁層２１０３ｃ、及び絶縁層２１０３ｄがこの順に積層された構造を有する例を示している。絶縁層２１０３ａは導電層２１０６と接する。また、絶縁層２１０３ｄは半導体層２１０８と接する。
　絶縁層２１０３は、耐圧が高いこと、膜の応力が小さいこと、水素や水を放出しにくいこと、膜中の欠陥が少ないこと、導電層２１０６に含まれる金属元素の拡散を抑制すること、のうち、１つ以上を満たすことが好ましく、これら全てを満たすことが最も好ましい。
　絶縁層２１０３が有する４つの絶縁層のうち、導電層２１０６側に位置する絶縁層２１０３ａ、絶縁層２１０３ｂ、及び絶縁層２１０３ｃには、窒素を含む絶縁膜を用いることが好ましい。一方、半導体層２１０８と接する絶縁層２１０３ｄには、酸素を含む絶縁膜を用いることが好ましい。また、絶縁層２１０３が有する４つの絶縁層は、それぞれプラズマＣＶＤ装置を用いて、大気に触れることなく連続して成膜することが好ましい。
　絶縁層２１０３ａ、絶縁層２１０３ｂ、及び絶縁層２１０３ｃとしては、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化ハフニウム膜などの窒素を含む絶縁膜を好適に用いることができる。また、絶縁層２１０３ｄとしては、絶縁層２１１０に用いることのできる絶縁膜を援用することができる。
　絶縁層２１０３ａと絶縁層２１０３ｃは、これよりも下側からの不純物の拡散を防止できる、緻密な膜であることが好ましい。絶縁層２１０３ａは、導電層２１０６に含まれる金属元素を、絶縁層２１０３ｃは、絶縁層２１０３ｂに含まれる水素や水を、それぞれブロックできる膜であることが好ましい。そのため、絶縁層２１０３ａ及び絶縁層２１０３ｃには、絶縁層２１０３ｂよりも成膜速度の低い条件で成膜した絶縁膜を適用することができる。
　一方、絶縁層２１０３ｂは、応力が小さく、成膜速度の高い条件で成膜された絶縁膜を用いることが好ましい。また、絶縁層２１０３ｂは、絶縁層２１０３ａ及び絶縁層２１０３ｃよりも厚く形成されていることが好ましい。
　例えば絶縁層２１０３ａ、絶縁層２１０３ｂ、及び絶縁層２１０３ｃのそれぞれに、プラズマＣＶＤ法で成膜した窒化シリコン膜を用いた場合であっても、絶縁層２１０３ｂが、他の２つの絶縁層よりも膜密度が小さい膜となる。したがって、絶縁層２１０３の断面における透過型電子顕微鏡像などにおいて、コントラストの違いとして観察することができる場合がある。なお、絶縁層２１０３ａと絶縁層２１０３ｂの境界、及び絶縁層２１０３ｂと絶縁層２１０３ｃの境界は不明瞭である場合があるため、図２９Ａでは、これらの境界を破線で明示している。
　半導体層２１０８と接する絶縁層２１０３ｄとしては、その表面に水などの不純物が吸着しにくい、緻密な絶縁膜とすることが好ましい。また、可能な限り欠陥が少なく、水や水素などの不純物が低減された絶縁膜を用いることが好ましい。例えば、絶縁層２１０３ｄとして、上記絶縁層２１１０が有する絶縁層２１１０ｃと同様の絶縁膜を用いることができる。
　なお、導電層２１０６として、構成元素が絶縁層２１０３に拡散しにくい金属膜または合金膜を用いる場合などでは、絶縁層２１０３ａを設けずに、絶縁層２１０３ｂ、絶縁層２１０３ｃ、及び絶縁層２１０３ｄの３つの絶縁層が積層された構成としてもよい。
　このような積層構造を有する絶縁層２１０３により、極めて信頼性の高いトランジスタを実現することができる。
　絶縁層２１２３、および絶縁層２１２４には、半導体層２１０８、絶縁層２１０３、および絶縁層２１１０などに含まれる水素などの不純物を吸収する材料を用いることが好ましい。絶縁層２１２３、および絶縁層２１２４として、例えば酸化アルミニウムを含む材料を用いることができる。このとき、絶縁層２１２３、および絶縁層２１２４は、水素などの不純物に対するゲッタリング層として機能する。なお、ここでいう水素とは、水素原子、水素分子、酸素等と結合した水素、およびこれらのイオン化物を含むものとする。
　また、絶縁層２１２３、および絶縁層２１２４に用いられる材料が、酸素の透過を抑制する効果を有することがさらに好ましい。
　図２９Ａに示すように、チャネル長方向において、絶縁層２１２４は、導電層２１１２の上面及び側面、金属酸化物層２１１４の上面および側面、絶縁層２１１０の上面及び側面、半導体層２１０８の上面及び側面、並びに絶縁層２１０３の側面を覆って設けられている。また、絶縁層２１２４は、絶縁層２１０３の外側で絶縁層２１２３と接する。ここで、絶縁層２１０３の端部は、半導体層２１０８の端部と概略一致する。あるいは、絶縁層２１０３の側面と半導体層２１０８の側面は、同一平面上の面を有する。
　また、図示しないが、チャネル幅方向において、絶縁層２１１０と重ならない領域の絶縁層２１２３は、絶縁層２１２４と接して設けられることが好ましい。
　上記構造とすることで、半導体層２１０８、絶縁層２１０３、および絶縁層２１１０などに含まれる水素などの不純物を絶縁層２１２３、および絶縁層２１２４に効率よく吸収させることができ、水素などの不純物をゲッタリングすることができる。また、半導体層２１０８、絶縁層２１０３、および絶縁層２１１０などに含まれる酸素が絶縁層２１２３、および絶縁層２１２４の外側へ拡散することを抑制できる。
　絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６には、水素の透過を抑制する材料を用いることが好ましい。絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６として、例えばシリコンの窒化物、または窒素を含むシリコン酸化物を含む材料を用いることができる。このような材料として、窒化シリコンを用いることが好ましい。このとき、絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６は、水素などの不純物に対する保護層として機能する。なお、ここでいう水素とは、水素原子、水素分子、酸素等と結合した水素、およびこれらのイオン化物を含むものとする。
　絶縁層２１２５は、絶縁層２１２４を覆って設けられる。絶縁層２１２５は、絶縁層２１２３、および絶縁層２１２４を囲うように絶縁層２１２２と接することが好ましい。さらに絶縁層２１２５は、絶縁層２１２３、および絶縁層２１２４の外側で絶縁層２１２１と接することが好ましい。絶縁層２１２６は、絶縁層２１２５上に設けられる。
　上記構造とすることで、絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６の外側から半導体層２１０８に水素などの不純物が混入することを抑制できる。別言すると、トランジスタ２１００Ａにおいて、少なくとも半導体層２１０８が絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６によって囲われることで、外部からの水素などの不純物元素の混入を抑制できる。
　なお、ここでは保護層として絶縁層２１２５と絶縁層２１２６の積層構造とする場合を示したが、絶縁層２１２５および絶縁層２１２６の一方は、不要であれば設けなくてもよい。また、絶縁層２１２５を２層以上の積層構造としてもよい。同様に、保護層として絶縁層２１２１と絶縁層２１２２の積層構造とする場合を示したが、絶縁層２１２１および絶縁層２１２２の一方は、不要であれば設けなくてもよい。また、絶縁層２１２２を２層以上の積層構造としてもよい。
　また、絶縁層２１１０の端部、金属酸化物層２１１４の端部、および導電層２１１２の端部は、それぞれテーパ形状を有すると好ましい。さらに、金属酸化物層２１１４の端部は、テーパ角が絶縁層２１１０の端部のテーパ角よりも小さいことが好ましく、導電層２１１２の端部は、テーパ角が金属酸化物層２１１４の端部のテーパ角よりも小さいことが好ましい。このような構成とすることで、絶縁層２１１０、金属酸化物層２１１４、および導電層２１１２上に形成される層（例えば、絶縁層２１２４、絶縁層２１２５、および絶縁層２１２６）の被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　また、本明細書等において、テーパ角とは、目的の層を、断面（例えば基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角をいう。
　導電層２１０６の一部は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層２１１２の一部は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層２１０３の一部は第１のゲート絶縁層として機能し、絶縁層２１１０の一部は、第２のゲート絶縁層として機能する。
　また、導電層２１０６は、導電層２１１２と電気的に接続されていてもよい。これにより、導電層２１０６と、導電層２１１２には、同じ電位を与えることができる。
　また、図示しないが、チャネル幅方向において、導電層２１１２及び導電層２１０６が、半導体層２１０８の端部よりも外側に突出していることが好ましい。このとき、半導体層２１０８のチャネル幅方向の全体が、絶縁層２１１０と絶縁層２１０３を介して、導電層２１１２と、導電層２１０６に覆われた構成となる。
　このような構成とすることで、半導体層２１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層２１０６と導電層２１１２に同じ電位を与えることが好ましい。これにより、半導体層２１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ２１００Ａのオン電流を増大させることができる。そのため、トランジスタ２１００Ａを微細化することも可能となる。
　なお、導電層２１１２と導電層２１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ２１００Ａを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ２１００Ａを他方の電極で駆動する際のしきい値電圧を制御することもできる。
　また、図２９Ａに示すように、トランジスタ２１００Ａは、絶縁層２１２６上に導電層２１２０ａ及び導電層２１２０ｂを有していてもよい。導電層２１２０ａ及び導電層２１２０ｂはソース電極またはドレイン電極として機能する。導電層２１２０ａ及び導電層２１２０ｂは、それぞれ絶縁層２１２４、絶縁層２１２５、および絶縁層２１２６に設けられた開口２１１９ａまたは開口２１１９ｂを介して、後述する領域２１０８Ｎに電気的に接続される。
　半導体層２１０８は、他の実施の形態、または他の構成例に示す酸化物２３０に用いることができる金属酸化物などの酸化物を用いることができる。例えば半導体層２１０８は、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有すると好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズから選ばれた一種または複数種とすることが好ましい。
　特に、半導体層２１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層２１０８として、組成の異なる層、または結晶性の異なる層、または不純物濃度の異なる層を積層した積層構造としてもよい。
　導電層２１１２には、低抵抗な材料を用いることが好ましい。導電層２１１２に低抵抗な材料を用いることにより寄生抵抗を低減し、高いオン電流を有するトランジスタとすることができ、オン電流が高い半導体装置とすることができる。また、大型の表示装置、高精細の表示装置において配線抵抗を低減することにより信号遅延を抑制し、高速駆動が可能となる。導電層２１１２は、ゲート電極としての機能を有するため、他の実施の形態、または他の構成例に記載された、導電体２６０または導電体２０５などのゲート電極に用いることができる導電性材料を用いることができる。例えば導電層２１１２として、銅、銀、金、またはアルミニウム等を用いることができる。特に、銅は低抵抗であることに加え、量産性に優れるため好ましい。
　導電層２１１２は積層構造としてもよい。導電層２１１２を積層構造とする場合には、低抵抗な第１導電層の上部または下部、またはその両方に、第２の導電層を設ける。第２の導電層として、第１の導電層よりも酸化されにくい（耐酸化性を有する）導電性材料を用いることが好ましい。また、第２の導電層として、第１の導電層の成分の拡散を抑制する材料を用いると好ましい。第２の導電層として、例えば、酸化インジウム、インジウム亜鉛酸化物、インジウムスズ酸化物（ＩＴＯ）、シリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）、酸化亜鉛等の金属酸化物、または窒化チタン、窒化タンタル、窒化モリブデン、窒化タングステン等の金属窒化物を好適に用いることができる。
　絶縁層２１１０と導電層２１１２との間に位置する金属酸化物層２１１４は、絶縁層２１１０に含まれる酸素が導電層２１１２側に拡散することを防ぐバリア膜として機能する。さらに金属酸化物層２１１４は、導電層２１１２に含まれる水素や水が絶縁層２１１０側に拡散することを防ぐバリア膜としても機能する。金属酸化物層２１１４は、例えば少なくとも絶縁層２１１０よりも酸素及び水素を透過しにくい材料を用いることができる。
　金属酸化物層２１１４により、導電層２１１２にアルミニウムや銅などの酸素を吸引しやすい金属材料を用いた場合であっても、絶縁層２１１０から導電層２１１２へ酸素が拡散することを防ぐことができる。また、導電層２１１２が水素を含む場合であっても、導電層２１１２から絶縁層２１１０を介して半導体層２１０８へ水素が拡散することを防ぐことができる。その結果、半導体層２１０８のチャネル形成領域におけるキャリア濃度を極めて低いものとすることができる。
　金属酸化物層２１１４としては、絶縁性材料または導電性材料を用いることができる。金属酸化物層２１１４が絶縁性を有する場合には、ゲート絶縁層の一部として機能する。一方、金属酸化物層２１１４が導電性を有する場合には、ゲート電極の一部として機能する。
　金属酸化物層２１１４として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いると、駆動電圧を低減できるため好ましい。
　金属酸化物層２１１４として、金属酸化物を用いることができる。例えば、酸化インジウム、インジウム亜鉛酸化物、インジウムスズ酸化物（ＩＴＯ）、シリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）等のインジウムを有する酸化物を用いることができる。インジウムを含む導電性酸化物は、導電性が高いため好ましい。また、ＩＴＳＯはシリコンを含有することにより結晶化しづらく、平坦性が高いことから、ＩＴＳＯ上に形成される膜との密着性が高くなる。金属酸化物層２１１４として、酸化亜鉛、ガリウムを含有した酸化亜鉛等の金属酸化物を用いることができる。また、金属酸化物層２１１４として、これらを積層した構造を用いてもよい。
　また、金属酸化物層２１１４として、半導体層２１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、上記半導体層２１０８に適用可能な酸化物半導体材料を用いることが好ましい。このとき、金属酸化物層２１１４として、半導体層２１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため好ましい。
　または、半導体層２１０８と金属酸化物層２１１４の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層２１０８よりもガリウムの組成（含有割合）が高い材料を用いると、酸素に対するブロッキング性をより高めることができるため好ましい。このとき、半導体層２１０８には、金属酸化物層２１１４よりもインジウムの組成が高い材料を用いることで、トランジスタ２１００Ａの電界効果移動度を高めることができる。
　また、金属酸化物層２１１４は、スパッタリング装置を用いて形成すると好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層２１１０や半導体層２１０８中に好適に酸素を添加できる。
　導電層２１０６は、導電層２１１２、導電層２１２０ａ、または導電層２１２０ｂと同様の材料を用いることができる。特に導電層２１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。また、導電層２１０６にタングステンやモリブデンなどの高融点金属を含む材料を用いると、後の工程において高い温度で処理を行なうことができる。
　領域２１０８Ｎは、不純物元素（第１の元素）を含む領域である。当該不純物元素としては、例えば水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウムまたは希ガスなどが挙げられる。なお、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。特に、ホウ素、リン、マグネシウム、またはアルミニウムを含むことが好ましい。またこれら元素を２以上含んでいてもよい。
　上記不純物元素の添加には、イオンインプランテーション法、イオンドーピング法等を用いることができる。また、領域２１０８Ｎと接する絶縁層２１２４の形成により上記不純物元素を領域２１０８Ｎに添加してもよい。
　領域２１０８Ｎに不純物元素を添加する処理は、絶縁層２１１０をマスクとして行うことができる。これにより、領域２１０８Ｎを自己整合的に形成できる。
　領域２１０８Ｎは、不純物濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２３ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。
　領域２１０８Ｎに含まれる不純物の濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法により分析できる。ＸＰＳ分析を用いる場合には、表面側または裏面側からのイオンスパッタリングとＸＰＳ分析を組み合わせることで、深さ方向の濃度分布を知ることができる。
　また、領域２１０８Ｎにおいて、不純物元素は酸化した状態で存在していることが好ましい。例えば不純物元素としてホウ素、リン、マグネシウム、アルミニウム、シリコンなどの酸化しやすい元素を用いることが好ましい。このような酸化しやすい元素は、半導体層２１０８中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度（例えば４００℃以上、６００℃以上、または８００℃以上）がかかった場合であっても、脱離することが抑制される。また、不純物元素が半導体層２１０８中の酸素を奪うことで、領域２１０８Ｎ中に多くの酸素欠損が生成される。この酸素欠損と、膜中の水素とが結合することでキャリア供給源となるため、領域２１０８Ｎは極めて低抵抗な状態となる。
　なお、高い温度がかかる処理を行なう際、外部や領域２１０８Ｎの近傍の膜から多量の酸素が領域２１０８Ｎに供給されてしまうと、抵抗が上昇してしまう場合がある。そのため、高い温度のかかる処理を行なう際には、酸素に対するバリア性の高い絶縁層２１２４で半導体層２１０８を覆った状態で処理することが好ましい。
　絶縁層２１２４は、半導体層２１０８の領域２１０８Ｎに接して設けられている。
　絶縁層２１２４としては、例えば、酸化アルミニウムを含む絶縁膜を用いることができる。
　領域２１０８Ｎは、上述のように不純物元素が添加されることで酸素欠損を多く含む状態である。
　このような構成とすることで、電気特性に優れ、且つ信頼性の高いトランジスタ２１００Ａを実現できる。
＜半導体装置の構成例３＞
　図２９Ｂは、トランジスタ２１００Ｂのチャネル長方向の断面図である。
　トランジスタ２１００Ｂは基板２１０２上に設けられ、絶縁層２１２１、絶縁層２１２２、絶縁層２１２３、導電層２１３４、絶縁層２１３６、半導体層２１３８、導電層２１４２ａ、導電層２１４２ｂ、絶縁層２１４４、絶縁層２１４６、絶縁層２１２４、絶縁層２１２５、および絶縁層２１２６等を有する。基板２１０２上に絶縁層２１２１、絶縁層２１２２、絶縁層２１２３が順に設けられ、絶縁層２１２３上に導電層２１３４が設けられている。絶縁層２１３６は導電層２１３４を覆って設けられている。半導体層２１３８は島状の形状を有し、絶縁層２１３６上に設けられている。導電層２１４２ａ及び導電層２１４２ｂは、それぞれ半導体層２１３８の上面に接し、且つ、半導体層２１３８上で離隔して設けられている。また、絶縁層２１３６、導電層２１４２ａ、導電層２１４２ｂ、及び半導体層２１３８を覆って絶縁層２１４４が設けられ、絶縁層２１４４上に絶縁層２１４６が設けられている。絶縁層２１２４は、絶縁層２１４６上に設けられ、絶縁層２１２３の一部と接する領域を有する。絶縁層２１２５は、絶縁層２１２２、および絶縁層２１２１の一部と接する領域を有し、絶縁層２１２４上に設けられる。また、絶縁層２１２６は、絶縁層２１２５上に設けられる。
　トランジスタ２１００Ｂにおいて、少なくとも半導体層２１３８は、絶縁層２１２３と絶縁層２１２４の間に設けられ、絶縁層２１２３と絶縁層２１２４は、半導体層２１０８の外側で接することが好ましい。また、絶縁層２１２３および絶縁層２１２４は、絶縁層２１２１および絶縁層２１２２と、絶縁層２１２５および絶縁層２１２６と、の間に設けられる。このとき絶縁層２１２５は、少なくとも絶縁層２１２２と接することが好ましく、さらに絶縁層２１２１と接することが好ましい。別言すると、トランジスタ２１００Ｂにおいて、半導体層２１３８は、絶縁層２１２３および絶縁層２１２４に囲われており、半導体層２１０８、絶縁層２１２３、および絶縁層２１２４は、絶縁層２１２２および絶縁層２１２５に囲われている。さらに、半導体層２１３８、絶縁層２１２３、絶縁層２１２４、絶縁層２１２２、および絶縁層２１２５は、絶縁層２１２１および絶縁層２１２６により挟まれるように設けられていることから、絶縁層２１２１および絶縁層２１２６により囲われているということができる。
　導電層２１３４は、ゲート電極として機能する。絶縁層２１３６の一部は、ゲート絶縁層として機能する。導電層２１４２ａは、ソース電極またはドレイン電極の一方として機能し、導電層２１４２ｂは他方として機能する。半導体層２１３８の導電層２１３４と重畳する領域はチャネル形成領域として機能する。トランジスタ２１００Ｂは、半導体層２１３８よりも被形成面側（基板２１０２側）にゲート電極が設けられた、いわゆるボトムゲート型のトランジスタである。ここで、半導体層２１３８の導電層２１３４側とは反対側の面をバックチャネル側の面と呼ぶことがある。トランジスタ２１００Ｂは、半導体層２１３８のバックチャネル側と、ソース電極及びドレイン電極との間に保護層を有さない、いわゆるチャネルエッチ構造のトランジスタである。
　半導体層２１３８は、被形成面側から順に半導体層２１３８ａと、半導体層２１３８ｂとが積層された積層構造を有する。半導体層２１３８ａと半導体層２１３８ｂとは、共に金属酸化物を含むことが好ましい。また、バックチャネル側に位置する半導体層２１３８ｂは、導電層２１３４側に位置する半導体層２１３８ａよりも結晶性の高い膜であることが好ましい。これにより、導電層２１４２ａ及び導電層２１４２ｂの加工時に、半導体層２１３８の一部がエッチングされ、消失してしまうことを抑制することができる。
　半導体層２１３８は、他の実施の形態、または他の構成例に示す酸化物２３０などに用いることができる金属酸化物などの酸化物を用いることができる。例えば半導体層２１３８は、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有すると好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズから選ばれた一種または複数種とすることが好ましい。
　特に、半導体層２１３８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層２１３８ａ、半導体層２１３８ｂは、互いに組成の異なる層、結晶性の異なる層、または不純物濃度の異なる層を用いてもよい。また、３層以上の積層構造としてもよい。
　導電層２１４２ａ及び導電層２１４２ｂは、それぞれ被形成面側から順に、導電層２１４３ａ、導電層２１４３ｂ、及び導電層２１４３ｃが積層された積層構造を有する。
　導電層２１４３ｂは、銅、銀、金、またはアルミニウム等を含む、低抵抗な導電性材料を用いることが好ましい。特に、導電層２１４３ｂが銅またはアルミニウムを含むことが好ましい。導電層２１４３ｂは、導電層２１４３ａ及び導電層２１４３ｃよりも低抵抗な導電性材料を用いることが好ましい。これにより、導電層２１４２ａ及び導電層２１４２ｂを極めて低抵抗なものとすることができる。
　また、導電層２１４３ａ及び導電層２１４３ｃは、それぞれ独立に、導電層２１４３ｂとは異なる導電性材料を用いることができる。例えば、導電層２１４３ａ及び導電層２１４３ｃは、それぞれ独立に、チタン、タングステン、モリブデン、クロム、タンタル、亜鉛、インジウム、白金、またはルテニウム等を含む導電性材料を用いることが好ましい。
　このように、銅やアルミニウム等を含む導電層２１４３ｂを、導電層２１４３ａと導電層２１４３ｃとで挟むことにより、導電層２１４３ｂの表面の酸化を抑制することや、導電層２１４３ｂの元素が周辺の層に拡散することを抑制することができる。特に半導体層２１３８と導電層２１４３ｂとの間に導電層２１４３ａを設けることで、導電層２１４３ｂに含まれる金属元素が半導体層２１３８中に拡散することを防ぐことができ、信頼性の高いトランジスタ２１００Ｂを実現できる。
　ここで、導電層２１４３ｂの端部に接して、絶縁層２１４４が設けられている。
　なお、導電層２１４２ａ及び導電層２１４２ｂの構成は３層構造に限られず、銅、銀、金、またはアルミニウムを含む導電層を含む２層構造、または４層構造としてもよい。例えば、導電層２１４２ａ及び導電層２１４２ｂとして、導電層２１４３ａと導電層２１４３ｂとを積層した２層構造としてもよいし、導電層２１４３ｂと導電層２１４３ｃとを積層した２層構造としてもよい。
　導電層２１３４は、導電層２１４３ａ、導電層２１４３ｂ、導電層２１４３ｃに用いることのできる上述の導電性材料を適宜用いることができる。特に、銅を含む導電性材料を用いることが好ましい。
　半導体層２１３８と接する絶縁層２１３６及び絶縁層２１４４には、酸化物を含む絶縁性材料を用いることが好ましい。また、絶縁層２１３６や絶縁層２１４４を積層構造とする場合には、半導体層２１３８と接する層に、酸化物を含む絶縁性材料を用いる。
　また、絶縁層２１３６には窒化シリコンや窒化アルミニウムなどの窒化絶縁膜を用いてもよい。酸化物を含まない絶縁性材料を用いる場合には、絶縁層２１３６の上部に酸素を添加する処理を施し、酸素を含む領域を形成することが好ましい。酸素を添加する処理としては、例えば酸素を含む雰囲気下における加熱処理またはプラズマ処理や、イオンドーピング処理などがある。
　絶縁層２１４６は、トランジスタ２１００Ｂを保護する保護層として機能する。絶縁層２１４６は、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウムなどの無機絶縁材料を用いることができる。特に、絶縁層２１４６として、窒化シリコンや酸化アルミニウムなどの酸素を拡散しにくい材料を用いることで、作製工程中にかかる熱などにより半導体層２１３８や絶縁層２１４４から絶縁層２１４６を介して外部に酸素が脱離してしまうことを防ぐことができるため好ましい。
　また、絶縁層２１４６として平坦化膜として機能する有機絶縁性材料を用いてもよい。または、絶縁層２１４６として無機絶縁材料を含む膜と、有機絶縁材料を含む膜の積層膜を用いてもよい。
　また、半導体層２１３８は、導電層２１４２ａ及び導電層２１４２ｂと接する部分及びその近傍に位置し、ソース領域及びドレイン領域として機能する一対の低抵抗領域が形成されていてもよい。当該領域は、半導体層２１３８の一部であり、チャネル形成領域よりも低抵抗な領域である。また低抵抗領域は、キャリア密度が高い領域、またはｎ型である領域などと言い換えることができる。また半導体層２１３８において、一対の低抵抗領域に挟まれ、且つ、導電層２１３４と重なる領域が、チャネル形成領域として機能する。
　絶縁層２１２３、および絶縁層２１２４には、先の構成例で示した材料を用いることができる。
　図２９Ｂに示すように、チャネル長方向において絶縁層２１３６、絶縁層２１４４、および絶縁層２１４６は、導電層２１３４、半導体層２１３８、導電層２１４２ａ、および導電層２１４２ｂの外側で部分的に除去されている。このとき、絶縁層２１３６の端部、絶縁層２１４４の端部、および絶縁層２１４６の端部は、それぞれ概略一致していてもよい。また、絶縁層２１３６の側面、絶縁層２１４４の側面、および絶縁層２１４６の側面は、それぞれ同一平面上の面を有していてもよい。このため、絶縁層２１２３は、絶縁層２１３６、絶縁層２１４４、および絶縁層２１４６と重畳しない領域を有する。
　絶縁層２１２４は、絶縁層２１４６の上面および側面、絶縁層２１４４の側面、および絶縁層２１３６の側面を覆って設けられ、絶縁層２１２３の一部と接する領域を有する。
　また、図示しないが、チャネル幅方向においても、絶縁層２１３６、絶縁層２１４４、および絶縁層２１４６と重ならない領域の絶縁層２１２３は絶縁層２１２４と接して設けられることが好ましい。
　上記構造とすることで、半導体層２１３８、絶縁層２１３６、絶縁層２１４４、および絶縁層２１４６などに含まれる水素などの不純物を絶縁層２１２３、および絶縁層２１２４に効率よく吸収させることができ、水素などの不純物をゲッタリングすることができる。また、半導体層２１３８、絶縁層２１３６、絶縁層２１４４、および絶縁層２１４６などに含まれる酸素が絶縁層２１２３、および絶縁層２１２４の外側へ拡散することを抑制できる。
　絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６には、先の構成例で示した材料を用いることができる。
　絶縁層２１２５は、絶縁層２１２４を覆って設けられる。絶縁層２１２５は、絶縁層２１２３、および絶縁層２１２４を囲うように絶縁層２１２２と接することが好ましい。さらに絶縁層２１２５は、絶縁層２１２３、および絶縁層２１２４の外側で絶縁層２１２１と接することが好ましい。絶縁層２１２６は、絶縁層２１２５上に設けられる。
　上記構造とすることで、絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６の外側から半導体層２１３８に水素などの不純物が混入することを抑制できる。別言すると、トランジスタ２１００Ｂにおいて、少なくとも半導体層２１３８が絶縁層２１２１、絶縁層２１２２、絶縁層２１２５、および絶縁層２１２６によって囲われることで、外部からの水素などの不純物元素の混入を抑制できる。
　なお、ここでは保護層として絶縁層２１２５と絶縁層２１２６の積層構造とする場合を示したが、絶縁層２１２５および絶縁層２１２６の一方は、不要であれば設けなくてもよい。また、絶縁層２１２５を２層以上の積層構造としてもよい。同様に、保護層として絶縁層２１２１と絶縁層２１２２の積層構造とする場合を示したが、絶縁層２１２１および絶縁層２１２２の一方は、不要であれば設けなくてもよい。また、絶縁層２１２２を２層以上の積層構造としてもよい。
　このような構成とすることで、電気特性に優れ、且つ信頼性の高いトランジスタ２１００Ｂを実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態等と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、半導体装置の一形態を、図３０乃至図３７を用いて説明する。
［記憶装置１］
　本発明の一態様に係る半導体装置（記憶装置）の一例を図３０に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。また、トランジスタ２００として、先の実施の形態で説明したトランジスタ２１００Ａまたはトランジスタ２１００Ｂを用いてもよい。また、上記実施の形態で図１および図２に示したように、トランジスタ２００としてメモリデバイス２９０のトランジスタを用い、容量素子１００として容量デバイス２９２を設ける構成にしてもよい。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図３０に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図３０に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図３０に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図３０に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０とを有する。ここで、絶縁体１３０は、上記実施の形態に示す絶縁体２８６として用いることができる絶縁体を用いることが好ましい。
　また、例えば、導電体２４６上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　図３０では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図３０において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　同様に、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
　ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２１８と並行して形成することができるので、導電体２０５の側面に接して絶縁体２１７が形成される場合もある。
　絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１１、絶縁体２１２、絶縁体２１４、および絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを防ぐことができる。
　絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達する開口を形成すればよい。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、および絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１１、絶縁体２１２および絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図３０では、過剰酸素を有する絶縁体２２４および絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２７２、絶縁体２７３、絶縁体２８２、絶縁体２８３、および絶縁体２８４とが接して設けられることで、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２２４および絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
　また、上記実施の形態と同様に、トランジスタ２００は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４で封止されることが好ましい。このような構成とすることで、絶縁体２７４、絶縁体１５０などに含まれる水素が絶縁体２８０などに混入するのを低減することができる。
　ここで、絶縁体２８４、絶縁体２８３、および絶縁体２８２には導電体２４０が、絶縁体２１４、絶縁体２１２、および絶縁体２１１には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０および導電体２１８を介して、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４の内側に混入する水素を低減することができる。このようにして、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、絶縁体２８４、絶縁体２４１、および絶縁体２１７でトランジスタ２００をより確実に封止し、絶縁体２７４等に含まれる水素などの不純物が外側から混入するのを低減することができる。
　また、絶縁体２１６、絶縁体２２４、絶縁体２８０、絶縁体２５０、および絶縁体２７４は、先の実施の形態に示すように、水素原子が低減または除去されたガスを用いた成膜方法で形成されることが好ましい。これにより、絶縁体２１６、絶縁体２２４、絶縁体２８０、絶縁体２５０、および絶縁体２７４の水素濃度を低減することができる。
　このようにして、トランジスタ２００近傍のシリコン系絶縁膜の水素濃度を低減し、酸化物２３０の水素濃度を低減することができる。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図３０に示すように、絶縁体２８３と、絶縁体２１１とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、および絶縁体２１２に開口を設ける。
　つまり、上記絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、および絶縁体２１２に設けた開口において、絶縁体２１１と、絶縁体２８３とが接する。また、絶縁体２８２、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、絶縁体２２２、絶縁体２１６、および絶縁体２１４に開口を設け、当該開口において絶縁体２１２と絶縁体２８３が接する構成にしてもよい。例えば、このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、および絶縁体２８３を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
　当該構造により、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４で、トランジスタ２００を包み込むことができる。絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２８０、および絶縁体２２４の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体２８０、および絶縁体２２４の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　なお、図３０に示す記憶装置では、容量素子１００の形状をプレーナ型としたが、本実施の形態に示す記憶装置はこれに限られるものではない。たとえば、図３１に示すように、容量素子１００の形状をシリンダ型にしてもよい。なお、図３１に示す記憶装置は、絶縁体１５０より下の構成は、図３０に示す半導体装置と同様である。
　図３１に示す容量素子１００は、絶縁体１３０上の絶縁体１５０と、絶縁体１５０上の絶縁体１４２と、絶縁体１５０および絶縁体１４２に形成された開口の中に配置された導電体１１５と、導電体１１５および絶縁体１４２上の絶縁体１４５と、絶縁体１４５上の導電体１２５と、導電体１２５および絶縁体１４５上の絶縁体１５２と、を有する。ここで、絶縁体１５０および絶縁体１４２に形成された開口の中に導電体１１５、絶縁体１４５、および導電体１２５の少なくとも一部が配置される。
　導電体１１５は容量素子１００の下部電極として機能し、導電体１２５は容量素子１００の上部電極として機能し、絶縁体１４５は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１５０および絶縁体１４２の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１５２は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４２は、絶縁体１５０の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１５０および絶縁体１４２に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１５は、絶縁体１４２、および絶縁体１５０に形成された開口に接して配置される。導電体１１５の上面は、絶縁体１４２の上面と略一致することが好ましい。また、導電体１１５の下面は、絶縁体１３０の開口を介して導電体１１０に接する。導電体１１５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１４５は、導電体１１５および絶縁体１４２を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１４５を成膜することが好ましい。絶縁体１４５は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１４５として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１４５には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１４５を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１４５を厚くすることにより、導電体１１５と導電体１２５の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）、ＰＥＡＬＤ法を用いて成膜した酸化シリコン（ＳｉＯｘ）、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）の順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２５は、絶縁体１４２および絶縁体１５０に形成された開口を埋めるように配置される。また、導電体１２５は、導電体１４０、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２５は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、導電体１５３は、絶縁体１５４上に設けられており、絶縁体１５６に覆われている。導電体１５３は、導電体１１２に用いることができる導電体を用いればよく、絶縁体１５６は、絶縁体１５２に用いることができる絶縁体を用いればよい。ここで、導電体１５３は導電体１４０の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　また、図３０および図３１では、トランジスタ３００上にトランジスタ２００を１層積層する構成を示したが、本実施の形態はこれに限られるものではない。例えば、トランジスタ３００上に、図１、および図２に示すようなメモリデバイス２９０、あるいは図５、図６に示すような、縦方向に積み重ねられた複数のメモリデバイス２９０を設けてもよい。
　図３２にメモリデバイス２９０＿１乃至メモリデバイス２９０＿ｎ（ｎは２以上の自然数）を示す。なお、本実施の形態においては、メモリデバイス２９０＿ｎを設ける構成を例示したが、これに限定されない。例えば、メモリデバイス２９０＿ｎを設けない構成としてもよい。なお、上記ｎの値については、特に限定は無いが２以上２００以下、好ましくは２以上１００以下、さらに好ましくは、２以上１０以下とすることができる。図３２Ｂにメモリデバイス２９０に含まれるトランジスタのチャネル長方向の断面図を示す。図３２Ａに図３２ＢのＡ−Ｂ一点鎖線で示す部位の当該トランジスタのチャネル幅方向の断面図を示す。また、図３２に示す記憶装置は、絶縁体３５４より下の構造は、図３０に示す記憶装置と同様である。
　図３２に示すように、絶縁体３５４上にメモリデバイス２９０＿１乃至メモリデバイス２９０＿ｎが積層されている。メモリデバイス２９０を含む各層には、容量デバイス２９２と導電体２４０が設けられている。各層のメモリデバイス２９０は、各層の導電体２４０を介して、隣接する層の導電体２４０と電気的に接続されており、トランジスタ３００とも電気的に接続される。なお、図３２Ｂにおいて、導電体２４０＿１乃至導電体２４０＿ｎのチャネル幅方向の隠れた部分は、点線で表されている。
　図３２に示すメモリデバイス２９０は、図１に示すメモリデバイス２９０と異なる構造を有している。図３２に示すメモリデバイス２９０では、導電体２４０が、酸化物２３０ｂなどをまたぐように形成されおり、導電体２４０の側面に絶縁体２４１が形成されている。ここで、導電体２４０の下面には絶縁体２４１が形成されていないので、各層の導電体２４０の下面は、当該層の導電体２４２ａ、および一つ下の層の導電体２４６ａと接する。これにより、各層のメモリデバイス２９０は、一つ下の層の導電体２４６ａと電気的に接続することができる。
　ただし、本実施の形態に示す記憶装置は、図３２に示す構造に限られるものではない。例えば、上層の導電体２４６ａと下層の導電体２４６ａの間に、酸化物２３０ｂなどを貫通して導電体２４０を設ける構成にしてもよい。また、例えば、導電体２４０＿１乃至導電体２４０＿ｎを一つの貫通電極で形成する構成にしてもよい。
　また、各層で、容量デバイス２９２がプレーナ型で形成されているため、各層の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス２９０の層の数を増やすことができる。例えば、メモリデバイス２９０の層を１００層程度にしてもよい。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図３３に示す。図３３に示す記憶装置は、図３０で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートーソース間の電圧および、第２のゲートーソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図３３において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジスタ４００のバックゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図３３に示す記憶装置は、図３０に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。また、また、図３３に示す記憶装置は、図３０に示す記憶装置と同様に、トランジスタ２００、およびトランジスタ４００を、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４で封止することができる。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲートとして機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲートとして機能する導電体４０５と、ゲート絶縁層として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネル形成領域を有する酸化物４３０ｃと、ソースとして機能する導電体４４２ａ、酸化物４４３ａ、酸化物４３１ａ、および酸化物４３１ｂと、ドレインとして機能する導電体４４２ｂ、酸化物４４３ｂ、酸化物４３２ａ、および酸化物４３２ｂと、を有する。また、トランジスタ２００と同様に、プラグとして機能する導電体が、導電体４４２ａと、導電体４４２ｂに接して設けられる。
　トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。導電体４４２は、導電体２４２と、同じ層である。酸化物４４３は、酸化物２４３と、同じ層である。酸化物４３０ｃは、酸化物２３０ｃと、同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
　本実施の形態に示す構成、方法などは、他の実施の形態等に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、図３４および図３５を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図３４ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図３４Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図３４Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図３５に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図３５Ａ乃至図３５Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図３５Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロントゲートと呼ぶ場合がある）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図３５Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図３５Ｃに示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。また、上記実施の形態で図１および図２に示したように、トランジスタＭ１としてメモリデバイス２９０のトランジスタを用い、容量素子ＣＡとして容量デバイス２９２を設ける構成にしてもよい。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
　ここで、周辺回路１４１１上にメモリセルアレイ１４７０を設け、メモリセルアレイ１４７０に複数のメモリセル１４７１が設けられた、記憶装置１４００の例を図３６Ａに示す。
　メモリセルアレイ１４７０において、複数のメモリセル１４７１は行列状に配置され、配線ＷＯＬ、配線ＢＧＬなどもメモリセルアレイ１４７０において、行方向または列方向に延伸される。配線ＢＩＬは周辺回路１４１１に設けられた列回路１４３０に接続され、メモリセルアレイ１４７０は配線ＢＩＬを介してセンスアンプなどに電気的に接続される。
　メモリセルアレイ１４７０は、ＯＳトランジスタを含んでおり、先の実施の形態に示すように、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４によって、封止されることが好ましい。例えば、図２７に示すように、メモリセルアレイ１４７０の上面、側面、および下面が、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４によって、封止されることが好ましい。
　また、図３６Ｂに示すように、複数のメモリセルアレイ１４７０＿１乃至メモリセルアレイ１４７０＿ｎ（ｎは２以上の自然数）を積層する構造にしてもよい。各メモリセルアレイ１４７０の構造は、図３６Ａに示す構造とほぼ同様だが、配線ＢＩＬによって、列回路１４３０と各メモリセルアレイ１４７０のメモリセル１４７１が接続される。また、配線ＢＩＬは、図３２に示したように、メモリセルアレイ１４７０＿１乃至メモリセルアレイ１４７０＿ｎを、複数または単数の導電体２４０で貫通して形成してもよい。
　複数のメモリセルアレイ１４７０は、ＯＳトランジスタを含んでおり、先の実施の形態に示すように、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４によって、一括して封止されることが好ましい。例えば、図５、図６、または図３２に示すように、複数のメモリセルアレイ１４７０の上面、側面、および下面が、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４によって、封止されることが好ましい。また、図５および図６で示したように、各メモリセルアレイ１４７０の境界に、絶縁体２８２、絶縁体２９６、絶縁体２９８、および絶縁体２１４が積層して設けられていることが好ましい。
［ＮＯＳＲＡＭ］
　図３５Ｄ乃至図３５Ｈに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図３５Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図３５Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図３５Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図３５Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。また、上記実施の形態で図１および図２に示したように、トランジスタＭ２としてメモリデバイス２９０のトランジスタを用い、容量素子ＣＢとして容量デバイス２９２を設ける構成にしてもよい。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図３５Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図３５Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、Ｍ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。また、上記実施の形態で図１および図２に示したように、トランジスタＭ４としてメモリデバイス２９０のトランジスタを用い、容量素子ＣＣとし容量デバイス２９２を設ける構成にしてもよい。
　なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成、方法などは、他の実施の形態等に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、図３７を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図３７Ａに示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図３７Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成、方法などは、他の実施の形態等に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３８にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図３８ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３８ＢはＳＤカードの外観の模式図であり、図３８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図３８ＤはＳＳＤの外観の模式図であり、図３８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態に示す構成、方法などは、他の実施の形態等に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
　本実施の形態では、図３９から図４２を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
＜＜ＯＳ−ＦＰＧＡ＞＞
　図３９ＡにＯＳ−ＦＰＧＡの構成例を示す。図３９Ａに示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリーオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ　ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ　ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ　ａｒｅａ）３１１５を有する。
　プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア（Ｃｏｒｅ）３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図３９Ｂには、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図３９Ｃに示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
　図４０Ａ乃至図４０Ｃを参照して、ＳＢ３１３１について説明する。図４０Ａに示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。なお、図４０Ａに示すｉｎｐｕｔはＳＢ３１３１の入力端子に相当し、ｏｕｔｐｕｔはＳＢ３１３１の出力端子に相当する。
　ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
　図４０ＢにＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、信号ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
　ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
　上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１として上記実施の形態に示すトランジスタを用いることができる。これにより、ＯＳトランジスタＭＯ３１、ＭＯＢ３１のオフ電流を小さくすることができるので、コンフィギュレーションデータを長期間保持することができる。また、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
　ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
　ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
　メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
　図４０Ｃを参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
　信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。
　信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
　ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
　マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
　図４１にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック（ＬＵＴ　ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部のデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
　ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
　ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
　レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図４２ＡにＯＳ−ＦＦ３１４０の構成例を示す。
　ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
　シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
　シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
　上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５として上記実施の形態に示すトランジスタを用いることができる。これにより、ＯＳトランジスタＭＯ３５、ＭＯＢ３５のオフ電流を小さくすることができるので、ＯＳ−ＦＦにおいて、バックアップしたデータを長期間保持することができる。また、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
　ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
　図４２Ｂを参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ（Ｂａｃｋｕｐ））
　“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
　パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
　細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
　メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
　本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
　図４３に示す半導体装置６４００は、ＣＰＵコア６４０１、パワーマネージメントユニット６４２１および周辺回路６４２２を有する。パワーマネージメントユニット６４２１は、パワーコントローラ（Ｐｏｗｅｒ　Ｃｏｎｔｒｏｌｌｅｒ）６４０２、およびパワースイッチ（Ｐｏｗｅｒ　Ｓｗｉｔｃｈ）６４０３を有する。周辺回路６４２２は、キャッシュメモリを有するキャッシュ（Ｃａｃｈｅ）６４０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）６４０５、及びデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）６４０６を有する。ＣＰＵコア６４０１は、データバス６４２３、制御装置（Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）６４０７、ＰＣ（プログラムカウンタ）６４０８、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ　Ｒｅｇｉｓｔｅｒ）６４０９、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ　Ｒｅｇｉｓｔｅｒ）６４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）６４１１、及びレジスタファイル（Ｒｅｇｉｓｔｅｒ　Ｆｉｌｅ）６４１２を有する。ＣＰＵコア６４０１と、キャッシュ６４０４等の周辺回路６４２２とのデータのやり取りは、データバス６４２３を介して行われる。
　上記実施の形態に示す半導体装置は、パワーコントローラ６４０２、制御装置６４０７をはじめ、多くの論理回路に適用することができる。これにより、消費電力低減することが可能な半導体装置６４００を提供できる。また、動作速度を向上することが可能な半導体装置６４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置６４００を提供できる。
　また、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体をチャネル形成領域に含むトランジスタと、半導体装置６４００に適用することが好ましい。これにより、小型の半導体装置６４００を提供できる。また、消費電力低減することが可能な半導体装置６４００を提供できる。また、動作速度を向上することが可能な半導体装置６４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、半導体装置の製造コストを低く抑えることができる。
　制御装置６４０７は、ＰＣ６４０８、パイプラインレジスタ６４０９、パイプラインレジスタ６４１０、ＡＬＵ６４１１、レジスタファイル６４１２、キャッシュ６４０４、バスインターフェース６４０５、デバッグインターフェース６４０６、及びパワーコントローラ６４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
　ＡＬＵ６４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
　キャッシュ６４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ６４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図４３では図示していないが、キャッシュ６４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
　パイプラインレジスタ６４０９は、命令データを一時的に記憶する機能を有するレジスタである。
　レジスタファイル６４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ６４１１の演算処理の結果得られたデータ、などを記憶することができる。
　パイプラインレジスタ６４１０は、ＡＬＵ６４１１の演算処理に利用するデータ、またはＡＬＵ６４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
　バスインターフェース６４０５は、半導体装置６４００と半導体装置６４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース６４０６は、デバッグの制御を行うための命令を半導体装置６４００に入力するための信号の経路としての機能を有する。
　パワースイッチ６４０３は、半導体装置６４００が有する、パワーコントローラ６４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ６４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ６４０２はパワースイッチ６４０３の動作を制御する機能を有する。
　上記構成を有する半導体装置６４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
　まず、ＣＰＵコア６４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ６４０２のレジスタに設定する。次いで、ＣＰＵコア６４０１からパワーコントローラ６４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置６４００内に含まれる各種レジスタとキャッシュ６４０４が、データの退避を開始する。次いで、半導体装置６４００が有するパワーコントローラ６４０２以外の各種回路への電源電圧の供給が、パワースイッチ６４０３により停止される。次いで、割込み信号がパワーコントローラ６４０２に入力されることで、半導体装置６４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ６４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ６４０４が、データの復帰を開始する。次いで、制御装置６４０７における命令の実行が再開される。
　このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
　パワーゲーティングを行う場合、ＣＰＵコア６４０１や周辺回路６４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
　ＣＰＵコア６４０１や周辺回路６４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭ回路が回路内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭ回路と呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭ回路は、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭ回路は長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭ回路は短期間のデータ退避および復帰が可能となる場合がある。
　バックアップ可能なフリップフロップ回路の例について、図４４を用いて説明する。
　図４４に示す半導体装置６５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置６５００は、第１の記憶回路６５０１と、第２の記憶回路６５０２と、第３の記憶回路６５０３と、読み出し回路６５０４と、を有する。半導体装置６５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置６５００の構成例について説明するものとする。
　第１の記憶回路６５０１は、半導体装置６５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置６５００に電源電圧が供給されている期間において、第１の記憶回路６５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路６５０１は、半導体装置６５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路６５０１は、揮発性の記憶回路と呼ぶことができる。
　第２の記憶回路６５０２は、第１の記憶回路６５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路６５０３は、第２の記憶回路６５０２に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。読み出し回路６５０４は、第２の記憶回路６５０２または第３の記憶回路６５０３に保持されたデータを読み出して第１の記憶回路６５０１に記憶する（あるいは復帰する）機能を有する。
　特に、第３の記憶回路６５０３は、半導体装置６５００に電源電圧が供給されてない期間においても、第２の記憶回路６５０２に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。
　図４４に示すように、第２の記憶回路６５０２はトランジスタ６５１２と容量素子６５１９とを有する。第３の記憶回路６５０３はトランジスタ６５１３と、トランジスタ６５１５と、容量素子６５２０とを有する。読み出し回路６５０４はトランジスタ６５１０と、トランジスタ６５１８と、トランジスタ６５０９と、トランジスタ６５１７と、を有する。
　トランジスタ６５１２は、第１の記憶回路６５０１に保持されているデータに応じた電荷を、容量素子６５１９に充放電する機能を有する。トランジスタ６５１２は、第１の記憶回路６５０１に保持されているデータに応じた電荷を容量素子６５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ６５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
　トランジスタ６５１３は、容量素子６５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ６５１５は、トランジスタ６５１３が導通状態であるときに、配線６５４４の電位に応じた電荷を容量素子６５２０に充放電する機能を有する。トランジスタ６５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ６５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
　各素子の接続関係を具体的に説明すると、トランジスタ６５１２のソース及びドレインの一方は、第１の記憶回路６５０１に接続されている。トランジスタ６５１２のソース及びドレインの他方は、容量素子６５１９の一方の電極、トランジスタ６５１３のゲート、及びトランジスタ６５１８のゲートに接続されている。容量素子６５１９の他方の電極は、配線６５４２に接続されている。トランジスタ６５１３のソース及びドレインの一方は、配線６５４４に接続されている。トランジスタ６５１３のソース及びドレインの他方は、トランジスタ６５１５のソース及びドレインの一方に接続されている。トランジスタ６５１５のソース及びドレインの他方は、容量素子６５２０の一方の電極、及びトランジスタ６５１０のゲートに接続されている。容量素子６５２０の他方の電極は、配線６５４３に接続されている。トランジスタ６５１０のソース及びドレインの一方は、配線６５４１に接続されている。トランジスタ６５１０のソース及びドレインの他方は、トランジスタ６５１８のソース及びドレインの一方に接続されている。トランジスタ６５１８のソース及びドレインの他方は、トランジスタ６５０９のソース及びドレインの一方に接続されている。トランジスタ６５０９のソース及びドレインの他方は、トランジスタ６５１７のソース及びドレインの一方、及び第１の記憶回路６５０１に接続されている。トランジスタ６５１７のソース及びドレインの他方は、配線６５４０に接続されている。また、図４４においては、トランジスタ６５０９のゲートは、トランジスタ６５１７のゲートと接続されているが、トランジスタ６５０９のゲートは、必ずしもトランジスタ６５１７のゲートと接続されていなくてもよい。
　トランジスタ６５１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ６５１５のオフ電流が小さいために、半導体装置６５００は、長期間電源供給なしに情報を保持することができる。トランジスタ６５１５のスイッチング特性が良好であるために、半導体装置６５００は、高速のバックアップとリカバリを行うことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
　本実施の形態は、上記実施の形態に示す記憶装置が組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、上記実施の形態に示す記憶装置が組み込まれた電子部品の例を、図４５Ａ、図４５Ｂを用いて説明を行う。
　図４５Ａに示す電子部品７０００はＩＣチップであり、リード及び回路部を有する。電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。
　電子部品７０００の回路部は、基板７０３１、層７０３２、層７０３３の積層でなる。
　基板７０３１として、上記実施の形態に示す基板に用いることが可能な材料を適用すればよい。また、基板７０３１としてシリコンなどを材料とした半導体基板を用いた場合、基板７０３１に集積回路を形成し、その上にＯＳトランジスタを有する層７０３２を形成してもよい。
　層７０３２は、上記実施の形態に示すＯＳトランジスタを有する。例えば、ＣＰＵなどの制御回路を層７０３２に設けることができる。
　層７０３３はメモリを有する。当該メモリとして、例えば、ＮＯＳＲＡＭ、ＤＯＳＲＡＭ（登録商標）などのＯＳトランジスタを用いたメモリ（以下、ＯＳメモリと呼ぶ）を用いることができる。また、ＮＯＳＲＡＭとして上記実施の形態に示す記憶装置を用いることができる。
　ＯＳメモリは、他の半導体素子に積層させて設けることができるため、電子部品７０００を小型化することができる。また、ＯＳメモリはデータを書き換える際の消費電力が小さく、電子部品７０００の消費電力を低減させることができる。
　上記ＯＳメモリは、層７０３３ではなく、層７０３２に設けてもよい。そうすることで、ＩＣチップの製造工程を短縮することができる。
　層７０３３はＯＳメモリ以外に、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）などのメモリを設けてもよい。
　図４５Ａでは、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　図４５Ｂは、電子部品７４００の模式図である。電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、およびレンズ７４３５等を有する。また、パッケージ基板７４１１およびイメージセンサチップ７４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ７４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。ランド７４４１は電極パッド７４６１と電気的に接続され、電極パッド７４６１はイメージセンサチップ７４５１またはＩＣチップ７４９０とワイヤ７４７１によって電気的に接続されている。図４５Ｂは、電子部品７４００の内部を示すために、レンズカバー７４２１およびレンズ７４３５の一部を省略して図示している。
　イメージセンサチップ７４５１の回路部は、基板７０３１、層７０３２、層７０３３、層７０３４の積層でなる。
　基板７０３１、層７０３２および層７０３３の詳細は、上述の電子部品７０００の記載を参照すればよい。
　層７０３４は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。
　セレン系材料はｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
　上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。
　また、層７０３４が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体の用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。
　上記シリコンを用いたフォトダイオードは単結晶シリコンを用いて形成することができる。このとき、層７０３３と層７０３４とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
（実施の形態１１）
　本実施の形態では、本発明の一態様の半導体装置に適用可能な電子機器の具体例について図４６を用いて説明する。
　より具体的には、本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図４６に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図４６に、電子機器の例を示す。
［携帯電話］
　図４６Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末１］
　図４６Ｂには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図４６Ａ、図４６Ｂに図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［宇宙用途］
　本発明の一態様の半導体装置は、宇宙用途の装置にも適用することができる。例えば、図４６Ｃは、人工衛星５８００を示している。人工衛星５８００は、機体５８０１と、ソーラーパネル５８０２と、を有する。人工衛星５８００の機体５８０１内に、本発明の一態様の半導体装置を使用することができる。なお、本発明の一態様の半導体装置は、ソーラーパネル５８０２から供給される電力が少ない状況（例えば、ソーラーパネルに太陽が当たらない状況）においても、低消費電力であるため駆動できる場合がある。また、宇宙空間においては、太陽光が当たった領域においては、機体５８０１内に設けられる電子機器や半導体装置などは、２００℃以上の高温環境下に曝される場合がある。本発明の一態様の半導体装置は、高温環境下においても、高い信頼性を有するため、好適に用いることができる。
［ゲーム機］
　図４６Ｄは、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図４６Ｄでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図４６Ｅ１は移動体の一例である自動車５７００を示し、図４６Ｅ２は、自動車の室内におけるフロントガラス周辺を示す図である。図４６Ｅ２では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、空調の設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
　本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
　図４６Ｆは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４６Ｆは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図４６Ｆでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図４６Ｆに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態に示す構成、方法などは、他の実施の形態等に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態等に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域（チャネル形成領域）におけるチャネル幅（以下、「実効的なチャネル幅」ともいう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう）と、が異なる場合がある。例えば、ゲートが半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲートが半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　なお、本明細書等において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴあるいはＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
２００：トランジスタ、２００＿ｎ：トランジスタ、２００＿１：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１０：絶縁体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０ｃ１：酸化物、２３０ｃ２：酸化物、２３０Ｃ：酸化膜、２４０：導電体、２４０＿ｎ：導電体、２４０＿１：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２Ｂ：導電体層、２４３：酸化物、２４３ａ：酸化物、２４３Ａ：酸化膜、２４３ｂ：酸化物、２４３Ｂ：酸化物層、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０Ａａ：導電膜、２６０Ａｂ：導電膜、２６０ｂ：導電体、２６５：封止部、２６５ａ：封止部、２６５ｂ：封止部、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８６：絶縁体、２８７：絶縁体、２８７Ａ：絶縁膜、２９０：メモリデバイス、２９０＿ｎ：メモリデバイス、２９０＿１：メモリデバイス、２９０＿２：メモリデバイス、２９２：容量デバイス、２９４：導電体、２９６：絶縁体、２９８：絶縁体

Claims (8)

  1. 　トランジスタと、容量デバイスと、を有し、
    　前記トランジスタは、
    　第１の酸化物半導体と、
    　前記第１の酸化物半導体の上面に設けられる第１の導電体及び第２の導電体と、
    　前記第１の酸化物半導体上に形成され、且つ前記第１の導電体と、前記第２の導電体との間に設けられる第２の酸化物半導体と、
    　前記第２の酸化物半導体に接して設けられる第１の絶縁体と、
    　前記第１の絶縁体に接して設けられる第３の導電体と、を有し、
    　前記容量デバイスは、
    　前記第２の導電体と、
    　前記第２の導電体上の第２の絶縁体と、
    　前記第２の絶縁体上の第４の導電体と、を有し、
    　前記第１の酸化物半導体は、
    　前記第１の導電体及び前記第２の導電体の厚さよりも深い溝部を有する、
    　メモリデバイス。
  2. 　請求項１において、
    　前記第２の酸化物半導体、前記第１の絶縁体、及び前記第３の導電体は、
    　前記溝部に埋め込まれ、
    　前記第２の酸化物半導体は、曲率を有する、
    　メモリデバイス。
  3. 　請求項１または請求項２において、
    　前記第１の酸化物半導体、及び前記第２の酸化物半導体は、それぞれインジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、
    　メモリデバイス。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１の酸化物半導体は、前記第２の酸化物半導体よりも前記インジウムの原子数比が高い領域を有する、
    　メモリデバイス。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記第１の酸化物半導体、及び前記第２の酸化物半導体は、それぞれ結晶性を有する、
    　メモリデバイス。
  6. 　請求項１乃至請求項５のいずれか一項に記載のメモリデバイスと、
    　シリコンを含むデバイスと、を有し、
    　前記メモリデバイスと、前記シリコンを含むデバイスとは、電気的に接続されている、
    　半導体装置。
  7. 　請求項１乃至請求項５のいずれか一項に記載のメモリデバイスを有する半導体装置であって、前記メモリデバイスを第１のメモリデバイスとした場合、
    　前記半導体装置は、
    　前記第１のメモリデバイスと、
    　前記第１のメモリデバイス上の第ｎ（ｎは２以上の自然数）のメモリデバイスと、
    　前記第１のメモリデバイス、及び前記第ｎのメモリデバイスと電気的に接続されるシリコンを含むデバイスと、を有し、
    　前記シリコンを含むデバイスと、前記第１のメモリデバイスと、前記第ｎのメモリデバイスとは、順に積層して形成される、半導体装置。
  8. 　請求項７において、
    　前記第ｎのメモリデバイスは、酸化物半導体を有する、半導体装置。
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