JP2023136275A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置 Download PDF

Info

Publication number
JP2023136275A
JP2023136275A JP2022041799A JP2022041799A JP2023136275A JP 2023136275 A JP2023136275 A JP 2023136275A JP 2022041799 A JP2022041799 A JP 2022041799A JP 2022041799 A JP2022041799 A JP 2022041799A JP 2023136275 A JP2023136275 A JP 2023136275A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
electrode
transistor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022041799A
Other languages
English (en)
Inventor
恵子 佐久間
Keiko Sakuma
太郎 塩川
Taro Shiokawa
究 佐久間
Kiwamu Sakuma
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022041799A priority Critical patent/JP2023136275A/ja
Priority to TW111129020A priority patent/TWI830322B/zh
Priority to CN202211062267.4A priority patent/CN116825821A/zh
Priority to US17/899,909 priority patent/US20230299206A1/en
Publication of JP2023136275A publication Critical patent/JP2023136275A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】トランジスタ特性の優れた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた第１の酸化物半導体層と、第１の酸化物半導体層に対向するゲート電極と、ゲート電極と第１の酸化物半導体層との間に設けられ、第１の電極と離間した第２の酸化物半導体層と、ゲート電極と第２の酸化物半導体層との間に設けられたゲート絶縁層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。
米国特許第９６９８２７２号明細書
本発明が解決しようとする課題は、トランジスタ特性の優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた第１の酸化物半導体層と、前記第１の酸化物半導体層に対向するゲート電極と、前記ゲート電極と前記第１の酸化物半導体層との間に設けられ、前記第１の電極と離間した第２の酸化物半導体層と、前記ゲート電極と前記第２の酸化物半導体層との間に設けられたゲート絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の変形例の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体記憶装置の等価回路図。 第５の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた第１の酸化物半導体層と、第１の酸化物半導体層に対向するゲート電極と、ゲート電極と第１の酸化物半導体層との間に設けられ、第１の電極と離間した第２の酸化物半導体層と、ゲート電極と第２の酸化物半導体層との間に設けられたゲート絶縁層と、を備える。
図１、図２、及び図３は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。図３は、図１のＢＢ’断面図である。図１において、上下方向を第１の方向と称する。図１において、左右方向を第２の方向と称する。第２の方向は、第１の方向に垂直である。
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ１００は、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１００は、いわゆる縦型トランジスタである。
トランジスタ１００は、下部電極１２、上部電極１４、第１の酸化物半導体層１６、第２の酸化物半導体層１７、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。第１の酸化物半導体層１６は、第１の部分１６ａを含む。
下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。
シリコン基板１０は、例えば、単結晶シリコンである。基板は、シリコン基板に限定されない。基板は、例えば、シリコン基板以外の半導体基板であっても構わない。基板は、例えば、絶縁基板であっても構わない。
下部電極１２は、シリコン基板１０の上に設けられる。シリコン基板１０と下部電極１２との間には、基板絶縁層２２が設けられる。
下部電極１２は、トランジスタ１００のソース電極又はドレイン電極として機能する。
下部電極１２は、導電体である。下部電極１２は、例えば、酸化物導電体又は金属を含む。下部電極１２は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１２は、例えば、酸化インジウムスズである。下部電極１２は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属である。
下部電極１２は、例えば、複数の導電体の積層構造を有していても構わない。
上部電極１４は、シリコン基板１０の上に設けられる。上部電極１４は、下部電極１２の上に設けられる。シリコン基板１０と上部電極１４との間に、下部電極１２が設けられる。下部電極１２から上部電極１４に向かう方向は第１の方向である。
上部電極１４は、トランジスタ１００のソース電極又はドレイン電極として機能する。
上部電極１４は、導電体である。上部電極１４は、例えば、酸化物導電体又は金属を含む。上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。上部電極１４は、例えば、酸化インジウムスズである。上部電極１４は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む金属である。
上部電極１４は、例えば、複数の導電体の積層構造を有していても構わない。
下部電極１２と上部電極１４とは、例えば、同一の材料で形成される。下部電極１２及び上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１２及び上部電極１４は、例えば、酸化インジウムスズである。
第１の酸化物半導体層１６は、シリコン基板１０の上に設けられる。第１の酸化物半導体層１６は、下部電極１２と上部電極１４との間に設けられる。第１の酸化物半導体層１６は、例えば、下部電極１２に接する。第１の酸化物半導体層１６は、例えば、上部電極１４に接する。
第１の方向に垂直な断面において、第１の酸化物半導体層１６の第２の方向の幅は、例えば、上部電極１４から下部電極１２に向かって小さくなる。例えば、第１の方向に平行な断面において、第１の酸化物半導体層１６の側面は、順テーパ形状を有する。
第１の酸化物半導体層１６の第１の方向の長さは、例えば、８０ｎｍ以上２００ｎｍ以下である。第１の酸化物半導体層１６の第２の方向の幅は、例えば、２０ｎｍ以上１００ｎｍ以下である。
第１の酸化物半導体層１６は、酸化物半導体である。第１の酸化物半導体層１６は、例えば、アモルファスである。
第１の酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。第１の酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む。第１の酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む。
第１の酸化物半導体層１６は、例えば、チタン（Ｔｉ）、亜鉛（Ｚｎ）、及びタングステン（Ｗ）からなる群から選ばれる少なくとも一つの元素を含む。第１の酸化物半導体層１６は、例えば、酸化チタン、酸化亜鉛、又は酸化タングステンを含む。
第１の酸化物半導体層１６は、例えば、下部電極１２の化学組成、及び、上部電極１４の化学組成と異なる化学組成を有する。
第１の酸化物半導体層１６は、第１の部分１６ａを含む。図３に示すように、第１の部分１６ａは第１の方向に垂直な面において、下部電極１２に囲まれる。
第１の酸化物半導体層１６は、例えば、酸素空孔を含む。第１の酸化物半導体層１６の中の酸素空孔は、ドナーとして機能する。
第２の酸化物半導体層１７は、シリコン基板１０の上に設けられる。第２の酸化物半導体層１７は、ゲート電極１８と第１の酸化物半導体層１６との間に設けられる。
図２に示すように、第２の酸化物半導体層１７は、第１の酸化物半導体層１６を囲む。第２の酸化物半導体層１７は、第１の酸化物半導体層１６に接する。
第２の酸化物半導体層１７は、下部電極１２と上部電極１４との間に設けられる。第２の酸化物半導体層１７は、下部電極１２と離間する。第２の酸化物半導体層１７は、下部電極１２と第１の方向に離間する。第１の方向において、第２の酸化物半導体層１７と下部電極１２との間にゲート絶縁層２０が設けられる。
例えば、第１の方向に平行な断面において、第２の酸化物半導体層１７の側面は、順テーパ形状を有する。
第２の酸化物半導体層１７には、トランジスタ１００のオン動作時に、電流経路となるチャネルが形成される。
第２の酸化物半導体層１７は、酸化物半導体である。第２の酸化物半導体層１７は、例えば、アモルファスである。
第２の酸化物半導体層１７は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。第２の酸化物半導体層１７は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む。第２の酸化物半導体層１７は、例えば、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む。
第２の酸化物半導体層１７は、例えば、チタン（Ｔｉ）、亜鉛（Ｚｎ）、及びタングステン（Ｗ）からなる群から選ばれる少なくとも一つの元素を含む。第２の酸化物半導体層１７は、例えば、酸化チタン、酸化亜鉛、又は酸化タングステンを含む。
第２の酸化物半導体層１７は、例えば、第１の酸化物半導体層１６と同一の化学組成を有する。第２の酸化物半導体層１７は、例えば、下部電極１２の化学組成、及び、上部電極１４の化学組成と異なる化学組成を有する。
第２の酸化物半導体層１７の、ゲート絶縁層２０と第１の酸化物半導体層１６との間の部分の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
ゲート電極１８は、第１の酸化物半導体層１６に対向する。また、ゲート電極１８は、第２の酸化物半導体層１７に対向する。ゲート電極１８は、その第１の方向における位置座標が、下部電極１２の第１の方向における位置座標と上部電極１４の第１の方向における位置座標の間の値となるように設けられる。
図２に示すように、ゲート電極１８は、第１の酸化物半導体層１６を囲んで設けられる。ゲート電極１８は、第１の酸化物半導体層１６の周囲に設けられる。
図２に示すように、ゲート電極１８は、第２の酸化物半導体層１７を囲んで設けられる。ゲート電極１８は、第２の酸化物半導体層１７の周囲に設けられる。
ゲート電極１８は、例えば、金属、金属化合物、又は半導体である。ゲート電極１８は、例えば、タングステン（Ｗ）を含む。
ゲート電極１８の第１の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層２０は、ゲート電極１８と第２の酸化物半導体層１７との間に設けられる。ゲート絶縁層２０は、第２の酸化物半導体層１７を囲んで設けられる。ゲート絶縁層２０は、第２の酸化物半導体層１７に接する。
ゲート絶縁層２０は、例えば、酸化物、窒化物、又は酸窒化物である。ゲート絶縁層２０は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、又は酸化ジルコニウムを含む。ゲート絶縁層２０は、例えば、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、又は酸化ジルコニウム膜を含む。ゲート絶縁層２０は、例えば、上記例示列挙した膜の、積層膜を含む。ゲート絶縁層２０の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
基板絶縁層２２は、シリコン基板１０と下部電極１２との間に設けられる。基板絶縁層２２は、例えば、酸化物、窒化物、又は酸窒化物である。基板絶縁層２２は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。基板絶縁層２２は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンである。
下部絶縁層２４は、下部電極１２の上に設けられる。下部絶縁層２４は、ゲート電極１８と下部電極１２との間に設けられる。
下部絶縁層２４は、第１の酸化物半導体層１６及び第２の酸化物半導体層１７を囲む。下部絶縁層２４は、ゲート絶縁層２０を囲む。下部絶縁層２４と第２の酸化物半導体層１７との間に、ゲート絶縁層２０が設けられる。
下部絶縁層２４は、例えば、酸化物、窒化物、又は酸窒化物である。下部絶縁層２４は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。下部絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。下部絶縁層２４は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
上部絶縁層２６は、ゲート電極１８の上に設けられる。上部絶縁層２６は、ゲート電極１８と上部電極１４との間に設けられる。
上部絶縁層２６は、第１の酸化物半導体層１６及び第２の酸化物半導体層１７を囲む。上部絶縁層２６は、ゲート絶縁層２０を囲む。上部絶縁層２６と第２の酸化物半導体層１７との間に、ゲート絶縁層２０が設けられる。
上部絶縁層２６は、例えば、酸化物、窒化物、又は酸窒化物である。上部絶縁層２６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。上部絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。上部絶縁層２６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図４、図５、図６、図７、図８、図９、図１０、及び図１１は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図４～図１１は、それぞれ、図１に対応する断面を示す。図４～図１１は、トランジスタ１００の製造方法の一例を示す図である。
最初に、シリコン基板１０の上に、第１の酸化シリコン膜３１、第１の酸化インジウムスズ膜３２、第２の酸化シリコン膜３３、タングステン層３４、及び第３の酸化シリコン膜３５を、この順に第１の方向に積層する（図４）。第１の酸化シリコン膜３１、第１の酸化インジウムスズ膜３２、第２の酸化シリコン膜３３、タングステン層３４、及び第３の酸化シリコン膜３５は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
第１の酸化シリコン膜３１は、最終的に基板絶縁層２２となる。第１の酸化インジウムスズ膜３２の一部は、最終的に下部電極１２となる。第２の酸化シリコン膜３３の一部は、最終的に下部絶縁層２４となる。タングステン層３４の一部は、最終的にゲート電極１８となる。第３の酸化シリコン膜３５の一部は、最終的に上部絶縁層２６となる。
次に、第３の酸化シリコン膜３５の表面から、第３の酸化シリコン膜３５、タングステン層３４、第２の酸化シリコン膜３３を貫通し、第１の酸化インジウムスズ膜３２に達する開口部３６を形成する（図５）。開口部３６は、例えば、第１の酸化インジウムスズ膜３２に向かって穴径が小さくなる順テーパ形状を有する。開口部３６は、例えば、リソグラフィ法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて形成する。
次に、開口部３６の内部に、第４の酸化シリコン膜３７を形成する（図６）。第４の酸化シリコン膜３７は、例えば、ＣＶＤ法により形成する。第４の酸化シリコン膜３７の一部は、最終的にゲート絶縁層２０となる。
次に、開口部３６の内部に、第１の酸化物半導体膜３８を形成する（図７）。第１の酸化物半導体膜３８の一部は、第２の酸化物半導体層１７となる。
第１の酸化物半導体膜３８は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。第１の酸化物半導体膜３８は、例えば、ＣＶＤ法で形成する。
次に、開口部３６の底部の第１の酸化物半導体膜３８及び第４の酸化シリコン膜３７をエッチングし、第１の酸化インジウムスズ膜３２を露出させる（図８）。さらに、第１の酸化インジウムスズ膜３２をエッチングし、凹部４０を形成する。第１の酸化物半導体膜３８、第４の酸化シリコン膜３７、及び第１の酸化インジウムスズ膜３２は、ＲＩＥ法を用いてエッチングする。
第１の酸化物半導体膜３８、第４の酸化シリコン膜３７、及び第１の酸化インジウムスズ膜３２をエッチングする際に、第１の酸化物半導体膜３８の表面はエッチングに晒されるため、加工ダメージが加わる。
次に、開口部３６を第２の酸化物半導体膜４１で埋め込む（図９）。第２の酸化物半導体膜４１の一部は、第１の酸化物半導体層１６となる。凹部４０を埋め込んだ第１の酸化物半導体層１６は、第１の酸化物半導体層１６の第１の部分１６ａとなる。
第２の酸化物半導体膜４１は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。第２の酸化物半導体膜４１は、例えば、ＣＶＤ法で形成する。
次に、第２の酸化物半導体膜４１の上部を除去し、第３の酸化シリコン膜３５の表面を露出させる（図１０）。第２の酸化物半導体膜４１は、例えば、ＲＩＥ法を用いてエッチングし、除去する。
次に、第２の酸化インジウムスズ膜４２を形成する（図１１）。第２の酸化インジウムスズ膜４２は、第２の導電膜の一例である。第２の酸化インジウムスズ膜４２は、例えば、ＣＶＤ法により形成する。第２の酸化インジウムスズ膜４２は、最終的に上部電極１４となる。
以上の製造方法により、図１、図２、及び図３に示すトランジスタ１００が製造される。
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタをＤＲＡＭのメモリセルのスイッチングトランジスタに適用することが検討されている。オフ動作時のチャネルリーク電流が極めて小さいため、酸化物半導体トランジスタをスイッチングトランジスタに適用することで、ＤＲＡＭの電荷保持特性が向上する。
図１２は、比較例の半導体装置の模式断面図である。図１２は、第１の実施形態の半導体装置の図１に対応する図である。
比較例の半導体装置は、トランジスタ９００である。トランジスタ９００は、酸化物半導体トランジスタである。トランジスタ９００は、ゲート電極１８と第１の酸化物半導体層１６との間に、第２の酸化物半導体層１７を備えない点で、第１の実施形態のトランジスタ１００と異なる。また、トランジスタ９００は、第１の酸化物半導体層１６が、第１の部分１６ａを備えない点で、第１の実施形態のトランジスタ１００と異なる。
比較例のトランジスタ９００は、ゲート絶縁層２０と第１の酸化物半導体層１６が接する。
図１３、図１４、及び図１５は、比較例の半導体装置の製造方法の一例を示す模式断面図である。図１３、図１４、及び図１５は、それぞれ、図１２に対応する断面を示す。図１３、図１４、及び図１５は、トランジスタ９００の製造方法の一例を示す図である。
開口部３６の内部に、第４の酸化シリコン膜３７を形成するまでは、第１の実施形態の製造方法と同様である（図１３）。第４の酸化シリコン膜３７は、例えば、ＣＶＤ法により形成する。第４の酸化シリコン膜３７の一部は、最終的にゲート絶縁層２０となる。
次に、開口部３６の底部の第４の酸化シリコン膜３７をエッチングし、第１の酸化インジウムスズ膜３２を露出させる（図１４）。第４の酸化シリコン膜３７は、ＲＩＥ法を用いてエッチングする。
第４の酸化シリコン膜３７をエッチングする際に、第４の酸化シリコン膜３７の表面はエッチングに晒されるため、加工ダメージが加わる。
次に、開口部３６を酸化物半導体膜４５で埋め込む（図１５）。酸化物半導体膜４５の一部は、第１の酸化物半導体層１６となる。
酸化物半導体膜４５は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。酸化物半導体膜４５は、例えば、ＣＶＤ法で形成する。
その後、酸化物半導体膜４５の上部を除去し、第３の酸化シリコン膜３５の表面を露出させる。その後、第１の実施形態の製造方法と同様に、上部電極１４となる酸化インジウムスズ膜を形成する。
以上の製造方法により、図１２に示すトランジスタ９００が製造される。
比較例のトランジスタ９００の製造方法では、開口部３６の底部の第４の酸化シリコン膜３７をエッチングする際に、ゲート絶縁層２０となる第４の酸化シリコン膜３７の表面がエッチングに晒され、加工ダメージが加わる。特に、第４の酸化シリコン膜３７の表面が順テーパ形状の場合、表面に加えられる加工ダメージは大きくなる。このため、例えば、トランジスタ９００のゲート絶縁層２０のリーク電流が増大したり、ゲート絶縁層２０の信頼性が低下する。
また、例えば、ゲート絶縁層２０と第１の酸化物半導体層１６との界面が加工ダメージを受けることで、キャリアの移動度が低下し、トランジスタ９００のオン電流が低下する。
第１の実施形態のトランジスタ１００は、ゲート絶縁層２０と、第１の酸化物半導体層１６との間に第２の酸化物半導体層１７が設けられる。第２の酸化物半導体層１７が設けられることで、開口部３６の底部の第４の酸化シリコン膜３７をエッチングする際に、ゲート絶縁層２０となる第４の酸化シリコン膜３７の表面は、第１の酸化物半導体膜３８によって保護される。
したがって、ゲート絶縁層２０となる第４の酸化シリコン膜３７の表面がエッチングに晒されることがない。よって、トランジスタ１００のゲート絶縁層２０のリーク電流の増大や、ゲート絶縁層２０の信頼性の低下は生じない。
また、第１の実施形態のトランジスタ１００は、第１の酸化物半導体層１６が、下部電極１２に接する第１の部分１６ａを備える。第１の部分１６ａを備えることで、第１の酸化物半導体層１６と下部電極１２との間の接触面積を大きくすることができる。したがって、第１の酸化物半導体層１６と下部電極１２との間のコンタクト抵抗が低減する。よって、トランジスタ１００のオン電流が増大する。
第１の実施形態のトランジスタ１００では、開口部３６の底部の第４の酸化シリコン膜３７をエッチングする際に、ゲート絶縁層２０となる第４の酸化シリコン膜３７の表面は、第１の酸化物半導体膜３８によって保護される。このため、オーバーエッチングにより凹部４０（図８）を形成することが容易である。この凹部４０を用いて、下部電極１２に接する第１の部分１６ａが形成できる。
以上、第１の実施形態によれば、トランジスタ特性の優れた半導体装置が実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の酸化物半導体層の化学組成と、第２の酸化物半導体層の化学組成は異なる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１６は、第２の実施形態の半導体装置の模式断面図である。図１６は、第１の実施形態の図１に対応する図である。
第２の実施形態の半導体装置は、トランジスタ２００である。トランジスタ２００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ２００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ２００は、いわゆるＳＧＴである。トランジスタ２００は、いわゆる縦型トランジスタである。
トランジスタ２００は、下部電極１２、上部電極１４、第１の酸化物半導体層１６、第２の酸化物半導体層１７、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。第１の酸化物半導体層１６は、第１の部分１６ａを含む。
トランジスタ２００の第１の酸化物半導体層１６の化学組成と、第２の酸化物半導体層１７の化学組成は異なる。
例えば、第２の酸化物半導体層１７のインジウム（Ｉｎ）の原子濃度は、第１の酸化物半導体層１６のインジウム（Ｉｎ）の原子濃度より高い。例えば、第２の酸化物半導体層１７及び第１の酸化物半導体層１６は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含み、第２の酸化物半導体層１７のインジウム（Ｉｎ）の原子濃度は、第１の酸化物半導体層１６のインジウム（Ｉｎ）の原子濃度より高い。
また、例えば、第１の酸化物半導体層１６のガリウム（Ｇａ）の原子濃度は、第２の酸化物半導体層１７のガリウム（Ｇａ）の原子濃度より高い。例えば、第１の酸化物半導体層１６及び第２の酸化物半導体層１７は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含み、第１の酸化物半導体層１６のガリウム（Ｇａ）の原子濃度は、第２の酸化物半導体層１７のガリウム（Ｇａ）の原子濃度より高い。
また、例えば、第２の酸化物半導体層１７は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含み、第１の酸化物半導体層１６は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。例えば、第２の酸化物半導体層１７のアルミニウム（Ａｌ）の原子濃度は、第１の酸化物半導体層１６のアルミニウム（Ａｌ）の原子濃度より高い。
第２の実施形態のトランジスタ２００によれば、第１の酸化物半導体層１６の化学組成と、第２の酸化物半導体層１７の化学組成を変えることにより、トランジスタ特性を最適化することができる。
例えば、第２の酸化物半導体層１７のインジウム（Ｉｎ）の原子濃度を、第１の酸化物半導体層１６のインジウム（Ｉｎ）の原子濃度より高くすることで、トランジスタ２００のキャリア移動度が向上し、オン電流を増加させることができる。
第２の酸化物半導体層１７のインジウム（Ｉｎ）の原子濃度を高くすることで、第２の酸化物半導体層１７のキャリア移動度が向上する。トランジスタ２００において、第２の酸化物半導体層１７は、ゲート絶縁層２０を間に挟んで下部電極１２と離間する。したがって、第２の酸化物半導体層１７から下部電極１２への直接的な電流経路は遮断されている。よって、第２の酸化物半導体層１７のキャリア移動度が向上しても、トランジスタ２００のオフリーク電流の増加は抑制できる。
また、第１の酸化物半導体層１６のガリウム（Ｇａ）の原子濃度を、第２の酸化物半導体層１７のガリウム（Ｇａ）の原子濃度より高くすることで、トランジスタ２００のキャリア移動度が低下し、オフリーク電流を低減させることができる。
第１の酸化物半導体層１６のガリウム（Ｇａ）の原子濃度を高くすることで、第１の酸化物半導体層１６のキャリア移動度が低下する。トランジスタ２００において、ゲート絶縁層２０の直下には、第２の酸化物半導体層１７が設けられる。オン電流は主にゲート絶縁層２０の直下の第２の酸化物半導体層１７を流れる。したがって、第１の酸化物半導体層１６のキャリア移動度が低下しても、トランジスタ２００のオン電流の低下は抑制できる。
また、第２の酸化物半導体層１７のアルミニウム（Ａｌ）の原子濃度を、第１の酸化物半導体層１６のアルミニウム（Ａｌ）の原子濃度より高くすることで、トランジスタ２００の閾値変動を抑制することができる。第２の酸化物半導体層１７は、例えば、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む。
第２の酸化物半導体層１７のアルミニウム（Ａｌ）の原子濃度を高くすることで、第２の酸化物半導体層１７の耐熱性が向上する。よって、トランジスタ２００の閾値変動が抑制できる。第１の酸化物半導体層１６の化学組成は、耐熱性以外の特性を最適化するため選択できる。第１の酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。
（変形例）
図１７は、第２の実施形態の変形例の半導体装置の模式断面図である。図１７は、第２の実施形態の図１６に対応する図である。
第２の実施形態の変形例のトランジスタ２０１は、第２の酸化物半導体層１７は、上部電極１４と離間する点で、第２の実施形態のトランジスタ２００と異なる。第１の方向において、第２の酸化物半導体層１７と上部電極１４との間に、第１の酸化物半導体層１６が設けられる。変形例のトランジスタ２０１は、例えば、第１の実施形態の製造方法の図８に対応する凹部形成のエッチングの際に、第２の酸化物半導体層１７となる酸化物半導体膜のエッチングレートが、ゲート絶縁層２０となる酸化シリコン膜のエッチングレートより速くなるエッチング条件を選択することで形成できる。
変形例のトランジスタ２０１によれば、第２の酸化物半導体層１７は、第１の酸化物半導体層１６を間に挟んで上部電極１４と離間する。したがって、第２の酸化物半導体層１７から上部電極１４への直接的な電流経路は遮断されている。よって、第２の酸化物半導体層１７のキャリア移動度が向上しても、トランジスタ２０１のオフリーク電流の増加が、第２の実施形態のトランジスタ２００と比較して、更に抑制できる。
以上、第２の実施形態及び変形例によれば、トランジスタ特性の優れた半導体装置が実現される。
（第３の実施形態）
第３の実施形態の半導体装置は、コア絶縁層を含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１８は、第３の実施形態の半導体装置の模式断面図である。図１８は、第１の実施形態の図１に対応する図である。
第３の実施形態の半導体装置は、トランジスタ３００である。トランジスタ３００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ３００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ３００は、いわゆるＳＧＴである。トランジスタ３００は、いわゆる縦型トランジスタである。
トランジスタ３００は、下部電極１２、上部電極１４、第１の酸化物半導体層１６、第２の酸化物半導体層１７、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。第１の酸化物半導体層１６は、第１の部分１６ａ、コア絶縁層４６を含む。
コア絶縁層４６は、第１の方向に垂直な面において、第１の酸化物半導体層１６に囲まれる。コア絶縁層４６は、例えば、ゲート電極１８を含み、第１の方向に垂直な断面において、第１の酸化物半導体層１６に囲まれる。
コア絶縁層４６は、例えば、酸化物、窒化物、又は酸窒化物である。コア絶縁層４６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。コア絶縁層４６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層を含む。コア絶縁層４６は、例えば、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層である。
コア絶縁層４６を含むことで、例えば、第１の酸化物半導体層１６の体積が低下し、トランジスタ３００のオフリーク電流が低減する。
以上、第３の実施形態によれば、トランジスタ特性の優れた半導体装置が実現される。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の方向に平行な断面において、第１の酸化物半導体層の側面が第１の方向に平行な点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１９は、第４の実施形態の半導体装置の模式断面図である。図１９は、第１の実施形態の図１に対応する図である。
第４の実施形態の半導体装置は、トランジスタ４００である。トランジスタ４００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ４００は、ゲート電極が、チャネルが形成される酸化物半導体層を囲んで設けられる。トランジスタ４００は、いわゆるＳＧＴである。トランジスタ４００は、いわゆる縦型トランジスタである。
トランジスタ４００は、下部電極１２、上部電極１４、第１の酸化物半導体層１６、第２の酸化物半導体層１７、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。第１の酸化物半導体層１６は、第１の部分１６ａを含む。
第１の方向に平行な断面において、第１の酸化物半導体層１６の側面が第１の方向に平行である。第１の酸化物半導体層１６の側面は、順テーパ形状を有しない。
第１の酸化物半導体層１６の側面が順テーパ形状を有しないことで、第１の酸化物半導体層１６の第１の部分１６ａと下部電極１２との間の接触面積を更に大きくすることができる。したがって、第１の酸化物半導体層１６と下部電極１２との間のコンタクト抵抗が更に低減する。よって、トランジスタ４００のオン電流が増大する。
以上、第４の実施形態によれば、トランジスタ特性の優れた半導体装置が実現される。
（第５の実施形態）
第５の実施形態の半導体記憶装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた第１の酸化物半導体層と、第１の酸化物半導体層に対向するゲート電極と、ゲート電極と第１の酸化物半導体層との間に設けられ、第１の電極と離間した第２の酸化物半導体層と、ゲート電極と第２の酸化物半導体層との間に設けられたゲート絶縁層と、第１の電極又は第２の電極に電気的に接続されたキャパシタと、を備える。
第５の実施形態の半導体記憶装置は、半導体メモリ５００である。第５の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリ５００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２０は、第５の実施形態の半導体記憶装置の等価回路図である。図２０は、メモリセルＭＣが１個の場合を例示しているが、メモリセルＭＣは、例えばアレイ状に複数設けられていても構わない。
半導体メモリ５００は、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬを備える。メモリセルＭＣは、スイッチングトランジスタＴＲ及びキャパシタＣＡを含む。図２０で、破線で囲まれた領域がメモリセルＭＣである。
ワード線ＷＬは、スイッチングトランジスタＴＲのゲート電極に電気的に接続される。ビット線ＢＬは、スイッチングトランジスタＴＲのソース・ドレイン電極の一方に電気的に接続される。キャパシタＣＡの一方の電極は、スイッチングトランジスタＴＲのソース・ドレイン電極の他方に電気的に接続される。キャパシタＣＡの他方の電極は、プレート線ＰＬに接続される。
メモリセルＭＣは、キャパシタＣＡに電荷を蓄積することで、データを記憶する。データの書き込み及び読出しは、スイッチングトランジスタＴＲをオン動作させることにより行う。
例えば、ビット線ＢＬに所望の電圧を印加した状態でスイッチングトランジスタＴＲをオン動作させ、メモリセルＭＣへのデータの書き込みを行う。
また、例えば、スイッチングトランジスタＴＲをオン動作させ、キャパシタに蓄積された電荷量に応じたビット線ＢＬの電圧変化を検知し、メモリセルＭＣのデータの読み出しを行う。
図２１は、第５の実施形態の半導体記憶装置の模式断面図である。図２１は、半導体メモリ５００のメモリセルＭＣの断面を示す。
半導体メモリ５００は、シリコン基板１０、スイッチングトランジスタＴＲ、キャパシタＣＡ、下部層間絶縁層５０、及び上部層間絶縁層５２を含む。
スイッチングトランジスタＴＲは、下部電極１２、上部電極１４、第１の酸化物半導体層１６、第２の酸化物半導体層１７、ゲート電極１８、ゲート絶縁層２０、下部絶縁層２４、及び上部絶縁層２６を備える。第１の酸化物半導体層１６は、第１の部分１６ａを含む。
下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。
スイッチングトランジスタＴＲは、第１の実施形態のトランジスタ１００と同様の構造を有する。
キャパシタＣＡは、シリコン基板１０とスイッチングトランジスタＴＲとの間に設けられる。キャパシタＣＡは、シリコン基板１０と下部電極１２との間に設けられる。キャパシタＣＡは、下部電極１２に電気的に接続される。
キャパシタＣＡは、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１は、下部電極１２に電気的に接続される。セル電極７１は、例えば、下部電極１２に接する。
セル電極７１及びプレート電極７２は、例えば、窒化チタンである。キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
ゲート電極１８は、例えば、図示しないワード線ＷＬに電気的に接続される。上部電極１４は、例えば、図示しないビット線ＢＬに電気的に接続される。プレート電極７２は、例えば、図示しないプレート線ＰＬに接続される。
半導体メモリ５００は、オフ動作時のチャネルリーク電流が極めて小さい酸化物半導体トランジスタをスイッチングトランジスタＴＲに適用する。したがって、電荷保持特性に優れたＤＲＡＭが実現する。
また、半導体メモリ５００のスイッチングトランジスタＴＲは、例えば、ゲート絶縁層２０のリーク電流が低減される。よって、半導体メモリ５００の動作特性が向上する。
第１ないし第４の実施形態においては、ゲート電極１８が第１の酸化物半導体層１６を囲んで設けられるトランジスタを例に説明したが、本発明の実施形態のトランジスタは、ゲート電極が酸化物半導体層を囲まないトランジスタであっても構わない。例えば、本発明の実施形態のトランジスタは、酸化物半導体層が２本のゲート電極に挟まれるトランジスタであっても構わない。
第５の実施形態においては、第１の実施形態のトランジスタが適用される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、第２ないし第４の実施形態のトランジスタが適用される半導体メモリであっても構わない。
第５の実施形態においては、セル電極が下部電極１２に電気的に接続される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、セル電極が上部電極１４に電気的に接続される半導体メモリであっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 下部電極（第１の電極）
１４ 上部電極（第２の電極）
１６ 第１の酸化物半導体層
１６ａ 第１の部分
１７ 第２の酸化物半導体層
１８ ゲート電極
２０ ゲート絶縁層
１００ トランジスタ（半導体装置）
２００ トランジスタ（半導体装置）
３００ トランジスタ（半導体装置）
４００ トランジスタ（半導体装置）
５００ 半導体メモリ（半導体記憶装置）
ＣＡ キャパシタ

Claims (20)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた第１の酸化物半導体層と、
    前記第１の酸化物半導体層に対向するゲート電極と、
    前記ゲート電極と前記第１の酸化物半導体層との間に設けられ、前記第１の電極と離間した第２の酸化物半導体層と、
    前記ゲート電極と前記第２の酸化物半導体層との間に設けられたゲート絶縁層と、
    を備える半導体装置。
  2. 前記第１の酸化物半導体層は、前記第１の電極及び前記第２の電極に接する請求項１記載の半導体装置。
  3. 前記第２の酸化物半導体層と前記第１の電極との間に前記ゲート絶縁層が設けられる請求項１又は請求項２記載の半導体装置。
  4. 前記第１の酸化物半導体層は、前記第１の電極から前記第２の電極に向かう第１の方向に垂直な面において、前記第１の電極に囲まれる第１の部分を含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート電極は、前記第１の酸化物半導体層を囲む請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の酸化物半導体層の化学組成と、前記第２の酸化物半導体層の化学組成は異なる請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第２の酸化物半導体層のインジウム（Ｉｎ）の原子濃度は、前記第１の酸化物半導体層のインジウム（Ｉｎ）の原子濃度より高い、請求項６記載の半導体装置。
  8. 前記第１の酸化物半導体層のガリウム（Ｇａ）の原子濃度は、前記第２の酸化物半導体層のガリウム（Ｇａ）の原子濃度より高い、請求項６又は請求項７記載の半導体装置。
  9. 前記第２の酸化物半導体層は、前記第２の電極と離間する請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第２の酸化物半導体層と前記第２の電極との間に、前記第１の酸化物半導体層が設けられる請求項９記載の半導体装置。
  11. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた第１の酸化物半導体層と、
    前記第１の酸化物半導体層に対向するゲート電極と、
    前記ゲート電極と前記第１の酸化物半導体層との間に設けられ、前記第１の電極と離間した第２の酸化物半導体層と、
    前記ゲート電極と前記第２の酸化物半導体層との間に設けられたゲート絶縁層と、
    前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタと、
    を備える半導体記憶装置。
  12. 前記第１の酸化物半導体層は、前記第１の電極及び前記第２の電極に接する請求項１１記載の半導体記憶装置。
  13. 前記第２の酸化物半導体層と前記第１の電極との間に前記ゲート絶縁層が設けられる請求項１１又は請求項１２記載の半導体記憶装置。
  14. 前記第１の酸化物半導体層は、前記第１の電極から前記第２の電極に向かう第１の方向に垂直な面において、前記第１の電極に囲まれる第１の部分を含む請求項１１ないし請求項１３いずれか一項記載の半導体記憶装置。
  15. 前記ゲート電極は、前記第１の酸化物半導体層を囲む請求項１１ないし請求項１４いずれか一項記載の半導体記憶装置。
  16. 前記第１の酸化物半導体層の化学組成と、前記第２の酸化物半導体層の化学組成は異なる請求項１１ないし請求項１５いずれか一項記載の半導体記憶装置。
  17. 前記第２の酸化物半導体層のインジウム（Ｉｎ）の原子濃度は、前記第１の酸化物半導体層のインジウム（Ｉｎ）の原子濃度より高い、請求項１６記載の半導体記憶装置。
  18. 前記第１の酸化物半導体層のガリウム（Ｇａ）の原子濃度は、前記第２の酸化物半導体層のガリウム（Ｇａ）の原子濃度より高い、請求項１６又は請求項１７記載の半導体記憶装置。
  19. 前記第２の酸化物半導体層は、前記第２の電極と離間する請求項１１ないし請求項１８いずれか一項記載の半導体記憶装置。
  20. 前記第２の酸化物半導体層と前記第２の電極との間に、前記第１の酸化物半導体層が設けられる請求項１９記載の半導体記憶装置。
JP2022041799A 2022-03-16 2022-03-16 半導体装置及び半導体記憶装置 Pending JP2023136275A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022041799A JP2023136275A (ja) 2022-03-16 2022-03-16 半導体装置及び半導体記憶装置
TW111129020A TWI830322B (zh) 2022-03-16 2022-08-02 半導體裝置及半導體記憶裝置
CN202211062267.4A CN116825821A (zh) 2022-03-16 2022-08-31 半导体器件以及半导体存储器件
US17/899,909 US20230299206A1 (en) 2022-03-16 2022-08-31 Semiconductor device and semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022041799A JP2023136275A (ja) 2022-03-16 2022-03-16 半導体装置及び半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2023136275A true JP2023136275A (ja) 2023-09-29

Family

ID=88067380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022041799A Pending JP2023136275A (ja) 2022-03-16 2022-03-16 半導体装置及び半導体記憶装置

Country Status (4)

Country Link
US (1) US20230299206A1 (ja)
JP (1) JP2023136275A (ja)
CN (1) CN116825821A (ja)
TW (1) TWI830322B (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210108967A (ko) * 2018-12-28 2021-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 디바이스, 상기 메모리 디바이스를 갖는 반도체 장치
JP7387475B2 (ja) * 2020-02-07 2023-11-28 キオクシア株式会社 半導体装置及び半導体記憶装置
JP2021153082A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体装置及び半導体記憶装置

Also Published As

Publication number Publication date
TW202339203A (zh) 2023-10-01
CN116825821A (zh) 2023-09-29
US20230299206A1 (en) 2023-09-21
TWI830322B (zh) 2024-01-21

Similar Documents

Publication Publication Date Title
US11430886B2 (en) Semiconductor device and semiconductor memory device
US10790396B2 (en) Semiconductor device and method for manufacturing the same
JP2022049604A (ja) 半導体装置及び半導体記憶装置
US11502204B2 (en) Semiconductor device and semiconductor memory device
US20220302120A1 (en) Semiconductor device and semiconductor memory device
US20230299206A1 (en) Semiconductor device and semiconductor storage device
US20230197857A1 (en) Semiconductor device, semiconductor memory device, and semiconductor device manufacturing method
US20230328957A1 (en) Semiconductor device and semiconductor memory device
TWI835220B (zh) 半導體裝置及半導體記憶裝置
US20230422482A1 (en) Semiconductor device and semiconductor memory device
US20230290882A1 (en) Semiconductor device and semiconductor memory device
US20230387317A1 (en) Semiconductor device and semiconductor storage device
US11871557B2 (en) Semiconductor device and semiconductor memory device
US20230090044A1 (en) Semiconductor device, semiconductor memory device, and method for manufacturing semiconductor device
US20230413530A1 (en) Semiconductor device and semiconductor memory device
US20230413510A1 (en) Semiconductor device and semiconductor memory device
US20230200050A1 (en) Semiconductor device and semiconductor memory device
TW202314979A (zh) 半導體記憶裝置