KR102247029B1 - c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자 - Google Patents

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Abstract

본 발명의 일 측면은 수직형 비휘발성 메모리 소자를 제공한다. 상기 수직형 비휘발성 메모리 소자는 기판과 상기 기판 상부 방향으로 연장되는 절연 기둥을 구비한다. 상기 절연 기둥의 측부에 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들이 배치된다. 상기 절연 기둥과 상기 제어 게이트 패턴들 사이에 상기 절연 기둥을 따라 연장되는 c축 배향된 산화물 반도체 채널층과 ZnO층이 차례로 배치된다. 상기 ZnO층과 상기 각 제어 게이트 패턴 사이에 터널 절연막, 전하 포획층, 및 블로킹 절연막이 차례로 배치된다.

Description

c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자 {VERTICAL NON-VOLATILE MEMORY DEVICE INCLUDING C-AXIS ALIGNED CRYSTALLINE OXIDE SEMICONDUCTOR LAYER}
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 그러나, 산화물 반도체층은 대부분 비정질층으로, 전기적 그리고 화학적 안정하지 못한 것으로 알려져 있다. 따라서, 이 비정질 산화물 반도체층을 결정화시키는 시도가 있었으나, 이는 비정질 산화물 반도체층을 700도 이상의 고온에서 열처리하거나 혹은 잇시츄 가열 방식의 매우 제한된 조건에서 수행되는 등, 실제 소자에 적용되기에는 다소 무리가 있는 것으로 알려져 있다.
본 발명이 해결하고자 하는 과제는, 비교적 낮은 온도범위에서 형성되면서도 결정화된 산화물 반도체 박막을 구비하는 소자를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 수직형 비휘발성 메모리 소자를 제공한다. 상기 수직형 비휘발성 메모리 소자는 기판과 상기 기판 상부 방향으로 연장되는 절연 기둥을 구비한다. 상기 절연 기둥의 측부에 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들이 배치된다. 상기 절연 기둥과 상기 제어 게이트 패턴들 사이에 상기 절연 기둥을 따라 연장되는 c축 배향된 산화물 반도체 채널층과 ZnO층이 차례로 배치된다. 상기 ZnO층과 상기 각 제어 게이트 패턴 사이에 터널 절연막, 전하 포획층, 및 블로킹 절연막이 차례로 배치된다.
상기 산화물 반도체 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층일 수 있다. 일 예로서, 상기 산화물 반도체 채널층은 In-Ga-Zn 산화물층이고, 상기 산화물 반도체 채널층은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 60 내지 80 at% 포함할 수 있다. 상기 ZnO층의 두께는 3 내지 10 nm일 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 수직형 비휘발성 메모리 소자의 제조방법을 제공한다. 먼저, 기판 상에 복수의 층간 절연막들과 복수의 제어 게이트막들을 교호적으로 적층할 수 있다. 상기 교호적으로 적층된 층간 절연막들과 제어 게이트막들을 관통하는 개구부를 형성할 수 있다. 상기 개구부의 측벽 상에 블로킹 절연막, 전하 포획층, 및 터널 절연막을 차례로 형성할 수 있다. 상기 터널 절연막이 형성된 개구부 내에 ZnO층을 원자층 증착법을 사용하여 형성할 수 있다. 상기 ZnO층이 형성된 개구부 내에 c축 배향된 산화물 반도체 채널층을 원자층 증착법을 사용하여 형성할 수 있다. 상기 c축 배향된 산화물 반도체 채널층이 형성된 개구부를 채우는 절연 기둥을 형성할 수 있다.
상기 ZnO층과 상기 c축 배향된 산화물 반도체 채널층은 인시츄로 형성될 수 있다. 상기 c축 배향된 산화물 반도체 채널층은 100 내지 300℃의 온도범위에서 형성될 수 있다.
본 발명의 실시예들에 따르면, 비교적 낮은 온도범위에서 형성되면서도 c축 배향된 결정성을 나타내는 산화물 반도체 박막을 구비하는 박막트랜지스터 또는 수직형 NAND 플래시 메모리 소자를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 5는 제조예 1 및 비교예 1에 따른 시료를 사용하여 얻어진 XRD (X-Ray Diffraction) 그래프이고, 도 6은 제조예 2 및 비교예 2에 따른 시료를 사용하여 얻어진 XRD 그래프이다.
도 7은 제조예 1에 따른 시료를 사용하여 얻어진 XPS (X-ray photoelectron Spectroscopy) 깊이 분포를 나타내는 그래프이다.
도 8a 및 도 8b는 각각 제조예 3 및 비교예 3에 따른 TFT들의 ID-VG 커브를 나타낸 그래프들이다.
도 9a 및 도 9b는 각각 제조예 3 및 비교예 3에 따른 TFT들에 스트레스를 가한 시간에 따른 ID-VG 커브를 나타낸 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 1a를 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.
상기 게이트 절연막(30) 상에 c축 배향된 ZnO막(43)을 형성할 수 있다. 상기 ZnO막(43)은 수 nm의 두께로 원자층 증착법(atomic layer deposition)을 사용하여 형성할 수 있다.
상기 ZnO막(43) 상에 c축 배향된 산화물 반도체막(45) 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층을 형성할 수 있다. 상기 c축 배향된 산화물 반도체막(45)은 상기 ZnO막(43)을 시드로 하여 상기 ZnO막(43)의 결정축을 따라 형성될 수 있다. 이러한 c축 배향된 산화물 반도체막(45)은 c축 방향 즉, 막 표면의 법선 방향으로 단위층들이 적층된 막으로, 단위층은 약 0.7nm의 두께를 갖고 차례로 적층된 (Ga, Zn)O/ InO2/ (Ga, Zn)O를 구비할 수 있다. 여기서, (Ga, Zn)O는 Ga 및/또는 Zn의 산화물로서 GaO, ZnO, 또는 GaZnO를 의미할 수 있다. 이러한 c축 배향된 산화물 반도체막(45)은 a축 및/또는 b축의 배향은 불규칙하여 단결정막은 아니지만 그레인 바운더리가 명확하지 않아 비교적 우수한 전하 이동도를 나타낼 수 있다. 또한, 이러한 c축 배향된 산화물 반도체막(45)을 채널로서 포함하는 소자의 전기적 특성 일 예로서, 박막트랜지스터의 SS (subthreshold swing) 특성과 신뢰성을 향상시킬 수 있다.
상기 c축 배향된 산화물 반도체막(45)은 10nm 내지 30nm의 두께로 형성될 수 있다. 상기 c축 배향된 산화물 반도체막(45) 또한 원자층 증착법을 사용하여 형성할 수 있다. 다시 말해서, 상기 c축 배향된 산화물 반도체막(45)은 씨드층으로 작용하는 상기 ZnO막(43) 상에 에피택셜 성장하여 c축 배향된 결정성을 가질 수 있다. 상기 ZnO막(43)과 상기 c축 배향된 산화물 반도체막(45)은 원자층 증착용 챔버 내에서 연속하여 인시츄로 성장될 수 있다. 상기 c축 배향된 산화물 반도체막(45)을 형성할 때 챔버 내의 온도는 100 내지 300℃, 구체적으로 150 내지 290℃, 일 예로서 230 내지 270℃일 수 있다. 이와 같이 형성된 c축 배향된 산화물 반도체막(45)은 후속하여 열처리를 진행하지 않아도 c축 배향된 결정성을 가질 수 있다. 그러나, 경우에 따라서는 상기 c축 배향된 산화물 반도체막(45)이 형성된 기판을 300 내지 600℃, 구체적으로 350 내지 450℃, 일 예로서 370 내지 430℃의 온도로 열처리할 수도 있다. 열처리시 분위기는 산소를 포함하는 분위기 일 예로서, 공기 분위기일 수 있다.
상기 c축 배향된 산화물 반도체막(45)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스, Ga 소오스 및/또는 Zn 소오스, 그리고 산화제를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, Zn 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)3)(DMZ) 등을 이용할 수 있다. 또한, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다.
상기 c축 배향된 산화물 반도체막(45)이 In-Ga-Zn 산화물(IGZO)인 경우, In 소오스, Ga 소오스, Zn 소오스, 및 산화제의 몰비를 조절하면 In:Ga:Zn:O의 원자비가 서로 다른 막을 형성할 수 있는데, 본 실시예에서는 상기 IGZO막(45)은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 40 내지 80 at%, 구체적으로 약 45 내지 75 at% 예를 들어, 약 50 내지 70 at%를 가질 수 있다. Ga는 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 25 at%, 구체적으로 약 12 내지 22 at%, 예를 들어 약 15 내지 20 at%로 함유될 수 있다. Zn은 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 35 at%, 구체적으로 약 13 내지 33 at%, 예를 들어 약 15 내지 30 at%로 함유될 수 있다. 일 예로서, In:Ga:Zn의 원자비는 4:1:1 내지 5:2:3일 수 있다. 이 때, Ga와 Zn은 In 대비 적은 at%로 함유될 수 있고, 이에 더해 Ga는 Zn보다도 적은 at% 로 함유될 수 있다. 이 범위 내에서 In-Ga-Zn 산화물(IGZO)은 우수한 결정성을 나타낼 수 있다. 또한, IGZO 산화물을 구비하는 소자는 우수한 특성을 나타낼 수 있다.
도 1b를 참조하면, 상기 c축 배향된 산화물 반도체막(45)과 ZnO막(43)을 패터닝하여, c축 배향된 산화물 반도체 패턴(45)과 ZnO 패턴(43)을 형성할 수 있다. c축 배향된 산화물 반도체 패턴(45)(및 ZnO 패턴(43))은 상기 게이트 전극(20)의 상부를 가로지르도록 형성될 수 있고, c축 배향된 산화물 반도체 패턴(45)은 채널층으로서의 역할을 수행할 수 있다. 한편, 상기 ZnO막(135)은 소자의 동작과정에서 이 내부에 채널이 형성되지 않을 수 있을 정도의 두께 일 예로서, 디바이 길이(Debye Length)보다 적은 3 내지 10nm로 형성할 수 있다. 이는 소자 동작과정에서 게이트 전극에 전계를 가할 때 채널층이 형성되는 디바이 길이는 채널층의 캐리어 농도와 관계가 있는데, 일반적으로 반도체성을 가지는 InGaZn 산화물층의 경우 1016 ~ 1017 cm-3 정도의 캐리어 농도를 가지며 ZnO의 경우 InGaZn 산화물층 대비 무시할 수 있을 정도의 캐리어 농도를 가짐에 따라, 디바이 길이는 약 15 ~ 40nm의 범위를 가질 수 있다. 따라서, 상기 ZnO막(135)을 3 내지 10nm의 두께로 형성하는 경우, 상기 ZnO막(135)이 아닌 c축 배향된 산화물 반도체 패턴(45) 내에 채널층이 형성될 수 있다.
상기 c축 배향된 산화물 반도체 패턴(45) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속, 또는 이들을 포함하는 합금, 또는 ITO (Indium Tin Oxide)와 같은 전도성 금속 산화물을 사용하여 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 상에 층간절연막(60)을 형성할 수 있다. 상기 층간절연막(60)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1a 및 도 1b를 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 2a 및 도 2b를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 버퍼층(15) 상에 c축 배향된 ZnO막(43)을 형성할 수 있다. 상기 ZnO막(43) 상에 c축 배향된 산화물 반도체막(45)을 형성할 수 있다. 상기 ZnO막(43)은 c축 배향된 산화물 반도체막(45) 두께의 0.1 내지 1배의 두께를 가질 수 있다. 또한, 상기 ZnO막(43)은 원자층 증착법을 사용하여 형성할 수 있다.
도 2b를 참조하면, 상기 c축 배향된 산화물 반도체막(45)과 ZnO막(43)을 패터닝하여, c축 배향된 산화물 반도체 패턴(45)과 ZnO 패턴(43)을 형성할 수 있다. c축 배향된 산화물 반도체 패턴(45)(및 ZnO 패턴(43))은 일 방향으로 연장되어 형성될 수 있고, c축 배향된 산화물 반도체 패턴(45)은 채널층으로서의 역할을 수행할 수 있다. 상기 c축 배향된 산화물 반도체 패턴(45)의 양측 단부 상에 상기 c축 배향된 산화물 반도체 패턴(45)에 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스/드레인 전극들(50S, 50D) 및 이들 사이에 노출된 c축 배향된 산화물 반도체 패턴(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 c축 배향된 산화물 반도체 패턴(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 3a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막(115)과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택이 형성될 수 있다. 일 예로서, 상기 제어 게이트막(115)과 층간 절연막(117)의 쌍이 n개 적층되어 L1, L2, ..., Ln의 단위층들을 구비하는 스택(S)이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)를 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.
상기 기판(100)은 반도체 기판으로서, 일 예로서, 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 IV-IV 화합물, III-V 화합물, 또는 II-VI 화합물 기판 이거나, 이러한 임의의 기판 상에 상기 반도체층이 형성된 것일 수 있다. 상기 제어 게이트막(115)은 반도체 물질, 일 예로서, 도핑된 폴리실리콘; 또는 금속 일 예로서, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 질화티탄 또는 이들의 합금들을 포함할 수 있다. 상기 하부 절연막(113) 및 상기 층간 절연막(117)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
도 3b를 참조하면, 상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막(115)과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 노출시키는 개구부(H)을 형성할 수 있다.
이후, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트막(115)을 선택적으로 리세스하여 층간 절연막들(117) 사이에 배치된 제어 게이트 패턴들(115a)를 형성함과 동시에 측부에 제어 게이트 패턴(115a)가 노출되고 상하부에 층간 절연막(117)이 노출된 홈들(Ha)을 형성할 수 있다.
도 3c를 참조하면, 상기 홈들(Ha)의 내부 표면 및 상기 개구부(H)의 측벽 상에 블로킹 절연막(122)을 컨포멀하게 형성한 후, 상기 블로킹 절연막(122) 상에 전하 포획층(125)을 또한 컨포멀하게 형성한 후, 상기 전하 포획층(125)과 상기 블로킹 절연막(122)을 차례로 비등방성 식각할 수 있다. 그 결과, 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅하는 블로킹 절연막(122)과 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채우는 전하 포획층(125)이 형성될 수 있다. 이 때, 상기 개구부(H)의 측벽 내에 상기 블로킹 절연막(122), 상기 전화 포획층(125), 그리고 층간 절연막(117)이 노출될 수 있다. 본 실시예에서, 상기 블로킹 절연막(122)은 인터 게이트 절연막(Inter Gate Dielectric, IGD)으로 명명될 수 도 있고, 일 예로서, 실리콘 산화막, 실리콘 산질화막, 또는 고유전율을 갖는 알루미늄 산화막일 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 플로팅 게이트로 명명될 수 있고, 일 예로서, 폴리실리콘일 수 있으나 이에 한정되지 않는다.
도 3d를 참조하면, 상기 개구부(H)의 측벽을 포함한 상기 결과물의 표면 상에 터널 절연막을 컨포멀하게 형성한 후, 이방성 식각하여 개구부(H)의 측벽 상에 상기 전하 포획층(125)을 덮는 터널 절연막(133)을 형성할 수 있다. 그러나 이에 한정되지 않고, 개구부(H)의 측벽 상에 노출된 상기 전하 포획층(125)을 산화시켜 상기 터널 절연막(133)을 형성할 수도 있다. 상기 터널 절연막(133)은 실리콘 산화막일 수 있다.
상기 터널 절연막(133)이 형성된 결과물 상에 c축 배향된 ZnO막(135)을 형성할 수 있다. 상기 ZnO막(135)은 수 nm의 두께로 원자층 증착법(atomic layer deposition)을 사용하여 형성할 수 있다. 상기 ZnO막(135)은 소자의 동작과정에서 이 내부에 채널이 형성되지 않을 수 있을 정도의 두께 일 예로서, 디바이 길이(Debye Length)보다 적은 3 내지 10nm로 형성할 수 있다.
상기 ZnO막(135) 상에 c축 배향된 산화물 반도체막(137) 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층을 형성할 수 있다. 상기 c축 배향된 산화물 반도체막(137)은 상기 ZnO막(135)을 시드층으로 하여 상기 ZnO막(135)의 결정축을 따라 형성될 수 있다. 이러한 c축 배향된 산화물 반도체막(137)은 c축 방향 즉, 막 표면의 법선 방향(상기 개구부 내에서는 기판 표면과 평행한 방향)으로 단위층들이 적층된 막으로, 단위층은 약 0.7nm의 두께를 갖고 차례로 적층된 (Ga, Zn)O/ InO2/ (Ga, Zn)O를 구비할 수 있다. 여기서, (Ga, Zn)O는 Ga 및/또는 Zn의 산화물로서 GaO, ZnO, 또는 GaZnO를 의미할 수 있다. 이러한 c축 배향된 산화물 반도체막(137)은 a축 및/또는 b축의 배향은 불규칙하여 단결정막은 아니지만 그레인 바운더리가 명확하지 않아 비교적 우수한 전하 이동도를 나타낼 수 있다. 그 결과, c축 배향된 산화물 반도체막(137)을 채널로서 포함하는 소자의 전기적 특성을 향상시킬 수 있다.
상기 c축 배향된 산화물 반도체막(137)은 10nm 내지 30nm의 두께로 형성될 수 있다. 상기 c축 배향된 산화물 반도체막(137) 또한 원자층 증착법을 사용하여 형성할 수 있다. 다시 말해서, 상기 c축 배향된 산화물 반도체막(137)은 상기 ZnO막(135) 상에 에피택셜 성장하여 c축 배향된 결정성을 가질 수 있다. 상기 ZnO막(135)과 상기 c축 배향된 산화물 반도체막(137)은 원자층 증착용 챔버 내에서 연속하여 인시츄로 성장될 수 있다. 상기 c축 배향된 산화물 반도체막(137)을 형성할 때 챔버 내의 온도는 100 내지 300℃, 구체적으로 150 내지 290℃, 일 예로서 230 내지 270℃일 수 있다. 이와 같이 형성된 c축 배향된 산화물 반도체막(137)은 후속하여 열처리를 진행하지 않아도 c축 배향된 결정성을 가질 수 있다. 그러나, 경우에 따라서는 상기 c축 배향된 산화물 반도체막(45)이 형성된 기판을 300 내지 600℃, 구체적으로 350 내지 450℃, 일 예로서 370 내지 430℃의 온도로 열처리할 수도 있다. 열처리시 분위기는 산소를 포함하는 분위기 일 예로서, 공기 분위기일 수 있다.
상기 c축 배향된 산화물 반도체막(137)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스, Ga 소오스 및/또는 Zn 소오스, 그리고 산화제를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, Zn 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)3)(DMZ) 등을 이용할 수 있다. 또한, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다.
상기 c축 배향된 산화물 반도체막(137)이 In-Ga-Zn 산화물(IGZO)인 경우, In 소오스, Ga 소오스, Zn 소오스, 및 산화제의 몰비를 조절하면 In:Ga:Zn:O의 원자비가 서로 다른 막을 형성할 수 있는데, 본 실시예에서는 상기 IGZO막은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 40 내지 80 at%, 구체적으로 약 45 내지 75 at% 예를 들어, 약 50 내지 70 at%를 가질 수 있다. Ga는 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 25 at%, 구체적으로 약 12 내지 22 at%, 예를 들어 약 15 내지 20 at%로 함유될 수 있다. Zn은 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 35 at%, 구체적으로 약 13 내지 33 at%, 예를 들어 약 15 내지 30 at%로 함유될 수 있다. 일 예로서, In:Ga:Zn의 원자비는 4:1:1 내지 5:2:3일 수 있다. 이 때, Ga와 Zn은 In 대비 적은 at%로 함유될 수 있고, 이에 더해 Ga는 Zn보다도 적은 at% 로 함유될 수 있다. 이 범위 내에서 In-Ga-Zn 산화물(IGZO)은 우수한 결정성을 나타낼 수 있다. 또한, IGZO 산화물을 구비하는 소자는 우수한 특성을 나타낼 수 있다.
상기 ZnO막(135)과 상기 c축 배향된 산화물 반도체막(137)은 상기 스택의 상부 및 상기 개구부(H)의 측벽과 바닥면 상에 컨포멀하게 형성될 수 있다. 이 후, 상기 c축 배향된 산화물 반도체막(137)과 상기 ZnO막(135)을 차례로 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 차례로 적층된 패터닝된 ZnO막(135)과 c축 배향된 산화물 반도체막(137)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다.
이 후, 상기 c축 배향된 산화물 반도체막(137)이 형성된 개구부(H)를 매립 절연막(141)로 채울 수 있다.
도 3e를 참조하면, 상기 매립 절연막(141)을 평탄화식각하여, 상기 스택의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 차례로 둘러싸는 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)의 상부 단면을 노출시킬 수 있다.
노출된 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.
도 3e를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비한다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치된다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에 상기 절연 기둥(141a)을 따라 연장되는 c축 배향된 산화물 반도체 채널층(137)과 ZnO층(135)이 차례로 배치된다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 c축 배향된 산화물 반도체 채널층(137)이 감싸도록 배치되고, 상기 c축 배향된 산화물 반도체 채널층(137) 상에 상기 ZnO층(135)이 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.
상기 ZnO층(135)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 구체적으로, 상기 제어 게이트 패턴(115a)의 폭은 이의 상하부에 위치한 층간 절연막들(117)의 폭에 비해 좁아, 상기 층간 절연막들(117) 사이에, 측부에 제어 게이트 패턴(115a)이 노출되고 상하부에 층간 절연막(117)이 노출된 홈들(Ha)이 정의될 수 있고, 상기 블로킹 절연막(122)은 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅할 수 있고, 상기 전하 포획층(125)은 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채울 수 있다. 상기 터널 절연막(133)은 상기 전하 포획층(125)을 덮을 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 소자 제조방법은, 후술하는 것을 제외하고는, 도 3a 내지 도 3e를 참조하여 설명한 소자 제조방법과 유사할 수 있다.
도 4a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)를 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.
상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 바닥면 내에 노출시키는 개구부(H)을 형성할 수 있다. 상기 개구부(H)의 형성에 의해 층간 절연막들(117) 사이에 개재된 제어 게이트 패턴(115a)이 정의될 수 있고, 상기 개구부(H)의 측벽 내에 상기 제어 게이트 패턴(115a)이 노출될 수 있다.
도 4b를 참조하면, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트 패턴(115a)을 갖는 기판 상에 표면 프로파일을 따라 컨포멀하게 블로킹 절연막(123), 전하 포획층(126), 및 터널 절연막(133)을 차례로 형성한 후, 이들을 이방성 식각할 수 있다. 그 결과, 상기 개구부(H)의 측벽 상에 차례로 적층된 블로킹 절연막(123), 전하 포획층(125), 및 터널 절연막(133)을 형성할 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 실리콘 질화막일 수 있으나, 이에 한정되지 않는다.
상기 터널 절연막(133)이 형성된 결과물 상에 c축 배향된 ZnO막(135)을 컨포멀하게 형성할 수 있다. 상기 ZnO막(135) 상에 c축 배향된 산화물 반도체막(137) 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층을 컨포멀하게 형성할 수 있다. 이 후, 상기 c축 배향된 산화물 반도체막(137)과 상기 ZnO막(135)을 차례로 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 차례로 적층된 패터닝된 ZnO막(135)과 c축 배향된 산화물 반도체막(137)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다.
상기 c축 배향된 산화물 반도체막(137)이 형성된 개구부(H)를 매립 절연막(141)로 채울 수 있다.
도 4c를 참조하면, 상기 매립 절연막(141)을 평탄화식각하여, 상기 스택의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 차례로 둘러싸는 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)의 상부 단면을 노출시킬 수 있다.
노출된 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.
도 4c를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비한다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치된다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에 상기 절연 기둥(141a)을 따라 연장되는 c축 배향된 산화물 반도체 채널층(137)과 ZnO층(135)이 차례로 배치된다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 c축 배향된 산화물 반도체 채널층(137)이 감싸도록 배치되고, 상기 c축 배향된 산화물 반도체 채널층(137) 상에 상기 ZnO층(135)이 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.
상기 ZnO층(135)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 나아가, 상기 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)은 상기 ZnO층(135)과 상기 층간 절연막들(117) 사이의 영역으로 각각 연장되어 배치될 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
제조예 1 (IGZO막 제조)
실리콘 기판 상에 실리콘 산화막을 100nm의 두께로 형성하고, 상기 실리콘 산화막이 형성된 기판을 원자층 증착 챔버 내에 투입하고 챔버 내에서 5nm두께의 ZnO층과 15nm두께의 IGZO층을 원자층 증착법을 사용하여 적층하였다. 상기 ZnO층을 형성할 때 챔버 내의 온도는 250 ℃였고, 상기 IGZO층을 형성할 때 챔버 내의 온도는 250 ℃였다. 이 후, IGZO층이 증착된 결과물을 400 ℃의 온도로 공기 중에서 1시간 동안 열처리하였다. 상기 IGZO층을 형성할 때, In, Ga, Zn의 조성비(원자비)는 4:1:1로 설정하였다.
제조예 2 (IGZO막 제조)
IGZO층을 형성할 때, In, Ga, Zn의 조성비(원자비)를 5:2:3으로 변경한 것을 제외하고는 제조예 1과 거의 유사한 방법으로 IGZO막을 제조하였다.
비교예 1 (IGZO막 제조)
실리콘 산화막 상에 ZnO층을 형성하지 않고 IGZO층을 형성한 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 IGZO막을 제조하였다.
비교예 2 (IGZO막 제조)
실리콘 산화막 상에 ZnO층을 형성하지 않고 IGZO층을 형성하되, IGZO층을 형성할 때, In, Ga, Zn의 조성비(원자비)를 5:2:3으로 변경한 것을 제외하고는 제조예 1과 거의 유사한 방법으로 IGZO막을 제조하였다.
도 5는 제조예 1 및 비교예 1에 따른 시료를 사용하여 얻어진 XRD (X-Ray Diffraction) 그래프이고, 도 6은 제조예 2 및 비교예 2에 따른 시료를 사용하여 얻어진 XRD 그래프이다.
도 5 및 도 6을 참조하면, ZnO층 즉, 씨드층 상에 IGZO층을 형성한 경우(제조예들 1 및 2), ZnO층을 형성하지 않고 IGZO층을 형성한 경우(비교예들 1 및 2) 대비 31˚부근에서 (009)면을 나타내는 피크가 뾰족한 것을 알 수 있다. 이로부터 ZnO층 상에 IGZO층을 형성한 경우 C-축 배향성이 향상되는 것을 알 수 있다. 또한, In2O3 는 결정질로 존재할 때, IGZO (009) peak 과 매우 유사한 위치 약 ~ 31˚부근에서 강한 (222) peak을 나타내므로, In 비율이 적절히 높을 때 IGZO 의 결정성을 쉽게 확보할 수 있을 것으로 추측되었다.
도 7은 제조예 1에 따른 시료를 사용하여 얻어진 XPS (X-ray photoelectron Spectroscopy) 깊이 분포를 나타내는 그래프이다.
도 7을 참조하면, 제조예 1에 따른 시료는 표면으로부터 차례대로 IGZO, ZnO, SiO2, 및 Si의 조성을 갖는 것으로 나타났다.
제조예 3 (TFT 제조)
제조예 2에서 얻어진 결과물의 IGZO층과 더불어 ZnO층을 패터닝하여 IGZO 채널층을 얻었다. 상기 IGZO 채널층의 길이방향 양측 단부에 ITO (Indium Tin Oxide) 패턴을 적층하여 소오스 전극 및 드레인 전극을 형성하였다. 그 결과, IGZO층을 채널층으로, 실리콘 기판을 게이트 전극으로, 또한 실리콘 산화막을 게이트 절연막을 구비하는 TFT (Thin Film Transistor)를 얻었다. 이 때, IGZO 채널층은 채널폭이 40 ㎛이고 채널길이가 20 ㎛이었다.
비교예 3 (TFT 제조)
비교예 2에서 얻어진 결과물을 사용한 것을 제외하고는 제조예 3와 유사한 방법을 사용하여 TFT를 제조하였다.
도 8a 및 도 8b는 각각 제조예 3 및 비교예 3에 따른 TFT들의 ID-VG 커브를 나타낸 그래프들이다.
도 8a 및 도 8b를 참조하면, 제조예 3에 따른 TFT 즉, ZnO 씨드층 상에 IGZO 채널층이 형성된 TFT는 SS (subthreshold swing) 특성이 더 우수하며, 전계 효과 이동도는 양호한 수준을 나타내었다.
도 9a 및 도 9b는 각각 제조예 3 및 비교예 3에 따른 TFT들에 스트레스를 가한 시간에 따른 ID-VG 커브를 나타낸 그래프들이다. PBS (positive bias stress)는 각 TFT의 문턱전압에 20V를 더한 전압을 게이트 전극에 인가한 것을 의미하며, NBS (negative bias stress)는 각 TFT의 문턱전압에 20V를 뺀 전압을 게이트 전극에 인가한 것을 의미하며, 또한 NBIS (negative bias illumination stress)는 각 TFT의 문턱전압에 20V를 뺀 전압을 게이트 전극에 인가함과 동시에 TFT 상에 녹색의 광을 인가한 것을 의미한다.
도 9a 및 도 9b를 참조하면, 비교예 3에 따른 TFT 즉 ZnO 씨드층 없이 IGZO 채널층이 형성된 TFT 대비, 제조예 3에 따른 TFT 즉 ZnO 씨드층 상에 IGZO 채널층이 형성된 TFT는 초기상태에 대한 PBS, NBS, NBIS 등 스트레스가 3600초 동안 인가된 후의 문턱전압의 변화의 정도가 유사하거나 매우 적은 것을 알 수 있다. 이로부터 제조예 3에 따른 TFT 즉 ZnO 씨드층 상에 IGZO 채널층이 형성된 TFT는, 비교예 3에 따른 TFT 즉 ZnO 씨드층 없이 IGZO 채널층이 형성된 TFT 대비, 신뢰성이 우수함을 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (10)

  1. 기판:
    상기 기판 상부 방향으로 연장되는 절연 기둥;
    상기 절연 기둥의 측부에 배치되고 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들;
    상기 절연 기둥과 상기 제어 게이트 패턴들 사이에 차례로 배치되고, 상기 절연 기둥을 따라 연장되는 c축 배향된 산화물 반도체 채널층과 c축 배향된 ZnO층; 및
    상기 ZnO층과 상기 각 제어 게이트 패턴 사이에 차례로 배치된 터널 절연막, 전하 포획층, 및 블로킹 절연막을 구비하고,
    상기 산화물 반도체 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층이고,
    상기 ZnO층은 상기 산화물 반도체 채널층 보다 상기 제어 게이트 패턴들에 가깝게 위치하되, 상기 ZnO층은 디바이 길이(Debye Length)보다 적은 두께를 가져 소자 동작 과정에서 내부에 채널이 형성되지 않는 수직형 비휘발성 메모리 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 산화물 반도체 채널층은 In-Ga-Zn 산화물층이고,
    상기 산화물 반도체 채널층은 In, Ga, 및 Zn의 합계 원자수 대비 In을 60 내지 80 at% 포함하는 수직형 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 ZnO층의 두께는 3 내지 10 nm인 수직형 비휘발성 메모리 소자.
  5. 기판 상에 복수의 층간 절연막들과 복수의 제어 게이트막들을 교호적으로 적층하는 단계;
    상기 교호적으로 적층된 층간 절연막들과 제어 게이트막들을 관통하는 개구부를 형성하는 단계;
    상기 개구부의 측벽 상에 블로킹 절연막, 전하 포획층, 및 터널 절연막을 차례로 형성하는 단계;
    상기 터널 절연막이 형성된 개구부 내에 c축 배향된 ZnO층을 원자층 증착법을 사용하여 형성하는 단계;
    상기 ZnO층이 형성된 개구부 내에 c축 배향된 산화물 반도체 채널층을 원자층 증착법을 사용하여 형성하는 단계; 및
    상기 c축 배향된 산화물 반도체 채널층이 형성된 개구부를 채우는 절연 기둥을 형성하는 단계를 포함하되,
    상기 산화물 반도체 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층이고,
    상기 ZnO층은 상기 산화물 반도체 채널층 보다 상기 제어 게이트 패턴들에 가깝게 위치하되, 상기 ZnO층은 소자 동작 과정에서 내부에 채널이 형성되지 않도록 디바이 길이(Debye Length)보다 적은 두께로 형성하는 수직형 비휘발성 메모리 소자 제조방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 산화물 반도체 채널층은 In-Ga-Zn 산화물층이고,
    상기 산화물 반도체 채널층 내에서 In, Ga, 및 Zn의 합계 원자수 대비 In은 60 내지 80 at%로 포함되는 수직형 비휘발성 메모리 소자 제조방법.
  8. 제5항에 있어서,
    상기 ZnO층의 두께는 3 내지 10 nm인 수직형 비휘발성 메모리 소자 제조방법.
  9. 제5항에 있어서,
    상기 ZnO층과 상기 c축 배향된 산화물 반도체 채널층은 인시츄로 형성되는 수직형 비휘발성 메모리 소자 제조방법.
  10. 제5항에 있어서,
    상기 c축 배향된 산화물 반도체 채널층은 100 내지 300℃의 온도범위에서 형성되는 수직형 비휘발성 메모리 소자 제조방법.
KR1020190083469A 2018-07-16 2019-07-10 c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자 KR102247029B1 (ko)

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