KR19990082727A - 반도체디바이스및그제조방법 - Google Patents

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Abstract

본 발명은 서브-리소그래픽 그루브(sub-lithographic groove) 내에 형성된 그루브형(grooved) 게이트를 구비하는 메모리 셀 및 그 제조 방법에 관한 것이다. 그루브는 그루브의 측벽과 바닥폭을 포함하는 채널 길이만큼 연장되어 있다. 게이트 측벽을 따라 위치한 채널의 측벽 섹션(section)은 게이트 바닥 폭을 따라 위치한 바닥 채널 섹션보다 긴 길이를 갖는다. 따라서, 메모리 디바이스(device)는 바닥 채널 섹션보다는 측벽 채널 섹션에 의해 주로 제어된다. 그루브는 두 단계 에칭에 의해 형성된 스텝형(stepped) 그루브이므로 채널 길이를 더 증가시킬 수 있고, 게이트 도전체 폭을 따라 중심부에 형성될 수 있다.

Description

반도체 디바이스 및 그 제조 방법{DRAM CELL WITH GROOVED TRANSFER DEVICE}
본 발명은 그루브형 플래이너 전달 디바이스(grooved planar transfer device)를 구비하는 반도체 메모리 셀(cell) 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 그루브로 인해 채널 길이가 증가된 DRAM(dynamic random access memory) 셀에 관한 것이다.
칩의 크기(size) 및 전력 소비를 감소시키고 칩을 더욱 빠르게 동작시키기 위하여, 집적 회로(IC) 칩 상에 조밀하게 패킹된 반도체 디바이스의 크기를 줄이려는 많은 관심이 있다. 1 기가비트(Gbit) 및 그 이상의 기가비트 메모리 응용에 필수적인 고밀도 패킹을 달성하기 위해서는, 개별적인 메모리 셀의 크기를 가능한 한 축소시키는 것이 매우 중요하다.
도 1은 전계 효과 트랜지스터(field effect transistor : FET)(105)와 축적캐패시터 CS를 구비하는 전형적인 DRAM 셀(100)의 개략도를 도시한다. FET(105)의 게이트는 워드 라인(wordline) W/L로서 작용한다. 비트 라인(bitline) B/L은 FET(105)의 하나의 터미널(terminal)에 접속되는데, 이 터미널은 판독 및 기록 동작과 같은 응용에 따라 DRAM의 소스(source) 혹은 드레인(drain)이 된다. 다른 DRAM 터미널은 축적 캐패시터 CS의 스트랩(strap) 혹은 축적 노드(110)에 접속된다. 축적 캐패시터 CS의 다른 터미널은 플레이트(plate)(115)로 지칭된다. FET(105)가 워드 라인 W/L 상의 적절한 신호에 의해 턴 온(turned on)되는 경우, 데이터는 비트 라인 B/L과 축적 노드(110) 사이에서 전달된다.
플래이너 트랜지스터를 사용하는 통상적인 설계에 있어서, 셀 크기는 리소그래픽 피쳐(lithographic features) F를 스케일링(scaling)함으로써 최소화된다. F는 리소그래피로 패터닝(patterning)할 수 있는 피쳐 크기의 최소 선폭이다. 따라서, 최소 셀 크기를 얻기 위해서는, 도 1의 트랜지스터(105) 크기를 가능한 한 줄이는 것이 필요하다. 이렇게 함으로써 게이트 채널 길이가 감소된다. 그러나, 게이트 채널 길이를 짧게 할수록 축적 노드(110)와 비트 라인 B/L 사이의 누설 전류가 수용할 수 없는 레벨(levels)까지 증가하게 된다. 감소된 채널 길이가 부문턱값(subthreshold) 누설 특성을 저하시킴으로써 유지 시간(retention time)을 감소시킨다. 부문턱값 누설 전류는 채널 도핑 농도를 증가시킴으로써 감소될 수도 있다. 그러나, 이것은 접합 누설 전류를 증가시키며 접합 누설 특성을 저하시키게 되어 유지 시간을 감소시킨다.
전술한 바를 고려해 볼 때, 셀의 측방향 면적을 증가시키지 않거나 FET 어레이의 채널 내의 도핑 농도를 증가시키지 않고 적당한 게이트 채널 길이를 갖는 고밀도 메모리 셀에 대한 필요성이 제기된다.
본 발명의 목적은 통상적인 메모리 셀 어레이의 문제점들을 해소하는 메모리 셀 어레이 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 셀 면적을 증가시키지 않고 채널 길이가 증가된 메모리 셀을 제공하는 것이다.
본 발명의 또다른 목적은 셀 면적을 증가시키지 않고 게이트에 자기 정렬된(self-aligned) 소스 및 드레인 영역을 구비하는 메모리 셀 어레이 및 그 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 워드 라인 아래에서 자기 정렬되거나 자기 정렬되지 않을 수 있는 그루브를 갖는 메모리 셀 어레이 및 그 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 고밀도를 갖되 바람직하지 않게 누설 전류를 증가시키지 않고 유지 시간을 감소시키지 않는 메모리 셀을 제공하는 것이다.
본 발명의 이러한 목적 및 다른 목적은 서브-리소그래픽 그루브 내에 형성된 그루브형 게이트를 구비한 메모리 셀을 포함하는 반도체 디바이스 및 그 제조 방법에 의해 달성된다. 그루브는 그루브 측벽과 그루브의 폭을 포함하는 채널 길이만큼 연장되어 있다. 게이트 측벽을 따라 위치한 채널의 측벽 섹션(section) 각각 혹은 두 측벽 섹션의 합은 게이트 바닥을 따라 위치한 바닥 채널 섹션의 길이보다 긴 길이를 갖는다. 따라서, 메모리 디바이스는 바닥 채널 섹션이 아니라, 측벽 채널 섹션에 의해 주로 제어된다.
그루브는 리소그래픽 방법 혹은 서브-리소그래픽 방법을 사용하여 레지스트(resist)를 패터닝함으로써 형성된 개구를 통해 기판 안으로 에칭된다. 일 실시예에 있어서, 개구의 측벽 상에 스페이서(spacer)를 형성함으로써 개구 폭을 더 감소시킨다. 그루브는 자기 정렬, 즉 게이트 도전체의 폭을 따라 중심부에 위치될 수 있다.
다른 실시예에 있어서, 게이트가 그루브 폭을 넘어서 기판 위로 연장되고, 소스 및 드레인 영역이 게이트에 대해 자기 정렬된다. 소스 및 드레인 영역은 그루브 형성 단계 이전 혹은 이후에 주입된다. 또다른 실시예에 있어서, 그루브는 채널 길이를 더 증가시키기 위해 두 단계 에칭으로 형성되는 스텝형(stepped) 그루브이다.
도 1은 통상적인 DRAM 셀의 개략도,
도 2는 본 발명에 따른 메모리 셀의 단면도,
도 3은 본 발명에 따라 도 2에 도시한 수 개의 메모리 셀 어레이의 레이아웃의 평면도,
도 4-6은 본 발명에 따라 도 2의 메모리 셀을 형성하는 방법을 도시하는 도면,
도 7-8은 본 발명에 따라 도 2의 메모리 셀을 형성하는 다른 방법을 도시하는 도면,
도 9-11은 본 발명에 따라 도 2의 메모리 셀을 형성하는 또다른 방법을 도시하는 도면,
도 12-14는 본 발명의 다른 실시예에 따라 스텝형 그루브를 형성하는 방법을 도시하는 도면,
도 15-19는 본 발명의 또다른 실시예에 따라 메모리 셀을 형성하는 다른 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
200 : 메모리 셀 205 : P형 기판
115 : 캐패시터 플레이트 210 : P 웰
230 : 그루브 202 : 전달 소자
110 : 축적 노드(스트랩) 215 : 절연 칼라(collar)
400 : 얕은 트렌치 격리 영역(STI)
도 2는 본 발명의 일 실시예에 따른 메모리 셀(200)의 단면을 도시한다. 메모리 셀은 전계 효과 트랜지스터(field effect transistor : FET)와 같은 P 타입 재료로 도핑된 기판(205) 내에 형성된 반도체 디바이스를 포함하며, 기판(205)은내부에 형성된 예컨대, P 웰(well)(210)을 구비한다. 기판(205) 내에 N+영역(115)을 형성하여 도 1에 도시한 캐패시터 플레이트(plate)(115)를 기판(205) 내에 형성한다.
깊은 트렌치(deep trench : DT)를 기판(205) 안으로 에칭한 다음, DT 측벽으로부터 N+도펀트(dopant)를 외방 확산(outdiffusion)시켜 축적 캐패시터 플레이트(115)를 형성한다.
노드 유전체(212)를 형성한 다음에 DT를 도핑된 폴리실리콘(polysilicon)으로 충진한다. 폴리실리콘을 리세스(recess)하고 DT의 상부 측벽부에 절연 칼라(collar)(215)를 형성한 다음, 이 DT를 도핑된 폴리실리콘(217)으로 충진한다. 스트랩(strap)(110)을 DT 폴리실리콘(217)으로부터 외방 확산시키기 위해, 상부 DT 측벽부의 윗부분(219)에는 절연 칼라(215)를 형성하지 않음을 주지해야 한다.
DT 폴리실리콘(217)을 다시 리세스하고 예컨대, 실리콘 산화물인 절연 칼라(215)의 일부를 노출시킨다. 노출된 절연 칼라를 에칭한 다음에 리세스된 부분을 폴리실리콘(217)으로 다시 충진하고 폴리실리콘(217)으로부터 스트랩(110)을 외방 확산시켜 DT 폴리실리콘(217)을 전달 디바이스(202)의 소스/드레인(source/drain)에 접속시킨다. 도 1에서 설명한 바와 같이, 캐패시터의 축적 노드(110)는 P 웰(210) 내에 형성된 FET(202)의 소스 혹은 드레인 영역이다. 도 2에 도시한 바와 같이, 얕은 트렌치 격리(shallow trench isolation : STI) 영역(400)이 깊은 트렌치 DT의 일부를 덮는다.
FET(202)는 그루브(230) 내에 형성된 그루브형 게이트(225)를 구비하며, 이 그루브(230)는 FET(202)의 소스 및 드레인 N+영역(110, 235) 사이의 P 웰(210) 내에 형성된다. 그루브형 게이트(225)는 기판 위의 그루브(230)를 넘어서 연장되어 있으며, 소스 혹은 드레인 영역(110, 235)은 예를 들어, 게이트(225)에 대해 자기 정렬된다. 예시적으로, 소스 혹은 드레인 영역(110, 235)은 P 웰(210) 내의 강하게 도핑된 N+영역이다.
그루브(230)는 예를 들어 자기 정렬되어 예컨대, 게이트(225)의 중심부에 위치할 수 있다. 이와 달리, 그루브(230)는 자기 정렬되지 않고 게이트(225) 아래의 어떤 곳에도 위치할 수 있다. 얇은 게이트 산화물층(240)이 게이트(225)를 P 웰(210) 내의 FET 채널로부터 분리시킨다. 도 3에 참조 번호(325)로 도시하고 이하 설명하는 바와 같이, 그루브(230)는 FET 채널의 폭만큼 연장되어 있다. 그루브(230)는 또한 그루브(230)의 측벽과 바닥 폭을 포함하는 FET 채널의 길이만큼 연장되어 있고, 이 채널 길이는 도 2에 참조 번호(255, 265, 260)로 도시되어 있다. 또한, 채널 길이를 더 확장시키기 위해 그루브(230)를 소스/드레인 N+영역(110, 235)으로부터 분리시켜, 증가된 채널 길이는 도 2에 도시한 측방향 거리(245, 250)를 포함하게 된다.
게이트(225)는 N+혹은 P+불순물 중 하나로 도핑될 수 있는 폴리실리콘으로 형성되며, 메모리 셀(200)의 워드 라인 W/L(도 1에 또한 도시됨)로서 작용한다.실시예에 있어서, 게이트(225)의 일부가 P 웰(210) 위로 확장된다. 이렇게 하여 게이트(225)가 그루브(230) 넘어로 확장되어 FET 채널의 저항을 제어하며, 이 FET 채널은 소스/드레인 N+영역(110, 235) 사이의 P 웰(210) 내에 위치한다. 그루브(230) 및 그루브형 게이트(225)에 의해 채널 길이가 확장되어, 그루브(230)와 소스/드레인 N+영역(110, 235) 사이의 거리(245, 250), 그루브 측벽의 거리(255, 260), 그루브(230)의 바닥 폭(265)을 포함한다.
그루브(230) 및 소스/드레인 N+영역(110, 235) 사이의 측방향 거리(245, 250)와 그루브(230)의 폭(265)은 도 3에 도시되어 있다. 도 3은 수 개의 메모리 셀(200)을 포함하는 어레이(300)의 레이아웃(layout)의 평면도이며, 도 2는 라인 2-2'를 따라 취한 도 3에 도시한 레이아웃의 단면도이다.
또한, 도 3은 그루브(230)를 형성하는데 사용된 노출된 스트립(320)을 도시하며, 그루브(230)는 실리콘 기판을 주변 절연층에 대해 선택적으로 에칭함으로써 활성 영역 AA에만 형성된다. 그루브(230) 내에 형성된 게이트의 폭은 참조 번호(325)로서 도 3에 도시되어 있다.
예시적으로, 마스크(330)(도 4에 도시함)를 노출된 스트립(320) 이외의 영역을 덮도록 패터닝(patterning)함으로써 그루브(230)를 형성한다. 도 2에 도시한 얕은 트렌치 격리 영역 STI는 도 3에 도시한 활성 영역 AA를 둘러싼다. 도 2 및 도 3에 도시한 바와 같이, 절연층(283)이 깊은 트렌치 DT와 겹치는 활성 영역 AA의 일부를 덮는다. 도 3은 또한 비트 라인 콘택트(contact) CB와 깊은 트렌치 DT를도시하며, 이 비트 라인 콘택트 CB는 참조 번호(285)로 도 2에 또한 도시된다.
다시 도 2를 참조하면, 얕은 트렌치 격리 영역(STI)(400)을 기판 내에, 예를 들어 깊은 트렌치 DT의 일부분 위에 형성하여 기판 내에 형성된 다른 디바이스로부터 FET(202)를 격리시킨다. 예시적으로, STI 영역(400), 깊은 트렌치 DT의 상부 커버(283), 칼라(215)는 실리콘 산화물이다.
도 2에 도시한 바와 같이, STI 영역(400)의 깊이가 그루브(230)의 깊이보다 크다. 이렇게 함으로써, 도 3에 참조 번호(300)로 도시한 메모리 셀 어레이를 형성하는 다른 메모리 셀과 같은 다른 인접 디바이스로부터 메모리 셀(200)이 완전히 격리된다. STI 영역(400)을 그루브(230)보다 더 큰 깊이를 갖게 함으로써, FET(202)가 OFF 상태에 있을 때, 깊은 트렌치 캐패시터 Cs에 저장된 전하의 누설이 감소된다. 그렇게 하지 않으면, 전하의 누설이 커져서 메모리 셀(200)의 성능을 바람직하지 않게 저하시켜 DRAM 셀로서 사용될 수 없게 된다.
격리 영역 STI의 깊이가 그루브(230)의 깊이보다 작으면, 도 3에 도시한 그루브(230)의 종단(310, 315)에서 전하의 누설이 특히 현저해진다. 따라서, 격리 영역 STI를 그루브 깊이보다 더 깊게 형성함으로써 그루브 종단(310, 315)에서의 전하 누설을 포함하는 전하 누설을 최소화시킨다.
도 2에 도시한 바와 같이, 예컨대 텅스텐 W 층 혹은 텅스텐 규화물 WSiX층과 같은 게이트 도전체로서 또한 지칭되는 게이트 콘택트 혹은 배선층(270)을 게이트(225) 위에 형성한다. 게이트(225) 및 게이트 배선(270)은 최소 리소그래픽 피쳐 크기 F와 대등한 폭을 갖는다. 따라서, 게이트(225)의 일부 아래에 위치한 그루브(230)의 폭은 피쳐 크기 F보다 작다.
질화물과 같은 절연체 혹은 유전체(275)를 형성하여 게이트 배선(270) 및 게이트(225)의 측벽을 덮는다. 산화물층(280)을 메모리 셀(200) 위에 형성한 다음에 절연체(275)에 대해 선택적으로 에칭하여 비트 라인 콘택트 개구를 형성하며, 이 비트 라인 콘택트 개구는 깊은 트렌치 DT로부터 가장 멀리 위치한 소스 및 드레인 N+영역(235)을 노출시킨다. 노출된 N+영역(235) 위의 개구를 도전성 재료로 충진하여 워드 라인 혹은 게이트(225)에 접촉하지 않게(borderlessly) 비트 라인 콘택트(285)를 형성한다. 최종적으로 비트 라인(290)을 산화물층(280) 위에 형성하여, 행렬로 배열된 많은 메모리 셀(200)로 이루어진 도 3에 도시한 어레이(300)의 행으로 배열된 다양한 비트 라인 콘택트(285)를 접속시킨다.
도 2 및 도 3을 참조하면, 소스 및 드레인 영역(110, 235)은 그루브(230)의 길이(325)만큼 연장되어 있고, 채널은 P 웰(210) 내에 게이트(225)의 측방부, 측벽부, 바닥부만큼 연장되어 있다. 채널의 길이는 소스/드레인 영역(110, 235) 사이의 측방향 거리(245, 250)와, 대략 그루브(230) 깊이의 두 배인 그루브(230) 측벽의 거리(255, 260)와, 그루브(230)의 폭(265)의 합이다. 이후 설명할 다른 실시예에서는, 게이트(225)를 그루브(230) 내에 한정할 수 있으며, 소스/드레인 영역(110, 235)은 그루브(230)에 접한다. 이 경우에 있어서는, 채널의 길이는 대략적으로 그루브 측벽의 거리(255, 260)에 그루브의 바닥 폭(265)을 더한 것이다.
도 3에 도시한 바와 같이, 채널의 폭은 대략 그루브(230)의 길이(325)이다. 따라서, 도 2에 도시한 바와 같이, 게이트 측벽부(255, 260)를 따라 위치한 채널 측벽 섹션의 길이는 각각 혹은 그 합이 게이트 바닥부(265)를 따라 위치한 바닥 채널 섹션의 길이보다 더 크다. 원한하다면, 그루브(230)를 더 깊게 형성함으로써 각각의 측벽 길이(255 혹은 260)를 바닥 폭(265)보다 더 크게 할 수 있다. 측벽 섹션을 바닥 섹션보다 크게 함으로써, 메모리 셀(200)의 제어가 주로 게이트 측벽부(255, 260)(도 2)에 의해 이루어지게 된다.
이와는 대조적으로, 통상적인 그루브형 디바이스는 본 발명에서 그루브의 주된 부분이 측벽인 것과는 달리 그루브형 게이트의 바닥에 채널의 주된 부분을 갖고, 측벽부 대신에 그루브형 게이트 혹은 채널의 바닥부에 의해 제어된다. 그루브형 게이트의 측벽에 의해 FET 혹은 메모리 셀을 제어함으로써 증가된 채널 길이와, 드레인 유도 장벽 낮춤(drain induced barrier lowering : DIBL)으로 지칭되는 드레인 전계의 소스로의 침투에 대한 개선된 차폐와, 그루브의 치수 특히 그루브의 폭에 영향을 받지 않는 문턱 전압과 같은 상당한 이점들을 제공한다. 그루브의 측벽을 사용하여 MOSFET 어레이의 문턱 전압 Vt를 조절함으로써, 채널 내의 도핑 농도를 감소시킬 수 있어, 고농도 도핑 효과에 기인한 접합 누설 특성의 저하, 즉 누설 전류의 증가를 방지할 수 있다.
다음에, 또다른 실시예에 따른 메모리 셀(200)의 형성 방법을 설명한다. 서브-리소그래픽 그루브(230)를 구비하는 메모리 셀(200)을 자기 정렬 방법 혹은 비자기 정렬 방법을 사용하여 형성할 수 있다. 도 4-6은 메모리 셀(200)을 제조하는 한가지 방법을 도시한다. 도 4에 도시한 바와 같이, 깊은 트렌치 캐패시터 CS의 일부분 위에 형성된 얕은 트렌치 격리(STI) 영역을 포함하는 기판 위에 마스크(330)를 형성한다.
상세하게는, 도 4에 도시한 바와 같이, 깊은 트렌치 DT를 기판(205)(혹은 P 웰(210)) 안으로 에칭한 다음, N+도펀트를 깊은 트렌치 DT 측벽으로부터 외방 확산시켜 축적 캐패시터 플레이트(115)를 형성한다. 노드 유전체(212)를 형성한 다음 깊은 트렌치 DT를 도핑된 폴리실리콘으로 충진한다. 폴리실리콘을 리세스하고 절연 칼라(215)를 깊은 트렌치 DT의 측벽 상에 형성한 다음, 이 깊은 트렌치 DT를 도핑된 폴리실리콘(217)으로 충진한다. 이 폴리실리콘(217)을 다시 리세스하여 예컨대, 실리콘 산화물인 절연 칼라(215)의 일부를 노출시킨다. 노출된 칼라 산화물(215)을 에칭한 다음, 전달 디바이스(202)의 깊은 트렌치 DT와 소스/드레인 사이에 스트랩(110)을 형성, 예를 들어 외방 확산하는 데 사용되는 폴리실리콘으로 리세스를 다시 충진한다.
후속하여, 얕은 트렌치 격리(STI) 영역을 형성하고 (예컨대, 화학적 연마로) 평탄화한다. STI 영역(400)을 형성, 평탄화하고 질화물 패드(pad)를 제거한 후, 하이브리드 레지스트 마스크(hybrid resist mask)(330)를 도포하고, 노광시키며, 베이킹(baked)하고, 현상하여 대략 0.45F의 폭을 갖는 서브-리소그래픽 스트립(335)을 형성한다. 예시적으로, 마스크(330)는 노출된 스트립(335)을 형성하는 대략 0.45F의 서브-포토리소그래픽 간격만큼 떨어진 포지티브(positive) 및 네가티브(negative) 하이브리드 레지스트의 교번 스트립(alternating strips)을 포함한다. STI 영역들(400) 사이의 P 웰(210) 위에 형성된 산화물층(340) 상에 마스크(330)를 형성한다. 이와 달리, 하이브리드 레지스트 대신에 위상 천이 리소그래피(phase-shift lithography)를 사용할 수도 있다.
다음에, 도 5에 도시한 바와 같이, 대략 0.08F의 스페이서(350)를 도 4에 도시한 구조 위에 부합적으로 형성한다. 예시적으로, 스페이서(350)는 중합체(polymer) 스페이서이며, 이 스페이서(350)를 에칭 챔버(chamber)에서 증착시켜 그루브 개구를 대략 0.3F로 좁게 함으로써, 도 3에 또한 도시한 노출된 스트립(320)을 형성한다. 그 다음에, 스트립(320)을 통해 노출된 (도 3에 도시한 활성 영역 AA의) 실리콘을 에칭하여 그루브(230)를 P 웰(210) 안으로 형성한다. 예시적으로, 중합체 스페이서 재료(350) 및 산화물층(340) 중 스트립(320)의 바닥에 위치한 부분을 제거한 후, 그루브(230)를 산화물에 대해 선택적으로 에칭한다. 도 3을 참조하면, 활성 영역 AA 이외의 셀 어레이 영역은 산화물에 의해 덮여 있다. 따라서, 스트립(320)을 형성한 후, 산화물에 대한 실리콘의 선택적 에칭에 의해 스트립(320)을 통해 노출된 실리콘의 활성 영역 AA에만 그루브(230)가 형성된다.
스페이서(350)를 사용하여 개구(335)를 좁게 하는 대신에, 예를 들어 X-선(X-ray), 전자빔(electron beam) 혹은 다른 종류의 보다 단파장의 광 리소그래피를 사용하여 그루브(230)를 형성한다. 예를 들어, 전달 디바이스 혹은 FET(202)의 특성을 최적화시키는 것이 바람직하거나 혹은 필요하다면, 그루브의 바닥 아래에 위치한 바닥 채널부(355)를, 예를 들어 불순물을 주입하여 도핑한다.
도 6에 도시한 바와 같이, 그루브(230)를 형성한 후, 하이브리드 레지스트(330) 및 스페이서(350)를 제거한다. 필요하면, 희생 산화물층을 성장시킨 다음에 에칭으로 벗겨내어 그루브 에칭에 의해 손상된 모든 표면을 제거한다. 그 다음에, 게이트 산화물층(240)을 성장시켜 그루브(230)의 바닥 및 측벽을 덮는다.
게이트 산화물층(240)을 형성한 후, 통상적인 포토리소그래픽(photo- lithographic) 방법을 사용하여 게이트(225)를 형성한다. 예를 들면, 도핑된 폴리실리콘 및 도핑된 폴리실리콘 상에 형성되는 텅스텐 규화물 WSiX와 같은 게이트 도전체 재료의 막을 웨이퍼 기판 위에 증착시키고, 리소그래픽적으로 패터닝하여 에칭된 그루브 구조 위에 마스킹된 라인(masked line)을 규정하며, 감법적으로 에칭하여 도핑된 폴리실리콘 게이트(225) 및 텅스텐 규화물 WSiX게이트 배선(270)을 포함하는 게이트 스택(stack) 혹은 게이트 도전체를 형성한다. 게이트 스택은 그루브(230)를 포괄적으로 덮고 있으며, 여기서 도핑된 폴리실리콘 게이트(225)는 그루브(230)와 기판 중 그루브(230)에 인접한 부분 위에 형성된다. 질화물 캡(275)이 게이트 도전체 스택 위에 포함되어 예컨대, 비접촉 비트 라인 콘택트(285)에 대한 격리 재료로서 작용할 수 있다. 이러한 방법을 사용함으로써, 그루브(230)를 게이트(225)의 중앙부에 위치시킬 필요가 없게 된다. 즉, 게이트(225) 및 게이트 배선(270)은 그루브(230)에 자기 정렬되지 않는다.
다음에, N+영역(110, 235)을 주입하고 필요에 따라 확산시킨 다음에 질화물 캡(275)과, 게이트 배선 도전체(270)와, 게이트(225)의 측벽 위에 질화물 스페이서(277)를 형성한다. 도 2를 다시 참조하면, 최종적으로, 산화물층(280)과, 비트 라인 콘택트(285)와, 비트 라인(290)을 형성한다.
도 7 및 도 8은 서브-리소그래픽 그루브(230)를 형성하는 또다른 방법을 도시한다. 도 7에 도시한 바와 같이, 하이브리드 레지스트(330)를 형성하기 전에, 질화물층과 같은 절연층(370)을 STI 영역들(400) 사이의 P 웰(210)을 덮고 있는 산화물층(340) 위에 형성한다. 상세하게는, STI 영역(400)을 질화물층(370)의 상부까지 평탄화한 후, 포지티브 및 네가티브 하이브리드 레지스트 마스크(330)의 교번 스트립을 STI 영역(400) 및 질화물층(370) 위에 도포한다. 하이브리드 레지스트 마스크(330)를 노광시키고, 베이킹하며, 현상한 다음에 질화물(370)을 에칭하여 0.45F의 폭을 갖는 서브-리소그래픽 스트립(335)을 형성한다.
그 다음에, 도 8에 도시한 바와 같이, 하이브리드 레지스트(330)를 제거하고 질화물 스페이서와 같은 대략 0.08F의 폭을 갖는 스페이서(380)를 질화물층(370)의 측벽 상에 형성한다. 질화물층(370)의 측벽 상에 위치한 스페이서(380)가 그루브 개구(335)를 대략 0.45F로부터 대략 0.3F로 좁게 하여 스트립(320)을 형성한다. 다음에, 도 5에서 설명한 바와 유사하게, 스트립(320)의 바닥에 위치한 산화물(340)을 에칭한 후, 실리콘을 산화물 및 질화물에 대해 선택적으로 에칭한다. 이렇게 하여 그루브(230)가 P 웰(210) 안으로 형성된다. 에칭에 의해그루브(230)를 형성한 후, 얇은 산화물층을 성장시켜 후속하는 질화물 제거 단계 동안 그루브(230) 바닥의 노출된 실리콘을 보호한다.
다음에, 질화물 스페이서(380) 및 질화물 층(370)을 제거한다. 나머지 단계는 도 6에서 설명한 단계와 동일하며, 게이트 산화물(240), 게이트(225), 게이트 배선(270), 질화물 커버(275), N+소스/드레인 영역(110, 235)을 형성한다.
최종적으로, 상부 산화물층(280), 비트 라인 콘택트(285), 비트 라인(290)을 형성함으로써 도 1에 도시한 메모리 셀(200)을 완성한다. 첫 번째 방법과 유사하게, 질화물층(370)을 사용하는 이러한 두 번째 방법에 의해, 그루브(230)에 대해 자기 정렬되지 않는 게이트(225) 및 게이트 배선(270)이 또한 완성된다. 즉, 그루브(230)가 게이트(225)의 중심부에 위치할 필요는 없다.
도 9-11은 그루브(230)를 게이트(225)에 대해 자기 정렬시키는 또다른 실시예에 따른 방법을 도시한다. 이 방법은 서브-리소그래픽 단계와 대머신(Damascene) 워드 라인 공정 단계의 조합을 포함하고, 전달 디바이스(202)(도 2)의 게이트(225) 아래에 서브-리소그래픽 크기를 갖는 자기 정렬된 그루브(230)를 형성한다. 대머신 워드 라인 공정은 산화물층과 같은 절연층 내에 트렌치를 에칭하고 트렌치를 게이트 도전체로 충진하여 트렌치 내에 워드 라인을 형성하는 것을 지칭한다. 트렌치 밖에 형성된 잉여(excess) 게이트 도전체는 예컨대, 화학 기계 연마(chemical mechanical polishing : CMP)를 사용하여 제거한다. 대머신 워드 라인 공정은 워드 라인을 형성하는 다른 방법과 대비되는 것으로, 그다른 방법에서는 도 6에서 설명한 바와 같이, 절연층 상에 게이트 도전체를 블랭킷 증착(blanket deposition)하고 감법 에칭으로 패터닝한다.
도 9에 도시한 바와 같이, 도 4에서 설명한 단계와 동일한 단계를 사용하여 기판 내에 깊은 트렌치 캐패시터 CS, N+캐패시터 플레이트(115), P 웰(210), STI 영역(400)을 형성한다. STI 영역(400)을 평탄화하고 CMP 스톱(stop) 마스크로서 STI 영역(400)을 형성하는 데 사용된 패터닝된 질화물 패드를 제거한 후, 기판 위에 얇은 질화물층(410)을 형성, 예컨대 증착시킨다. 다음에 설명하는 바와 같이, 후속하는 에칭 단계 동안에 질화물 라이너(liner)(410)가 에칭 스톱으로서 작용한다. 다음 단계로, 질화물 에칭 스톱(410) 위에 두꺼운 산화물층(420)을 형성, 예컨대 증착시킨다.
산화물층(420) 위에 포토레지스트 마스크(430)를 형성하는 단계와 같은 포토리소그래픽 단계를 사용하여, 산화물층(420)을 에칭하여 질화물 에칭 스톱(410)의 일부(425)를 노출시킨다. 마스크(430)를 패터닝하여 산화물층(420)의 일부를 노출시키며, 이 노출된 산화물층(420)을 에칭하여 질화물 에칭 스톱(410)의 일부(425)를 노출시킨다. 도 9에 도시한 바와 같이, 질화물 에칭 스톱(410)의 노출된 일부(425)는 1F의 폭을 가지며, F는 최소 리소그래픽 피쳐 크기이다.
그 다음에, 도 10에 도시한 바와 같이 마스크(430)를 제거하고, 질화물 스페이서(440)를 산화물층(420)의 측벽 상에 형성한다. 예시적으로, 질화물 스페이서(440)가 대략 0.35F의 두께를 가짐으로써, 도 3 및 도 10에 도시한 대략0.3F의 폭을 갖는 그루브 스트립(320)을 형성한다. 도 8에서 설명한 바와 같이, 그루브(230)를 질화물 및 산화물에 대해 선택적으로 에칭하여 실리콘의 P 웰(210) 안으로 형성하며, 이 그루브(230)는 도 3에 도시한 활성 영역 AA 내에 있다.
다음에, 도 11에 도시한 바와 같이, 질화물 스페이서(440)를 제거하고 도 6에서 설명한 바와 유사하게 게이트 산화물(240)을 형성하여, 그루브(230)의 측벽 및 바닥을 덮는다. 도 6에서 설명한 바와 같이, 필요하다면 P 웰(210) 내의 채널 중 그루브의 바닥에 위치한 부분(도 6에 참조 번호(355)로서 도시함)을 주입하여 FET(202)의 성능을 향상시킬 수 있다. 또한, 필요하다면 게이트 산화물(240)을 형성하기 전에 희생 산화물층을 성장시킨 다음에 제거할 수 있다. 희생 산화물층을 성장 제거하는 이유는 이전 공정 단계에 의해 형성된 모든 실리콘 표면 결함들을 제거하기 위한 것이다.
도 11에 도시한 바와 같이 이전에 설명한 실시예와 유사하게, 게이트 산화에 의해 게이트 산화물(240)을 형성한 후, 도 2 및 도 6에 도시한 게이트 스택을 형성한다. 상세하게는, 진성(intrinsic) 폴리실리콘을 산화물층(420) 내에 형성된 개구(425)(도 9) 내에 증착시키는데, 이 개구는 질화물 스페이서(440)(도 10)를 제거한 후 1F의 폭을 갖는다. 폴리실리콘(225)을 평탄화한 다음에 산화물층(420)의 상부면 아래로 리세스한다. 리세스된 진성 폴리실리콘을 불순물로 주입함으로써 진성 폴리실리콘을 도핑하여 게이트(225)를 형성한다. 이와 달리, 인 시튜(in-situ) 도핑된 폴리실리콘을 사용할 수도 있다.
폴리실리콘을 주입한 후, 게이트 배선(270)을 게이트 폴리실리콘(225) 위에증착시킨 다음에 산화물층(420)의 상부면까지 평탄화한다. 그 다음에, 평탄화된 WSiX혹은 W 층(270)을 리세스하여 게이트 배선(270)을 형성한다. 예시적으로, 게이트 배선(270)은 텅스텐 규화물(WSiX) 혹은 텅스텐(W)으로 만들어진다. 다음에, 두꺼운 질화물층(275)을 증착시키고 평탄화하여 질화물 캡(275)을 형성한다.
후속 단계로, 산화물층(420)과 질화물 라이너(410)를 에칭하여 벗겨낸 다음에 불순물을 P 웰(210) 내에 주입하고 확산시켜 N+소스/드레인 영역(110, 235)을 형성함으로써 도 6에 도시한 구조를 형성한다. 다음에, 도 6에 도시한 바와 같이, 질화물 캡(275)과, 게이트 배선 도전체(270)와, 게이트(225)의 측벽 상에 질화물 스페이서(277)를 형성한다. 예시적으로, 블랭킷 질화물 증착에 의해 질화물 측벽을 형성한 다음에 에칭하여, 질화물 캡(275)과, 게이트 배선 도전체(270)와, 게이트(225)의 측벽에 있는 질화물만 제외하고 제거한다. 그 다음에, 도 2에서 기술하고 도시한 바와 같이, 산화물층(280)과, 접촉하지 않는 비트 라인 콘택트(285)와, 비트 라인(290)을 형성한다.
도 12-14에 도시한 바와 같이 또다른 실시예에 따르면, 이전의 도면에 도시한 그루브(230) 대신에 스텝형(stepped) 그루브(도 14에 참조 번호(490)로서 도시함)를 형성할 수 있다. 이전에 도 9에서 설명한 바와 같이, 질화물층(410) 및 산화물층(420)을 구비하는 유전체층의 스택과 포토레지스트 마스크층(430)(도 9)을 깊은 트렌치 캐패시터 Cs및 STI 영역(400)을 포함하는 기판 위에 형성한다. 전술한 바와 같이 예컨대, 패터닝된 마스크를 사용하여 산화물층(420)을 패터닝하고 에칭하여 기판의 일부(450)를 노출시킨다. 이 단계는 도 9에 도시한 단계와 유사하고, 노출된 부분(450)의 폭은 1 리소그래픽 피쳐 크기 F이다.
도 12에 도시한 바와 같이, 산화물층(420) 내에 대머신 게이트 구조를 패터닝하기 위해 노광된 다음에 현상된 레지스트 마스크(430)(도 9)를 사용하는 통상적인 리소그래피에 의해 개구(450)를 노출시키고, 이 레지스트 패턴을 에칭하여 산화물층(420)의 일부를 제거한다. 레지스트 마스크를 제거한 후, 질화물과 같은 제 1 스페이서 형성 재료를 증착시키고 이방성으로 에칭하여 산화물층(420)의 측벽 상에 제 1 개구(450)의 폭이 좁아져서 질화물 스페이서(470)를 형성함으로써 제 2 개구(485)(도 13)를 형성한다.
질화물 스페이서(470)를 형성한 후, 제 2 스페이서 형성 재료, 바람직하게는 파릴렌(parylene)과 같은 중합체 스페이서를 증착시키고 이방성 에칭하여 질화물 스페이서(470)의 측벽 상에 제 2 개구(485)를 더 좁게 하기 위한 중합체 스페이서(475)를 형성함으로써 도 12 및 도 13에 도시한 제 3 개구(480)를 형성한다. 이들 두 증착된 스페이서 형성 재료의 두께를 질화물 및 중합체 스페이서(470, 475)가 원하는 폭을 갖게 선택함으로써, 연속적으로 더 좁아지는 개구(485, 480)의 폭(도 13)이 기판 혹은 P 웰(210) 내에 형성될 그루브(490)의 원하는 치수가 된다.
다음에, 도 12에 도시한 바와 같이, 에칭 마스크로서 산화물(420), 질화물 스페이서(470), 중합체 스페이서(475), STI 산화물(400)의 조합을 사용하여 제 1 그루브(480)를 P 웰(210) 안으로 에칭한다. 제 1 그루브(480)를 형성한 후, 중합체 스페이서(475)를 제거한 다음, 에칭 마스크로서 산화물(420), 질화물 스페이서(470), STI 산화물(400)의 조합을 사용하여 노출된 실리콘 기판을 P 웰(210) 안으로 에칭한다. 이러한 단계는 그루브(485)의 더 넓은 부분을 P 웰(210) 안으로 전사시키면서, 그루브(480)의 좁은 부분을 P 웰(210) 안으로 더 깊게 에칭하여 스텝형 그루브(490)를 형성한다.
그 다음에, 질화물 스페이서(470)와 산화물층(340)을 제거하여 넓은 개구(450)(도 12)를 노출시킨다. 도 14에 도시한 게이트 스택 구조를 형성하는 나머지 단계와 디바이스 구조를 완성하기 위한 추가 단계는 도 11에서 설명한 단계와 동일하므로, 설명을 간결하게 하기 위해 반복하여 설명하지 않을 것이다.
전술한 방법을 사용하여 스텝형 그루브를 형성함으로써 폴리실리콘으로 충진하기에 보다 쉬운 스텝형 그루브 구조(490)가 제공된다. 또한, 스텝형 그루브(490)에 의해 더 좁고 더 깊은 그루브 게이트가 형성되어, 유효 채널 길이가 더 증가된다. 다수의 스페이서, 즉 전술한 두 개의 스페이서(470, 475)(도 12) 이상의 스페이서를 사용하여 다수의 스텝을 구비하는 스텝형 그루브를 만들어 좁고 깊은 그루브 게이트 형성과 관련된 폴리실리콘 충진 문제를 제거할 수 있다.
본 발명의 또다른 실시예에서는, 사전 형성된(pre-formed) 소스/드레인 확산 영역을 갖는 그루브형 대머신 게이트를 구비하는 메모리 셀을 형성한다. 도 15는 P 웰(210) 및 N+도핑층(500)의 형성 단계까지 처리된 메모리 셀의 단면을 도시하며, 전술한 바와 같이 N+캐패시터 플레이트(115)가 형성되어 있고 깊은 트렌치 공정이 수행되어 깊은 트렌치 DT 내에 깊은 트렌치 캐패시터 CS가 형성되어 있다.
깊은 트렌치 DT의 내부 벽면을 노드 유전체층(212)으로 라이닝(lining)한다. 깊은 트렌치 DT 상부의 내부 벽면을 산화물 칼라(215)로 라이닝한다. 그 다음, 깊은 트렌치 DT를 폴리실리콘(217)으로 충진한다. 깊은 트렌치 DT의 한쪽 측면 상에는, 산화물 칼라(215)를 깊은 트렌치 DT의 상부에 라이닝하지 않고 이 라이닝도지 않은 부분(219)을 남겨서, 형성될 매립 스트랩(110)(도 2 및 도 8)을 깊은 트렌치 DT 내의 폴리실리콘(217)에 접촉시킨다. 다음에, STI 영역(400)을 형성한다. 다음 단계로, 도 4에서 설명한 단계와 유사하게 불순물을 기판(205) 내에 주입하여 P 웰(210)을 형성한다.
이전에 설명한 방법과는 달리, 그루브 및 게이트를 형성하기 전에 P 웰(210) 내에 불순물을 주입하거나 혹은 확산시켜 P 웰(210) 내에 강하게 도핑된 N+층(500)을 형성한다. 이러한 강하게 도핑된 N+층(500)은 나중에 도 2에 도시한 FET(202)의 소스/드레인 영역(110, 235)을 형성하는데 사용될 것이다.
도 15에 도시하고 도 9에서 설명한 바와 유사하게, 강하게 도핑된 N+층(500)을 형성한 후, 얇은 질화물 에칭 스톱층(410)을 전체 구조, 즉 강하게 도핑된 N+층(500)과, 깊은 트렌치 DT와, STI 영역(400) 위에 형성한다. 그 다음, 실리콘 산화물층(420)을 질화물층(410) 위에 형성한다. 예시적으로, 질화물층 및 산화물층(410, 420)을 화학 기상 증착법(chemical vapor deposition : CVD)으로 형성한다.
도 16에 도시한 바와 같이, 통상적인 포토레지스트 마스크(430)를 산화물층(420) 위에 도포한다. 도 9에서와 유사하게, 마스크(430)를 패터닝하며, 노광하고, 에칭하여 질화물 라이너(410)의 일부(425)를 노출시키며, 이 노출된 질화물 라이너의 일부분(425)은, 예를 들어 1F 이상의 폭을 갖는다.
도 10에서 설명한 바와 유사하게, 마스크(430)를 제거하여 산화물층(420)을 노출시키고, 산화물층(420)의 상부 및 측벽 위에, 예를 들어 CVD로 질화물층을 형성한다. 그 다음, 도 17에 도시한 바와 같이, 질화물층중에서 산화물층(420)의 상부 및 개구(425)의 바닥에 위치한 부분을 제거한다. 산화물층(420)의 측벽에 있는 나머지 질화물이, 스페이서 두께로 인해 개구(425)의 폭을 원하는 크기로 좁게 하는 질화물 스페이서(520)를 형성하며, 이 스페이서(520)의 두께는 증착된 질화물층의 두께와 연관된다.
도 18에 도시한 바와 같이, 질화물이 라이닝된 개구(425)를 통해 P 웰(210) 안으로 에칭하여 전달 디바이스 혹은 FET(202)의 그루브(230)를 형성한다. 그루브(230)는 도 16에 도시한 리소그래픽 게이트 도전체 마스크(430)의 중심부에 자기 정렬된다. 바람직하거나 혹은 필요하다면, 이전에 설명한 방법으로, 희생 산화물을 형성한 다음에 제거할 수 있다. 희생 산화물은 이전의 공정 단계로 인해 발생된 모든 표면 손상을 보수하기 위해 형성된다. 그루브(230)에 의해 N+층(500)(도 17)이 FET(202)의 소스 및 드레인으로서 작동하는 영역(233, 235)으로분리된다. 다음에, 게이트 산화물(240)을 형성하여 그루브(230)를 라이닝하고 이전에 설명한 바와 같이 게이트 스택을 형성한다. N+도펀트를 칼라 산화물 개구(219)를 통해 깊은 트렌치 DT 내의 N+폴리실리콘(217)으로부터 확산시켜 매립 스트랩(110)을 형성함으로써, 깊은 트렌치 DT 내의 N+폴리실리콘(217)을 N+확산 영역(233)에 접속시킨다.
도 18 및 도 19에 도시한 바와 같이, 그루브(230)를 도핑된 폴리실리콘 충진재(225)로 충진시키고, 게이트 폴리실리콘을 평탄화시키며, 이 평탄화된 게이트 폴리실리콘을 그루브(230) 안으로 리세스하여 비접촉 비트 라인 콘택트(285')를 위한 게이트 구조체를 형성할 수 있다. 도 18에 도시한 바와 같이, 예를 들어 질화물의 화학 기상 증착법(CVD)으로 리세스된 폴리실리콘(225) 위에 질화물 캡(275)을 형성한 후, 예를 들어 화학 기계적 연마(CMP)로 산화물(420)의 상부면까지 평탄화한다.
도 19에 도시한 바와 같이, 비트 라인 콘택트(285')를 형성하기 위해, 산화물과 같은 절연체(280)(도 2에 또한 도시됨)를 산화물층(420) 위에 증착시킨 다음 패터닝한다. 두 개의 산화물층(280, 420)을 질화물 스페이서(520) 및 질화물 캡(275)에 대해 선택적으로 에칭하여 소스/드레인 확산 영역(235)의 일부를 노출시킨다. 다음에, 노출된 소스/드레인 확산 영역(235)을 도전성 재료로 충진하여 비접촉 비트 라인 콘택트(285')를 형성한다. 비트 라인 콘택트(285')는 비접촉 비트 라인 콘택트(285')라고 지칭되는데, 그 이유는 비트 라인 콘택트(285')가 게이트 스택과 겹쳐질 수 있으나 선택적 에칭 공정을 사용하여 비접촉 비트 라인콘택트(285')가 도 19는 물론 도 2에 도시된 바와 같이 게이트 스택에 전기적으로 접촉하지 않기 때문이다. 또한, 도 2에서 설명한 바와 같이, 비트 라인(290)을 산화물층(280) 위에 형성하여 도 3에 도시한 어레이(300) 내의 상이한 메모리 셀의 각종 비트 라인 콘택트(285')에 접속시킨다.
원하거나 혹은 필요하다면, 먼저 리세스된 폴리(poly)(225) 상에 실리사이드(silicide)층(295)을 형성한 다음 질화물 캡(275)을 형성하여 워드 라인 혹은 게이트(225)의 저항을 감소시킬 수 있다. 또한, 전술하고 참조 번호(355)로서 도 5 및 도 6에 도시한 바와 같이, 필요하다면, P 웰(210) 내의 채널 중 그루브의 바닥에 위치한 부분을 주입하여 FET(202)의 성능을 개선시킨다.
당업자라면, 두 개의 그루브(230) 내에 두 개의 워드 라인을 형성하는 것에 부가하여, 도 2, 도 6, 도 11에 도시한 바와 같이 통과(passing) 워드 라인(530)이 또한 깊은 트렌치 캐패시터 CS를 덮는 STI 영역(400) 위에 형성되는 것을 알 것이다. 도 3에 도시한 바와 같이, 메모리 셀 어레이의 평면 레이아웃(300)에 도시한 스트립(320)은 활성 영역 AA 내에 형성된 메모리 셀에 대한 워드 라인이고, 예컨대 다른 셀의 깊은 트렌치 DT 위를 통과하는 경우는 활성 영역 AA 밖에 있는 통과 워드 라인이다. 도 3에 설명한 바와 같이, 그루브는 활성 영역 AA 내에서만 기판 혹은 P 웰 안으로 선택적으로 에칭된다.
도 18에 도시한 바와 같이, 인접한 FET(202) 혹은 그루브(230) 사이의 거리 A는 최소 리소그래픽 피쳐 크기 F보다 더 크다. 스페이서(520)의 두께 B를 조절하여 최적의 그루브형 디바이스를 형성한다. 스페이서 두께 B를 증가시킴에 따라, 그루브의 폭이 감소되고, 거리 A(혹은 FET를 서로 분리하는 백-투-백(back-to- back) 거리)가 증가된다.
깊은 트렌치 캐패시터 CS와 STI 영역(400)을 형성하는데 사용된 스페이서(520)와 깊은 트렌치 DT 사이의 거리 C는 보다 더 작은 셀인 경우 1F 미만으로 감소시킬 수 있다.
모든 실시예에 있어서, 부가적인 통상적 공정 단계를 수행하여 메모리 셀 어레이 주변의 지원 디바이스 및 회로를 완성한다는 것을 주지해야 한다.
그루브는, 게이트의 측방향 치수를 증가시키지 않고 N+소스/드레인 확산 영역(233, 235)의 바닥으로부터의 그루브 깊이의 적어도 두 배만큼 유효 채널 길이를 증가시킨다. 상세하게는, 유효 채널 길이는 도 18에 도시한 길이 I1, I2, I3의 합이다.
따라서, 측방향 크기를 증가시키지 않고도, 그루브형 게이트를 구비하는 디바이스는 축적 노드 혹은 스트랩(110)으로부터 비트 라인(290), 즉 DRAM 메모리 셀의 FET(202) 혹은 전달 디바이스의 드레인 및 소스를 형성하는 두 개의 강하게 주입된 도핑 영역(233, 235)(도 19) 사이의 부문턱값 누설 전류가 작다. 감소된 누설 전류가 본 발명의 메모리 셀의 유지 시간을 증가시킨다. 증가된 채널 길이는 또한 채널 도핑 농도를 증가시킬 필요성을 제거함으로써, 과도한 접합 누설을 방지한다.
본 발명은 예시적이며 바람직한 실시예로서 설명되었으나, 당업자라면 첨부된 특허 청구에 정의된 바와 같이 본 발명의 정신 및 범위를 벗어나지 않고 많은 변형이 이루어질 수 있음을 알 수 있다.
본 발명에 따르면, 측방향 크기를 증가시키지 않거나 FET 어레이의 채널 내의 도핑 농도를 증가시키지 않고 적당한 게이트 채널 길이를 가지며, 셀 면적을 증가시키지 않고 증가된 채널 길이를 가지며, 게이트에 자기 정렬된 소스 및 드레인 영역을 구비하고, 워드 라인 아래에서 자기 정렬되거나 자기 정렬되지 않을 수 있는 그루브를 가지며, 바람직하지 않게 누설 전류를 증가시키지 않고 유지 시간을 감소시키지 않는 고밀도 메모리 셀 및 그 제조 방법이 제공된다.

Claims (51)

  1. ① 제 2 도전형 타입(type)의 기판 내에 형성된 제 1 도전성 타입의 제 1 및 제 2 영역과,
    ② 상기 제 1 및 상기 제 2 영역 사이의 상기 기판 내에 위치하는 그루브(groove) 내에 형성된 그루브형 게이트(grooved gate)를 포함하며,
    상기 그루브형 게이트는 측벽부와 바닥부를 가지며, 상기 게이트 측벽부 및 바닥부를 따라 상기 기판 내에 위치한 채널(channel)을 규정하고,
    상기 채널의 측벽 섹션은 상기 게이트 바닥부를 따라 위치한 상기 채널의 바닥 섹션(section)의 바닥 길이보다 긴 길이를 갖는 상기 게이트 측벽부를 따라 위치하는
    반도체 디바이스(device).
  2. 제 1 항에 있어서,
    상기 기판 내에 형성하여 상기 반도체 디바이스를 격리시키는 격리 영역 ― 상기 격리 영역은 상기 그루브의 깊이보다 큰 깊이를 가짐 ― 을 더 포함하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 기판 내에 형성하며, 상기 제 1 및 상기 제 2 영역 중 하나에 전기적으로 접속된 축적 전극을 갖는 깊은 트렌치 캐패시터(deep trench capacitor)를 더 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 기판과 상기 그루브 사이에 위치하는 도핑된 웰 영역(doped well region)을 더 포함하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 게이트 바닥부보다는 상기 게이트 측벽부가 상기 반도체 디바이스를 제어하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 게이트 측벽부는 상기 반도체 디바이스를 제어하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 게이트 측벽부 중 하나를 따라 위치한 상기 채널 측벽 섹션 중 하나는 상기 바닥 채널 섹션의 바닥 길이보다 더 긴 길이를 가지는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 그루브의 길이는 상기 채널의 폭과 대략적으로 대등한 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 채널의 길이는 상기 게이트 바닥부를 따라 위치한 상기 그루브의 폭을 포함하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 채널의 길이는 상기 그루브의 깊이 및 폭을 포함하는 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 영역은 상기 채널의 상부 측방향 섹션에 의해 상기 그루브로부터 분리되며, 상기 그루브형 게이트는 상기 상부 측방향 채널 섹션 위에서 상기 제 1 및 상기 제 2 영역으로 연장되는 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 연장된 그루브형 게이트는 상기 상부 측방향 채널 섹션, 상기 채널 측벽 섹션, 상기 채널 바닥 섹션의 거리를 포함하는 상기 채널의 길이만큼 연장되는 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 그루브는 스텝형(stepped) 그루브이고, 상기 그루브형 게이트는 스텝형 그루브형 게이트 ― 상기 각각의 게이트 측벽은 측방향 스텝(step)에 의해 상부 및 바닥 측벽부로 분리됨 ― 인 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 상부 측벽부 사이의 상기 그루브의 상부 폭은 상기 바닥 측벽부 사이의 상기 그루브의 하부 폭보다 더 긴 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 그루브는 상기 제 1 및 상기 제 2 영역 사이의 중심부에 위치하는 반도체 디바이스.
  16. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 영역은 상기 그루브형 게이트에 대해 자기 정렬되는 반도체 디바이스.
  17. 반도체 디바이스를 제조하는 방법에 있어서,
    ① 기판 내에 서브-리소그래픽(sub-lithographic) 폭을 갖는 그루브를 형성하는 단계와,
    ② 상기 그루브 내에 측벽부 및 바닥부를 갖는 그루브형 게이트를 형성하고, 상기 게이트 측벽부 및 바닥부를 따라 상기 기판 내에 위치하는 채널 ― 상기 게이트 측벽부를 따라 위치하는 상기 채널의 측벽 섹션은 상기 게이트 바닥부를 따라위치하는 상기 채널의 바닥 섹션의 바닥 길이보다 더 긴 길이를 가짐 ― 을 규정하는 단계와,
    ③ 상기 기판 내에 상기 그루브형 게이트에 대향적으로 제 1 및 제 2 영역을 각각 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  18. 제 17 항에 있어서,
    상기 기판 내에 상기 그루브의 깊이보다 더 깊은 깊이를 갖는 격리 영역을 형성하여 상기 반도체 디바이스를 분리시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  19. 제 17 항에 있어서,
    상기 기판 내에 상기 제 1 및 상기 제 2 영역 중 하나에 전기적으로 접속된 축적 전극을 갖는 깊은 트렌치 캐패시터를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  20. 제 17 항에 있어서,
    상기 기판과 상기 그루브 사이에 위치하는 도핑된 웰 영역을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  21. 제 17 항에 있어서,
    상기 그루브 형성 단계는,
    ① 상기 기판 위에 마스크(mask)를 형성하는 단계와,
    ② 상기 마스크를 패터닝하여 상기 기판의 서브-리소그래픽 부분을 노출시키는 단계와,
    ③ 상기 마스크의 측벽 위에 스페이서(spacer)를 형성하여 상기 노출된 서브-리소그래픽 기판 부분의 폭을 감소시키는 단계와,
    ④ 상기 감소된 서브-리소그래픽 기판 부분을 에칭하여 상기 그루브를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  22. 제 21 항에 있어서,
    상기 마스크 형성 단계는 하이브리드 레지스트 마스크(hybrid resist mask)를 형성하는 반도체 디바이스 제조 방법.
  23. 제 21 항에 있어서,
    상기 스페이서 형성 단계는 중합체 스페이서를 형성하는 반도체 디바이스 제조 방법.
  24. 제 21 항에 있어서,
    상기 마스크 형성 단계 이전에, 상기 기판 위에 산화물층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  25. 제 17 항에 있어서,
    상기 그루브 형성 단계는,
    ① 상기 기판 위에 마스크를 형성하는 단계와,
    ② 상기 마스크를 패터닝하여 상기 기판의 서브-리소그래픽 부분을 노출시키는 단계와,
    ③ X-선 리소그래피(X-ray lithography)를 사용하여, 상기 노출된 서브-리소그래픽 기판 부분의 섹션을 에칭함으로써 상기 그루브를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  26. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계 이전에, 상기 그루브 내에 게이트 산화물을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  27. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계는,
    ① 상기 기판 위에 마스크를 형성하는 단계와,
    ② 상기 마스크를 패터닝하여 상기 그루브를 포함하는 상기 기판의 부분을 노출시키는 단계와,
    ③ 상기 노출된 기판 부분 내에 게이트 스택(gate stack)을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  28. 제 27 항에 있어서,
    상기 게이트 스택 형성 단계는,
    ① 상기 노출된 기판 부분 내에 상기 그루브형 게이트를 형성하는 단계와,
    ② 상기 그루브형 게이트 위에 게이트 도전체를 형성하는 단계와,
    ③ 상기 게이트 도전체의 상부 및 측벽과 상기 그루브형 게이트의 측벽 위에커버(cover)를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  29. 제 28 항에 있어서,
    상기 커버 형성 단계 이전에,
    상기 마스크를 제거하는 단계와,
    불순물을 주입하여 상기 그루브형 게이트에 대해 자기 정렬된 상기 제 1 및 상기 제 2 영역을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  30. 제 17 항에 있어서,
    상기 그루브 형성 단계는,
    ① 상기 기판 위에 절연층을 형성하는 단계와,
    ② 상기 절연층 위에 마스크를 형성하는 단계와,
    ③ 상기 마스크를 패터닝하여 상기 기판의 서브-리소그래픽 부분을 노출시키는 단계와,
    ④ 상기 마스크를 제거하여 상기 절연층을 노출시키는 단계와,
    ⑤ 상기 절연층의 측벽 위에 스페이서를 형성하여 상기 노출된 서브-리소그래픽 기판 부분의 폭을 감소시키는 단계와,
    ⑥ 상기 감소된 서브-리소그래픽 기판 부분을 에칭하여 상기 그루브를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  31. 제 17 항에 있어서,
    상기 그루브 형성 단계는 위상 천이 리소그래피(phase-shift lithography)를 사용하여 상기 기판을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
  32. 제 17 항에 있어서,
    상기 그루브 형성 단계는,
    ① 상기 기판 위에 산화물층을 형성하는 단계와,
    ② 상기 산화물층 위에 마스크를 형성하는 단계와,
    ③ 상기 마스크를 패터닝하여 상기 산화물층 내에 상기 기판의 부분 ― 상기 부분은 피쳐 크기(feature size)와 대등한 폭을 가짐 ― 을 노출시키기 위한 개구부를 형성하는 단계와,
    ④ 상기 산화물층의 측벽 위에 스페이서를 형성하여 상기 개구부의 폭을 서브-리소그래픽 크기로 감소시키는 단계와,
    ⑤ 상기 서브-리소그래픽 개구부를 통해 노출된 상기 기판의 부분을 에칭하여 상기 개구부 내의 대략 중심부에 위치하는 상기 그루브를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  33. 제 32 항에 있어서,
    상기 그루브 형성 단계는, 상기 마스크 패터닝 단계 후에 상기 마스크를 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  34. 제 32 항에 있어서,
    상기 그루브형 게이트 형성 단계는,
    상기 그루브 형성 단계 후에 상기 스페이서를 제거하여 상기 그루브 및 상기 기판의 측방부를 노출시키는 단계와,
    상기 그루브 및 상기 개구부의 하부에 형성된 상기 게이트형 그루브와, 상기 그루브형 게이트 위에 형성된 게이트 도전체와, 상기 게이트 도전체 위에 형성된 커버를 포함하는 게이트 스택으로 상기 개구부를 충진하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  35. 제 32 항에 있어서,
    상기 충진 단계는,
    ① 상기 그루브를 포함하는 상기 개부구를 진성 폴리실리콘(intrinsic polysilicon)으로 충진하는 단계와,
    ② 상기 진성 폴리실리콘을 상기 개구부 안으로 리세싱하는 단계와,
    ③ 상기 진성 폴리실리콘을 불순물로 도핑하는 단계와,
    ④ 상기 개구부 내의 상기 도핑된 폴리실리콘 위에 상기 게이트 도전체를 형성하는 단계와,
    ⑤ 상기 개구부 내의 상기 게이트 도전체를 리세싱하는 단계와,
    ⑥ 상기 개구부 내의 상기 게이트 도전체 위에 상기 커버를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  36. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계는 상기 그루브의 길이와 실질적으로 대등한 폭을 갖도록 상기 채널을 규정하는 반도체 디바이스 제조 방법.
  37. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계는 상기 게이트의 바닥부의 폭을 포함하는 길이를 갖도록 상기 채널을 규정하는 반도체 디바이스 제조 방법.
  38. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계는 상기 게이트 바닥부의 폭 및 상기 그루브의 깊이를 포함하는 길이를 갖도록 상기 채널을 규정하는 반도체 디바이스 제조 방법.
  39. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계는 상기 게이트 측벽부 중 하나를 따라 위치하는 상기 채널 측벽 섹션들 중 하나가 상기 바닥 채널 섹션의 상기 바닥 길이보다 긴 길이를 갖도록 상기 채널을 규정하는 반도체 디바이스 제조 방법.
  40. 제 17 항에 있어서,
    상기 제 1 및 상기 제 2 영역 형성 단계는 상기 그루브의 길이를 따라 상기 제 1 및 상기 제 2 영역을 형성하는 반도체 디바이스 제조 방법.
  41. 제 17 항에 있어서,
    상기 제 1 및 상기 제 2 영역 형성 단계는 상기 채널의 상부 측방향 섹션으로 상기 그루브로부터 상기 제 1 및 상기 제 2 영역을 분리시키고, 상기 그루브형 게이트 형성 단계는 상기 상부 측방향 채널 섹션 위의 상기 그루브형 게이트를 상기 제 1 및 상기 제 2 영역으로 연장시키는 반도체 디바이스 제조 방법.
  42. 제 17 항에 있어서,
    상기 그루브형 게이트 형성 단계는 상기 제 1 및 상기 제 2 영역으로부터 상기 그루브형 게이트를 분리시키는 상기 상부 측방향 채널 섹션 위로 상기 그루브형 게이트를 연장시키는 반도체 디바이스 제조 방법.
  43. 제 42 항에 있어서,
    상기 그루브형 게이트 형성 단계는 상기 상부 측방향 채널 섹션, 상기 채널의 측벽 섹션, 상기 채널의 바닥 섹션의 거리를 포함하는 상기 채널의 길이만큼 연장되는 반도체 디바이스 제조 방법.
  44. 제 17 항에 있어서,
    상기 그루브 형성 단계가 스텝형 그루브를 형성하고 상기 그루브형 게이트 형성 단계가 스텝형 그루브 게이트를 형성함에 따라, 상기 각각의 게이트 측벽은 측방향 스텝(lateral step)에 의해 상부 및 바닥 측벽부로 분리되는 반도체 디바이스 제조 방법.
  45. 제 44 항에 있어서,
    상기 그루브형 게이트 형성 단계가 상기 스텝형 그루브 게이트를 형성함에 따라 상기 상부 측벽부 사이의 거리는 상기 바닥 측벽부 사이의 거리보다 긴 길이를 갖게 되는 반도체 디바이스 제조 방법.
  46. 제 44 항에 있어서,
    상기 스텝형 그루브를 형성하는 상기 그루브 형성 단계는,
    ① 상기 기판 위에 유전체층을 형성하는 단계와,
    ② 상기 유전체층을 선택적으로 에칭하여 상기 기판의 일부분을 노출시키는 제 1 폭을 자체 내에 갖는 개구부를 형성하는 단계와,
    ③ 상기 개구부의 측벽 위에 레지스트를 형성하여 상기 개구부의 상기 제 1폭을 제 2 폭으로 감소시키는 단계와,
    ④ 상기 기판의 노출된 부분을 에칭하여 상기 제 2 폭과 대등한 폭을 자체 내에 갖는 그루브를 형성하는 단계와,
    ⑤ 상기 개구부의 측벽으로부터 상기 레지스트를 제거하는 단계와,
    ⑥ 상기 기판을 에칭하여 상기 제 2 폭과 대등한 하부 폭 및 상기 제 1 폭과 대등한 상부폭을 갖는 상기 스텝형 그루브를 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  47. 제 44 항에 있어서,
    상기 스텝형 그루브를 형성하는 상기 그루브 형성 단계는,
    ① 상기 기판 위에 유전체층을 형성하는 단계와,
    ② 상기 유전체층을 선택적으로 에칭하여 상기 기판의 제 1 부분을 노출시키는제 1 개구부를 형성하는 단계와,
    ③ 상기 제 1 개구부의 측벽 상에 제 1 스페이서 페어(pair)를 형성하여 상기 제 1 개구부보다 좁은 제 2 개구부를 형성하는 단계와,
    ④ 상기 제 1 스페이서 페어 상에 제 2 스페이서 페어를 형성하여 상기 제 2 개구부보다 좁은 제 3 개구부를 형성하는 단계와,
    ⑤ 상기 제 3 개구부를 통해 상기 기판을 에칭하는 단계와,
    ⑥ 상기 제 2 스페이서 페어를 제거하는 단계와,
    ⑦ 상기 제 2 개구부를 통해 상기 기판을 에칭하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  48. 제 17 항에 있어서,
    상기 그루브 형성 단계는 상기 제 1 및 상기 제 2 영역 사이의 중심부에 상기 그루브를 형성하는 반도체 디바이스 제조 방법.
  49. 제 17 항에 있어서,
    상기 제 1 및 상기 제 2 영역 형성 단계는 상기 그루브형 게이트에 대해 자기 정렬된 상기 제 1 및 상기 제 2 영역을 형성하는 반도체 디바이스 제조 방법.
  50. 제 17 항에 있어서,
    상기 제 1 및 상기 제 2 영역 형성 단계는 상기 그루브 형성 단계 이전에 수행되는 반도체 디바이스 제조 방법.
  51. 메모리 셀을 제조하는 방법에 있어서,
    ① 제 1 타입의 불순물로 도핑된 기판 내에, 상기 기판 및 축적 전극 내에 형성된 플레이트(plate) 전극을 구비하는 깊은 트렌치 캐패시터를 형성하는 단계와,
    ② 상기 기판 내에 제 2 타입의 불순물로 도핑된 제 1 영역 ― 상기 제 1 영역은 상기 깊은 트렌치 캐패시터의 상기 축적 노드에 접속됨 ― 및 제 2 영역을 형성하는 단계와,
    ③ 상기 제 1 및 상기 제 2 영역 사이의 상기 기판 내에 그루브를 형성하는 단계와,
    ④ 상기 그루브 내와 상기 그루브 넘어서, 상기 기판 위에 측방향 거리만큼 연장되는 그루브형 게이트 ― 상기 그루브 게이트는 상기 그루브의 측벽과, 상기 그루브의 폭과, 상기 측방향 거리를 포함하는 상기 채널의 길이만큼 연장됨 ― 를 형성하여 상기 제 1 및 상기 제 2 영역 사이의 상기 기판 내에 위치한 채널 저항을 제어하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028002A (en) 1996-05-15 2000-02-22 Micron Technology, Inc. Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US6614074B2 (en) 1998-06-05 2003-09-02 International Business Machines Corporation Grooved planar DRAM transfer device using buried pocket
JP2000049344A (ja) * 1998-07-31 2000-02-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000068479A (ja) * 1998-08-26 2000-03-03 Hitachi Ltd 半導体集積回路装置
US6380027B2 (en) * 1999-01-04 2002-04-30 International Business Machines Corporation Dual tox trench dram structures and process using V-groove
US6146986A (en) * 1999-01-08 2000-11-14 Lam Research Corporation Lithographic method for creating damascene metallization layers
TW404010B (en) * 1999-03-04 2000-09-01 United Microelectronics Corp The manufacture method of dual-damascene
US6184107B1 (en) * 1999-03-17 2001-02-06 International Business Machines Corp. Capacitor trench-top dielectric for self-aligned device isolation
US6333533B1 (en) * 1999-09-10 2001-12-25 International Business Machines Corporation Trench storage DRAM cell with vertical three-sided transfer device
DE19957123B4 (de) * 1999-11-26 2006-11-16 Infineon Technologies Ag Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher
US6638843B1 (en) * 2000-03-23 2003-10-28 Micron Technology, Inc. Method for forming a silicide gate stack for use in a self-aligned contact etch
US6429069B1 (en) * 2000-07-11 2002-08-06 Micron Technology, Inc. SOI DRAM with buried capacitor under the digit lines utilizing a self aligning penetrating storage node contact formation
TW509984B (en) * 2000-07-24 2002-11-11 United Microelectronics Corp Manufacture method of metal silicide
US6812091B1 (en) * 2000-09-26 2004-11-02 Infineon Technologies Ag Trench capacitor memory cell
US6498088B1 (en) * 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
US6812092B2 (en) * 2000-12-19 2004-11-02 Infineon Technologies Method for fabricating transistors having damascene formed gate contacts and self-aligned borderless bit line contacts
US6518118B2 (en) 2001-03-15 2003-02-11 International Business Machines Corporation Structure and process for buried bitline and single sided buried conductor formation
US6498062B2 (en) * 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
DE10126604C1 (de) * 2001-05-31 2002-12-19 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu ihrer Herstellung
US7029963B2 (en) * 2001-08-30 2006-04-18 Micron Technology, Inc. Semiconductor damascene trench and methods thereof
US6528367B1 (en) 2001-11-30 2003-03-04 Promos Technologies, Inc. Self-aligned active array along the length direction to form un-biased buried strap formation for sub-150 NM BEST DRAM devices
US6570200B1 (en) 2001-12-12 2003-05-27 Samsung Electronics Co., Ltd. Transistor structure using epitaxial layers and manufacturing method thereof
US6756625B2 (en) * 2002-06-21 2004-06-29 Micron Technology, Inc. Memory cell and method for forming the same
US7045844B2 (en) * 2002-06-21 2006-05-16 Micron Technology, Inc. Memory cell and method for forming the same
US6879507B2 (en) * 2002-08-08 2005-04-12 Micron Technology, Inc. Conductive structure for microelectronic devices and methods of fabricating such structures
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
US6876035B2 (en) * 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
TWI230456B (en) * 2003-05-14 2005-04-01 Promos Technologies Inc Shallow trench isolation and dynamic random access memory and fabricating methods thereof
US7183600B2 (en) * 2003-06-03 2007-02-27 Samsung Electronics Co., Ltd. Semiconductor device with trench gate type transistor and method of manufacturing the same
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
KR100518606B1 (ko) * 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US7307309B2 (en) * 2004-03-04 2007-12-11 Texas Instruments Incorporated EEPROM with etched tunneling window
DE102004021052B3 (de) * 2004-04-29 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET)
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7005341B1 (en) * 2004-08-11 2006-02-28 Promos Technologies Inc. Dynamic random access memory cell and fabricating method thereof
US7442609B2 (en) * 2004-09-10 2008-10-28 Infineon Technologies Ag Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
US7276753B2 (en) * 2004-09-25 2007-10-02 Promos Technologies Inc. Dynamic random access memory cell and fabricating method thereof
US7473952B2 (en) * 2005-05-02 2009-01-06 Infineon Technologies Ag Memory cell array and method of manufacturing the same
US7563686B2 (en) * 2005-05-31 2009-07-21 Nanya Technology Corporation Method for forming a memory device with a recessed gate
DE102005024951A1 (de) * 2005-05-31 2006-12-14 Infineon Technologies Ag Halbleiterspeicherbauelement
US7316952B2 (en) 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a memory device with a recessed gate
US7274060B2 (en) * 2005-06-15 2007-09-25 Infineon Technologies, Ag Memory cell array and method of forming the same
US20070235783A9 (en) * 2005-07-19 2007-10-11 Micron Technology, Inc. Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions
DE102005036561B3 (de) * 2005-08-03 2007-02-08 Infineon Technologies Ag Verfahren zur Herstellung einer Verbindungsstruktur
US20070040202A1 (en) * 2005-08-18 2007-02-22 Infineon Technologies Ag Semiconductor memory cell array having self-aligned recessed gate MOS transistors and method for forming the same
US7772672B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture
US7358133B2 (en) 2005-12-28 2008-04-15 Nanya Technology Corporation Semiconductor device and method for making the same
US7371645B2 (en) * 2005-12-30 2008-05-13 Infineon Technologies Ag Method of manufacturing a field effect transistor device with recessed channel and corner gate device
US20070176253A1 (en) * 2006-01-31 2007-08-02 Peng-Fei Wang Transistor, memory cell and method of manufacturing a transistor
US20070212874A1 (en) * 2006-03-08 2007-09-13 Micron Technology, Inc. Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device
KR100696764B1 (ko) * 2006-03-23 2007-03-19 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US7799694B2 (en) 2006-04-11 2010-09-21 Micron Technology, Inc. Methods of forming semiconductor constructions
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US20080061340A1 (en) * 2006-09-07 2008-03-13 Qimonda Ag Memory cell array and method of forming the memory cell array
US7858471B2 (en) 2006-09-13 2010-12-28 Micron Technology, Inc. Methods of fabricating an access transistor for an integrated circuit device, methods of fabricating periphery transistors and access transistors, and methods of fabricating an access device comprising access transistors in an access circuitry region and peripheral transistors in a peripheral circuitry region spaced from the access circuitry region
DE102006045688B3 (de) * 2006-09-27 2008-06-05 Qimonda Ag Verbindungsstruktur und Verfahren zur Herstellung einer Verbindungsstruktur zwischen einem Grabenkondensator und einem Auswahltransistor
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7834395B2 (en) * 2007-02-13 2010-11-16 Qimonda Ag 3-D channel field-effect transistor, memory cell and integrated circuit
US20080258206A1 (en) * 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7776688B2 (en) * 2007-08-08 2010-08-17 Spansion Llc Use of a polymer spacer and Si trench in a bitline junction of a flash memory cell to improve TPD characteristics
US20090057810A1 (en) * 2007-09-05 2009-03-05 Victor Verdugo Method of Fabricating an Integrated Circuit
US20090159947A1 (en) * 2007-12-19 2009-06-25 International Business Machines Corporation SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION
US7705386B2 (en) * 2008-01-07 2010-04-27 International Business Machines Corporation Providing isolation for wordline passing over deep trench capacitor
US8791022B2 (en) * 2010-11-23 2014-07-29 Macronix International Co. Ltd. Method for reducing wordline bridge rate
EP2555241A1 (en) 2011-08-02 2013-02-06 Nxp B.V. IC die, semiconductor package, printed circuit board and IC die manufacturing method
JP2015125997A (ja) * 2013-12-25 2015-07-06 キヤノン株式会社 撮像装置、撮像システム、および、撮像装置の製造方法。

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4003126A (en) * 1974-09-12 1977-01-18 Canadian Patents And Development Limited Method of making metal oxide semiconductor devices
US4048649A (en) * 1976-02-06 1977-09-13 Transitron Electronic Corporation Superintegrated v-groove isolated bipolar and vmos transistors
US4243997A (en) * 1976-03-25 1981-01-06 Tokyo Shibaura Electric Co., Ltd. Semiconductor device
US4296429A (en) * 1978-08-09 1981-10-20 Harris Corporation VMOS Transistor and method of fabrication
US4191963A (en) * 1978-11-21 1980-03-04 Instituto Venezolano De Investigaciones Cientificas (Ivic) Built-in notched channel MOS-FET triodes for high frequency application
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
CA1188822A (en) * 1981-07-31 1985-06-11 John C. White Method for producing a misfet and a misfet produced thereby
US4571815A (en) * 1981-11-23 1986-02-25 General Electric Company Method of making vertical channel field controlled device employing a recessed gate structure
FR2526586B1 (fr) * 1982-05-04 1985-11-08 Efcis Transistor a effet de champ a grille profonde et procede de fabrication
DE3230945A1 (de) * 1982-08-20 1984-02-23 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum herstellen eines feldeffekttransistors
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5726463A (en) * 1992-08-07 1998-03-10 General Electric Company Silicon carbide MOSFET having self-aligned gate structure
JPH0677480A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 半導体装置
JP3264724B2 (ja) * 1993-04-12 2002-03-11 三菱電機株式会社 半導体装置
JPH07153952A (ja) * 1993-11-30 1995-06-16 Sony Corp 半導体装置及びその製造方法
JPH07288324A (ja) * 1994-04-18 1995-10-31 Sony Corp Ｍｏｓ型トランジスタ
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
US5614431A (en) * 1995-12-20 1997-03-25 International Business Machines Corporation Method of making buried strap trench cell yielding an extended transistor

Also Published As

Publication number Publication date
KR100330621B1 (ko) 2002-03-29
US6037194A (en) 2000-03-14
US5945707A (en) 1999-08-31

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