KR970005692B1 - 실린더형 게이트 구조를 포함하는 반도체 장치 및 그 제조방법 - Google Patents

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Description

실린더형 게이트 구조를 포함하는 반도체 장치 및 그 제조방법

제1도는 종래의 포위형 게이트 트랜지스터(Surrounding Gate Transistor; 이하 SGT)를 나타내는 사시도.

제2도는 상기 제1도의 A-A'선을 자른 단면도.

제3도 내지 제5도는 종래의 SGT를 제조하는 각 단계를 나타내는 공정도들.

제6도는 본 발명에 의한 실린더형 게이트를 포함하는 반도체 장치를 나타내는 단면도.

제7도는 본 발명에 의한 게이트전극을 포함한 실린더구조를 나타내는 사시도.

제8도는 상기 제6도의 B-B'선을 자른 평면도.

제9도 내지 제14도는 본 발명에 일 실시예에 의한 반도체 장치의 제조과정을 각 단계별로 나타낸 단면도들.

제15도 및 제16도는 본 발명의 다른 실시예에 의한 반도체 장치의 제조과정을 나타내는 단면도들.

본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 실린더 형태의 게이트 내부에 수직 채널이 형성된 3차원의 MOS(Metal Oxide Semiconductor) 트랜지스터를 구비하는 고집적화된 반도체 장치 및 이를 제조하는 적절하고 단순화된 방법에 관한 것이다.

일반적으로 고집적도를 갖는 256M급 DRAM(Dynamic Randum Access Memory)등의 미래의 VLSI 디바이스를 실현하기 위해서는, 2차원의 평면형 트랜지스터(planar transistor)에 있어서 채널의길이와 폭을 줄여주는 것이 무엇보다 중요한 것이다. 그러나, 숏-채널(short-channel) 트랜지스터의 경우, 역치전압의 저하(숏-채널 효과), 채널영역에서 불순물 농도의 집중에 따른 기판 바이어스 효과의 증대, 핫-캐리어(hot-carriers)에 기인한 소자의 신뢰성 저하등 심각한 문제들을 유발하게 된다. 한편, 채널의 폭이 줄어드는 협-채널(narrow-channel) 트랜지스터의 경우에는, 전류 구동성(current drivavility)이 줄어들고, LOCOS(Local Oxidation of Silicon)에 의한 필드산화막의 가장자리에서 발생되는 큰 전계(electrie field)에 기인하여 신뢰성이 저하하는 등의 문제를 유발하게 된다.

이러한 사유로 인하여 채널의 사이즈를 감소시키지 않으면서 고성능의 트랜지스터를 고집적화할 수 있는 비평면형(non-planar) 트랜지스터들이 개발되어 왔다. 예을 들어, 실리콘 기판내에 오목부가 형성되어 있고 이 오목부를 충전하는 날개형의 게이트가 형성된 구조(Concave Structure). 선택된 에피택시방법이나 패드 폴리로 소오스/드레인을 기판상에 형성시킨 구조(Raised S/D Structure), 소오스/드레인을 트렌치 내에 형성시킨 구조(S/D Trench Structure)등이 있다.

한편, 종래의 트랜치 기술을 이용하여 기둥모양의 실리콘기판을 둘러싸는 게이트전극을 구비하는 새로운 3차원의 트랜지스터 구조가 1991년 일본의 히로시 타가토(Hiroshi Takato)등에 의해 제한되었다(참조. Impact of Surrunding Gate Transistor(SGT) for Untra-High_Density LSI's. Hiroshi Takato, et al, IEEE TRANS ED, VOL. 38, NO. 3, MARCH 1991, PP573-576D).

제1도는 상기 히로시 타카도등의 SGT 구조를 나타내는 개략적인 사시도이다.

제1도를 참조하면 상기 SGT 구조는 소오스(14), 게이트(18), 드레인(20)이 수직으로 배열되어 있으며, 실리콘 기둥(24)의 측벽을 따라 채널영역이 형성된다. 상기 실리콘 기둥(24)의 측벽을 따라 게이트 절연막(16)를 개재하여 게이트전극(18)이 형성되어 있다. 참조번호 10은 실리콘 기판을 나타내며, 참조번호 12는 N 또는 P타입의 불순물이 주입되어 형성된 우물층을 나타내며, 참조번호 22는 드레인(20)에 접속된 비트라인(Bit Line)을 나타낸다.

제2도는 상기 제1도의 A-A'면을 자른 단면도를 나타낸다. 즉, 상기 SGT구조를 NMOS로 할 경우, 실리콘 기판(10)상에 P형 우물층(12)이 형성되어 있고, 이 P형 우물층(12)이 연장된 형태로 실리콘 기둥(24)이 형성되어 있다. 상기 실리콘 기둥(24)의 측벽과 노출된 기판상에 산화막으로 된 게이트 절연막(16)이 형성되며, 상기 실리콘기둥(24)을 둘러싸는 형태로 상기 P형 우물층(12)의 표면영역에 N⁺형 불순물이 주입되어 소오스영역(14)이 형성된다. 또한 상기 실리콘 기둥(24)의 측벽을 포위하는 형태로 게이트절연막(16)을 개재하여 폴리실리콘으로 된 게이트전극(18)이 형성되며, 상기 실리콘 기둥(24)의 최상부분에는 N⁺형 불순물이 주입된 드레인영역(20)이 형성된다.

제3도 내지 제5도는 상기 SGT 구조를 제조하는 과정을 나타낸 각 단계별 단면도들이다. 이하 그 제조과정을 살펴본다.

제3도는 반도체 기판에 트랜지스터의 채널영역으로 사용될 실리콘 기둥을 형성시켜준 것을 나타낸 단면도이다. 보다 상세하게는 예를 들어, NMOS 트랜지스터를 실현하기 위한 것으로서, 우선 실리콘 기판(10)의 (100)면상의 역치전압의 조정을 위해 P형 우물층(12)을 형성한다. 이어서 통상의 트렌치 형성 기술을 사용하여 일정한 높이의 실리콘 기둥(24)이 남도록 한다. 이어서 전면에 게이트 산화막(16)을 형성한다.

제4도는 상기 실리콘 기둥(24)을 포위하는 (surrounding) 형태의 게이트전극(18), 소오스(14) 및 드레인(20)이 형성된 것을 나타낸 단면도이다.

보다 상세히 설명하면, 게이트 산화막(16)이 형성된 제1도의 결과물 전면에 폴리실리콘을 증착한 후, 상기 실리콘 기둥(24)의 측벽 및 게이트 전극 배선이 형성되는 부분을 제외하고는 통상적인 반응성이온식각(Reaction Ion Etching) 기술을 사용하여 상기 폴리실리콘을 식각한다. 이때 게이트전극(18)이 상기 실리콘 기둥(24)을 포위하는 스페이서 형태로 형성된다.

이어서 상기 결과물 전면에 아세닉(As) 이온을 주입하여 소오스(14), 드레인(20) 영역을 형성한다.

제5도는 금속배선을 실시한 것을 나타내는 단면도이다. 즉, DRAM의 경우 상기 결과물의 전면에 예를 들어 PSG막(26)을 평탄하게 형성한 후, 상기 드레인 영역(20) 위에 콘택 홀을 형성한 후 알루미늄 등으로 비트라인(22)을 형성한다. 이때 소오스영역(14) 위로는 콘택 홀을 형성하여 캐퍼시터의 스토리지전극(28)을 형성해 준다.

이상으로부터 상기 SGT구조에서는 채널의 길이와 폭이 각각 상기 실리콘 기둥(24)의 높이와 원주치수에 의존하게 된다. 따라서 상기 SGT 구조에서는 채널 길이가 칩에서 차지하는 트랜지스터의 점유면적을 변회시키지 않고도 조절될 수 있으며, 채널 쪽은 일반적인 평면형 트랜지스터에 비하여 매우 크게 된다.

한편, 상기 SGT 구조에서는 채널영역이 소자분리영역의 가장자리와 접촉되지 않기 때문에 그 가장자리로부터의 불순물 확산에 대하여 안전하여 소자의 신뢰성 측면에서도 매우 유리한 구조이다.

그러나, 상기 SGT 구조에서는 채널영역이 될 실리콘 기둥(24)을 형성하기 위하여 반도체기판에 트렌치를 형성하게 되며, 이때 실리콘 기둥(24)의 표면에 에칭에 따른 데미지(damage)가 크게 발생하여 후속되는 게이트 산화막(절연막)의 막질특성이 매우 불량하게 되며, 이에 따라 서브 리키지 전류(sub leakage current)가 많이 발생하게 된다.

한편, 실리콘 기둥(24)의 상부에 형성된 드레인(20)과 접속되는 비트라인(22)을 형성하기 위해 콘택트 홀을 형성하게 되는데, 이때 콘택트 홀을 위한 얼라인(align) 마진이 거의 없어 양산에 문제가 있다. 특히 상기 SGT 구조에서는 실리콘 기둥(24)의 상부 표면의 직경이 1.0㎛이고, 콘택 홀의 직경이 0.6㎛인 경우 실리콘 기둥과 콘택트 홀의 얼라인 오차 허용도가 경우 0.2㎛에 불과하게 된다. 만약 실리콘 기둥(24)의 사이즈가 1㎛ 이하가 되면 별도의 새로운 셀프-얼라인(self-aligned)방식의 콘택트 홀 형성 기술을 사용하지 않는 한 게이트전극(18)과 바트라인이 안전하게 분리될 수 있도록 콘택트 홀을 형성하는 것이 매우 곤란하게 된다.

본 발명은 상기 종래의 SGT 구조에서와 같은 문제점이 발생되지 않으며, 수직으로 채널이 형성되며 실린더형 게이트 구조를 포함하는 신규한 반도체 장치를 제공하는 것에 그 목적이 있다.

또한 본 발명의 다른 목적은 상기 본 발명의 반도체 장치를 제조하는 적절한 방법을 제공하는 것이다.

상기의 목적을 달성하기 위한 본 발명에 의해, 반도체기판과 상기 반도체기판의 표면영역에 형성된 제1도전형의 소오스 영역과 상기 소오스 영역상에 기둥모양으로 형성된 일정 높이의 반도체층과 상기 반도체층의 상부표면과 접촉되어 형성된 제1도전형의 드레인영역 및 상기 반도체층의 측벽 하부와 접한 절연성의 제1스페이서, 상기 반도체층의 측벽 상부와 접한 절연성의 제2스페이서, 상기 제1, 2스페이서 사이에 샌드위치된 게이트전극, 및 상기 반도체층과 게이트전극 사이의 게이트절연막으로 구성되어 상기 반도체층을 둘러싸는 형태로 형성된 실린더구조를 구비하여 이루어진 것을 특징으로 하는 반도체장치가 제공된다.

상기 반도체기판상에 기둥 모양으로 형성된 상기 반도체층은 에피택셜 성장에 의한 에피택셜층을 특징으로 하며, 상기 실린더 구조의 내벽의 형상은 바람직하게는 상기 제1스페이서와 제2스페이서의 내측면을 연결하는 수직면으로부터 상기 게이트전극이 일정한 깊이로 언더컷된 것을 특징으로 한다.

또한 상기 실린더 구조의 외측면을 따라 스페이서 형태의 절연층이 형성될 수 있으며, 평탄화된 절연층이 형성될 수도 있다.

또한 상기 드레인영역상으로 콘택트 홀에 의지하지 않고 직접 비트라인이 상기 드레인영역과 접촉하는 것을 특징으로 한다.

또한 상기 본 발명의 다른 목적을 달성하기 위하여 반도체기판의 표면영역에 제1도전형의 소오스영역을 형성하는 단계와 상기 반도체기판상에 제1절연층, 제1도전층, 및 제2절연층을 차례로 적층하는 단계와 식각공정을 통하여 상기 소오스 영역상에 그 중앙부에 홀이 형성되는 상기 제1절연층, 제1도전층 및 제2절연층으로 이루어진 실린더구조를 형성하는 단계와 상기 실린더구조의 내벽을 제외하고 상기게이트전극이 절연되도록 실린더구조의 외벽 주위로 제3절연층을 형성하는 단계와 상기 실린더구조의 내벽을 따라 노출된 게이트전극상에 게이트절연막을 형성하는 단게와 상기 실린더구조의 내부가 충전되도록 에피택셜 방법에 의한 반도체층을 형성하는 단계 및 상기 반도체층의 표면과 접하도록 드레인영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.

상기 실린더 구조의 외측면을 따라 제3절연층을 형성하는 것은 기판 전면에 제3절연층을 증착한 후 이방성식각하여 스페이서 형태로 형성시켜 줄 수 있으며, BPSG 막등 플로우(flow)가 가능한 제3절연층을 평탄하게 형성시켜 줄 수도 있다.

또한, 상기 실린더 구조의 내측면의 게이트전극상에 게이트 절연막을 형성하기 전에 상기 게이트전극을 일정한 정도 언더컷(underctu)하는 단계를 추가할 수 있으며, 상기 게이트 절연막은 산화에 의해 형성해준 막임을 특징으로 한다.

또한 상기 드레인영역상으로 직접 도전층을 형성하여 비트라인을 형성하는 단계를 추가할 수 있다.

본 발명에서는 채널영역이 될 반도체층을 에피택셜층으로 형성하기 때문에 측면이 에칭에 따르는 데미지를 받을 염려가 없어 양호한 막질특성을 갖는 게이트 절연막을 수득할 수 있다.

또한 드레인영역상에 비트라인을 형성하기 위하여 콘택트 홀을 형성할 필요가 없기 때문에 미스얼라인(misalign)의 우려가 없으며, 직접 드레인영역상에 비트라인을 형성하기 때문에 공정이 감소한다.

이하 첨부한 도면을 참조하여 본 발명을 구체적으로 살펴본다.

제6도는 본 발명에 의한 실린더형 게이트를 포함하는 반도체장치를 나타내는 단면도이다. 즉, 메모리소자인 DRAM(Dynamic Random Access Memory)에 본 발명이 적용된 예를 나타낸다.

제6도를 참조하면 그 표면이 (100)면이 반도체기판(40)이 소자분리방법인 부분산화법(LOCOS)에 의하여 소자분리영역인 필드산화막(42)과 이들에 의해 둘러싸인 활성영역으로 구분된다. 상기 활성영역의 특정부분에 예를 들어 N⁺형 불순물이 주입되어 형성된 소오스형(44)이 형성되어 있고, 상기 소오스영역(44)상에 캐퍼시터와 트랜지스터가 형성되어 DRAM의 단위 셀을 이룬다.

상기 트랜지스터는 수직(vertical) 구조로서, 상기 소오스영역(44)과 접하며 채널영역으로 될 반도체층(54), 상기 반도체층(54)을 포위하는 형태로 형성된 절연층으로 된 제1스페이스(46), 제2스페이서(50) 및 이들에 의해 샌드위치된 게이트전극(48)으로 구성되는 실린더구조, 상기 실린더 구조의 외측벽을 따라 게이트전극(48)을 절연하기 위하여 형성된 스페이서 형태의 절연층(56), 게이트전극(48)과 상기 반도체층(54)을 절연시키기 위해 그들 사이에 형성된 게이트절연막(52), 상기 분도체층(54)상에 예를 들어 N⁺형 불순물이 주입되어 형성된 드레인영역(64)등으로 구성되어 진다.

한편 상기 트랜지스터의 소오스영역(44)과 연결되는 캐퍼시터의 스토리지전극(storage electrode; 62)이 폴리실리콘층(58)을 개재하여 형성된다.

또한 상기 트랜지스터의 드레인과 연결되는 비트라인은 예를 들어 폴리사이드(polycide) 구조로 형성된다. 즉, 상기 반도체층(54)과 접촉하도록 폴리실리콘층(58)이 형성되어 있으며 그 위로 예를 들어, 텅스텐 살리사이드(WSiX) 등 실리사이드층(60)이 형성되어 비트라인을 이룬다. 상기 드레인영역(64)은 상기 폴리실리콘층(58)을 형성한 후 불순물을 주입하여 형성한 것이다.

한편 필드산화막(42) 위로는 워드라인(word line; 66)이 형성된다. 상기 워드라인(66)은 상기 게이트전극(48)과 동시에 형성된다.

제7도는 본 발명에 의한 게이트전극을 포함한 실린더 구조를 나타낸 사시도이다. 즉, 절연성 재료로 이루어진 제1스페이서(46), 제2스페이서(50) 및 이들 사이에 샌드위치된 게이트전극(48)으로 구성되며 게이트전극 배선에 연결된다.

제8도는 상기 제6도의 B'-B'선을 자른 평면도를 도식적으로 나타낸 것이다. 즉, 반경 R의 반도체층(54)을 게이트 절연막(52)이 둘러싸고 있으며, 그 주위를 게이트전극(48)이 둘러싸고 있다. 사선부분은 디플레이션 영역(Depletion region; 55)을 나타내며, Wd는 그 폭을 나타낸다.

제8도를 참조하여 본 발명에 의한 트랜지스터의 서브쓰레쉬홀드(subthreshold) 특성을 살펴보면 아래와 같다. 일반적으로 트랜지스터가 스위칭소자로 사용되는 경우 컷-오프(cut-off) 특성이 매우 좋아야 하며, 이는 서브쓰레쉬홀드값의 기울기와 관련된 서브쓰레쉬홀드스윙(subthreshold swing) 값(s)과 관계있다.

전술한 히로시 타카토의 논문을 참조하면 서브쓰레쉬홀드 스윙 S는 S=(KT/q) 1n 10[1-(Cd/Cox)]로 나타낼 수 있다. 여기서 Cox는 게이트 절연막(52)에 의한 캐퍼시턴스를 나타내며, Cd는 단위면적당 디플레이션 영역의 캐퍼시턴스를 나타낸다. 상기 식으로부터 디플레이션 캐퍼시턴스(Cd)가 적어야 서브쓰레쉬홀드 스윙이 작아지게 한다.

단위면적 당 디플레이션 캐퍼시턴스(Cd)는 다음과 같다.

Cd=-dQb/døs=εsi/R1n[R/(R-Wd)], (R≥Wd)

여기서 Qb는 디플레이션 영역내의 단위 면적당 전하를 나타내며, øs는 표면전위(surface potential)을 나타내며, εsi는 실리콘의 유전상수를 나타낸다.

상기 디플레이션 캐퍼시턴스(Cd)를 상기 반도체층(54)의 반경 R에 대하여 미분하면, Cd는 R의 증가 함수로 됨을 알 수 있다. 상기 R이 무한대로 되면 Cd는 일반적인 평면형 트랜지스터의 디플레이션 캐퍼시턴스 값이 되지만, 본 발명의 버티컬 구조의 트랜지스터에 있어서는 반도체층(54)의 반경 R이 감소함에 따라 Cd도 작아지게 되어, 결국 R=Wd인 경우 디플레이션 캐퍼스턴스 값은 '0'이 된다. 따라서 상기 본 발명의 구조에서는 반도체층(54)의 반경을 충분히 작게 유지할 수 있기 때문에 매우 적은 디플레이션 캐퍼시턴스 값을 얻을 수 있고, 따라서 서브쓰레쉬홀드 스윙이 작아져 트랜지스터의 컷-오프 특성이 매우 향상된다.

제9도 내지 제14도는 본 발명의 반도체장치를 제조하는 과정을 각 단계별로 나타낸 단면도들이다. 이하 각 단게별 제조과정을 살펴본다.

제9도는 반도체기판의 활성영역에 소오스 영역을 형성시키고 그 위로 게이트전극 형성을 위한 다층구조를 형성시켜준 것을 나타낸다. 즉, 반도체기판(40)의 활성영역의 일부분에 가령 N⁺형 불순물을 주입하여 소오스영역(44)를 형성한다. 상기 반도체기판(40)의 표면은 (100)면이다. 이어서 전면에 제1절연층(45)으로서 실리콘 나이트라이드를 증착하고, 제1도전층(47)으로서 폴리실리콘층을 중착한 후 연이어 제2절연층(49)으로서 실리콘 나이트라이드(SiN)나 실리콘 옥사이드(SiO2)를 각각 소정의 높이로 형성한다. 상기 각층의 높이는 채널길이를 한정하는 것이기 때문에 적정화가 필요하다.

제10도는 게이트전극을 포함하는 실린더 구조를 패터닝을 것을 나타낸다. 즉, 전면에 포토레지스트를 도포한 후, 게이트전극을 위한 포토레지스트 패턴(51)을 형성한 후 식각하여 절연성의 제1스페이서(46), 제2스페이스(50)와 이들 사이에 샌드위치된 게이트전극(48)으로 구성되는 실린더 구조를 형성한다.

한편 상기 실린더 구조를 형성하기 위한 식각시 상기 제1스페이서(46)를 식각하지 않거나 일부를 남겨놓을 수도 있다. 이는 후속되는 게이트전극(48)을 언더컷할 때 소오스영역(44)이 손상되는 것을 방지할 수 있기 때문에 더욱 바람직하다. 이는 후속되는 게이트절연막(제13도의 52)을 형성할 때 소오스영역(44)상에 형성된 절연막을 제거할 때 함께 제거해 준다.

제11도는 게이트전극(48) 절연을 위한 절연성 스페이서를 상기 실린더 구조의 외측면을 따라 형성시켜 준 것을 나타낸 단면도이다. 즉, 상기 포토레지스트 패턴(51)을 제거한 후, 전면에 CVD 방식에 의한 HTO(High Temperature Oxide). LTO(Low Temperature Oxide), 플라즈마 옥사이드등을 형성한다. 이어서 셀프-얼라인 방식으로 건식 에치백 공정을 수행하여 실린더 구조의 외측면에 절연성 스페이서(56)를 형성한다. 이때 실린더 구조의 중앙부인 홀에 상기 HTO가 잔존한다.

제12도는 상기 실린더 구조의 중앙 홀에 남아있는 HTO막을 제거하고 게이트전극으로 될 폴리실리콘을 언더-컷한 것을 나타낸다. 즉, 새로운 포토레지스트 패턴(53)을 이용하여 상기 실린더 홀 내에 있는 HTO막을 습식방식으로 제거한다. 이때 연속적으로 상기 게이트전극(48)인 폴리실리콘을 동방성식각에 의하여 약 500Å 이내로 언더컷하는 것이 바람직하다. 이는 후속되는 게이트 산화 공정 시 상기 소오스영역(44)상에 형성되는 산화막을 제거하기 위한 건식식각 공정 시게이트전극 및 게이트 절연막의 손상을 방지하기 위함이다.

제13도는 게이트전극의 노출된 표면상에 게이트 절연막을 형성한 것을 나타낸다. 즉, 상기 폴리실리콘으로 이루어진 진 게이트전극(48)을 산화시키면 게이트전극의 측면에 게이트 산화막이 형성된다. 이 때 노출된 소오스영역(44)상의 반도체기판에도 산화막이 형성되며, 이를 이방성식각에 의해 제거한다.

제14도는 상기 트랜지스터의 채널영역과 비트라인을 형성한 것을 나타낸 단면도이다. 즉, 실린더 구조의 홀 부분에 예를 들어, N형으로 도핑된 에피택셜(epitaxial)공정을 진행하여 반도체층(54)을 형성한다. 이어 비트라인을 폴리사이드 구조로 형성하기 위하여 전면에 N형 불순물로 도핑된 (예를 들어 1E16-1E21 ion/cm²) 폴리실리콘(58)을 증착한 후, 드레인 영역의 오믹 콘택(shmic contact)을 위하여 N⁺형이온주입(예로써, 1E15 ion/cm²)을 저 에너지로 실시한다. 이어서 실리사이드(예로써, 텅스텐 실리사이드(WSix))를 증착시킨 후 패터닝하여 비트라인(58, 60)을 형성한다.

제15도 내지 제16도는 본 발명의 다른 실시예를 설명하기 위한 단면도들이다.

제15도는 실린더 구조가 형성된 기관 전면에 플로우가 가능한 평탄화 절연층(57)을 형성시켜 준 것을 나타낸다. 즉, 후속되는 비트라인 패턴의 평탄호를 위하여 BPSG 등의 산화막을 플로우시키거나, TEOS 계열의 절연막을 증착한 후 에치백하여 평탄화 절연층(57)을 형성한다.

제16도는 본 발명의 반도체장치를 완성한 것을 나타낸 단면도이다. 즉, 상기 제15도에 나타난 공정이후, 상기 실린더 구조의 중앙 홀 부분에 형성된 상기 평탄화 절연층(57)을 제거한다. 이후 노출된 게이트전극(48)의 일부를 언더컷하고, 게이트 산화시켜 게이트 절연막(53)을 형성시켜 주는 등, 이하의 제조과정을 전술한 바와 동일하다.

이상의 실시예에서 살펴본 바와 같이 본 발명에 의한 반도체 장치는 수직구조의 트랜지스터로서, 채널 및 드레인 쪽에서의 서브 리키지 수직구조의 트랜지스터로서, 채널 및 드레인 쪽에서의 서브 리키지 전류가 없게 되며, 전술한 바와 같이 서브 쓰레쉬홀드 스윙 값이 작아 전류 구동 능력이 매우 향상된다.

또한, 종래의 SGT구조의 심각하게 발생하는 게이트 옥사이드의 막질특성의 불량문제가 발생치 않으며, 비트라인을 형성하기 위하여, 종래기술에서의 드레인과 접속되는 콘택트 홀을 형성하지 않고 직접 비트라인 형성용 도전층을 적충한 후 패터닝하기 때문에 공정을 단순화시킬 수 있다.

본 발명은 상기 실시예에서 적용한 다이나믹 RAM뿐만 아니라, CMOS인버터, 센서 증푹기등에 그 점유면적을 넓히지 않으면서 널리 적용되며, 이하에서 청구되는 청구범위의 기술적 요지가 미치는 범위내에서 다양한 변형, 한정이 이루어 질 수 있음은 당 기술분야에서 통상의 지식을 가진 자라면 쉽게 알 수 있을 것이다.

Claims (15)

1. 반도체기판과 상기 반도체기판의 표면영역에 형성된 제1도전형의 소오스 영역과 상기 소오스 영역상에 기둥모양으로 형성된 일정 높이의 반도체층과 상기 반도체층의 상부표면과 접촉되어 형성된 제1도전형의 드레인영역 및 상기 반도체층의 측벽 하부와 접한 절연성의 제1스페이서, 상기 반도체층의 측벽 상부와 접한 절연성의 제2스페이서, 사이 제1, 2스페이서 사이에 샌드위치된 게이트전극, 및 상기 반도체층과 게이트전극 사이의 게이트절연막으로 구성되어 상기 반도체층을 둘러싸는 형태로 형성된 실린더 구조를 구비하여 이루어진 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 소오스영역은 제2전도형의 불순물이 주입되어 형성된 웰(well)의 내부에 형성되는 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 반도체층은 에피택셜층임을 특징으로 하는 반도체장치.
4. 제1항에 있어서, 상기 제1, 2스페이서 사이에 형성된 게이트전극의 실린더 내측면에 언더컷된 것을 특징으로 하는 반도체장치.
5. 제1항에 있어서, 상기 실린더 구조의 외측면을 따라 절연성 스페이서가 형성된 것을 특징으로 하는 반도체장치.
6. 제1항에 있어서, 상기 반도체층의 표면과 콘택트 홀을 수반하지 않고 직접 접촉하는 폴리사이드 구조의 비트라인이 형성된 것을 특징으로 하는 반도체장치.
7. 반도체기판의 표면영역에 제1전전형의 소오스영역을 형성하는 단계와 상기 반도체기판상에 제1절연층, 제1도전층 및 제2절연층을 차례로 적층하는 단계와, 식각공정을 통하여 상기 소오스영역상에 그 중앙부에 홀이 형성되는 상기 제1절연층, 제1도전층, 및 제1절연층으로 이루어진 실린더구조를 형성하는 단계와 상기 실린더구조의 내벽을 제외하고 상기 게이트전극이 절연되로고 실린더구조의 외벽 주위로 제3절연층을 형성하는 단계와 상기 실린더구조의 내벽을 따라 노출된 게이트전극상에 게이트절연막을 형성하는 단계와 상기 실린더구조의 내부가 충전되로고 에피택셜 방법에 의해 반도체층으 형성하는 단계 및 상기 반도체층의 표면과 접하도록 드레인영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
8. 제7항에 있어서, 상기 실린더 구조의 외벽주위로 형성되는 제3절연층은 절연물질을 전면에 증착한 후 이방성 식각에의해 형성되는 스페이서 구조인 것을 특징으로 하는 반도체장치의 제조방법.
9. 제7항에 있어서, 상기 실린더 구조의 외벽 주위로 형성되는 제3절연층을 평탄화층으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
10. 제7항에 있어서, 상기 게이트전극상에 게이트 절연막을 형성하는 단계 전에 상기 게이트전극의 일부를 언더컷해주는 단계를 추가하는 것을 특징으로 하는 반도체장치의 제조방법.
11. 제7항에 있어서, 상기 게이트 절연막은 산화공정에 의한 산화막으로 되는 것을 특징으로 하는 반도체장치의 제조방법.
12. 제11항에 있어서, 상기 산화공정 시 상기 소오스영역상에 형성된 산화막을 제거한 후 후속의 에피택셜 공정을 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
13. 제7항에 있어서, 상기 드레인 영역은 상기 반도체층의 표면과 접하도록 폴리실리콘을 형성한 후 불순물 주입에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
14. 제7항에 있어서, 상기 실린더구조를 형성하는 단계에서 상기 소오스영역상에 상기 제1절연층의 일부가 식각되지 않고 남아있는 것을 특징으로 하는 반도체장치의 제조방법.
15. 제14항에 있어서, 상기 소오스영역상에 남아 있는 제1절연층은 후속 에피택셜 공정에 앞서 제거되는 것을 특징으로 하는 반도체장치의 제조방법.