JP2000068479A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2000068479A
JP2000068479A JP10239898A JP23989898A JP2000068479A JP 2000068479 A JP2000068479 A JP 2000068479A JP 10239898 A JP10239898 A JP 10239898A JP 23989898 A JP23989898 A JP 23989898A JP 2000068479 A JP2000068479 A JP 2000068479A
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wiring
electrode
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conductor
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Toshiaki Yamanaka
俊明 山中
Shinichiro Kimura
紳一郎 木村
Hideyuki Matsuoka
秀行 松岡
Takeshi Sakata
健 阪田
Tomonori Sekiguchi
知紀 関口
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 同一配線電極層の形成マスクに、島状の配線
電極パターンと線状の配線電極パターンが混在すること
なく、位相シフタのレベンソン配置に矛盾が生じ無い位
相パターン配置を可能にした半導体集積回路装置を提供
する。 【解決手段】 線上の最小寸法ａの間隔で配置された相
異なる位相の配線電極２，３，４に対して、この配線電
極パターン２，３に挟まれた部分に、同一配線電極層に
よる島状のパターンを配置することなく、上層のプラグ
電極５と下層のプラグ電極１を、配線電極を介さずに直
接接続した構成のプラグ電極７を配置する。 【効果】 レベンソン配置が可能になり、パターン密度
を向上できるため、高集積な半導体集積回路装置を実現
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相シフトマスク
を用いてパターン形成する半導体集積回路装置に係り、
特に高集積化に好適な電極配線の配置を可能にした半導
体集積回路装置に関する。
【０００２】
【従来の技術】位相シフトマスクを用いた集積回路パタ
ーンのパターン形成方法では、隣接パターンの露光透過
光の位相差が１８０度になるよう、ホトマスクの開口部
に位相シフタを配置することによって、解像度の高い微
細なパターン形成が可能になる（レベンソン配置）。こ
のレベンソン配置を用いたパターン形成方法の原理は、
１９８２年のアイ・イー・イー・イー トランス エレ
クトロン デバイセズ、ＥＤ−２９、第１８２８頁〜１
８３６頁(IEEE Trans. Electron Devices, ED-29, pp.1
828-1836, 1982)に記載されており、この方法により、
露光光源の波長以下の微細な寸法のパターン形成が可能
になった。
【０００３】次に、図３並びに図４を用いてこの技術を
用いた従来例についてさらに詳しく説明する。
【０００４】図３は、半導体集積回路装置の配線電極の
平面図を示している。同図で、配線電極２０２、２０
３、２０４、２０８は半導体基板上に形成されたＭＯＳ
ＦＥＴを含む集積回路素子の第１層目の配線電極であ
る。配線電極２０４、２０８は位相が０（φ＝０）の位
相パターン、配線電極２０２、２０３は位相がπ（φ＝
π）の位相パターンによりパターン形成されており、そ
れぞれの配線間隔は位相シフトマスクの露光原理に従っ
て、最小間隔で配置されている。
【０００５】また、図４は図３のＹ１-Ｙ１’線に沿っ
た部分の断面図である。同図に示したように、シリコン
基板２００上にはゲート酸化膜２３１と、ゲート電極２
１１と、ソース・ドレインの高濃度不純物領域２１０
と、素子分離酸化膜２０９とを含むＭＯＳＦＥＴが形成
されている。
【０００６】さらに、上記ＭＯＳＦＥＴ上には第１の層
間絶縁膜２１２、第１層目の配線電極２０２、２０３、
２０４、２０８、第２の層間絶縁膜２１３、第２層目の
配線電極２０６が順次積層されている。また、高濃度不
純物領域２１０と、第１層目の配線電極２０２、２０８
はそれぞれ層間絶縁膜２１２を貫いて形成されたプラグ
電極２０１を介して接続されており、第１層目の配線電
極２０８と第２層目の配線電極２０６は層間絶縁膜２１
３を貫いて形成されたプラグ電極２０５を介して接続さ
れている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た従来例によれば、図３のＹ２-Ｙ２’線に沿った第１
層目の配線電極２０２、２０３、２０４においては、配
線電極２０３と２０４のパターンは位相差が１８０度と
なるよう配置されているため、配線間間隔は最小寸法ａ
となるが、配線電極２０２と２０３のパターンでは位相
差が０度となり、位相シフトの原理が適用できず解像度
の高い微細なパターンを形成できないので、配線間隔ｂ
を最小寸法ａより大きくする必要がある。
【０００８】波長２４６ｎｍのクリプトンフロライド光
源（ＫｒＦ光源）を用いて具体的に検討した結果、最小
寸法ａは約０．１６μｍとなったが、配線間隔ｂは０．
２５μｍと大きくなってしまった。この様になるのは、
図３に示した配線電極２０８が島状にパターン形成され
ているため、図のＸ方向に延在する配線電極２０２、２
０３はＹ１-Ｙ１’線に添って隣接するパターンの位相
差が１８０度になるように位相シフタをマスクパターン
に配置すると、同図のＹ２-Ｙ２’に沿った島状の電極
配線２０８が無い部分では、位相シフタのレベンソン配
置に矛盾が生ずるからである。同様の矛盾は、島状の電
極配線２０８同士の間でも生じているため、図３に示し
たように島状の電極配線２０８同士の配線間隔ｂも最小
寸法ａよりも大きくする必要がある。
【０００９】以上説明したように、半導体集積回路装置
に用いられるパターンでは、必ずしも位相シフトの原理
に従った０、π、０、π…の位相配置が可能ではない。
【００１０】そこで、本発明の目的は、位相シフトの原
理を矛盾無く適用できるようにした半導体集積回路装置
を提供することである。さらに詳しくは、同一配線電極
層の形成マスクに、図３及び図４に示したような島状の
パターンと線状のパターンが混在することなく、位相シ
フタのレベンソン配置に矛盾の無い位相パターン配置を
可能にした半導体集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、第１の絶縁膜と、第１の絶縁膜を貫く第１
の導電体と、第１の絶縁膜上に位相シフトマスクを用い
て同一工程でパターン形成された第１の配線電極ならび
に第２の配線電極と、第１の配線電極ならびに第２の配
線電極上の第２の絶縁膜と、第２の絶縁膜を貫く第２の
導電体とからなる半導体集積回路装置において、第１の
導電体は少なくとも第１の配線電極もしくは第２の配線
電極と、第１の絶縁膜より下層に位置する回路素子もし
くは回路配線を電気的に接続し、第２の導電体は第１の
配線電極もしくは第２の配線電極と、第２の絶縁膜より
上層に位置する回路素子もしくは回路配線を電気的に接
続し、隣接する第１の配線電極と第２の配線電極との間
に、第１の導電体と第２の導電体が互いに直接接して成
る導電体を、少なくとも一方の配線電極側に対して第１
の配線電極と第２の配線電極との最小間隔よりも短い間
隔で設けたことを特徴とするものである。すなわち、線
状の配線電極パターンに挟まれた部分に島状の配線電極
パターンを配置することなく、第１の導電体と第２の導
電体を配置する構成、すなわち配線電極層の上下のプラ
グ電極を島状の配線電極を介さずに直接接続したものを
配置する構成とした。このように、島状のパターンを廃
止し、線状パターンでホトマスクを作製することによっ
て、位相シフト法が矛盾無く適用できる、いわゆるレベ
ンソン配置が可能になり、半導体集積回路装置のパター
ン密度を向上することができ、高集積な半導体集積回路
装置を実現することができる。
【００１２】この場合、前記第１の導電体を形成する第
１の絶縁膜を貫く開口部は、前記第２の導電体を形成す
る絶縁膜を貫く開口部よりも大きくすれば好適である。
【００１３】或いは、前記第１の導電体及び第２の導電
体を形成する第１及び第２の絶縁膜を貫く開口部は、そ
の上部が広くなるようにテーパー形状にしてもよい。
【００１４】また、上記半導体集積回路装置において、
第１の配線電極ならびに第２の配線電極は、ダイナミッ
ク型ＲＡＭのデータ対線に電気的に接続されていれば好
適である。
【００１５】また、隣接する前記第１の配線電極と第２
の配線電極は、互いに逆位相のマスクパターンでパター
ン形成されてなり、前記第１の導電体と第２の導電体が
互いに直接接して成る導電体は、第１の絶縁膜より下層
に位置する回路素子もしくは回路配線と、第２の絶縁膜
より上層に位置する回路素子もしくは回路配線を電気的
に接続するようにすれば好適である。
【００１６】この場合、更に隣接する前記第１の配線電
極と第２の配線電極は、ダイナミック型ＲＡＭのデータ
対線に電気的に接続されていれば好適である。
【００１７】また、隣接する前記第１の配線電極と第２
の配線電極は互いに同位相のマスクパターンでパターン
形成されてなり、かつ、前記第１の導電体と第２の導電
体が互いに直接接して成る前記導電体が接続される一端
は前記第１の絶縁膜下の電界効果トランジスタのドレイ
ン拡散層であり他端は前記第２の絶縁膜上のドレイン配
線電極であり、隣接する前記第１の配線電極と第２の配
線電極の一方は前記電界効果トランジスタのソース配線
電極であり、他方は前記電界効果トランジスタに隣接す
る他の電界効果トランジスタの配線電極とした構成にす
ることもできる。この構成は、電界効果トランジスタの
ソース・ドレインへの給電を行う配線電極部分の配線間
隔を縮小するのによい。
【００１８】
【発明の実施の形態】以下、本発明に係る半導体集積回
路装置の実施の形態につき、その実施例を挙げて、添付
図面を参照しながら詳細に説明する。
【００１９】＜実施例１＞まず、図１および図２を用い
て本発明の基本的な部分を説明する。図１は本発明に係
る半導体集積回路装置の一実施例を示す平面図であり、
図２は図１のＹ−Ｙ’線における断面図である。
【００２０】図１において配線電極２、３、４は互いに
位相が逆になるよう、即ち配線電極２、４はパターンの
位相が０°、配線電極３はパターンの位相が１８０°
(＝π）となるようにホトマスクの開口部に位相シフタ
が配置されている。パターン転写の解像度で規定される
最小のパターン幅もしくは最小のパターン間隔を最小寸
法ａと定義すると、それぞれの配線電極２、３、４のパ
ターン間隔は最小寸法ａになっている。本実施例では、
前述した従来例と同様に、ＫｒＦ光源を用いた場合を例
に説明するので、最小寸法ａは約０．１６μｍである。
【００２１】また、図１には示されていないが、図２に
示すように、シリコン基板８上にはゲート酸化膜３１
と、ゲート電極１１と、ソース・ドレインの高濃度不純
物領域１０と、素子分離酸化膜９とを含むＭＯＳＦＥＴ
が形成されている。さらに、ＭＯＳＦＥＴ上には第１の
層間絶縁膜１２、第１層目の配線電極２、３、４、第２
の層間絶縁膜１３、第２層目の配線電極６が順次積層さ
れている。また、高濃度不純物領域１０と、第１層目の
配線電極２はそれぞれ第１の層間絶縁膜１２を貫いて形
成されたプラグ電極１を介して接続されており、第１層
目の配線電極４と第２層目の配線電極６は第２の層間絶
縁膜１３を貫いて形成されたプラグ電極５を介して接続
されている。
【００２２】さらに、プラグ電極１と、第１層目の配線
電極２および３に対する製造上のばらつきを考慮した位
置的な余裕をｔと定義すると、第１層目の配線電極２お
よび３の間の高濃度不純物領域１０上では、第１層目の
配線電極２および３の端部から、ｔ以上かつａ以下の距
離にプラグ電極１ならびに配線電極２、３が配され、か
つ、第１層目の配線電極を介さずにプラグ電極１と５が
直接接続されている。尚、このプラグ電極１と５が直接
接続されているプラグ電極部分を、図１の平面図では参
照符号７で示してある。プラグ電極５は、第２の層間絶
縁膜１３上に形成された第２層目の配線電極６に接続さ
れている。また、第１層目の配線電極４はプラグ電極５
を介して、上層にある第２層目の配線電極６に接続され
ており、別の第１層目の配線電極２はプラグ電極１を介
して高濃度不純物領域１０に接続されている。
【００２３】次に、図５乃至図１１を用いて、図３に示
した構造の半導体集積回路装置の製造方法につき、工程
順に説明する。まず、図５に示すようにｐ型のシリコン
基板８上にシャロウトレンチアイソレイションを用いて
素子分離酸化膜９を形成した後、活性領域上にｎチャネ
ルのＭＯＳＦＥＴを形成する。ここで、ＭＯＳＦＥＴは
ソース、ドレインの高濃度ｎ型不純物領域１０、ゲート
酸化膜３１、ゲート電極１１から成る（図６参照）。
【００２４】次いで、ギャップ埋め込み特性の良いシリ
コン酸化膜１２を堆積する。このシリコン酸化膜１２の
堆積方法としては、例えばオゾン−ＴＥＯＳ（Ｔｈｅｔ
ｒａ−Ｅｔｈｏｘｙ−Ｓｉｌａｎｅ）によるＣＶＤ（Ch
emical-Vapour-Deposition）−ＳｉＯ2や、高密度プラ
ズマ（ＨＤＰ:High Density Plasma）によるプラズマＣ
ＶＤ−ＳｉＯ2、もしくは回転塗布して成膜するＳＯＧ
（Spin-On-Glass）などがある。また、平坦度を増すた
めに、ＣＭＰ（Chemical-Mechanical-Polishing）等を
用いると一層良い。次いで、ホトリソグラフィとドライ
エッチングにより、高濃度不純物領域１０上の第１の層
間絶縁膜１２に、ほぼ一定寸法の開口部１４を形成する
（図７参照）。開口部寸法は、本実施例では０.２μｍ
であった。
【００２５】次いで、図８に示すように、プラグ電極１
の材料として、厚さ２００ｎｍ程度のタングステンをＣ
ＶＤ法により堆積し、ＣＭＰ法により、開口部以外のタ
ングステンを研磨する。なお、図には示していないがプ
ラグ電極１のタングステンはシリコン基板８と反応する
ために、チタンナイトライド（ＴｉＮ）等のバリアメタ
ル材料をタングステンの下層に形成する必要がある。
【００２６】次いで、図９に示すように、第１層目の配
線電極２、３、４を形成するために、最小寸法幅ａより
も薄い厚さ１００ｎｍ程度のタングステン膜を、例えば
スパッタ法で堆積し、ホトリソグラフィとドライエッチ
ングによりパターニングする。ここで、パターン転写の
際には、第１層目の配線電極２、４はパターンの位相が
０°に、配線電極３はパターンの位相が１８０°になる
ように位相シフタを配したホトマスクを用いる。なお、
第１層目の配線電極材料となるタングステンの下層には
ＴｉＮ等のバリアメタル材料を形成すると良い。また、
第１層目の配線電極の材料として、タングステン以外
に、タングステン等の高融点金属のシリサイド膜と多結
晶シリコン膜の複合膜（所謂ポリサイド膜）、もしくは
モリブデンやニオブ等の高融点金属、さらにはアルミニ
ウム等の低抵抗材料を用いることができる。
【００２７】次いで、第２の層間絶縁膜１３として、図
７の工程で述べたのと同様な方法によりＳｉＯ2膜を形
成し、プラグ電極１上や第１層目の配線電極４上の第２
の層間絶縁膜１３に開口部１５をホトリソグラフィとド
ライエッチングにより形成する（図１０参照）。
【００２８】次いで、図１１に示すように、図９の工程
で述べたのと同様な方法を用いて、タングステンのプラ
グ電極５を形成する。
【００２９】最後に第２層目の配線電極７として、アル
ミニウム膜を堆積し、ホトリソグラフィとドライエッチ
ングによりパターニングすれば、図２に示した構造が得
られる。
【００３０】なお、本実施例では、第１層目の配線電極
は１００ｎｍ程度の膜厚であったが、さらに厚い配線電
極を形成する場合には、図１２および図１３に示すよう
に、プラグ電極１上の開口部１６と配線電極４上の開口
部１７を、別のホトリソグラフィとドライエッチングの
工程で形成しても良い。
【００３１】さらに、本実施例ではタングステンやアル
ミニウム電極は堆積してからパターニングしたが、予め
堆積した層間絶縁膜にホトリソグラフィとドライエッチ
ングにより溝を形成し、電極材料を埋め込みＣＭＰによ
り、溝内のみに配線電極を形成するような、いわゆるダ
マシン（Damascene）法を用いても良い。また、配線電
極としてアルミニウムの他に銅のような低抵抗でマイグ
レーションに耐性のある材料を用いてもよい。
【００３２】また、図１４の平面図および図１５の断面
図に示すように、下層に位置するプラグ電極１は上層に
位置するプラグ電極５より開口部寸法を大きくすること
もできる。これによって、マスク合わせずれによって生
ずるプラグ電極１とプラグ電極５との接触面積の低下を
防止することができる。なお、図１５は、図１４の平面
図におけるＹ-Ｙ’線に沿った断面図である。
【００３３】さらに、図２において、第２の層間絶縁膜
１３の材料に、第１の層間絶縁膜１２に比べてドライエ
ッチング速度の速い絶縁膜を用いることもできる。具体
的には、第１の層間絶縁膜１２にはオゾン分解によるＴ
ＥＯＳ−ＳｉＯ2を、第２の層間絶縁膜１３にはリンが
５モル％程度添加されたオゾン分解によるＴＥＯＳ−Ｓ
ｉＯ2を用いることができる。
【００３４】本実施例によれば、図３の従来例に比べ
て、図１のＹ−Ｙ’方向の配線ピッチを縮小することが
でき、高集積な半導体集積回路装置を提供することがで
きる。
【００３５】＜実施例２＞図１６は、本発明に係る半導
体集積回路装置の別の実施例を示す平面図であり、図１
８は図１６に示したＹ−Ｙ’線に沿った部分の断面図で
ある。本実施例は、ＭＯＳＦＥＴのソース・ドレインへ
の給電を達成するための配線電極に、本発明を適用した
ものである。
【００３６】図１６及び図１８において、ＭＯＳＦＥＴ
は活性領域１８に形成されており、ＭＯＳＦＥＴのソー
ス・ドレインとなる高濃度不純物領域１０上には、第１
の層間絶縁膜１２を貫いて形成したプラグ電極２０が形
成されている。第１の層間絶縁膜１２の材料としては、
ギャップ埋込み特性の良好なオゾンＴＥＯＳ酸化膜をＣ
ＭＰにより平坦化したものが好適であり、プラグ電極２
０の材料としては、タングステンやチタンナイトライド
をＣＶＤ法により埋込んだものが好適である。さらに、
ソース側の高濃度不純物領域に形成されたプラグ電極２
０には、第１層目の金属配線２１が接続されている。第
１層目の配線電極としては、アルミニウムやタングステ
ンを用いることができる。
【００３７】一方、ドレイン側の高濃度不純物領域１０
に形成されたプラグ電極２０には、第１層目の配線電極
上に形成された第２の層間絶縁膜１３を貫いて形成され
たプラグ電極２４が直接接続されている。プラグ電極２
４の材料としては、プラグ電極２０と同様の材料を用い
ることができる。また、プラグ電極２４は、層間絶縁膜
１３上の第２層目の配線電極２５に接続されている。図
１６に示すように、ゲート電極１９は端部でプラグ電極
２０を介して、第１層目の配線電極２２に接続されてい
る。なお、第１層目の配線電極２３は隣接するトランジ
スタの配線である。
【００３８】ここで、配線間隔を縮小するために、配線
電極２１、２３はパターンの位相が１８０°、配線電極
２２はパターンの位相が０°となるような位相シフタを
設けたホトマスクでパターン転写し、配線電極２１、２
３間で上下のプラグ電極２０、２４を直接接続した。
【００３９】また、下層のプラグ電極２０の形状は図１
７に示すように長方形でも良い。これにより、プラグ電
極２４を形成する場所の自由度が広がり、ＭＯＳＦＥＴ
の所要面積を縮小することができる。
【００４０】ドレイン拡散層とドレイン配線電極との接
続部は、従来は、図４に示したような、島状の第１層目
の配線電極２０８を介して接続したプラグ電極２０１，
２０５を用いた構造であったので、図３に示すようにプ
ラグ電極と配線電極間の距離としてａ＋ｔは必要であっ
た。これに対して、島状の第１層目の配線電極を介さな
いでプラグ電極２０，２４を直接接続した本実施例の構
造では、プラグ電極２０と配線電極２３との距離ｔは、
第１層目の配線電極２１，２２，２３間の最小寸法ａよ
りも短くでき、プラグ電極２０と配線電極２２の端部と
の距離ｃは上記距離ｔと同じ距離まで短くすることがで
きる。
【００４１】従って、本実施例によれば、上下のプラグ
電極を第１層目の島状電極を介して第２層目のドレイン
配線電極と接続するような従来例の図４と同様な構造を
用いた場合と比べて、ＭＯＳＦＥＴの配線電極パターン
形成において、ゲート電極とソース・ドレインへの配線
電極のそれぞれの配線間隔を縮小することができる。
【００４２】また、図２９及び図３０に、それぞれ図１
６及び図１７に対応した変形例を示す。尚、図２９及び
図３０において、図１６及び図１７と同一構成部分には
同一参照符号を付して、その詳細な説明は省略する。す
なわち、図２９及び図３０の例では、隣接するトランジ
スタの配線２３が途中までで終わっており、代わりにゲ
ート電極１９とプラグ電極２０を介して接続される第１
層目の配線電極２２が、ドレイン配線となる第２層目の
配線電極２５近傍にまで延在している点が相違する。こ
のようなＭＯＳＦＥＴの配線電極パターン形成におい
て、位相が異なる配線電極２１と２２の間に、第１層目
の島状の配線電極を介さないでプラグ電極２０，２４を
直接接続したプラグを設けた構造としても、図１６及び
図１７の場合と同様の配線間隔縮小効果があることは言
うまでもない。
【００４３】＜実施例３＞図１９は本発明に係る半導体
集積回路装置のまた別の実施例を示す平面図であり、図
２０は図１９に示したＹ−Ｙ’線に沿った部分の断面図
である。本実施例は、ＭＯＳＦＥＴのゲートへの給電を
達成するための配線電極に、本発明を適用したものであ
る。
【００４４】図１９及び図２０において、ＭＯＳＦＥＴ
は実施例２と同様、活性領域１８に形成されてる。ＭＯ
ＳＦＥＴのソース・ドレインとなる高濃度不純物領域上
（図示せず）には、第１の層間絶縁膜１２を貫いて形成
したプラグ電極２０が形成されている。さらに、ソース
側のプラグ電極２０には第１層目の配線電極２６が接続
され、ドレイン側のプラグ電極２０には第１層目の配線
電極２７が接続されている。第１層目の配線電極２８
は、隣接するＭＯＳＦＥＴの配線電極である。ここで、
配線間隔を縮小するために、配線電極２６、２８はパタ
ーンの位相が１８０°、配線電極２７はパターンの位相
が０°となるような位相シフタを設けたホトマスクでパ
ターン転写した。
【００４５】一方、ゲート電極１９には端部でプラグ電
極２０が接続されており、第２の層間絶縁膜１３（図２
０参照）を貫いて形成されたプラグ電極２４が、プラグ
電極２０上で直接接続されている。さらに、プラグ電極
２４は第２の層間絶縁膜１３上の第２層目の配線電極２
９に接続されている。
【００４６】本実施例によれば、ＭＯＳＦＥＴの配線電
極パターン形成において、ソース・ドレインへの配線電
極の配線間隔を縮小することができる。
【００４７】＜実施例４＞図２１は本発明に係る半導体
集積回路装置の更に別の実施例を示す平面図であり、図
２２は図２１に示したＸ−Ｙ線に沿った部分の断面図で
ある。本実施例は、ＭＯＳＦＥＴのゲートへの給電を達
成するための配線電極に関し、実施例２のドレインへの
配線電極形成方法に改良を加えたものである。
【００４８】実施例２と同様、図２１及び図２２におい
て、ＭＯＳＦＥＴは活性領域１８に形成されており、Ｍ
ＯＳＦＥＴのソース・ドレインとなる高濃度不純物領域
１０上には、第１の層間絶縁膜１２を貫いて形成したプ
ラグ電極２０が形成されている。ここで、ソース側の高
濃度不純物領域１０上に形成されたプラグ電極２０に
は、Ｘ方向に延在する第１層目の配線電極２１が接続さ
れている。また、ドレイン側に形成されたプラグ電極２
０は長方形形状をしており、かつ活性領域１８の外側ま
でプラグ電極２０が延在しており、第２の層間絶縁膜１
３を貫通して形成されたプラグ電極２４が、活性領域１
８外でプラグ電極２０と直接接続されている。また、プ
ラグ電極２４は、第２の層間絶縁膜１３上のＹ方向に延
在する第２層目の配線電極３０に接続されている。
【００４９】また、ゲート電極１９は端部でプラグ電極
２０を介して、第１層目の配線電極２２に接続されてい
る。なお、第１層目の配線電極２３は隣接するトランジ
スタの配線である。
【００５０】ここで、配線間隔を縮小するために、配線
電極２１、２３はパターンの位相が１８０°、配線電極
２２はパターンの位相が０°となるような位相シフタを
設けたホトマスクでパターン転写し、配線電極２１、２
３間で上下のプラグ電極２０、２４を直接接続した。
【００５１】本実施例によれば、ＭＯＳＦＥＴの配線電
極パターン形成において、ゲート電極とソース・ドレイ
ンへの配線電極の配線間隔を縮小することができる。
【００５２】なお、本実施例で説明した長方形のプラグ
電極２０を活性領域１８外の素子分離酸化膜９上にまで
延在する方法に関しては、シリコン窒化膜をコンタクト
開口のドライエッチングのストッパー膜として用い、素
子分離酸化膜の削れを防止することが望ましい。
【００５３】＜実施例５＞図２３は、本発明に係る半導
体集積回路装置のまた更に別の実施例を示す断面図であ
り、平面図は実施例１の図１と同様であるので省略す
る。なお、図２３の平面図は、図１のＹ−Ｙ’線に沿っ
た部分に対応している。本実施例は、プラグ電極の形成
方法に関する。
【００５４】図２３において、上下のプラグ電極１、５
が直接接続されている部分では、マスク合わせずれによ
り、プラグ電極１とプラグ電極５がずれて配置されて
も、プラグ電極５を形成する際のドライエッチングによ
り、下層の第１の層間絶縁膜１２が不必要に削れないよ
うに、エッチングストッパ膜３３を第１の層間絶縁膜１
２上に設けている。エッチングストッパ膜３３の材料と
してはシリコン窒化膜が好適であり、第１及び第２の層
間絶縁膜１２、１３の材料としてはシリコン酸化膜を用
いれば好適である。
【００５５】本実施例によれば、マスク合わせずれによ
って、プラグ電極５の埋込み形状が劣化することが無い
ため、半導体集積回路装置の製造歩留りの低下を防止す
ることができる。
【００５６】なお、本実施例では、エッチングストッパ
膜３３を第１層目の配線電極２、３、４の下層に形成し
たが、図２４に示すように第１層目の配線電極２、３、
４の上層に形成しても良い。
【００５７】さらに、図２５に示すように、上下のプラ
グ電極１、５の形状をテーパー状にすることもできる。
この方法としては、プラグ電極１、５を形成するための
コンタクトホールのエッチング時に、テーパー角度のつ
くドライエッチング条件でエッチングする。プラグ電極
１、５をテーパー形状にすることにより、上部のプラグ
電極５は、下部のプラグ電極１に対してマスク合わせず
れが生じても、プラグ電極１から外れることはない。
【００５８】＜実施例６＞図２６は、本発明に係る半導
体集積回路装置のまた別の実施例を示す断面図であり、
ダイナミック型ＲＡＭ（ＤＲＡＭ：Dynamic Random Acc
ess Memory）の周辺回路に適用したものである。ここ
で、図２６の断面図は、図２７に示したＤＲＡＭメモリ
セル部の平面図中におけるＸ−Ｘ’線に沿った部分であ
り、ＤＲＡＭのメモリセル部と隣接する周辺回路の一部
の断面図を示している。
【００５９】図２７において、メモリセルのレイアウト
は従来例と同様であり、例えば、特開平３−１７４７６
６号公報に記載されている。同図においてワード線ＷＬ
１〜ＷＬ４がＹ方向に、データ線ＤＬ１、／ＤＬ１、Ｄ
Ｌ３がＸ方向に設けられており、ワード線ＷＬ１〜ＷＬ
４はメモリセル内のＭＩＳＦＥＴの共通のゲート電極１
０４（図２６参照）である。なお、ここで記号“／”
は、インバースを表す。データ線ＤＬ１、／ＤＬ１、Ｄ
Ｌ３となる配線電極１１１（図２６参照）は、多結晶シ
リコンで形成したプラグ電極１１９を介してＭＩＳＦＥ
Ｔの活性領域１１８（図２６の高濃度ｎ型不純物領域１
０７）に接続されている。
【００６０】また、ワード線ＷＬ１〜ＷＬ４とデータ線
ＤＬ１、／ＤＬ１、ＤＬ３の上部にはメモリセルキャパ
シタの蓄積電極１１３が設けられている。さらに、蓄積
電極１１３上にはキャパシタ絶縁膜１１４が形成されて
おり、その上部にはプレート電極１１５が設けられてい
る。ここで、キャパシタ蓄積電極１１３としては、リン
が高濃度に添加された厚さ５０ｎｍの多結晶シリコン、
キャパシタ絶縁膜１１４としては厚さ１０ｎｍの５酸化
タンタル（Ｔａ2Ｏ5）、上部のプレート電極１１５とし
ては厚さ１００ｎｍのチタンナイトライド膜を用いた。
【００６１】なお、図２６において、配線電極１１１と
キャパシタ蓄積電極１１３は、わかり易くするために同
一断面上に示している。参照符号１２０は、キャパシタ
蓄積電極１１３と高濃度ｎ型不純物領域１０８を接続す
る貫通電極部分である。さらに、図には示していない
が、プレート電極１１５はメモリセル外で所定の電位に
固定されている。また、周辺回路部の第１層目の配線電
極１２３は周辺回路部のＭＩＳＦＥＴのソースもしくは
ドレインの高濃度ｎ型不純物領域１０９に接続され、さ
らに配線電極１２４の上部には第２層目の配線電極１１
７が形成されている。
【００６２】また、図２６において、データ線ＤＬ１、
／ＤＬ１、ＤＬ３となる配線電極１１１は、厚さ約５０
ｎｍのタングステンなどの高融点金属と、下部に敷いた
厚さ約２０ｎｍのチタンナイトライド膜等の反応防止膜
からなり、この配線電極１１１は周辺回路部に延在し、
かつ第１層目の配線電極１２３、１２４と同一層上に形
成されている。さらに、周辺回路部の配線密度の高い第
１層目の配線電極１２３、１２４は、配線電極１２３の
位相パターンが０°、配線電極１２４の位相パターンが
１８０°と成るように位相シフタを設けたホトマスクを
用いてパターン転写し、形成している。
【００６３】高濃度ｎ型不純物領域１０９と第２層目の
配線電極１１７は、第１の層間絶縁膜１１０とエッチン
グストッパ膜３３と第２の層間絶縁膜１１２と第３の層
間絶縁膜１１６を貫通して形成されたタングステンなど
の高融点金属からなるプラグ電極１２１，１２２を介し
て接続している。本実施例でも、プラグ電極１２１，１
２２同士は、従来例のような島状電極を介さずに、直接
接続されている。従って、位相シフタのレベンソン配置
に矛盾が生じることは無いので、解像度の高い微細なパ
ターン形成が可能である。
【００６４】尚、図２６において参照符号１０１はシリ
コン基板、１０２は素子分離酸化膜、１０３はゲート絶
縁膜、１０５及び１０６はエッチングストッパ用の絶縁
膜である。
【００６５】本実施例では、図２８に示した等価回路図
に示すように、メモリセルのデータ対線が接続されたセ
ンスアンプ回路ＳＡ１、ＳＡ２に、図２６に示したよう
な第１層目の配線電極１２３、１２４を用いた。図２８
において、参照符号ＰＲはプリチャージ線、Ｉ／Ｏなら
びにＹＳＷは列選択ゲート、ＹＳは列選択線、ＳＨＲ１
ならびにＳＨＲ２はデータ対線の切替スイッチである。
【００６６】本実施例によればＤＲＡＭの周辺回路、特
にセンスアンプ回路の所要面積を低減することができ、
チップ面積の小さなＤＲＡＭを提供することができる。
【００６７】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、例
えば、同一チップ内にメモリ回路、論理回路等複数のＬ
ＳＩが混在した所謂オンチップＬＳＩ（ロジック搭載型
メモリ）にも適用することができ、これによってＬＳＩ
の高機能化、高性能化を図ることが可能であり、本発明
の精神を逸脱しない範囲内において種々の設計変更をな
し得ることは勿論である。
【００６８】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、半導体集積回路装置の、特に配線電極の
パターン密度を高めることができ、高集積な半導体集積
回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の第１の実施
例を示す平面図である。
【図２】図１に示したＹ−Ｙ’線に沿った部分の断面図
である。
【図３】従来の半導体集積回路装置の平面図である。
【図４】図３に示したＹ−Ｙ’線に沿った部分の断面図
である。
【図５】図２に示した本発明に係る半導体集積回路装置
の第１の実施例の構造を実現するための製造方法を工程
順に示す断面図である。
【図６】図５に示した次の製造工程における断面図であ
る。
【図７】図６に示した次の製造工程における断面図であ
る。
【図８】図７に示した次の製造工程における断面図であ
る。
【図９】図８に示した次の製造工程における断面図であ
る。
【図１０】図９に示した次の製造工程における断面図で
ある。
【図１１】図１０に示した次の製造工程における断面図
である。
【図１２】図１０に示した構造で第１層目の電極配線層
が厚い場合の製造工程の断面図である。
【図１３】図１２に示した次の工程における断面図であ
る。
【図１４】本発明に係る半導体集積回路装置の第１の実
施例における変形例を示す平面図である。
【図１５】図１４に示したＹ−Ｙ’線に沿った部分の断
面図である。
【図１６】本発明に係る半導体集積回路装置の第２の実
施例を示す平面図である。
【図１７】本発明に係る半導体集積回路装置の第２の実
施例における変形例を示す平面図である。
【図１８】図１６に示したＹ−Ｙ’線に沿った部分の断
面図である。
【図１９】本発明に係る半導体集積回路装置の第３の実
施例を示す平面図である。
【図２０】図１９に示したＹ−Ｙ’線に沿った部分の断
面図である。
【図２１】本発明に係る半導体集積回路装置の第４の実
施例を示す平面図である。
【図２２】図２１に示したＸ−Ｙ線に沿った部分の断面
図である。
【図２３】本発明に係る半導体集積回路装置の第５の実
施例を示す平面図である。
【図２４】本発明に係る半導体集積回路装置の第５の実
施例における変形例を示す平面図である。
【図２５】本発明に係る半導体集積回路装置の第５の実
施例における別の変形例を示す平面図である。
【図２６】本発明に係る半導体集積回路装置の第６の実
施例を示す断面図である。
【図２７】図２６に示した第６の実施例の平面図であ
る。
【図２８】図２７に示した半導体集積回路装置の等価回
路図である。
【図２９】図１６に示した第２の実施例の変形例を示す
平面図である。
【図３０】図１７に示した第２の実施例の変形例を示す
平面図である。
【符号の説明】
１，５…プラグ電極、２，３，４…第１層目の配線電
極、６…第２層目の配線電極、７…プラグ電極１と５が
直接接続された部分、８…シリコン基板、９…素子分離
酸化膜、１０…高濃度不純物領域、１１…ゲート電極、
１２…第１の層間絶縁膜、１３…第２の層間絶縁膜、１
４，１５，１６，１７…開口部、１９…ゲート電極、２
０，２４…プラグ電極、２１，２２，２３…第１層目の
配線電極、２５，２９…第２層目の配線電極、２６，２
７，２８…第１層目の配線電極、３０…第２層目の配線
電極、３１…ゲート酸化膜、３３…エッチングストッパ
膜、１０１…ｐ型シリコン基板、１０２…素子分離酸化
膜、１０３…ゲート絶縁膜、１０４…ゲート電極、１０
５，１０６…エッチングストッパ用の絶縁膜、１０７，
１０８，１０９…高濃度ｎ型不純物領域、１１０…第１
の層間絶縁膜、１１１…配線電極、１１２…第２の層間
絶縁膜、１１３…蓄積電極、１１４…キャパシタ絶縁
膜、１１６…第３の層間絶縁膜、１１７…第２層目の配
線電極、１２０，１２１，１２２…プラグ電極、１２
３，１２４…第１層目の配線電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｄ 21/822 (72)発明者 松岡 秀行 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F033 AA51 DA06 DA11 DA22 DA28 DA35 EA02 EA03 EA25 EA32 5F038 CA10 EZ20 5F046 AA26 CA04 CB17 5F083 AD00 GA09 JA36 JA39 JA40 JA56 KA05 KA20 LA11 MA06 MA19 PR01 PR28 PR40

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１の絶縁膜と、第１の絶縁膜を貫く第１
    の導電体と、第１の絶縁膜上に位相シフトマスクを用い
    て同一工程でパターン形成された第１の配線電極ならび
    に第２の配線電極と、第１の配線電極ならびに第２の配
    線電極上の第２の絶縁膜と、第２の絶縁膜を貫く第２の
    導電体とからなる半導体集積回路装置において、 第１の導電体は少なくとも第１の配線電極もしくは第２
    の配線電極と、第１の絶縁膜より下層に位置する回路素
    子もしくは回路配線を電気的に接続し、 第２の導電体は第１の配線電極もしくは第２の配線電極
    と、第２の絶縁膜より上層に位置する回路素子もしくは
    回路配線を電気的に接続し、 隣接する第１の配線電極と第２の配線電極との間に、第
    １の導電体と第２の導電体が互いに直接接して成る導電
    体を、少なくとも一方の配線電極側に対して第１の配線
    電極と第２の配線電極との最小間隔よりも短い間隔で設
    けたことを特徴とする半導体集積回路装置。
  2. 【請求項２】前記第１の導電体を形成する第１の絶縁膜
    を貫く開口部は、前記第２の導電体を形成する絶縁膜を
    貫く開口部よりも大きいことを特徴とする請求項１記載
    の半導体集積回路装置。
  3. 【請求項３】前記第１の導電体及び第２の導電体を形成
    する第１及び第２の絶縁膜を貫く開口部は、その上部が
    広くなるようにテーパー形状をしていることを特徴とす
    る請求項１記載の半導体集積回路装置。
  4. 【請求項４】隣接する前記第１の配線電極と第２の配線
    電極は、互いに逆位相のマスクパターンでパターン形成
    されてなり、 前記第１の導電体と第２の導電体が互いに直接接して成
    る導電体は、第１の絶縁膜より下層に位置する回路素子
    もしくは回路配線と、第２の絶縁膜より上層に位置する
    回路素子もしくは回路配線を電気的に接続することを特
    徴とする請求項１〜３のいずれか１項に記載の半導体集
    積回路。
  5. 【請求項５】隣接する前記第１の配線電極と第２の配線
    電極は、ダイナミック型ＲＡＭのデータ対線に電気的に
    接続されていることを特徴とする請求項４記載の半導体
    集積回路装置。
  6. 【請求項６】隣接する前記第１の配線電極と第２の配線
    電極は互いに同位相のマスクパターンでパターン形成さ
    れてなり、かつ、 前記第１の導電体と第２の導電体が互いに直接接して成
    る前記導電体が接続される一端は前記第１の絶縁膜下の
    電界効果トランジスタのドレイン拡散層であり他端は前
    記第２の絶縁膜上のドレイン配線電極であり、 隣接する前記第１の配線電極と第２の配線電極の一方は
    前記電界効果トランジスタのソース配線電極であり、他
    方は前記電界効果トランジスタに隣接する他の電界効果
    トランジスタの配線電極である請求項１〜３のいずれか
    １項に記載の半導体集積回路装置。
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