JPH07288324A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPH07288324A JPH07288324A JP10170094A JP10170094A JPH07288324A JP H07288324 A JPH07288324 A JP H07288324A JP 10170094 A JP10170094 A JP 10170094A JP 10170094 A JP10170094 A JP 10170094A JP H07288324 A JPH07288324 A JP H07288324A
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- Japan
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- groove
- substrate
- gate electrode
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Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタの微細化に伴うショー
トチャネル効果およびコンタクト抵抗の増大を抑制しト
ランジスタの特性劣化を来すことなく形状の微細化を実
現する。 【構成】 基板２上にゲート電極４およびソース、ドレ
イン領域を形成したＭＯＳ型トランジスタにおいて、上
記ゲート電極形成部分の基板に溝３を設けるとともに、
該基板の上記ソースおよびドレイン各領域のコンタクト
部分にも溝１０を設けた。好ましくは、前記ソースおよ
びドレインのコンタクト部分の溝１０は前記ゲート電極
部分の溝３よりも浅くする。
トチャネル効果およびコンタクト抵抗の増大を抑制しト
ランジスタの特性劣化を来すことなく形状の微細化を実
現する。 【構成】 基板２上にゲート電極４およびソース、ドレ
イン領域を形成したＭＯＳ型トランジスタにおいて、上
記ゲート電極形成部分の基板に溝３を設けるとともに、
該基板の上記ソースおよびドレイン各領域のコンタクト
部分にも溝１０を設けた。好ましくは、前記ソースおよ
びドレインのコンタクト部分の溝１０は前記ゲート電極
部分の溝３よりも浅くする。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型トランジスタに
関し、特に構造の微細化に伴う問題を解消するための改
良に関するものである。
関し、特に構造の微細化に伴う問題を解消するための改
良に関するものである。
【０００２】
【従来の技術】半導体の微細加工技術の進歩により、Ｍ
ＯＳトランジスタのサイズも縮小の一歩をたどってお
り、近年ではフィーチャーサイズがサブミクロンのデバ
イスも実用化されている。一方、今後さらなる微細化を
進めるにあたり、スケーリングされないファクターに起
因した様々な問題が明らかになってきており、微細化の
進展に影響を及ぼし始めている。
ＯＳトランジスタのサイズも縮小の一歩をたどってお
り、近年ではフィーチャーサイズがサブミクロンのデバ
イスも実用化されている。一方、今後さらなる微細化を
進めるにあたり、スケーリングされないファクターに起
因した様々な問題が明らかになってきており、微細化の
進展に影響を及ぼし始めている。
【０００３】図３に従来のＭＯＳ型トランジスタの断面
構造を示す。シリコン基板１１上にフィールド酸化膜１
２を形成し、その上に層間絶縁膜１３が形成されこれが
パターニングされてソースおよびドレインのコンタクト
ホール１５、１６が形成される。１４はゲート電極であ
る。ゲート、ソースおよびドレインの各電極は基板上面
（界面）の上側に形成され基板内部には達していない。
即ち、基板１１とソースおよびドレインのコンタクトは
基板界面で接するコンタクトホール１５、１６の孔底面
で行われ、この基板界面での接触抵抗がコンタクト抵抗
である。
構造を示す。シリコン基板１１上にフィールド酸化膜１
２を形成し、その上に層間絶縁膜１３が形成されこれが
パターニングされてソースおよびドレインのコンタクト
ホール１５、１６が形成される。１４はゲート電極であ
る。ゲート、ソースおよびドレインの各電極は基板上面
（界面）の上側に形成され基板内部には達していない。
即ち、基板１１とソースおよびドレインのコンタクトは
基板界面で接するコンタクトホール１５、１６の孔底面
で行われ、この基板界面での接触抵抗がコンタクト抵抗
である。
【０００４】
【発明が解決しようとする課題】このようなトランジス
タ構造において、構造の微細化を図る上で従来ショート
チャネル効果および寄生抵抗の増大が大きな問題であっ
た。
タ構造において、構造の微細化を図る上で従来ショート
チャネル効果および寄生抵抗の増大が大きな問題であっ
た。
【０００５】ショートチャネル効果とは、ＭＯＳトラン
ジスタの動作時にドレインおよびソース電極から延びた
空乏層１７により、ゲート電極１４の直下のチャネル領
域が短くなってしまう現象であり、実効的にしきい値電
圧の低下および駆動電流の増大を招き、トランジスタの
動作に悪影響を及ぼす。
ジスタの動作時にドレインおよびソース電極から延びた
空乏層１７により、ゲート電極１４の直下のチャネル領
域が短くなってしまう現象であり、実効的にしきい値電
圧の低下および駆動電流の増大を招き、トランジスタの
動作に悪影響を及ぼす。
【０００６】また寄生抵抗とは、拡散層のシート抵抗、
コンタクト抵抗、配線抵抗等を指すが、これらはスケー
リングに従い縮小していくと、かえって増大してしま
い、装置の性能の低下などの影響を及ぼす。特にコンタ
クト抵抗はその値が数１０Ωと、他の寄生抵抗に比べて
大きいことから性能への影響も甚大である。
コンタクト抵抗、配線抵抗等を指すが、これらはスケー
リングに従い縮小していくと、かえって増大してしま
い、装置の性能の低下などの影響を及ぼす。特にコンタ
クト抵抗はその値が数１０Ωと、他の寄生抵抗に比べて
大きいことから性能への影響も甚大である。
【０００７】このように、ＭＯＳトランジスタの微細化
においては、ショートチャネル効果の抑制およびコンタ
クト抵抗の増加の抑止をする手段が求められていた。
においては、ショートチャネル効果の抑制およびコンタ
クト抵抗の増加の抑止をする手段が求められていた。
【０００８】一方、従来シリコン基板中に溝を掘り、こ
こにゲート電極を形成するという、いわゆる溝ゲート型
ＭＯＳＦＥＴの構造が提案されている。図４はこのよう
な溝ゲート型ＭＯＳトランジスタのゲート電極部分を示
すものであり、（Ａ）はＶ字型、（Ｂ）はコンケーブ型
の断面形状の溝を示す。図において、２０はゲート電
極、２１、２２はそれぞれソース領域、ドレイン領域を
示す。このような溝ゲート構造によりショートチャネル
効果の抑制を図ろうとするものである。
こにゲート電極を形成するという、いわゆる溝ゲート型
ＭＯＳＦＥＴの構造が提案されている。図４はこのよう
な溝ゲート型ＭＯＳトランジスタのゲート電極部分を示
すものであり、（Ａ）はＶ字型、（Ｂ）はコンケーブ型
の断面形状の溝を示す。図において、２０はゲート電
極、２１、２２はそれぞれソース領域、ドレイン領域を
示す。このような溝ゲート構造によりショートチャネル
効果の抑制を図ろうとするものである。
【０００９】また、前述のように、トランジスタサイズ
の微細化を進めると、必然的にコンタクトホールのサイ
ズも縮小されるので、コンタクト抵抗が増大しトランジ
スタ特性に悪影響を与える。このコンタクト抵抗の増大
を抑えるのには、基板との接触面積を増大させる方法が
有力であり、このためコンタクトホールを基板内まで掘
り下げるトレンチコンタクトの形成がコンタクト抵抗増
大防止手段として有力である。しかしながら、単純にト
レンチコンタクトを形成すると、その分ジャンクション
が深くなってしまい、トランジスタのショートチャネル
効果が大きくなってしまうという問題が起こる。
の微細化を進めると、必然的にコンタクトホールのサイ
ズも縮小されるので、コンタクト抵抗が増大しトランジ
スタ特性に悪影響を与える。このコンタクト抵抗の増大
を抑えるのには、基板との接触面積を増大させる方法が
有力であり、このためコンタクトホールを基板内まで掘
り下げるトレンチコンタクトの形成がコンタクト抵抗増
大防止手段として有力である。しかしながら、単純にト
レンチコンタクトを形成すると、その分ジャンクション
が深くなってしまい、トランジスタのショートチャネル
効果が大きくなってしまうという問題が起こる。
【００１０】本発明は上記従来技術の問題点に鑑みなさ
れたものであって、ＭＯＳ型トランジスタの微細化に伴
うショートチャネル効果およびコンタクト抵抗の増大を
抑制しトランジスタの特性劣化を来すことなく形状の微
細化を実現可能なＭＯＳ型トランジスタ構造およびその
製造方法の提供を目的とする。
れたものであって、ＭＯＳ型トランジスタの微細化に伴
うショートチャネル効果およびコンタクト抵抗の増大を
抑制しトランジスタの特性劣化を来すことなく形状の微
細化を実現可能なＭＯＳ型トランジスタ構造およびその
製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、基板上にゲート電極およびソース、ド
レイン領域を形成したＭＯＳ型トランジスタにおいて、
上記ゲート電極形成部分の基板に溝を設けるとともに、
該基板の上記ソースおよびドレイン各領域のコンタクト
部分にも溝を設けたことを特徴とするＭＯＳ型トランジ
スタ構造を提供する。
め、本発明では、基板上にゲート電極およびソース、ド
レイン領域を形成したＭＯＳ型トランジスタにおいて、
上記ゲート電極形成部分の基板に溝を設けるとともに、
該基板の上記ソースおよびドレイン各領域のコンタクト
部分にも溝を設けたことを特徴とするＭＯＳ型トランジ
スタ構造を提供する。
【００１２】好ましい実施例においては、前記ソースお
よびドレインのコンタクト部分の溝は前記ゲート電極部
分の溝よりも浅いことを特徴としている。
よびドレインのコンタクト部分の溝は前記ゲート電極部
分の溝よりも浅いことを特徴としている。
【００１３】また、本発明に係るＭＯＳ型トランジスタ
の製造方法は、（Ａ）基板のゲート電極部分に溝を形成
する工程と、（Ｂ）前記溝部分にゲート電極を形成する
工程と、（Ｃ）前記ゲート電極にサイドウォールを形成
し、前記ソースおよびドレイン領域に拡散層を形成する
工程と、（Ｄ）前記基板上に層間絶縁膜を形成し、前記
ソースおよびドレイン部分の該層間絶縁膜をパターニン
グして基板内部まで達するコンタクトホールを形成する
工程と、（Ｅ）前記コンタクトホールに電極材料を埋設
する工程と、を含むことを特徴としている。
の製造方法は、（Ａ）基板のゲート電極部分に溝を形成
する工程と、（Ｂ）前記溝部分にゲート電極を形成する
工程と、（Ｃ）前記ゲート電極にサイドウォールを形成
し、前記ソースおよびドレイン領域に拡散層を形成する
工程と、（Ｄ）前記基板上に層間絶縁膜を形成し、前記
ソースおよびドレイン部分の該層間絶縁膜をパターニン
グして基板内部まで達するコンタクトホールを形成する
工程と、（Ｅ）前記コンタクトホールに電極材料を埋設
する工程と、を含むことを特徴としている。
【００１４】好ましい実施例においては、前記コンタク
トホール形成工程において、コンタクトホールの基板内
部の深さが前記ゲート電極部分の溝よりも浅くなるよう
にこのコンタクトホールを形成することを特徴としてい
る。
トホール形成工程において、コンタクトホールの基板内
部の深さが前記ゲート電極部分の溝よりも浅くなるよう
にこのコンタクトホールを形成することを特徴としてい
る。
【００１５】
【作用】ゲート電極部分の溝によりショートチャネル効
果の抑制が図られるとともに、ソース、ドレイン領域の
コンタクトホールを基板内部まで形成することによりシ
ョートチャネル効果を増大させることなくコンタクト電
極と基板との接触面積を増大させてコンタクト抵抗の低
下を図ることができる。
果の抑制が図られるとともに、ソース、ドレイン領域の
コンタクトホールを基板内部まで形成することによりシ
ョートチャネル効果を増大させることなくコンタクト電
極と基板との接触面積を増大させてコンタクト抵抗の低
下を図ることができる。
【００１６】特に、コンタクト部分の基板中の溝の深さ
をゲート電極部分の基板中の溝の深さよりも浅くしてお
くことにより、ショートチャネル効果の抑制作用が確実
になる。
をゲート電極部分の基板中の溝の深さよりも浅くしてお
くことにより、ショートチャネル効果の抑制作用が確実
になる。
【００１７】
【実施例】図１は本発明の実施例に係るＭＯＳ型トラン
ジスタの要部断面図である。１は素子分離のためのフィ
ールド酸化膜、２はシリコン（Ｓｉ）基板、３はゲート
電極部分の溝、４は例えばポリシリコンからなるゲート
電極、５はソースおよびドレイン領域の拡散層、６は例
えばＳｉＯ2 からなる層間絶縁膜、７はコンタクトホー
ル、８はコンタクトホール７に埋め込んだ高融点金属か
らなるソースおよびドレインの電極、９はトランジスタ
動作時の空乏層領域、１０は基板２内に入り込んだコン
タクトホール７に連続する溝でありソース、ドレイン電
極と基板２とのコンタクト部分を示す。この実施例では
特に、コンタクト部分の溝１０の深さをゲート電極部分
の溝３の深さよりも浅く形成している。
ジスタの要部断面図である。１は素子分離のためのフィ
ールド酸化膜、２はシリコン（Ｓｉ）基板、３はゲート
電極部分の溝、４は例えばポリシリコンからなるゲート
電極、５はソースおよびドレイン領域の拡散層、６は例
えばＳｉＯ2 からなる層間絶縁膜、７はコンタクトホー
ル、８はコンタクトホール７に埋め込んだ高融点金属か
らなるソースおよびドレインの電極、９はトランジスタ
動作時の空乏層領域、１０は基板２内に入り込んだコン
タクトホール７に連続する溝でありソース、ドレイン電
極と基板２とのコンタクト部分を示す。この実施例では
特に、コンタクト部分の溝１０の深さをゲート電極部分
の溝３の深さよりも浅く形成している。
【００１８】このように、ゲート電極部分の基板２内に
溝３を形成し、さらにソースおよびドレインのコンタク
ト部分の基板２内に溝１０を形成することにより、ゲー
ト電極部分の溝３により空乏層９の広がりが抑えられシ
ョートチャネル効果の抑制が図られるとともに、コンタ
クト部分の溝１０によりコンタクトと基板との接触面積
が増大してショートチャネル効果を起こすことなくコン
タクト抵抗の低下が図られる。このときゲート電極部分
の溝３がコンタクト部分の溝１０より深いため空乏層９
の広がりが確実に抑制される。このようにして、従来問
題であったトランジスタの微細化に伴うコンタクト抵抗
の増大とショートチャネル効果の増大を同時に解消する
ことができる。
溝３を形成し、さらにソースおよびドレインのコンタク
ト部分の基板２内に溝１０を形成することにより、ゲー
ト電極部分の溝３により空乏層９の広がりが抑えられシ
ョートチャネル効果の抑制が図られるとともに、コンタ
クト部分の溝１０によりコンタクトと基板との接触面積
が増大してショートチャネル効果を起こすことなくコン
タクト抵抗の低下が図られる。このときゲート電極部分
の溝３がコンタクト部分の溝１０より深いため空乏層９
の広がりが確実に抑制される。このようにして、従来問
題であったトランジスタの微細化に伴うコンタクト抵抗
の増大とショートチャネル効果の増大を同時に解消する
ことができる。
【００１９】図２（Ａ）〜（Ｅ）は、上記構成の本発明
に係るＭＯＳ型トランジスタの製造工程を順番に示す断
面図である。図中の番号は図１の番号と対応している。
に係るＭＯＳ型トランジスタの製造工程を順番に示す断
面図である。図中の番号は図１の番号と対応している。
【００２０】まず、図２（Ａ）に示すように、ＬＯＣＯ
Ｓ等の選択酸化法によってフィールド酸化膜１をシリコ
ン基板２上に形成し、レジストパターニングの後ＲＩＥ
（反応性イオンエッチング）法を用いてゲート電極形成
部分のシリコン基板２中に溝３を形成する。このときの
溝３の深さはデバイスのサイズによって決るが、例えば
０．２μｍとする。
Ｓ等の選択酸化法によってフィールド酸化膜１をシリコ
ン基板２上に形成し、レジストパターニングの後ＲＩＥ
（反応性イオンエッチング）法を用いてゲート電極形成
部分のシリコン基板２中に溝３を形成する。このときの
溝３の深さはデバイスのサイズによって決るが、例えば
０．２μｍとする。
【００２１】次に、図２（Ｂ）に示すように、前記溝３
の部分にゲート電極４を形成する。これは、まず基板上
全面にゲート酸化膜およびゲート電極となるポリシリコ
ン層を積層し、これをパターニングしてＲＩＥ法により
ゲート電極４を形成するものである。
の部分にゲート電極４を形成する。これは、まず基板上
全面にゲート酸化膜およびゲート電極となるポリシリコ
ン層を積層し、これをパターニングしてＲＩＥ法により
ゲート電極４を形成するものである。
【００２２】次に、図２（Ｃ）に示すように、電極４の
側面にサイドウォール３０を形成し、またソースおよび
ドレイン領域に拡散層５を形成する。
側面にサイドウォール３０を形成し、またソースおよび
ドレイン領域に拡散層５を形成する。
【００２３】続いて、図２（Ｄ）に示すように、ＣＶＤ
法により例えばＳｉＯ2 からなる層間絶縁膜６を形成
し、これをパターニングしてＲＩＥ法によりコンタクト
ホール７をソースおよびドレイン領域に形成する。この
とき、基板２内に食込む溝１０の深さを均一にするため
に、２ステップエッチング法を用いることが望ましい。
ここで言う、２ステップエッチング法とは、まず第１ス
テップとしてＳｉＯ2とＳｉの選択比のある条件で層間
絶縁膜６のＲＩＥを行い層間絶縁膜６に形成するコンタ
クトホール７のエッチングが基板２の界面に達したら一
端エッチングを止め、次に第２ステップとして、選択比
の小さい条件を用いてのＲＩＥにより基板２をエッチン
グする方法である。これにより、基板２中に所望の深さ
の溝１０が均一に形成される。
法により例えばＳｉＯ2 からなる層間絶縁膜６を形成
し、これをパターニングしてＲＩＥ法によりコンタクト
ホール７をソースおよびドレイン領域に形成する。この
とき、基板２内に食込む溝１０の深さを均一にするため
に、２ステップエッチング法を用いることが望ましい。
ここで言う、２ステップエッチング法とは、まず第１ス
テップとしてＳｉＯ2とＳｉの選択比のある条件で層間
絶縁膜６のＲＩＥを行い層間絶縁膜６に形成するコンタ
クトホール７のエッチングが基板２の界面に達したら一
端エッチングを止め、次に第２ステップとして、選択比
の小さい条件を用いてのＲＩＥにより基板２をエッチン
グする方法である。これにより、基板２中に所望の深さ
の溝１０が均一に形成される。
【００２４】この２ステップエッチング方法について、
以下にさらに詳しく説明する。まず初めに第１ステップ
としてＳｉＯ2とＳｉの選択比が十分大きい条件でＳｉ
Ｏ2のＲＩＥを行い、コンタクト部のＳｉＯ2が確実に除
去されるまでエッチングを行う。この時点では、Ｓｉと
ＳｉＯ2の選択比選択比が十分大きくとれているので、
Ｓｉはほとんどエッチングされずに残っている。次に第
２ステップとしてガス種もしくはガスの組成を変えてＳ
ｉとＳｉＯ2の選択比があまり大きくない条件でエッチ
ングを行う。今度はＳｉ基板がエッチングされて溝（コ
ンタクト）が形成される。
以下にさらに詳しく説明する。まず初めに第１ステップ
としてＳｉＯ2とＳｉの選択比が十分大きい条件でＳｉ
Ｏ2のＲＩＥを行い、コンタクト部のＳｉＯ2が確実に除
去されるまでエッチングを行う。この時点では、Ｓｉと
ＳｉＯ2の選択比選択比が十分大きくとれているので、
Ｓｉはほとんどエッチングされずに残っている。次に第
２ステップとしてガス種もしくはガスの組成を変えてＳ
ｉとＳｉＯ2の選択比があまり大きくない条件でエッチ
ングを行う。今度はＳｉ基板がエッチングされて溝（コ
ンタクト）が形成される。
【００２５】選択比の大きい条件としては、例えば、 ・ＣＨＦ3＋ＣＯ：３０ＣＣＭ＋３０ＣＣＭ，圧力：１０Ｐａ， ＲＦ Ｐｏｗｅｒ：７００Ｗ …… 選択比〜４０ ・ＣＨＦ3＋ＣＦ4（またはＣ2Ｆ6）＋Ａｒ：７０ＣＣＭ＋１０ＣＣＭ＋３００ ＣＣＭ，圧力：１００Ｐａ、ＲＦ Ｐｏｗｅｒ：５００Ｗ …… 選択比〜１５ を用い、選択比が大きくない条件としては、 ・ＣＨＦ3＋ＣＦ4（またはＣ2Ｆ6）＋Ａｒ：１０ＣＣＭ＋７０ＣＣＭ＋３００ ＣＣＭ，圧力：１００Ｐａ、ＲＦ Ｐｏｗｅｒ：５００Ｗ …… 選択比〜４ を用いる。
【００２６】このように、２ステップエッチング法を用
いると、Ｓｉ基板中に形成した溝（コンタクト）の深さ
の均一性を向上させることができる。例えばエッチング
レートのばらつきのみを考えた場合、ＳｉＯ2膜厚を
０．５μｍ、Ｓｉ溝の深さを０．１μｍ、エッチングの
ばらつきを１０％とすると、１ステップエッチング法
（選択比は４とする）で行うと、 Ｓｉの溝の深さのば
らつきは、 （０．５＊１０％＊１／４＋０．１＊１０％）／０．１
＝０．２２５ ＝２２．５％ となるのに対し、２ステップエッチング法（選択比は第
１ステップ＝４０、第２ステップ＝４とする）では、 （０．５＊１０％＊１／４０＋０．１＊１０％）／０．
１＝０．１１２５ ＝１１．２５％ となり、ばらつきは半減する。
いると、Ｓｉ基板中に形成した溝（コンタクト）の深さ
の均一性を向上させることができる。例えばエッチング
レートのばらつきのみを考えた場合、ＳｉＯ2膜厚を
０．５μｍ、Ｓｉ溝の深さを０．１μｍ、エッチングの
ばらつきを１０％とすると、１ステップエッチング法
（選択比は４とする）で行うと、 Ｓｉの溝の深さのば
らつきは、 （０．５＊１０％＊１／４＋０．１＊１０％）／０．１
＝０．２２５ ＝２２．５％ となるのに対し、２ステップエッチング法（選択比は第
１ステップ＝４０、第２ステップ＝４とする）では、 （０．５＊１０％＊１／４０＋０．１＊１０％）／０．
１＝０．１１２５ ＝１１．２５％ となり、ばらつきは半減する。
【００２７】さらに、ＳｉＯ2 膜厚ばらつきが１０％あ
るとすると、それによる溝の深さのばらつきは、１ステ
ップ法では、 （０．５＊１０％１／４）／０．１＝０．１２５＝１
２．５％ ２ステップ法では、 （０．５＊１０％１／４０）／０．１＝０．０１２５＝
１．２５％ のばらつきが出るので、結局ばらつきは、 １ステップエッチング法 ： ｛（０．２２５）2＋（０．１２５）2｝1/2＝２５．７
％ ２ステップエッチング法 ： ｛（０．１１２５）2＋（０．０１２５）2｝1/2＝１
１．３％ となる。１ステップエッチング法では、ＳｉＯ2 膜厚ば
らつきの影響がでるのに対し、２ステップエッチング法
ではほとんど影響がない。
るとすると、それによる溝の深さのばらつきは、１ステ
ップ法では、 （０．５＊１０％１／４）／０．１＝０．１２５＝１
２．５％ ２ステップ法では、 （０．５＊１０％１／４０）／０．１＝０．０１２５＝
１．２５％ のばらつきが出るので、結局ばらつきは、 １ステップエッチング法 ： ｛（０．２２５）2＋（０．１２５）2｝1/2＝２５．７
％ ２ステップエッチング法 ： ｛（０．１１２５）2＋（０．０１２５）2｝1/2＝１
１．３％ となる。１ステップエッチング法では、ＳｉＯ2 膜厚ば
らつきの影響がでるのに対し、２ステップエッチング法
ではほとんど影響がない。
【００２８】本発明の構造をとる場合、Ｓｉ基板中の溝
（コンタクト）の深さの制御性は発明の主旨からして重
要であり、それゆえ、溝の深さの均一性を向上させる２
ステップエッチング法は必須の要件になる。
（コンタクト）の深さの制御性は発明の主旨からして重
要であり、それゆえ、溝の深さの均一性を向上させる２
ステップエッチング法は必須の要件になる。
【００２９】ここで、再び図２に戻り、コンタクトホー
ル７に連続する基板中の溝１０の深さは、ゲート電極部
分に形成した溝３よりも浅くなるように形成する。どの
程度ゲート電極部分より浅くするかについては、デバイ
スサイズおよびトランジスタの能力とショートチャネル
効果との兼合で決るが、例えばゲート電極部の溝３の深
さが０．２μｍであればコンタクト部の溝１０の深さを
０．１μｍとする。
ル７に連続する基板中の溝１０の深さは、ゲート電極部
分に形成した溝３よりも浅くなるように形成する。どの
程度ゲート電極部分より浅くするかについては、デバイ
スサイズおよびトランジスタの能力とショートチャネル
効果との兼合で決るが、例えばゲート電極部の溝３の深
さが０．２μｍであればコンタクト部の溝１０の深さを
０．１μｍとする。
【００３０】次に、図２（Ｅ）に示すように、ＣＶＤ法
により高融点金属あるいはシリサイド等の電極材料を堆
積しコンタクト部分にソースおよびドレイン電極８を形
成する。
により高融点金属あるいはシリサイド等の電極材料を堆
積しコンタクト部分にソースおよびドレイン電極８を形
成する。
【００３１】上記実施例においては、ゲート電極部分お
よびソース、ドレインのコンタクト部分のシリコン基板
に溝３および溝１０を形成し、さらにコンタクト部分の
溝１０の深さをゲート電極部分の溝３の深さよりも浅く
している。このような構造を用いることにより、上記実
施例ではコンタクトと基板との接触面積は、溝を形成し
ない場合に比べて約３倍となりコンタクト抵抗は２分の
１以下にすることができる。またドランジスタ動作時の
空乏層の広がりを確実に抑えることができ、ショートチ
ャネル効果を有効に抑えることができる。
よびソース、ドレインのコンタクト部分のシリコン基板
に溝３および溝１０を形成し、さらにコンタクト部分の
溝１０の深さをゲート電極部分の溝３の深さよりも浅く
している。このような構造を用いることにより、上記実
施例ではコンタクトと基板との接触面積は、溝を形成し
ない場合に比べて約３倍となりコンタクト抵抗は２分の
１以下にすることができる。またドランジスタ動作時の
空乏層の広がりを確実に抑えることができ、ショートチ
ャネル効果を有効に抑えることができる。
【００３２】
【発明の効果】以上説明したように、本発明において
は、ゲート電極部分およびコンタクト部分の基板中に溝
を設けているため、ゲート電極部分の溝の作用によりト
ランジスタ動作時の空乏層の広がりが抑えられショート
チャネル効果が抑制されるとともにコンタクト部分の溝
の作用によりコンタクトと基板との接触面積をショート
チャネル効果を増大させることなく広げることができコ
ンタクト抵抗を低くすることができる。これによりトラ
ンジスタの性能劣化を来すことなくサイズの微細化が可
能になる。このときゲート電極部の溝をコンタクト部分
の溝より深く形成しておけば、ショートチャネル効果抑
制作用が確実に達成される。これにより、トランジスタ
のさらなる縮小化が可能になる。
は、ゲート電極部分およびコンタクト部分の基板中に溝
を設けているため、ゲート電極部分の溝の作用によりト
ランジスタ動作時の空乏層の広がりが抑えられショート
チャネル効果が抑制されるとともにコンタクト部分の溝
の作用によりコンタクトと基板との接触面積をショート
チャネル効果を増大させることなく広げることができコ
ンタクト抵抗を低くすることができる。これによりトラ
ンジスタの性能劣化を来すことなくサイズの微細化が可
能になる。このときゲート電極部の溝をコンタクト部分
の溝より深く形成しておけば、ショートチャネル効果抑
制作用が確実に達成される。これにより、トランジスタ
のさらなる縮小化が可能になる。
【図１】 本発明の実施例に係るＭＯＳ型トランジスタ
構造の要部断面図である。
構造の要部断面図である。
【図２】 （Ａ）〜（Ｅ）は図１のＭＯＳ型トランジス
タの製造工程を順番に示すための各工程での断面図であ
る。
タの製造工程を順番に示すための各工程での断面図であ
る。
【図３】 従来のＭＯＳ型トランジスタの断面図であ
る。
る。
【図４】 従来の溝ゲート電極構造の断面図である。
１：フィールド酸化膜 ２：シリコン基板 ３：ゲート電極部分の基板中に設けた溝 ４：ゲート電極 ５：拡散層 ６：層間絶縁膜 ７：コンタクトホール ８：コンタクト電極 ９：空乏層 １０：コンタクト部分の基板中に設けた溝
Claims (5)
- 【請求項１】 基板上にゲート電極およびソース、ドレ
イン領域を形成したＭＯＳ型トランジスタにおいて、上
記ゲート電極形成部分の基板に溝を設けるとともに、該
基板の上記ソースおよびドレイン各領域のコンタクト部
分にも溝を設けたことを特徴とするＭＯＳ型トランジス
タ構造。 - 【請求項２】 前記ソースおよびドレインのコンタクト
部分の溝は前記ゲート電極部分の溝よりも浅いことを特
徴とする請求項１に記載のＭＯＳ型トランジスタ構造。 - 【請求項３】 （Ａ）基板のゲート電極部分に溝を形成
する工程と、 （Ｂ）前記溝部分にゲート電極を形成する工程と、 （Ｃ）前記ゲート電極にサイドウォールを形成し、前記
ソースおよびドレイン領域に拡散層を形成する工程と、 （Ｄ）前記基板上に層間絶縁膜を形成し、前記ソースお
よびドレイン部分の該層間絶縁膜をパターニングして半
導体基板内部まで達するコンタクトホールを形成する工
程と、 （Ｅ）前記コンタクトホールに電極材料を埋設する工程
と、 を含むことを特徴とするＭＯＳ型トランジスタの製造方
法。 - 【請求項４】コンタクトホール形成が、前記絶縁膜の前
記半導体基板に対するエッチングレート比が異なる第１
のエッチング工程と第２のエッチング工程からなり、上
記エッチングレート比が第１のエッチング工程における
値の方が第２のエッチング工程における値よりも大きい
ことを特徴とする請求項３に記載のＭＯＳ型トランジス
タの製造方法。 - 【請求項５】 前記コンタクトホール形成工程におい
て、コンタクトホールの基板内部の深さが前記ゲート電
極部分の溝よりも浅くなるようにこのコンタクトホール
を形成することを特徴とする請求項３または４に記載の
ＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170094A JPH07288324A (ja) | 1994-04-18 | 1994-04-18 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170094A JPH07288324A (ja) | 1994-04-18 | 1994-04-18 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288324A true JPH07288324A (ja) | 1995-10-31 |
Family
ID=14307602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10170094A Pending JPH07288324A (ja) | 1994-04-18 | 1994-04-18 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330621B1 (ko) * | 1998-04-07 | 2002-03-29 | 포만 제프리 엘 | 반도체 디바이스 및 그 제조 방법 |
| JP2006186303A (ja) * | 2004-12-24 | 2006-07-13 | Hynix Semiconductor Inc | 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 |
| US7626230B2 (en) | 2006-05-18 | 2009-12-01 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1994
- 1994-04-18 JP JP10170094A patent/JPH07288324A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330621B1 (ko) * | 1998-04-07 | 2002-03-29 | 포만 제프리 엘 | 반도체 디바이스 및 그 제조 방법 |
| JP2006186303A (ja) * | 2004-12-24 | 2006-07-13 | Hynix Semiconductor Inc | 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 |
| US7626230B2 (en) | 2006-05-18 | 2009-12-01 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7825461B2 (en) | 2006-05-18 | 2010-11-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8012829B2 (en) | 2006-05-18 | 2011-09-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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