KR100357297B1 - 반도체 메모리 셀과 반도체 메모리 어레이 및 그 형성 방법 - Google Patents
반도체 메모리 셀과 반도체 메모리 어레이 및 그 형성 방법 Download PDFInfo
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Abstract
본 발명은 4.5 F2또는 이 보다 작은 크기를 갖는 반도체 메모리 셀의 구조 및 제조 방법에 관한 것이며, 여기서 F는 최소 리소그래픽 치수이다. 반도체 메모리 셀은 트렌치 내에 형성된 저장 캐패시터, 트렌치의 바깥쪽 주위의 호(arc)의 상당 부분에 걸쳐서 연장되어 있으며 실질적으로 전기적으로 격리된 메사(mesa) 영역 내에 형성된 전달 소자, 전달 소자를 저장 캐패시터에 도전 접속시키는 매립된 스트랩(strap)를 포함하되, 전달 소자는 매립된 스트랩로부터 이격된 호의 위치에 있는 제어된 도전 채널을 포함한다.
또한 본 명세서는 하나의 반도체 메모리 셀 및 일단의 반도체 메모리 셀을 형성하는 방법을 개시한다. 반도체 메모리 셀 형성 방법은 단결정 반도체를 포함하는 기판 안으로 에칭된 깊은 트렌치 내에 저장 캐패시터를 형성하는 단계와, 깊은 트렌치에 적어도 부분적으로 중첩하는 얕은 트렌치 격리(shallow trench isolation: STI) 영역을 형성하는 단계와, 깊은 트렌치의 측벽 내에 스트랩을 형성하고 외방 확산시키는 단계와, STI 영역 및 깊은 트렌치의 바깥쪽 표면 상에 제 1 스페이서를 형성하는 단계와, 단결정 반도체에 대해 선택적으로 에칭하는 단계와, 제 1 스페이서를 제거하여 깊은 트렌치 및 STI 영역의 바깥쪽 측벽 상에 위치하고 있고 스트랩에 도전 접속된 단결정 반도체의 메사 영역을 노출시키는 단계와, 메사 영역의 적어도 일부분 내의 도펀트 농도를 조절하여 채널 영역 및 소스/드레인 영역을 형성하는 단계와, 적어도 채널 영역 위에 게이트 유전체를 증착하는 단계와, 채널 영역 위에 게이트 도전체를 증착하는 단계와, 소스/드레인 영역 중의 하나에 대해 비트라인 콘택트를 형성하는 단계를 포함한다.
Description
본 발명은 집적 회로 메모리 소자에 관한 것으로써, 보다 구체적으로는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 셀 구조 및 그 제조 방법에 관한 것이다.
공지되어 있는 "무어의 법칙(Moore's law)"에 따라 집적 회로(integrated circuit: IC)의 집적도는 지금까지의 추세를 보면 대략 18 내지 24 개월 마다 두 배가 되어왔다. IC 제조업자는 이러한 속도로 집적도를 지속적으로 증가시킬 필요성을 인식하고 있다. 그러나 단순히 보다 고해상의 포토리소그래픽 기법을 이용하여 IC 상에 피쳐(feature) 크기를 선형적으로 축소하는 것 만으로는 집적도를 필요한 만큼 증가시키는 것이 불가능하였다. 단지 몇몇 피쳐 만이 한 IC 세대로부터 다음 세대로 선형적으로 축소될 수 있는 반면, 다른 피쳐는 리소그래픽 크기의 감소 만큼 축소될 수 없기 때문에 다른 변화가 시도될 수 밖에 없었다.
웨이퍼의 반도체 표면의 처음 몇 레벨(level) 내에 형성된 피쳐는 편의상 최소 리소그래픽 피쳐 크기 F 또는 최소 리소그래픽 치수 F 단위로 측정된다. 최소 리소그래픽 치수 F는 마스크를 통하여 웨이퍼 상의 포토레지스트 층을 노출하고, 레지스트를 현상하고, 레지스트의 현상된 부분 혹은 현상되지 않은 부분을 제거하고, 드러난 웨이퍼의 영역을 에칭하는 포토리소그래픽 공정에 의하여 규정될 수 있는 가장 작은 길이의 단위로 규정된다.
제조업자는 최소 피쳐 크기를 생산될 IC의 각 세대에 대한 "기본 기준(ground rule)"으로 선택한다. 기본 기준은 수행될 가장 결정적인 에칭 단계의 정확도는 물론 마스크 제작, 광원, 광원과 웨이퍼 사이의 광학 요소, 포토레지스트의 특성과 같은 포토리소그래픽 공정의 많은 요소를 고려하여 결정된다. 또한 웨이퍼의 원하는 크기에 걸쳐 피쳐를 규정하고, 공정 장비의 원하는 유지관리 주기(maintenance cycle) 동안 에러 없이 동작하는 것에 대한 포토리소그래픽 공정의 신뢰성이 기본 기준을 결정하는 데 반드시 고려되야만 한다. 특정 세대의 IC에 대한 기본 기준이 일단 선택되면, 포토리소그래픽 공정에 의해서는 어떠한 피쳐도 기본 기준보다 작게 규정될 수 없다. 본 명세서 전반에 걸쳐서 사용되는 바와 같이 용어 "최소 피쳐 크기 F" 및 "최소 리소그래픽 치수 F"는 전술한 바와 같이 선택된 기본 기준을 뜻한다.
최소 리소그래픽 치수보다 크기가 축소된 DRAM 셀 구조가 특히 유리한데, 이는 기본 기준만 단순히 축소시킨 것보다 집적도를 보다 더 증가시키기 때문이다. 더욱이, 특정 세대의 IC에 대한 최소 리소그래픽 치수 F에 대해 어떠한 축소도 이루어지지 않더라도, DRAM 셀이 점유하는 면적이 최소 리소그래픽 치수(F2)의 관점에서 상당히 축소되면 무어의 법칙과 보조를 맞추는 데 필요한 집적도의 증가가 얻어진다.
미국 특허 제 5,264,716 호 및 5,360,758 호에 개시된 것과 같은 기존의 몇몇 깊은 트렌치 DRAM 셀 디자인은 폴리실리콘이 충진된 깊은 트렌치를 저장 캐패시터로 채택하고 있으며, 그 트렌치는 매립된 스트랩(strap)로 알려진 깊은 트렌치 외방 확산부에 의하여 단결정 실리콘 기판의 표면 바로 아래의 얕은 웰 내에 위치하고 있는 절연 게이트형 전계 효과 트랜지스터(insulated gate field effect transistor: IGFET)의 드레인에 도전 접속되어 있다. 이러한 구조에서, 매립된 스트랩로부터의 외방 확산부의 가장자리는 IGFET의 채널 영역에 매우 가깝게 (통상적으로 최소 리소그래픽 치수 F보다 작음) 놓여있다. 더욱이, 매립된 스트랩이 깊은 트렌치 내부로부터 도펀트 이온을 외방 확산시켜 형성되기 때문에, 외방 확산된 도핑 프로파일(profile)은 트렌치로부터 채널 영역으로의 직경로(direct path)를 따라 연장된다. 스트랩 및 트렌치가 IGFET의 채널 영역에 근접하여 있으면, 이러한 메모리 셀의 n-형 IGFET의 문턱 전압 VT가 감소되는 경향이 있다. 원하는 레벨로 문턱 전압 VT를 복원하기 위하여, IGFET가 위치하고 있는 얕은 웰이 높은 도펀트 농도를 갖게 이온 주입된다. 하지만, 높은 웰 도펀트 농도는 IGFET의 기판 감응도(substrate sensitivity), 부문턱 전압 스윙(subthreshold voltage swing), 정션 누설(junction leakage)을 크게 증가시킨다.
티. 오자키(T. Ozaki) 등에 의하여 "0.228 ㎛2Trench Cell Technologies with Bottle-Shaped Capacitor for 1 Gbit DRAMs"의 명칭으로 1995년 발행된 IEDM Digest of Technical Papers의 661-664 쪽에 게재된 논문("오자키 논문")은 6F2의 치수를 갖는 DRAM 셀 디자인을 제안하고 있다. 제안된 셀 디자인은 매립된 스트랩 대신 표면 스트랩을 필요로 한다는 것을 제외하면, 전달 소자를 통한 깊은 트렌치 저장 캐패시터로부터의 비트라인 콘택트까지의 도전 경로가 본질적으로 일직선 상에 있다는 점에서 전술한 깊은 트렌치 DRAM 셀과 유사하다.
작은 셀 크기를 달성하기 위하여, 오자키 논문에서 기술된 디자인은 깊은 트렌치 저장 캐패시터의 가장자리가 셀의 전달 소자를 제어하는 게이트 도전체에 매우 인접하게 위치하는 것을 필요로 한다. 따라서, 깊은 트렌치와 게이트 도전체를 규정하는 마스크의 정렬시 발생하는 에러는 (비록 중첩 허용 공차 이내에 있더라도) 채널 폭을 크게 감소시킬 수 있고/있거나 깊은 트렌치와 채널 사이에 표면 스트랩이 형성되지 못하게 할 수 있다. 따라서, 기존의 공정 허용 공차는 오자키 논문에서 기술된 디자인을 구현하는 데 큰 장애가 된다. 더욱이, 이러한 채널 단소화 에러의 높은 가능성 때문에, 위에서 기술한 바와 같이 바람직하지 않은 소자의 열화를 일으키게 되는 예상되는 짧은 채널 효과를 극복하는 데 높은 웰 도펀트 농도가 필요하게 된다. 집적도가 증가함에 따라, 메모리 셀의 스트랩 및 트렌치 영역이 IGFET의 채널 영역으로부터 더 떨어져 있는 새로운 구조가 필요하게 된다. 이렇게 함으로써, IGFET 내의 도펀트 농도가 감소되어 정션 캐패시턴스가 감소되고 소자 특성이 향상된다.
"Transistor Having Substantially Isolated Body and Method of Making the Same"이라는 명칭으로 본 특허 출원의 양수인에게 양도되어 있으며 1998년 1월 15일 출원된 미국 특허 출원 제09/007,906호(미국 특허 6,069,390)(대리인 문서 번호 FI9-97-226)은 얕은 트렌치 격리(shallow trench isolation: STI) 영역의 측벽 상에 위치하는 반도체 재료의 메사(mesa) 영역 내에 형성된 FET 구조를 기술한다. 메사 영역은 반도체 기판으로부터 실질적으로 전기적으로 격리되어 있다. 이 특허 출원은 본 명세서에서 참조로서 인용된다.
"Semiconductor Integrated Circuits"라는 명칭으로 본 특허 출원의 양수인에게 양도되어 있으며 1998년 1월 15일 출원된 미국 특허 출원 제09/007,908호(미국 특허 6,177,299)(대리인 문서 번호 FI9-97-270)은 실질적으로 연속적인 메사 영역 내에 형성되어 있는 자동 연결된(self-linking) 능동 반도체 소자 구조를 기술한다. 위에 인용된 특허 출원(대리인 문서 번호 FI9-97-226)에서 기술된 소자와 같은 FET는, 예를 들어 능동 반도체 소자로서 메사 영역 내에 제조될 수 있다. 이 특허 출원은 본 명세서에서 참조로서 인용된다.
따라서, 본 발명의 목적은 최소 리소그래픽 치수의 관점에서 웨이퍼 표면의 축소된 면적을 점유하는 DRAM 셀 구조를 제공하는 것이다.
본 발명의 다른 목적은 초소형 DRAM 어레이 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 DRAM 셀 및 관련된 지원 소자를 하나로 통합된 공정에 의하여 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 액세스 트랜지스터의 채널 영역과 스트랩 사이의 거리가 비례적으로 증가하는 DRAM 메모리 셀 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 스트랩이 채널에 매우 근접한 경우와 비교하여 IGFET 소자 내의 도펀트 농도가 감소될 수 있는 DRAM 셀 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 정션 캐패시턴스가 감소된 DRAM 셀 구조를 제공하는 것이다.
도 1은 본 발명에 따라 형성된 DRAM 셀의 구조 및 지원 소자를 도시한 단면도,
도 2는 본 발명에 따라 형성된 DRAM 셀의 구조 및 지원 소자의 평면도,
도 3은 개방형 비트라인 구성을 갖는 본 발명의 일실시예에 따라 형성된 DRAM 셀 그룹의 구조를 도시한 평면도,
도 4는 도 3에서와 같이 개방형 비트라인 구성을 갖는 본 발명의 다른 실시예에 따라 형성된 DRAM 셀 그룹의 구조를 도시한 평면도,
도 4a는 본 발명에 따라 형성된 DRAM 셀 그룹의 표면 치수를 도시하는 평면도,
도 5는 폴디드 비트라인 구성을 갖는 본 발명의 또 다른 실시예에 따라 형성된 DRAM 셀 그룹의 구조를 도시한 평면도,
도 6 내지 13은 본 발명에 따라 DRAM 셀 및 지원 소자를 제조하는 단계를 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 셀 11 : 반도체 기판
12 : 저장 캐패시터 14 : 깊은 트렌치
15 : 칼라 유전체 16 : 스트랩
17 : 비트라인 콘택트 18, 30 : 메사 영역
20 : 스위칭 소자 21 : 반도체 표면
22, 23 : 제 1 및 제 2 전달 소자 24, 34 : 얕은 트렌치 격리 영역
26 : 게이트 도전체 32 : 게이트 도전체 라인
36, 38 : 콘택트 도전체 40, 41, 44, 46 : 채널 영역
48 : 비트라인
이러한 목적과 다른 목적이 본 발명의 반도체 메모리 셀에 의하여 제공된다. 이에 따라, 본 발명에 따라 구성된 반도체 메모리 셀은 기판 안으로 에칭된 트렌치 내에 형성된 저장 캐패시터, 깊은 트렌치의 바깥쪽 주위의 호(arc)의 상당 부분에 걸쳐서 연장되어 있으며 실질적으로 전기적으로 격리된 메사 영역 내에 형성된 전달 소자, 전달 소자를 저장 캐패시터에 도전 접속시키는 매립된 스트랩을 포함하되, 전달 소자는 매립된 스트랩로부터 이격된 호의 위치에 있는 제어된 도전 채널을 포함한다.
바람직하게는, 제어된 도전 채널은 매립된 스트랩에 대하여 일직선의 도전 경로를 갖지 않는 곳에 위치한다. 바람직하게는, 전달 소자는 매립된 스트랩 및 비트라인 콘택트에 각각 접속된 한쌍의 소스 드레인 영역과 제어된 도전 채널을 형성하는 채널 영역을 갖는 IGFET 형이다.
바람직한 실시예에서, 스트랩 및 비트라인 콘택트는 서로 각각 트렌치의 반대편에 있는 위치의 호에서 메사 영역에 도전 접속된다.
중요한 것은, 기판 상의 셀에 의하여 점유된 면적이 바람직하게는 4.5 F2또는 그 미만이며, 여기서 F는 최소 리소그래픽 피쳐 크기로 규정된다. 또한, 깊은 트렌치에 의하여 점유된 면적이 약 F2보다 크거나 F2과 동일한 경우에 이러한 이점이 실현되는 것이 바람직하다.
본 발명의 다른 바람직한 실시예는 일단의 반도체 메모리 셀을 포함하는 반도체 어레이 구조이며, 각각의 메모리 셀은 트렌치 내에 형성된 저장 캐패시터와 깊은 트렌치의 바깥쪽 주위의 호의 상당 부분에 걸쳐서 연장되어 있으며 실질적으로 전기적으로 격리된 메사 영역 내에 형성된 전달 소자를 갖고 있고, 여기서 메사 영역은 저장 캐패시터를 비트라인에 도전 접속시키며 STI 영역은 각 트렌치에 부분적으로 중첩되어 있으며 자체 위에 게이트 도전체가 증착되는 표면을 형성한다.
본 발명은 또한 반도체 메모리 셀을 형성하는 방법을 구현하는 것으로서, 그 방법은,
단결정 반도체를 포함하는 기판 안으로 에칭된 깊은 트렌치 내에 저장 캐패시터를 형성하는 단계와,
적어도 부분적으로 깊은 트렌치에 중첩하는 STI 영역을 형성하는 단계와,
깊은 트렌치의 측벽 내에 스트랩을 형성하고 외방 확산시키는 단계와,
STI 영역 및 깊은 트렌치의 바깥쪽 표면 상에 제 1 스페이서를 형성하는 단계와,
단결정 반도체에 대해 선택적으로 에칭하는 단계와,
제 1 스페이서를 제거하여 깊은 트렌치 및 STI 영역의 바깥쪽 측벽 상에 위치하고 있고 스트랩에 도전 접속된 단결정 반도체의 메사 영역을 노출시키는 단계와,
메사 영역의 적어도 일부분 내의 도펀트 농도를 조절하여 채널 영역 및 소스/드레인 영역을 형성하는 단계와,
적어도 채널 영역 위에 게이트 유전체를 형성하는 단계와,
채널 영역 위에 게이트 도전체를 증착하는 단계와,
소스/드레인 영역 중의 하나에 대해 비트라인 콘택트를 형성하는 단계를 포함한다.
바람직하게, 본 발명에 따른 제조 방법은 제 1 스페이서의 노출된 측벽 상에 제 2 스페이서를 형성하는 단계와, 제 1 및 제 2 스페이서를 제거하기 전에 반도체재료의 노출된 표면 위에 필드 산화물을 성장하는 단계를 더 포함한다.
또한, 본 방법은 바람직하게 필드 산화물이 성장되어 있는 기판의 위치 내에 도펀트 이온을 주입하는 단계를 더 포함한다.
스트랩을 형성하고 외방 확산시키는 단계는 바람직하게 저장 캐패시터의 유전체 측벽을 포함하는 저장 캐패시터의 상부 부분을 에칭하는 단계와, 에칭된 부분을 강도핑된 충진 재료로 재충진하는 단계와, 강도핑된 충진 재료로부터 깊은 트렌치 바깥쪽에 있는 기판의 영역 안으로 도펀트 이온을 외방 확산시키는 단계를 포함한다.
마지막으로, 소스/드레인 영역은 바람직하게 깊은 트렌치 및 STI 영역의 결합부의 제 1 및 제 3 바깥쪽 측벽 상에 위치하고 있는 메사 영역의 부분들 내에 형성되고, 채널 영역은 제 2 바깥쪽 측벽 상에 위치하고 있는 메사 영역의 부분 내에 형성되며, 여기서 제 1 측벽은 제 2 측벽에 이웃하며 제 2 측벽은 제 3 측벽에 이웃한다.
본 발명은 또한 반도체 메모리 어레이 내에 다수의 메모리 셀을 형성하는 방법을 또한 구현하며, 그 방법은 단결정 반도체를 포함하는 기판 안으로 에칭된 깊은 트렌치 내에 저장 캐패시터를 형성하는 단계와, 일단의 깊은 트렌치의 각각의 깊은 트렌치와 적어도 부분적으로 중첩하는 STI 영역을 형성하는 단계와, 각각의 깊은 트렌치의 측벽 내에 매립된 스트랩을 형성하고 외방 확산시키는 단계와, STI 영역 및 깊은 트렌치의 바깥쪽 표면 상에 제 1 스페이서를 형성하는 단계와, 단결정 반도체에 대해 선택적으로 에칭하는 단계와, 제 1 스페이서를 제거하여 깊은 트렌치와 STI 영역의 결합부의 바깥쪽 측벽 상에 위치하고 있으며 각각의 상기 매립된 스트랩에 도전 접속된 단결정 반도체의 메사 영역을 노출시키는 단계와, 메사 영역을 불연속적인 부분으로 분할하되 각각의 부분이 많아야 두 개의 매립된 스트랩와 접속되도록 하는 분할 단계와, 메사 영역의 적어도 일부분 내의 도펀트 농도를 조절하여 각각의 깊은 트렌치에 대한 전달 소자를 형성하되 각각의 전달 소자가 채널 영역 및 소스/드레인 영역을 갖는 단계와, 적어도 채널 영역 위에 게이트 유전체를 형성하는 단계와, 채널 영역 위에 게이트 도전체를 증착하는 단계와, 소스/드레인 영역들의 각각에 대한 비트라인 콘택트를 형성하는 단계를 포함한다.
이 실시예에서, 분할 단계는 바람직하게 트림 마스크(trim mask)를 사용하고 마스크에 의하여 규정된 면적을 에칭함으로써 수행된다.
도 1은 본 발명의 제 1 실시예를 도시한 단면도이다. 도 1에 도시한 것은 반도체 메모리 셀(10) 및 그에 인접한 주변 영역의 스위칭 소자(20)이다. 메모리 셀(10)은 깊은 트렌치(14) 내에 형성된 저장 캐패시터(12)를 포함하며, 깊은 트렌치(14)는 반도체 기판(11)의 표면에 인접한 칼라(collar) 유전체(15) 및 칼라 유전체(15)의 하부(도시하지 않음) 아래에 연장되어 있는 노드 유전체(도시하지 않음)로 라이닝(lining)되어 있다. 메모리 셀(10)은 또한 비트라인 콘택트(17), 메사 영역(18) 내에 위치하고 있는 전달 소자(22), 저장 캐패시터(12)를 메사 영역(18)에 도전 접속하는 스트랩(16)를 또한 포함한다. 전달 소자(22)가 형성되어 있는 메사 영역(18) 아래에 스트랩(16)가 위치하고 있기 때문에, 스트랩을 "매립된 스트랩"로 지칭할 수 있다. STI 영역(24)은 깊은 트렌치(14)에 부분적으로 중첩되어 있다.
도 2는 메모리 기판의 표면(21) 상의 메모리 셀(10) 및 스위칭 소자(20)의 구조를 도시한 평면도이다. 도 2에 도시한 바와 같이, STI 영역(24)은 깊은 트렌치(14)와 칼라 유전체(15)에 부분적으로 중첩되어 있다. 메사 영역(18)은 깊은 트렌치(14)와 STI 영역(24)의 외곽 측벽 상에 위치하고 있고 깊은 트렌치(14)의 바깥쪽 주위 호의 상당 부분에 걸쳐있다. 게이트 도전체(26)는 STI 영역(24) 및 메사 영역(18)의 채널 영역(40)에 중첩되어 있다. 메사 영역(18) 중 채널 영역(40)의 바깥쪽에 위치하는 부분은 전달 소자(22)의 소스/드레인 영역을 형성한다. 스트랩(16) 및 콘택트 도전체(17)가 이렇게 형성된 전달 소자의 소스/드레인 영역의 메사 영역(18)과 연결되어 있다. 채널 영역(40)의 최인접부로부터 떨어져 위치하는 메사 영역의 노출된 상부면은 바람직하게는 메사 영역(18)의 노출된 부분 위에 금속을 증착하고 어닐링하여 화합물을 형성하는 것과 같은 알려진 방법에 의하여 금속 화합물, 예를 들어 텅스텐 실리사이드로 변환되어 저항을 감소시킨다.
채널 영역(40) 반대편 STI 영역(24)의 외곽 측벽 상에 위치하고 있는 채널 영역(41)을 통한 스트랩(16)로부터 콘택트(17)까지 메사 영역(18)의 경로에 의하여 제 2 전달 소자(23)가 형성되어 있다. DRAM 소자에 적용하게 되면, 제 2 전달 소자(23)가 소자 특성에 있어서 제 1 전달 소자(22)와 동일하며, 이에 따라 몇몇 장애 메카니즘(failure mechanism)에 대한 내장된 리던던시(redundancy)를 제공하는데 유용하다는 것을 알 수 있을 것이다. 또한, 제 2 전달 소자(23)는 저장 캐패시터(12)로의/로부터의 전류 흐름량을 증가시킨다.
메모리 셀(10)과 유사하게, 스위칭 소자(20)는 바람직하게 메사 영역(30) 내에 위치하고 있는 IGFET(22a)를 포함한다. 메사 영역(30)은 STI 영역(34)의 외곽 측벽 상에 형성되고, 바람직하게는 STI 영역(34)의 주위의 상당 부분에 걸쳐있다. 게이트 도전 라인(32)은 채널 영역(44, 46)이 있는 메사 영역(30)과 STI 영역(34)에 중첩되어 있다. 외부 회로(도시하지 않음)와 스위칭 소자(20) 사이의 입출력 신호 전달은 콘택트 도전체(36, 38)를 통하여 이루어진다. 메사 영역(18)에서와 마찬가지로 메사 영역(30)의 노출된 상부면은 바람직하게는 알려진 방법에 의하여 텅스텐 실리사이드와 같은 금속 화합물로 변환된다. DRAM 셀의 경우에서와 같이, 도 2에 도시한 스위칭 소자는 병렬로 접속된 두 개의 IGFET 소자(22a, 23a)를 포함한다. 두 개의 소자(22a, 23a)는 하나의 소자보다 많은 전류를 전달하기 때문에, 스위칭이 빨리 이루어질 수 있다. 이와 달리, 두 개의 소자는 적절한 트림 마스크(trim mask)의 사용에 의하여 분리될 수 있고, 이에 따라 회로 집적도는 더욱 증가한다.
스트랩(16) 또는 콘택트 도전체(17) 각각과 채널 영역(40)의 사이 또는 콘택트 도전체(36, 38)와 채널 영역(44, 46) 사이가 비례적으로 크게 떨어져 있기 때문에(도 2) 메사 영역(18, 30) 내에 형성된 트랜지스터 구조가 짧은 채널 효과에 대한 뛰어난 방지책을 갖는다는 것이 이해될 것이다. 더욱이, 메사 영역(18, 30)이 깊은 트렌치(14) 및 STI 영역(24)의 바깥쪽 주위의 상당 부분의 호 위에 연장되어 있기 때문에, 매립된 스트랩(16)와 채널 영역(40) 사이에 일직선의 도전 경로가 존재하지 않는다. 이러한 이유 때문에, 짧은 채널 효과에 대한 우수한 방지책이 달성된다. 짧은 채널 효과에 대한 향상된 방지책으로 인하여 IGFET의 채널 종횡비(W/L)를 증가시키기 위하여 게이트 도전체(26)의 폭을 선택적으로 서브리소그래픽 치수로 감소시킬 수 있게 된다.
도 3은 메모리 셀(10)의 그룹이 개방형 비트라인 어레이 패턴으로 배열되는 본 발명의 실시예를 도시한다. 도 3에 도시한 바와 같이, 메모리 셀은 규칙적으로 패턴화된 셀의 그룹으로 배열되어 있으며, 각 그룹은 4 개의 셀을 갖는다. 도 3에 도시한 바와 같이, 그룹 I 및 II의 상반부 내의 각 두 개의 셀에는 비트라인(48)이 가로질러 있고 그들 각 두 개의 셀은 동일한 비트라인 콘택트를 공유하는 반면, 그룹 I 및 II의 하반부 내의 각 두 개의 셀에는 비트라인(49)이 가로질러 있고 그들 각 두 개의 셀은 동일한 비트라인 콘택트를 공유한다. 그룹 I 내에서, 도 3에 도시한 바와 같이 상부에 도시한 셀은 비트라인 콘택트(17a)를 공유하는 반면, 도 3의 그룹 I의 하부 내에 도시한 셀은 비트라인 콘택트(17b)를 공유한다. STI 영역(24)은 각 셀 그룹 I 또는 II 내의 4 개 셀의 바깥쪽 구역에 부분적으로 중첩되어 있는 반면, 각 그룹 I 및 II 내의 셀 사이의 중앙 구역은 기판 반도체 재료의 열적산화에 의하여 바람직하게 형성되는 필드 산화물(50)로 덮여있다.
비트라인(48, 49)은 바람직하게는 2F의 피치(pitch)(인접 비트라인의 주기성)를 갖게 형성된다. 동일한 비트라인 콘택트, 예를 들어 콘택트(17a)에 연계되어 있는 두 개의 트렌치 사이의 간격을 감소시키기 위하여, 비트라인 콘택트(17a, 17b)는 트렌치 칼러(15)와 격리 영역(24)에 대하여 경계를 갖지 않는 무경계 방식으로 바람직하게 형성되어 있다. 본 출원의 양수인에게 양도되어 있으며 본 발명과 동일자로 미국 특허 출원된 "Semiconductor Memory Array Having Sublithographic Spacing Between Adjacent Trenches and Method for Making the Same,"이라는 명칭의 미국 특허 출원 제09/903,902호(미국 특허 6,034,877)((대리인 문서 번호 FI9-97-172)에 트렌치들(14) 사이의 간격을 서브리소그래픽 치수로 바람직하게 축소하는 위상 변이(phase-shifting) 리소그래피 기법이 개시되어 있으며, 이 특허 출원은 본 명세서에 참조로서 인용된다.
도 4는 STI 영역(25)이 4개의 메모리 셀 그룹의 중앙에 위치하고 있는 또 다른 개방형 비트라인 어레이의 실시예를 도시하고 있다. 이 실시예에서, 메사 영역(18)은 도 3에 도시한 실시예와는 달리 트렌치(14) 주변 모두에 연장되어 있지 않다. 오히려, 메사 영역(18) 내에 형성된 IGFET 소자가 바깥쪽 단부(52)로부터 비트라인 콘택트, 예를 들어 도 4의 상부 왼쪽 셀 내의 비트라인 콘택트(17a)로 연장되도록 메사 영역(18)이 바깥쪽 단부(52)에서 끝난다. STI 영역(25)이 중앙에 위치하고 메사 영역이 4 개 셀로 이루어진 각 그룹 내의 트렌치(14)들의 바깥쪽으로 향하는 측면에 한정되어 있기 때문에 셀 사이의 격리가 보다 향상되며 기생 효과(parasitics)에 대한 보다 강화된 방지책이 이루어진다.
이하에서 알 수 있는 바와 같이, 본 명세서에서 개시한 구조 및 방법에 의하여 달성되는 각 DRAM 메모리 셀의 크기는 최소 피쳐 크기 F의 관점에서 보아 매우 작다. 도 4a는 4 개 셀로 이루어진 인접한 그룹 내의 피쳐의 치수를 도시하고 있으며, 여기서 각 그룹의 셀은 도 4를 참조하여 위에서 도시하고 기술한 바와 실질적으로 같은 구조를 갖는다. 도 4a에 도시한 바와 같이, 4 개의 DRAM 셀을 포함하는 셀 그룹(100)은 박스(101) 내의 구역을 점유하는 것으로 도시되어 있다. 깊은 트렌치(14)는 각 측면 상에서 최소 피쳐 크기 F를 갖게 규정되고 셀 그룹(100) 내의 다른 깊은 트렌치에 대하여 1 F의 피치를 갖게 위치한다. 예를 들어 셀 그룹(100, 108)의 깊은 트렌치(110, 112)와 같이 깊은 트렌치(14)가 이웃 셀 그룹의 다른 깊은 트렌치에 인접한 경우에, 각 셀의 트랜지스터들 사이의 원하지 않은 영향에 대한 보다 나은 방지를 위해 비트라인(x 방향) 방향으로의 피치가 1F에서 1.5 F로 바람직하게 증대될 수 있다. 이러한 방안은 소자 격리를 위하여 필드 산화물만을 사용하는 것이 바람직하기 때문에 장점이 있다. 하지만, 이러한 셀이 필드 산화물만에 의하여 격리되는 경우 증가된 피치를 갖게 깊은 트렌치를 배치할 필요는 없으며, 원하는 경우 피치가 1 F까지 축소될 수 있다.
따라서, 각각의 DRAM 셀에 의하여 점유된 면적을 계산하는 데 필요한 각 셀 그룹(100)의 치수는 도 4a에 따르면 y 방향으로 4 F이고 (인접 셀 그룹의 셀들(110, 112) 사이에 증가된 피치가 필요한지에 따라) x 방향으로 4 F 내지 4.5 F이다. 따라서, 4 개 셀 그룹 각각에 의하여 점유된 면적은 16 F2또는 피치가 선택적으로 증가된 경우 18 F2이 된다. 4로 나누면, 각 DRAM 셀의 크기가 4 F2또는 피치가 선택적으로 증가된 경우 4.5 F2이 되는 것을 알 수 있다.
도 3을 다시 참조하면, 그 안에 도시한 셀 그룹 I 및 II의 깊은 트렌치들(14) 사이의 피치가 동일하며 동일한 치수 계산이 적용된다는 것을 알 수 있다.
도 5는 셀이 폴디드 비트라인(folded bitline) 구성을 갖는 메모리 어레이 안에 구현된 본 발명의 일실시예를 도시하고 있다. 이 실시예에서, 비트라인(54, 56, 58, 60)은 개방형 비트라인 구성(도 3 및 4) 내의 비트라인(48)의 경우와는 달리 셀의 모든 쌍을 연속하여 액세스하지 않는다. 그와 달리, 비트라인은 단지 한쌍 걸러 셀의 쌍을 액세스한다. 도 5에 도시한 바와 같이, 비트라인(54)은 셀 A와 B만을 액세스하고, 셀 E와 F는 액세스하지 않는다. 마찬가지로, 비트라인(56)은 셀 A와 B를 액세스하지 않는 반면, 셀 E와 F를 액세스한다. 비트라인(58)은 셀 C와 D를 액세스하지만 셀 G와 H는 액세스하지 않는다. 마지막으로, 비트라인(60)은 셀 C와 D를 액세스하지 않지만 셀 G와 H를 액세스한다.
지금까지 메모리 셀(10) 및 스위칭 소자(20)의 구조에 대하여 기술하였고, 이하에서 도 6 내지 13을 참조하여 이들 소자의 제조 공정을 기술한다. 도 6을 참조하면, 먼저 기판(11) 안으로 원하는 깊이(63)까지 얕은 웰 주입을 수행하여 기판(11)을 준비한다. 그리고 나서, 반도체 기판의 원래 상부면이 이하에서 기술되는 바와 같이 수행될 에칭에 대하여 에칭 차단층이 되도록 반도체 재료의 에칭 구별 에피택셜(etch-distinguishable epitaxial) 층(12)을 반도체 기판(11) 위에 바람직하게 성장시킨다. 이와 달리, 시간으로 조절되는 에칭 공정이 적절히 제어될 수 있다면, 에피택셜 층(12)이 에칭 구별층일 필요는 없다.
그리고 나서, 바람직하게 산화물 및 질화물을 포함하는 보호 패드(13)를 에피층(epi-layer)(12) 위에 그 순서대로 증착한다. 반응성 이온 에칭(reactive ion etching: RIE) 공정에 의해 패드(13) 및 에피층(12)을 통해 기판(11) 안으로깊은 트렌치(14)를 형성한다. 저장 캐패시터를 형성하는 데 있어서의 깊은 트렌치의 도전성 충진, 매립 플레이트와 노드 유전체의 형성을 본 발명에만 적용되는 것이 아닌 공지된 공정에 따라서 수행한다.
칼라 유전층(15)을 형성하고 깊은 트렌치(14)를 폴리실리콘과 같은 재료로 충진한다. 칼라(15) 및 충진 재료를 매립된 스트랩 리세스(recess) 깊이(64)까지 리세스한다. 그 후 트렌치를 기판(11)의 (선 (63) 위의) 이웃하고 있는 얕은 웰 영역 내의 도핑 농도에 비하여 강하게 도핑된 재료로 재충진한다. 재충진된 재료는 기판(11) 내에 형성된 소자와 트렌치(14) 사이의 매립된 스트랩의 형성에 필요한 도핑 이온을 공급한다. 기판(11)이 에피층(12)에 대하여 에칭 차단층을 형성하도록 기판에 대한 바람직한 재료는 강도핑된 실리콘(11)이고, 에피층에 대한 바람직한 재료는 진성(intrinsic)/약도핑된 실리콘, 실리콘 게르마늄 또는 실리콘 카바이드이다. 칼라 유전체에 대한 바람직한 재료는 실리콘 산화물이다.
도 7 및 8을 참조하면, 칼라 유전체(15)가 이와 같이 리세스되어 있다. 이어서, 얕은 트렌치 포토레지스트 패턴(66)을 패드 위에 형성한다. RIE 공정에 의하여 매립된 스트랩 리세스 깊이(64)보다 깊은 깊이(65)까지 얕은 트렌치를 기판(11) 안으로 에칭하고 바람직하게는 실리콘 산화물인 유전체 재료로 얕은 트렌치를 충진하여 STI 영역(24)을 형성한다.
도 9를 참조하면, 레지스트를 벗겨내고 산화물과 실리콘에 대하여 선택적인 습식 에칭에 의하여 패드(13)를 제거한다. 바람직하게는 실리콘 질화물(Si3N4)인부합 재료층을 증착하고, 예를 들어 RIE에 의하여 이방성 또는 방향성 에칭하여 STI 영역(24) 및 트렌치 폴리실리콘 충진부(70)의 측벽 상에 측벽 스페이서(68)를 형성한다.
도 10을 참조하면, 이어서 에피층(12)을 예를 들어 RIE에 의하여 이방성 또는 방향성 에칭하여 제 1 측벽 스페이서(68) 아래에 메사 영역(18, 30)을 형성한다. 측벽 스페이서(68)의 폭을 제어하여 바람직하게 기판(11)의 표면을 따라 단지 수백 Å의 두께 t를 갖는 메사 영역을 형성한다. 예를 들어 실리콘 질화물과 같은 재료의 부합층을 증착하고, 예를 들어 RIE에 의하여 이방성 또는 방향성 에칭하여 메사 영역(18, 30)의 노출된 측벽을 둘러 싸서 보호하는 제 2 측벽 스페이서(72)를 형성한다.
그리고 나서, 도 11에 도시한 바와 같이 메사 영역(18, 30)을 격리하는 데에 사용하기 위하여 기판(11)의 노출된 부분 위에 열적 산화물층(74)을 성장시킨다. 그 다음, 도 12에 도시한 바와 같이, 예를 들어 실리콘과 산화물에 대하여 선택적인 습식 에칭에 의하여 제 1 및 제 2 측벽 스페이서(68, 72)를 제거하고, 유전층(76)을 성장 또는 증착하는 데, 유전층은 희생 산화물 층 또는 게이트 유전체일 수 있다.
다음 단계로, 이온 주입을 수행하여 메사 영역(18, 30) 내에 상이한 캐리어(carrier) 유형 및 농도를 갖는 영역들을 형성한다. 에피층(12) 내에 형성되는 메사 영역(18, 30)의 도핑 농도가 기판(11)의 도핑 농도로부터 독립적으로 제어되기 때문에, 별개의 소스/드레인 주입 및 채널 주입이 필요하지 않거나 바람직하지 않을 수도 있다는 것을 알 수 있다. 예를 들어 게이트 도전체(26, 32)(도 13)를 유전층(76)에 의하여 덮혀있는 메사 영역(18, 30) 위에 증착할 수 있고, 그 후 메사 영역(18, 30) 중의 노출된 부분들에 적절한 도펀트 이온으로 주입하여 그 안에 소스/드레인 영역을 형성할 수 있다. 이와 달리, 게이트 도전체(26, 32)를 증착하기 전에, 메사 영역(18, 30)에 하나의 유형의 도펀트 이온으로 주입하여 n-형 또는 p-형 영역을 형성할 수 있다. 그 다음, 유전층(76)(즉, 희생 산화물)을 벗겨내고 적절한 게이트 유전체를 메사 영역(18, 30) 위에 증착 또는 성장시킨다. 게이트 도전체(26, 32)를 증착한 후, 메사 영역(18, 30)의 나머지 부분 위에 희생 산화물로서 또 다른 유전층(76a)을 증착하거나 성장시킬 수 있으며 소스/드레인 영역을 다른 유형의 이온 주입에 의해 역도핑하여 반대 유형의 영역(즉, 각각 p-형 또는 n-형)을 형성할 수 있다.
도 4에 도시한 것과 같은 메모리 어레이의 실시예에서, 게이트 도전체(27)는 어레이의 워드라인(wordline: WL)을 형성한다. 바람직하게는, 게이트 도전체(27)를 그 폭이 서브리소그래픽, 즉 최소 리소그래픽 피쳐 크기 F보다 작으며 바람직하게는 대략 1/2 F가 되게 형성한다. 이러한 최소 폭 미만의 게이트 도전체(27)를 형성하기 위하여, 1 F 개구를 갖는 맨드릴(mandrel)(도시하지 않음)을 리소그래픽 공정에 의하여 규정할 수 있으며, 그 후 (부합층을 증착하고 이방성 또는 방향성 에칭을 하여) 맨드릴 상에 측벽 스페이서를 형성하고, 게이트 도전체를 측벽 스페이서 사이의 좁혀진 개구 내에 증착한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
본 발명에 따라 전달 소자의 도전 채널이 매립된 스트랩에 대하여 일직선의 도전 경로를 갖지 않는 곳에 위치하여, 축소된 면적을 점유하며 소자 내의 도펀트 농도가 감소되고 정션 캐패시턴스가 감소된 DRAM 셀 구조가 제공된다.
Claims (25)
- 반도체 메모리 셀에 있어서,기판내로 에칭된 트렌치 내에 형성된 저장 캐패시터와,상기 트렌치의 외부에 전적으로 놓여 있는 실질적으로 전기적으로 분리된 반도체 영역 내에 형성된 전송 소자를 포함하며,상기 전송 소자는 상기 트렌치의 외주부(a perimeter)의 방향으로 연장하는 도전 경로를 갖고, 상기 반도체 영역은 상기 트렌치와의 매립 스트랩 전기 상호접속부를 구비하며, 상기 전송 소자는 상기 전기 상호접속부로부터 떨어져 있는 상기 외주부의 위치에 배치된 채널 영역을 구비하는 절연 게이트 전계 효과 트랜지스터(IGFET:insulated gate field effect transister)를 포함하고, 상기 매립 스트랩은 상기 채널 영역과 일직선 도전 경로가 되지 않는 위치에 배치되며, 상기 IGFET는 상기 매립 스트랩 및 비트라인 콘택트에 제각기 접속되어 있는 한쌍의 소스 드레인 영역을 포함하고, 상기 비트라인 콘택트는 상기 트렌치를 가로질러 상기 매립 스트랩과 대향하는 위치에 배치되는반도체 메모리 셀.
- 삭제
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- 제 1 항에 있어서,상기 셀에 의하여 기판 상에 점유된 면적이 약 4.5 F2보다 작거나 동일하며,여기서 F는 최소 리소그래픽 피쳐(feature) 크기로 규정되는 반도체 메모리 셀.
- 제 1 항에 있어서,상기 셀에 의하여 기판 상에 점유되는 영역이 약 4.0 F2보다 작거나 동일하며, 여기서 F는 최소 리소그래픽 피쳐 크기로 규정되는 반도체 메모리 셀.
- 제 8 항에 있어서,상기 트렌치에 의하여 점유된 면적이 약 F2보다 크거나 동일한 반도체 메모리 셀.
- 반도체 셀 어레이 구조체에 있어서,각각의 반도체 메모리 셀이 제각각의 트렌치 내에 형성된 저장 캐패시터와, 실질적으로 전기적으로 분리된 반도체 영역 내에 형성된 채널 영역을 포함하는 전송 소자를 구비하는 반도체 메모리 셀들의 그룹과,실질적으로 수직인 측벽을 구비하고 상기 트렌치들의 적어도 하나에 부분적으로 중첩하는 얄은 트렌치 격리(STI) 영역을 포함하며,각각의 상기 실질적으로 분리된 반도체 영역은 상기 트렌치의 외주부(a perimeter)의 상당 부분의 바깥쪽을 따라 연장하고 상기 실질적으로 수직인 측벽에 인접하고, 매립된 스트랩과 채널 영역 사이에 일직선의 도전 경로가 존재하지 않도록 배치된반도체 셀 어레이 구조체.
- 제 10 항에 있어서,상기 셀에 의하여 기판 상에 점유되는 영역이 약 4.0 F2보다 작거나 동일하며, 여기서 F는 최소 리소그래픽 피쳐 크기로 규정되는 반도체 셀 어레이 구조체.
- 제 10 항에 있어서,하나의 단일 STI 영역이 상기 다수의 트렌치에 부분적으로 중첩되어 있는 반도체 셀 어레이 구조체.
- 제 10 항에 있어서,상기 반도체 메모리 셀들은 또한 필드 산화물에 의해 분리되어 있는 반도체 셀 어레이 구조체.
- 제 10 항에 있어서,통과(passing) 비트라인 및 활성(active) 비트라인을 더 포함하되, 상기 활성 비트라인과 상기 통과 비트라인이 상기 그룹의 메모리 셀의 각 쌍을 가로지르는 반도체 셀 어레이 구조체.
- 제 10 항에 있어서,상기 셀에 의하여 기판 상에 점유되는 영역이 약 4.5 F2보다 작거나 동일하며, 여기서 F는 최소 리소그래픽 피쳐 크기로 규정되는 반도체 셀 어레이 구조체.
- 제 15 항에 있어서,상기 트렌치에 의하여 점유된 면적이 약 F2보다 크거나 동일한 반도체 어레이 셀 구조체.
- 제 10 항에 있어서,다수의 비트라인을 더 포함하되, 상기 비트라인이 개방형(open) 비트라인 구성을 형성하도록 각각의 비트라인이 연속되는 모든 메모리 셀의 쌍과 접촉하는 반도체 셀 어레이 구조체.
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