JP2000022100A - 超小型ｄｒａｍセルおよびその作成方法 - Google Patents
超小型ｄｒａｍセルおよびその作成方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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Abstract
(57)【要約】 （修正有）
【課題】 Ｆが最小リソグラフィ寸法である場合に４．
５Ｆ２以下のサイズを有する半導体メモリ・セルに関す
る構造および製造方法を提供する。 【解決手段】 この半導体メモリ・セルは、トレンチ内
に形成された記憶キャパシタ１２と、トレンチの外周の
実質的な弧の上に延びる実質的に電気的に分離されたメ
サ領域内に形成されたトランスファ・デバイスと、トラ
ンスファ・デバイスを記憶キャパシタに導電接続する埋
込みストラップとを含み、トランスファ・デバイスは埋
込みストラップから除去された弧の所定の位置に位置す
る被制御伝導チャネルを含む。
５Ｆ２以下のサイズを有する半導体メモリ・セルに関す
る構造および製造方法を提供する。 【解決手段】 この半導体メモリ・セルは、トレンチ内
に形成された記憶キャパシタ１２と、トレンチの外周の
実質的な弧の上に延びる実質的に電気的に分離されたメ
サ領域内に形成されたトランスファ・デバイスと、トラ
ンスファ・デバイスを記憶キャパシタに導電接続する埋
込みストラップとを含み、トランスファ・デバイスは埋
込みストラップから除去された弧の所定の位置に位置す
る被制御伝導チャネルを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路メモリ・
デバイスに関し、より具体的には、ダイナミック・ラン
ダム・アクセス・メモリのセル構造およびその作成方法
に関する。
デバイスに関し、より具体的には、ダイナミック・ラン
ダム・アクセス・メモリのセル構造およびその作成方法
に関する。
【０００２】
【従来の技術】一般に知られている「ムーアの法則」に
よれば、集積回路（ＩＣ）の密度の規模は、歴史的に
は、約１８〜２４ヶ月ごとに一度の割で倍増している。
ＩＣメーカは、このペースで集積規模を増大し続ける必
要性を認識している。メーカは、単により鋭いフォトリ
ソグラフィ技法を使用してＩＣのフィーチャのサイズを
線形縮小することによって、必要な密度の増大を達成で
きたわけではない。あるＩＣ世代から次の世代へと線形
にスケーリングできるのは一部のフィーチャのみであ
り、他のフィーチャはリソグラフィ・スケールの低減の
何分の１程度しかスケーリングできないので、他の変更
も行わなければならなかった。
よれば、集積回路（ＩＣ）の密度の規模は、歴史的に
は、約１８〜２４ヶ月ごとに一度の割で倍増している。
ＩＣメーカは、このペースで集積規模を増大し続ける必
要性を認識している。メーカは、単により鋭いフォトリ
ソグラフィ技法を使用してＩＣのフィーチャのサイズを
線形縮小することによって、必要な密度の増大を達成で
きたわけではない。あるＩＣ世代から次の世代へと線形
にスケーリングできるのは一部のフィーチャのみであ
り、他のフィーチャはリソグラフィ・スケールの低減の
何分の１程度しかスケーリングできないので、他の変更
も行わなければならなかった。
【０００３】ウェハの反動体表面の第１の数レベル内に
形成されたフィーチャは、都合の良いことに、最小リソ
グラフィ・フィーチャ・サイズＦまたは最小リソグラフ
ィ寸法Ｆという単位で測定される。最小リソグラフィ寸
法Ｆは、マスクによりウェハ上のフォトレジスト層を露
光し、レジストを現像し、レジストの現像部分または未
現像部分を除去し、暴露されたウェハの領域をエッチン
グするというフォトリソグラフィ・プロセスによってフ
ィーチャを定義することができる、長さの最小単位とし
て定義される。
形成されたフィーチャは、都合の良いことに、最小リソ
グラフィ・フィーチャ・サイズＦまたは最小リソグラフ
ィ寸法Ｆという単位で測定される。最小リソグラフィ寸
法Ｆは、マスクによりウェハ上のフォトレジスト層を露
光し、レジストを現像し、レジストの現像部分または未
現像部分を除去し、暴露されたウェハの領域をエッチン
グするというフォトリソグラフィ・プロセスによってフ
ィーチャを定義することができる、長さの最小単位とし
て定義される。
【０００４】メーカは、生産すべき各世代のＩＣ用の
「基本原則」として最小フィーチャ・サイズを選択す
る。この基本原則は、マスク作成、照射源、照射源とウ
ェハとの間の光学素子、フォトレジストの特性、ならび
に実行すべき最も重要なエッチ・ステップの精度など、
フォトリソグラフィ・プロセスの多くの要素を考慮して
決定される。また、基本原則の決定は、必然的に、ウェ
ハの所望の範囲にわたるフィーチャを定義するため、な
らびにプロセス機器の所望のメンテナンス・サイクルの
間にエラーなしで機能するために、フォトリソグラフィ
・プロセスの信頼性も考慮に入れなければならない。特
定の世代のＩＣについて基本原則を選択した後、その基
本原則より小さいフィーチャをフォトリソグラフィ・プ
ロセスによって定義することはできない。本明細書中で
使用する「最小フィーチャ・サイズＦ」および「最小リ
ソグラフィ寸法Ｆ」という用語は、本明細書で説明する
選択済み基本原則を意味する。
「基本原則」として最小フィーチャ・サイズを選択す
る。この基本原則は、マスク作成、照射源、照射源とウ
ェハとの間の光学素子、フォトレジストの特性、ならび
に実行すべき最も重要なエッチ・ステップの精度など、
フォトリソグラフィ・プロセスの多くの要素を考慮して
決定される。また、基本原則の決定は、必然的に、ウェ
ハの所望の範囲にわたるフィーチャを定義するため、な
らびにプロセス機器の所望のメンテナンス・サイクルの
間にエラーなしで機能するために、フォトリソグラフィ
・プロセスの信頼性も考慮に入れなければならない。特
定の世代のＩＣについて基本原則を選択した後、その基
本原則より小さいフィーチャをフォトリソグラフィ・プ
ロセスによって定義することはできない。本明細書中で
使用する「最小フィーチャ・サイズＦ」および「最小リ
ソグラフィ寸法Ｆ」という用語は、本明細書で説明する
選択済み基本原則を意味する。
【０００５】最小リソグラフィ寸法に比べサイズが低減
されたＤＲＡＭセル構造は、基本原則の単なる低減より
集積規模をより大きく増大できるので、特に有利であ
る。さらに、特定の世代のＩＣについて最小リソグラフ
ィ寸法Ｆの低減を行わない場合でも、最小リソグラフィ
寸法（Ｆ2）で示されるＤＲＡＭセルが占有する面積の
大幅低減によって、ムーアの法則に歩調を合わせるため
に必要な集積規模の増大が得られるだろう。
されたＤＲＡＭセル構造は、基本原則の単なる低減より
集積規模をより大きく増大できるので、特に有利であ
る。さらに、特定の世代のＩＣについて最小リソグラフ
ィ寸法Ｆの低減を行わない場合でも、最小リソグラフィ
寸法（Ｆ2）で示されるＤＲＡＭセルが占有する面積の
大幅低減によって、ムーアの法則に歩調を合わせるため
に必要な集積規模の増大が得られるだろう。
【０００６】米国特許第５２６４７１６号および第５３
６０７５８号に記載されているような既存の深型トレン
チＤＲＡＭセル設計の中には、埋込みストラップと呼ば
れる深型トレンチ外方拡散によって、単結晶シリコン基
板の表面のすぐ下の浅いウェル内に位置する絶縁ゲート
電界効果トランジスタ（ＩＧＦＥＴ）のドレインに導電
接続された記憶キャパシタとしてポリシリコン充填深型
トレンチを取り入れているものもある。このような構造
では、埋込みストラップからの外方拡散のエッジがチャ
ネル（ＩＧＦＥＴの領域）に非常に接近している（通常
は最小リソグラフィ寸法Ｆ未満である）。さらに、深型
トレンチ内部からのドーパント・イオンの外方拡散によ
って埋込みストラップが形成される方法のために、外方
拡散したドーピング・プロファイルはトレンチからチャ
ネル領域への直接経路内に延びている。ストラップおよ
びトレンチがＩＧＦＥＴのチャネル領域に近接している
ので、このようなメモリ・セルのｎ型ＩＧＦＥＴのしき
い電圧ＶTを減少する傾向がある。敷居電圧Ｖtを所望の
レベルまで回復するため、ＩＧＦＥＴが位置する浅いウ
ェルに、高いドーパント濃度になるまでイオンを注入す
る。しかし、ウェル・ドーパント濃度が高いので、ＩＧ
ＦＥＴの接合部漏れ、しきい値以下の電圧変動、基板感
度が大幅に増大する。
６０７５８号に記載されているような既存の深型トレン
チＤＲＡＭセル設計の中には、埋込みストラップと呼ば
れる深型トレンチ外方拡散によって、単結晶シリコン基
板の表面のすぐ下の浅いウェル内に位置する絶縁ゲート
電界効果トランジスタ（ＩＧＦＥＴ）のドレインに導電
接続された記憶キャパシタとしてポリシリコン充填深型
トレンチを取り入れているものもある。このような構造
では、埋込みストラップからの外方拡散のエッジがチャ
ネル（ＩＧＦＥＴの領域）に非常に接近している（通常
は最小リソグラフィ寸法Ｆ未満である）。さらに、深型
トレンチ内部からのドーパント・イオンの外方拡散によ
って埋込みストラップが形成される方法のために、外方
拡散したドーピング・プロファイルはトレンチからチャ
ネル領域への直接経路内に延びている。ストラップおよ
びトレンチがＩＧＦＥＴのチャネル領域に近接している
ので、このようなメモリ・セルのｎ型ＩＧＦＥＴのしき
い電圧ＶTを減少する傾向がある。敷居電圧Ｖtを所望の
レベルまで回復するため、ＩＧＦＥＴが位置する浅いウ
ェルに、高いドーパント濃度になるまでイオンを注入す
る。しかし、ウェル・ドーパント濃度が高いので、ＩＧ
ＦＥＴの接合部漏れ、しきい値以下の電圧変動、基板感
度が大幅に増大する。
【０００７】「0.228um2 Trench Cell Technologies wi
th Bottle-Shaped Capacitor for 1Gbit DRAMs」（IEDM
Digest of Technical Papers、１９９５年、６６１〜
６６４ページ）というタイトルのOzaki他による論文
（「Ozaki他の論文」）には、６Ｆ2という寸法を有する
ＤＲＡＭセルの設計案が記載されている。そのセル設計
案は、深型トレンチ記憶キャパシタからトランスファ・
デバイスを通ってビット線コンタクトまでの導電経路が
実質的に直線であるという点で、上記の深型トレンチＤ
ＲＡＭセル設計と同様であるが、Ozaki他の論文に記載
された設計は埋込みストラップではなく、表面ストラッ
プを必要とする。
th Bottle-Shaped Capacitor for 1Gbit DRAMs」（IEDM
Digest of Technical Papers、１９９５年、６６１〜
６６４ページ）というタイトルのOzaki他による論文
（「Ozaki他の論文」）には、６Ｆ2という寸法を有する
ＤＲＡＭセルの設計案が記載されている。そのセル設計
案は、深型トレンチ記憶キャパシタからトランスファ・
デバイスを通ってビット線コンタクトまでの導電経路が
実質的に直線であるという点で、上記の深型トレンチＤ
ＲＡＭセル設計と同様であるが、Ozaki他の論文に記載
された設計は埋込みストラップではなく、表面ストラッ
プを必要とする。
【０００８】小さいセル・サイズを達成するため、Ozak
i他の論文に記載された設計では、セルのトランスファ
・デバイスを制御するゲート・コンダクタに非常に接近
した位置に、深型トレンチ記憶キャパシタのエッジを配
置する必要がある。その結果、深型トレンチおよびゲー
ト・コンダクタ（オーバレイ許容度の範囲内にあるもの
さえ含む）を定義するマスクの位置決めの際に発生する
エラーによって、チャネル幅が大幅に減少するかまたは
深型トレンチとチャネルとの間の表面ストラップの形成
を防止する可能性がある。その結果、既存のプロセス許
容度は、Ozaki他の論文に記載された設計の実現にとっ
て大きな障害になる。さらに、このようなチャネル短縮
エラーの確率が高いので、上記のように不要なデバイス
劣化に至るような、予想される短チャネル効果を克服す
るために高いウェル・ドーパント濃度が必要である。集
積密度が高まるにつれて、ＩＧＦＥＴのチャネル領域か
らメモリ・セルのストラップおよびトレンチ領域がさら
に除去されるような新しい構造が必要になる。そのた
め、ＩＧＦＥＴのドーパント濃度を低減することがで
き、それにより、接合部キャパシタンスが低減され、デ
バイス特性が改善される。
i他の論文に記載された設計では、セルのトランスファ
・デバイスを制御するゲート・コンダクタに非常に接近
した位置に、深型トレンチ記憶キャパシタのエッジを配
置する必要がある。その結果、深型トレンチおよびゲー
ト・コンダクタ（オーバレイ許容度の範囲内にあるもの
さえ含む）を定義するマスクの位置決めの際に発生する
エラーによって、チャネル幅が大幅に減少するかまたは
深型トレンチとチャネルとの間の表面ストラップの形成
を防止する可能性がある。その結果、既存のプロセス許
容度は、Ozaki他の論文に記載された設計の実現にとっ
て大きな障害になる。さらに、このようなチャネル短縮
エラーの確率が高いので、上記のように不要なデバイス
劣化に至るような、予想される短チャネル効果を克服す
るために高いウェル・ドーパント濃度が必要である。集
積密度が高まるにつれて、ＩＧＦＥＴのチャネル領域か
らメモリ・セルのストラップおよびトレンチ領域がさら
に除去されるような新しい構造が必要になる。そのた
め、ＩＧＦＥＴのドーパント濃度を低減することがで
き、それにより、接合部キャパシタンスが低減され、デ
バイス特性が改善される。
【０００９】「Transistor Having Substantially Isol
ated Body and Method of Making the Same」という名
称で、１９９８年１月１５日に出願され、本出願人に譲
渡された米国特許出願（代理人整理番号ＦＩ９−９７−
２２６）には、浅型トレンチ分離（ＳＴＩ）領域の側壁
上の半導体材料のメサ領域内に形成される電界効果トラ
ンジスタ（ＦＥＴ）構造が記載されている。このメサ領
域は、半導体基板から実質的かつ電気的に分離されてい
る。この特許出願は、参照により本明細書に組み込まれ
る。
ated Body and Method of Making the Same」という名
称で、１９９８年１月１５日に出願され、本出願人に譲
渡された米国特許出願（代理人整理番号ＦＩ９−９７−
２２６）には、浅型トレンチ分離（ＳＴＩ）領域の側壁
上の半導体材料のメサ領域内に形成される電界効果トラ
ンジスタ（ＦＥＴ）構造が記載されている。このメサ領
域は、半導体基板から実質的かつ電気的に分離されてい
る。この特許出願は、参照により本明細書に組み込まれ
る。
【００１０】「Semiconductor Integrated Circuits」
という名称で、１９９８年１月１５日に出願され、本出
願人に譲渡された米国特許出願（代理人整理番号ＦＩ９
−９７−２７０）には、実質的に連続するメサ領域内に
形成される自己リンク・アクティブ半導体デバイス構造
が記載されている。上記の特許出願（代理人整理番号Ｆ
Ｉ９−９７−２２６）に記載されたデバイスのようなＦ
ＥＴは、たとえば、アクティブ半導体デバイスとしてメ
サ領域内に作成することができる。この特許出願は、参
照により本明細書に組み込まれる。
という名称で、１９９８年１月１５日に出願され、本出
願人に譲渡された米国特許出願（代理人整理番号ＦＩ９
−９７−２７０）には、実質的に連続するメサ領域内に
形成される自己リンク・アクティブ半導体デバイス構造
が記載されている。上記の特許出願（代理人整理番号Ｆ
Ｉ９−９７−２２６）に記載されたデバイスのようなＦ
ＥＴは、たとえば、アクティブ半導体デバイスとしてメ
サ領域内に作成することができる。この特許出願は、参
照により本明細書に組み込まれる。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
目的は、最小リソグラフィ寸法で示されるウェハ表面の
縮小領域を占有するＤＲＡＭ用のセル構造を提供するこ
とにある。
目的は、最小リソグラフィ寸法で示されるウェハ表面の
縮小領域を占有するＤＲＡＭ用のセル構造を提供するこ
とにある。
【００１２】本発明の他の目的は、超小型ＤＲＡＭアレ
イ構造を提供することにある。
イ構造を提供することにある。
【００１３】本発明のさらに他の目的は、単一の統一プ
ロセスによってＤＲＡＭセルおよび関連のサポート・デ
バイスを作成する方法を提供することにある。
ロセスによってＤＲＡＭセルおよび関連のサポート・デ
バイスを作成する方法を提供することにある。
【００１４】本発明の他の目的は、アクセス・トランジ
スタのストラップとチャネル領域との間の分離が比例的
に増大する、ＤＲＡＭメモリ・セル用の構造を提供する
ことにある。
スタのストラップとチャネル領域との間の分離が比例的
に増大する、ＤＲＡＭメモリ・セル用の構造を提供する
ことにある。
【００１５】本発明の他の目的は、ストラップがチャネ
ルに非常に接近している場合に比べ、ＩＧＦＥＴデバイ
ス内のドーパント濃度を低減できる、ＤＲＡＭ用のセル
構造を提供することにある。
ルに非常に接近している場合に比べ、ＩＧＦＥＴデバイ
ス内のドーパント濃度を低減できる、ＤＲＡＭ用のセル
構造を提供することにある。
【００１６】本発明の他の目的は、接合部キャパシタン
スが低減された、ＤＲＡＭ用のセル構造を提供すること
にある。
スが低減された、ＤＲＡＭ用のセル構造を提供すること
にある。
【００１７】
【課題を解決するための手段】上記その他の目的は、本
発明の半導体メモリ・セルによって提供される。したが
って、本発明により構築された半導体メモリ・セルは、
基板にエッチングされたトレンチ内に形成された記憶キ
ャパシタと、深型トレンチの外周の実質的な弧の上に延
びる実質的に電気的に分離されたメサ領域内に形成され
たトランスファ・デバイスと、トランスファ・デバイス
を記憶キャパシタに導電接続する埋込みストラップとを
含み、トランスファ・デバイスは埋込みストラップから
除去された弧の所定の位置に位置する被制御伝導チャネ
ルを含む。
発明の半導体メモリ・セルによって提供される。したが
って、本発明により構築された半導体メモリ・セルは、
基板にエッチングされたトレンチ内に形成された記憶キ
ャパシタと、深型トレンチの外周の実質的な弧の上に延
びる実質的に電気的に分離されたメサ領域内に形成され
たトランスファ・デバイスと、トランスファ・デバイス
を記憶キャパシタに導電接続する埋込みストラップとを
含み、トランスファ・デバイスは埋込みストラップから
除去された弧の所定の位置に位置する被制御伝導チャネ
ルを含む。
【００１８】好ましいことに、被制御伝導チャネルは、
埋込みストラップへの直線導電経路を提供しない位置に
位置している。好ましいことに、トランスファ・デバイ
スは、埋込みストラップとビット線接点にそれぞれ接続
された１対のソース・ドレイン領域と、被制御伝導チャ
ネルを形成するチャネル領域とを有する、絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）タイプのものであ
る。
埋込みストラップへの直線導電経路を提供しない位置に
位置している。好ましいことに、トランスファ・デバイ
スは、埋込みストラップとビット線接点にそれぞれ接続
された１対のソース・ドレイン領域と、被制御伝導チャ
ネルを形成するチャネル領域とを有する、絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）タイプのものであ
る。
【００１９】好ましい実施例では、ストラップとビット
線接点は、相互にトレンチの両側に位置する弧の位置で
メサ領域に導電接続されている。
線接点は、相互にトレンチの両側に位置する弧の位置で
メサ領域に導電接続されている。
【００２０】重要なことに、基板上のセルによって占有
される領域は好ましいことに４．５Ｆ2以下であり、Ｆ
は最小リソグラフィ・フィーチャ・サイズとして定義さ
れる。さらに、深型トレンチによって占有される領域が
約Ｆ2より大きいかまたはそれと等しいときにこの利点
が認識されることが好ましい。
される領域は好ましいことに４．５Ｆ2以下であり、Ｆ
は最小リソグラフィ・フィーチャ・サイズとして定義さ
れる。さらに、深型トレンチによって占有される領域が
約Ｆ2より大きいかまたはそれと等しいときにこの利点
が認識されることが好ましい。
【００２１】本発明の他の好ましい実施例は、それぞれ
がトレンチ内に形成された記憶キャパシタと、深型トレ
ンチの外周の実質的な弧の上に延びる実質的に電気的に
分離されたメサ領域内に形成されたトランスファ・デバ
イスとを有する、１群の半導体メモリ・セルを含む半導
体セル・アレイ構造であり、メサ領域は記憶キャパシタ
をビット線接点に導電接続し、浅型トレンチ分離（ＳＴ
Ｉ）領域は各トレンチに部分的にオーバレイし、その上
にゲート・コンダクタが付着される表面を形成する。
がトレンチ内に形成された記憶キャパシタと、深型トレ
ンチの外周の実質的な弧の上に延びる実質的に電気的に
分離されたメサ領域内に形成されたトランスファ・デバ
イスとを有する、１群の半導体メモリ・セルを含む半導
体セル・アレイ構造であり、メサ領域は記憶キャパシタ
をビット線接点に導電接続し、浅型トレンチ分離（ＳＴ
Ｉ）領域は各トレンチに部分的にオーバレイし、その上
にゲート・コンダクタが付着される表面を形成する。
【００２２】また、本発明は、半導体メモリ・セルを形
成する方法でも実施され、その方法は、単結晶半導体を
含む基板内にエッチングされた深型トレンチ内に記憶キ
ャパシタを形成するステップと、深型トレンチに少なく
とも部分的にオーバレイする浅型トレンチ分離（ＳＴ
Ｉ）領域を形成するステップと、深型トレンチの側壁に
ストラップを形成して外方拡散するステップと、ＳＴＩ
領域および深型トレンチの外面上に第１のスペーサを形
成するステップと、単結晶半導体に応じて選択的にエッ
チングするステップと、深型トレンチおよびＳＴＩ領域
の外部側壁上に位置し、ストラップに導電接続された単
結晶半導体のメサ領域を露出するために、第１のスペー
サを除去するステップと、チャネル領域およびソース／
ドレイン領域を形成するために、メサ領域の少なくとも
一部分におけるドーパント濃度を調整するステップと、
少なくともチャネル領域の上にゲート誘電体を形成する
ステップと、チャネル領域の上にゲート・コンダクタを
付着するステップと、ソース／ドレイン領域のうちの第
１のものへのビット線接点を形成するステップとを含
む。
成する方法でも実施され、その方法は、単結晶半導体を
含む基板内にエッチングされた深型トレンチ内に記憶キ
ャパシタを形成するステップと、深型トレンチに少なく
とも部分的にオーバレイする浅型トレンチ分離（ＳＴ
Ｉ）領域を形成するステップと、深型トレンチの側壁に
ストラップを形成して外方拡散するステップと、ＳＴＩ
領域および深型トレンチの外面上に第１のスペーサを形
成するステップと、単結晶半導体に応じて選択的にエッ
チングするステップと、深型トレンチおよびＳＴＩ領域
の外部側壁上に位置し、ストラップに導電接続された単
結晶半導体のメサ領域を露出するために、第１のスペー
サを除去するステップと、チャネル領域およびソース／
ドレイン領域を形成するために、メサ領域の少なくとも
一部分におけるドーパント濃度を調整するステップと、
少なくともチャネル領域の上にゲート誘電体を形成する
ステップと、チャネル領域の上にゲート・コンダクタを
付着するステップと、ソース／ドレイン領域のうちの第
１のものへのビット線接点を形成するステップとを含
む。
【００２３】好ましいことに、この作成方法は、第１の
スペーサの露出側壁上に第２のスペーサを形成するステ
ップと、第１および第２のスペーサを除去する前に、半
導体材料の露出表面の上にフィールド酸化膜を成長させ
るステップとをさらに含む。
スペーサの露出側壁上に第２のスペーサを形成するステ
ップと、第１および第２のスペーサを除去する前に、半
導体材料の露出表面の上にフィールド酸化膜を成長させ
るステップとをさらに含む。
【００２４】さらに、この方法は、好ましいことに、フ
ィールド酸化膜を成長させた基板の位置にドーパント・
イオンを注入するステップをさらに含む。
ィールド酸化膜を成長させた基板の位置にドーパント・
イオンを注入するステップをさらに含む。
【００２５】ストラップを形成して外方拡散するステッ
プは、好ましいことに、記憶キャパシタの誘電側壁を含
む記憶キャパシタの上部部分をエッチングするステップ
と、エッチングした部分に重度ドープ充填材料を補充す
るステップと、重度ドープ充填材料から深型トレンチの
外側にある基板の領域内にドーパント・イオンを外方拡
散するステップとを含む。
プは、好ましいことに、記憶キャパシタの誘電側壁を含
む記憶キャパシタの上部部分をエッチングするステップ
と、エッチングした部分に重度ドープ充填材料を補充す
るステップと、重度ドープ充填材料から深型トレンチの
外側にある基板の領域内にドーパント・イオンを外方拡
散するステップとを含む。
【００２６】最後に、ソース／ドレイン領域は、好まし
いことに、深型トレンチとＳＴＩ領域との結合体の第１
および第３の外部側壁上に位置するメサ領域の一部分に
形成され、チャネル領域は、第２の外部側壁上に位置す
るメサ領域の一部分に形成され、第１のおよび第２の側
壁は隣接し、第２および第３の側壁は隣接している。
いことに、深型トレンチとＳＴＩ領域との結合体の第１
および第３の外部側壁上に位置するメサ領域の一部分に
形成され、チャネル領域は、第２の外部側壁上に位置す
るメサ領域の一部分に形成され、第１のおよび第２の側
壁は隣接し、第２および第３の側壁は隣接している。
【００２７】また、本発明は、半導体メモリ・アレイ状
の複数のメモリ・セルを形成する方法でも実施され、そ
の方法は、単結晶半導体を含む基板内にエッチングされ
た深型トレンチ内に記憶キャパシタを形成するステップ
と、１群の深型トレンチの各深型トレンチに少なくとも
部分的にオーバレイする浅型トレンチ分離（ＳＴＩ）領
域を形成するステップと、各深型トレンチの側壁に埋込
みストラップを形成して外方拡散するステップと、ＳＴ
Ｉ領域および深型トレンチの外面上に第１のスペーサを
形成するステップと、単結晶半導体に応じて選択的にエ
ッチングするステップと、深型トレンチおよびＳＴＩ領
域の結合体の外部側壁上に位置し、それぞれの前記埋込
みストラップに導電接続された単結晶半導体のメサ領域
を露出するために、第１のスペーサを除去するステップ
と、各部分が多くても２つの埋込みストラップに接続さ
れるようにメサ領域を不連続部分に分割するステップ
と、各深型トレンチごとにトランスファ・デバイスを形
成するために、メサ領域の少なくとも一部分におけるド
ーパント濃度を調整するステップであって、各トランス
ファ・デバイスがチャネル領域とソース／ドレイン領域
とを有するステップと、少なくともチャネル領域の上に
ゲート誘電体を形成するステップと、チャネル領域の上
にゲート・コンダクタを付着するステップと、ソース／
ドレイン領域のそれぞれへのビット線接点を形成するス
テップとを含む。
の複数のメモリ・セルを形成する方法でも実施され、そ
の方法は、単結晶半導体を含む基板内にエッチングされ
た深型トレンチ内に記憶キャパシタを形成するステップ
と、１群の深型トレンチの各深型トレンチに少なくとも
部分的にオーバレイする浅型トレンチ分離（ＳＴＩ）領
域を形成するステップと、各深型トレンチの側壁に埋込
みストラップを形成して外方拡散するステップと、ＳＴ
Ｉ領域および深型トレンチの外面上に第１のスペーサを
形成するステップと、単結晶半導体に応じて選択的にエ
ッチングするステップと、深型トレンチおよびＳＴＩ領
域の結合体の外部側壁上に位置し、それぞれの前記埋込
みストラップに導電接続された単結晶半導体のメサ領域
を露出するために、第１のスペーサを除去するステップ
と、各部分が多くても２つの埋込みストラップに接続さ
れるようにメサ領域を不連続部分に分割するステップ
と、各深型トレンチごとにトランスファ・デバイスを形
成するために、メサ領域の少なくとも一部分におけるド
ーパント濃度を調整するステップであって、各トランス
ファ・デバイスがチャネル領域とソース／ドレイン領域
とを有するステップと、少なくともチャネル領域の上に
ゲート誘電体を形成するステップと、チャネル領域の上
にゲート・コンダクタを付着するステップと、ソース／
ドレイン領域のそれぞれへのビット線接点を形成するス
テップとを含む。
【００２８】この実施例では、分割するステップは、好
ましいことに、トリム・マスクを貼付し、マスクによっ
て定義された領域をエッチングすることによって実行さ
れる。
ましいことに、トリム・マスクを貼付し、マスクによっ
て定義された領域をエッチングすることによって実行さ
れる。
【００２９】
【発明の実施の形態】図１は、本発明の第１の実施例を
示す断面図である。図１には、半導体メモリ・セル１０
と、それに隣接する周辺領域のスイッチング・デバイス
２０が示されている。メモリ・セル１０は、半導体基板
１１の表面付近のカラー誘電体１５と、それがカラー誘
電体１５の最下部（図示せず）の下に延びる場合のノー
ド誘電体（図示せず）とによって裏打ちされた深型トレ
ンチ１４内に形成された記憶キャパシタ１２を含む。ま
た、メモリ・セル１０は、ビット線接点１７と、メサ領
域１８内に位置するトランスファ・デバイス２２と、記
憶キャパシタ１２をメサ領域１８に導電接続するストラ
ップ１６も含む。ストラップ１６は、トランスファ・デ
バイス２２が形成されるメサ領域１８の下にあるので、
「埋込みストラップ」と呼ぶことができる。浅型トレン
チ分離（ＳＴＩ）領域２４は、深型トレンチ１４に部分
的にオーバレイしている。
示す断面図である。図１には、半導体メモリ・セル１０
と、それに隣接する周辺領域のスイッチング・デバイス
２０が示されている。メモリ・セル１０は、半導体基板
１１の表面付近のカラー誘電体１５と、それがカラー誘
電体１５の最下部（図示せず）の下に延びる場合のノー
ド誘電体（図示せず）とによって裏打ちされた深型トレ
ンチ１４内に形成された記憶キャパシタ１２を含む。ま
た、メモリ・セル１０は、ビット線接点１７と、メサ領
域１８内に位置するトランスファ・デバイス２２と、記
憶キャパシタ１２をメサ領域１８に導電接続するストラ
ップ１６も含む。ストラップ１６は、トランスファ・デ
バイス２２が形成されるメサ領域１８の下にあるので、
「埋込みストラップ」と呼ぶことができる。浅型トレン
チ分離（ＳＴＩ）領域２４は、深型トレンチ１４に部分
的にオーバレイしている。
【００３０】図２は、基板の表面２１上のメモリ・セル
１０およびスイッチング・デバイス２０の構造を示す平
面図である。図２に示すように、ＳＴＩ領域２４は深型
トレンチ１４およびカラー誘電体１５に部分的にオーバ
レイする。メサ領域１８は、深型トレンチ１４およびＳ
ＴＩ領域２４の外部側壁上に位置し、深型トレンチ１４
の外周の実質的な弧の上に延びている。ゲート・コンダ
クタ２６は、ＳＴＩ領域２４と、メサ領域１８のチャネ
ル領域４０とにオーバレイしている。メサ領域１８のう
ち、チャネル領域４０の外側にある部分は、トランスフ
ァ・デバイス２２のソース／ドレイン領域を形成する。
ストラップ１６および接点コンダクタ１７は、このよう
に形成されたトランスファ・デバイスのソース／ドレイ
ン領域内でメサ領域１８に隣接している。メサ領域１８
のうち、チャネル領域４０のすぐ近くから離れたところ
にある露出上部表面は、好ましいことに、メサ領域１８
の露出部分の上に金属を付着させ、アニールを施して化
合物を形成するという既知の方法によるように、抵抗を
減らすために、金属化合物、たとえば、ケイ化タングス
テンに転化されている。
１０およびスイッチング・デバイス２０の構造を示す平
面図である。図２に示すように、ＳＴＩ領域２４は深型
トレンチ１４およびカラー誘電体１５に部分的にオーバ
レイする。メサ領域１８は、深型トレンチ１４およびＳ
ＴＩ領域２４の外部側壁上に位置し、深型トレンチ１４
の外周の実質的な弧の上に延びている。ゲート・コンダ
クタ２６は、ＳＴＩ領域２４と、メサ領域１８のチャネ
ル領域４０とにオーバレイしている。メサ領域１８のう
ち、チャネル領域４０の外側にある部分は、トランスフ
ァ・デバイス２２のソース／ドレイン領域を形成する。
ストラップ１６および接点コンダクタ１７は、このよう
に形成されたトランスファ・デバイスのソース／ドレイ
ン領域内でメサ領域１８に隣接している。メサ領域１８
のうち、チャネル領域４０のすぐ近くから離れたところ
にある露出上部表面は、好ましいことに、メサ領域１８
の露出部分の上に金属を付着させ、アニールを施して化
合物を形成するという既知の方法によるように、抵抗を
減らすために、金属化合物、たとえば、ケイ化タングス
テンに転化されている。
【００３１】第２のトランスファ・デバイス２３が、チ
ャネル領域２２からＳＴＩ領域２４の対向する外部側壁
上に位置するチャネル領域４１により、ストラップ１６
から接点１７へのメサ領域１８の経路によって形成され
ることが分かるだろう。ＤＲＡＭデバイスに応用される
ように、第２のトランスファ・デバイス２３がデバイス
特性の点で第１のトランスファ・デバイス２２と一致
し、したがって、何らかの故障メカニズムに対する組込
み冗長性を設ける際に有用であることが分かるだろう。
さらに、第２のトランスファ・デバイス２３により、記
憶キャパシタ１２との間の電流の量が増加する。
ャネル領域２２からＳＴＩ領域２４の対向する外部側壁
上に位置するチャネル領域４１により、ストラップ１６
から接点１７へのメサ領域１８の経路によって形成され
ることが分かるだろう。ＤＲＡＭデバイスに応用される
ように、第２のトランスファ・デバイス２３がデバイス
特性の点で第１のトランスファ・デバイス２２と一致
し、したがって、何らかの故障メカニズムに対する組込
み冗長性を設ける際に有用であることが分かるだろう。
さらに、第２のトランスファ・デバイス２３により、記
憶キャパシタ１２との間の電流の量が増加する。
【００３２】メモリ・セル１０のように、スイッチング
・デバイス２０は、好ましいことに、メサ領域３０内に
位置する絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）２２ａを含む。メサ領域３０は、ＳＴＩ領域３４の
外部側壁上に形成され、好ましいことに、ＳＴＩ領域３
４の外周の相当な部分の周りに延びている。ゲート・コ
ンダクタ線３２は、チャネル領域４４、４６でＳＴＩ領
域３４およびメサ領域３０にオーバレイしている。外部
回路（図示せず）との間の信号は、接点コンダクタ３６
および３８によりスイッチング・デバイス２０に入出力
される。メサ領域１８の場合と同様に、メサ領域３０の
露出上部表面は、好ましいことに、既知の方法によりケ
イ化タングステンなどの金属化合物に転化されている。
ＤＲＡＭセルの場合と同様に、図２に示すスイッチング
・デバイスは、並列に接続された２つのＩＧＦＥＴデバ
イス２２ａおよび２３ａを含む。この２つのデバイス２
２ａ、２３ａは１つより多くの電流を伝達するので、高
速スイッチング時間を達成することができる。あるい
は、適切なトリム・マスクの使用により２つのデバイス
を分離することができ、それにより、回路密度がさらに
増大する。
・デバイス２０は、好ましいことに、メサ領域３０内に
位置する絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）２２ａを含む。メサ領域３０は、ＳＴＩ領域３４の
外部側壁上に形成され、好ましいことに、ＳＴＩ領域３
４の外周の相当な部分の周りに延びている。ゲート・コ
ンダクタ線３２は、チャネル領域４４、４６でＳＴＩ領
域３４およびメサ領域３０にオーバレイしている。外部
回路（図示せず）との間の信号は、接点コンダクタ３６
および３８によりスイッチング・デバイス２０に入出力
される。メサ領域１８の場合と同様に、メサ領域３０の
露出上部表面は、好ましいことに、既知の方法によりケ
イ化タングステンなどの金属化合物に転化されている。
ＤＲＡＭセルの場合と同様に、図２に示すスイッチング
・デバイスは、並列に接続された２つのＩＧＦＥＴデバ
イス２２ａおよび２３ａを含む。この２つのデバイス２
２ａ、２３ａは１つより多くの電流を伝達するので、高
速スイッチング時間を達成することができる。あるい
は、適切なトリム・マスクの使用により２つのデバイス
を分離することができ、それにより、回路密度がさらに
増大する。
【００３３】ストラップ１６または接点コンダクタ１７
のそれぞれとチャネル領域４０（図２）との間あるいは
接点コンダクタ３６、３８とチャネル領域４４、４６と
の間の分離が比例的に大きいために、メサ領域１８、３
０内に形成されたトランジスタ構造が短チャネル効果に
対する優れた免疫性を有することが分かるだろう。さら
に、メサ領域１８、３０は深型トレンチ１４およびＳＴ
Ｉ領域２４の外周の実質的な弧の上に延びるので、埋込
みストラップ１６とチャネル領域４０との間に直線の導
電経路は存在しない。このため、短チャネル効果に対す
る良好な免疫性が達成される。短チャネル効果に対する
免疫性が改善されると、ＩＧＦＥＴのチャネル・アスペ
クト比（Ｗ／Ｌ）を増加するために、ゲート・コンダク
タ２７の幅を任意でサブリソグラフィ寸法まで減少する
ことができる。
のそれぞれとチャネル領域４０（図２）との間あるいは
接点コンダクタ３６、３８とチャネル領域４４、４６と
の間の分離が比例的に大きいために、メサ領域１８、３
０内に形成されたトランジスタ構造が短チャネル効果に
対する優れた免疫性を有することが分かるだろう。さら
に、メサ領域１８、３０は深型トレンチ１４およびＳＴ
Ｉ領域２４の外周の実質的な弧の上に延びるので、埋込
みストラップ１６とチャネル領域４０との間に直線の導
電経路は存在しない。このため、短チャネル効果に対す
る良好な免疫性が達成される。短チャネル効果に対する
免疫性が改善されると、ＩＧＦＥＴのチャネル・アスペ
クト比（Ｗ／Ｌ）を増加するために、ゲート・コンダク
タ２７の幅を任意でサブリソグラフィ寸法まで減少する
ことができる。
【００３４】図３は、１群のメモリ・セル１０がオープ
ン・ビット線アレイ・パターンに配置された本発明の実
施例を示している。図３に示すように、メモリ・セル
は、それぞれが４つのセルを有する、規則正しくパター
ン化したセル・グループとして配置されている。図３に
示すように、グループＩおよびIIの上半分に含まれるそ
れぞれ２つのセルは、ビット線４８によって横切られ、
同じビット線接点を共有し、グループＩおよびIIの下半
分に含まれるそれぞれ２つのセルは、ビット線４９によ
って横切られ、同じビット線接点を共有する。グループ
Ｉ内では、図３に示すように上部に示されるセルはビッ
ト線接点１７ａを共用し、図３のグループＩの下部に示
されるセルはビット線接点１７ｂを共用する。ＳＴＩ領
域２４は、各セル・グループＩまたはII内の４つのセル
の外部領域に部分的にオーバレイし、各グループＩおよ
びII内のセル間の中央領域は、好ましいことに基板の半
導体材料の熱酸化によって形成されたフィールド酸化膜
５０によって覆われている。
ン・ビット線アレイ・パターンに配置された本発明の実
施例を示している。図３に示すように、メモリ・セル
は、それぞれが４つのセルを有する、規則正しくパター
ン化したセル・グループとして配置されている。図３に
示すように、グループＩおよびIIの上半分に含まれるそ
れぞれ２つのセルは、ビット線４８によって横切られ、
同じビット線接点を共有し、グループＩおよびIIの下半
分に含まれるそれぞれ２つのセルは、ビット線４９によ
って横切られ、同じビット線接点を共有する。グループ
Ｉ内では、図３に示すように上部に示されるセルはビッ
ト線接点１７ａを共用し、図３のグループＩの下部に示
されるセルはビット線接点１７ｂを共用する。ＳＴＩ領
域２４は、各セル・グループＩまたはII内の４つのセル
の外部領域に部分的にオーバレイし、各グループＩおよ
びII内のセル間の中央領域は、好ましいことに基板の半
導体材料の熱酸化によって形成されたフィールド酸化膜
５０によって覆われている。
【００３５】ビット線４８、４９は、２Ｆという好まし
いピッチ（隣接ビット線の周期性）で形成されている。
同じビット線接点、たとえば、接点１７ａが対応する２
つのトレンチ間の間隔の減少を可能にするために、ビッ
ト線接点１７ａ、１７ｂは好ましいことに、ボーダレス
なやり方で、トレンチ・カラー１５および分離領域２４
に対してボーダレスに形成されている。トレンチ１４間
の間隔をサブリソグラフィ寸法まで有利に低減する移相
リソグラフィ技法については、本出願と同じ日に出願さ
れ、「Semiconductor Memory Array Having Sublithogr
aphic SpacingBetween Adjacent Trenches and Method
for Making the Same」という名称で本出願人に譲渡さ
れた米国特許出願（代理人整理番号ＦＩ９−９７−１７
２）に記載されており、この特許出願は参照により本明
細書に組み込まれる。
いピッチ（隣接ビット線の周期性）で形成されている。
同じビット線接点、たとえば、接点１７ａが対応する２
つのトレンチ間の間隔の減少を可能にするために、ビッ
ト線接点１７ａ、１７ｂは好ましいことに、ボーダレス
なやり方で、トレンチ・カラー１５および分離領域２４
に対してボーダレスに形成されている。トレンチ１４間
の間隔をサブリソグラフィ寸法まで有利に低減する移相
リソグラフィ技法については、本出願と同じ日に出願さ
れ、「Semiconductor Memory Array Having Sublithogr
aphic SpacingBetween Adjacent Trenches and Method
for Making the Same」という名称で本出願人に譲渡さ
れた米国特許出願（代理人整理番号ＦＩ９−９７−１７
２）に記載されており、この特許出願は参照により本明
細書に組み込まれる。
【００３６】図４は、ＳＴＩ領域２５が４つのメモリ・
セルからなるグループの中央に位置する、代替のオープ
ン・ビット線アレイ実施例を示している。この実施例で
は、図３に示す実施例のように、メサ領域１８がトレン
チ１４の周囲に完全に延びているわけではない。むし
ろ、メサ領域１８内に形成されたＩＧＦＥＴデバイスが
外部端部５２からビット線接点、たとえば、図４の左上
セル内のビット線接点１７ａまで延びるように、メサ領
域１８は外部端部５２で終了する。４つのセルからなる
各グループ内でＳＴＩ領域２５が中央に位置すること
と、トレンチ１４の外側に面する側面までメサ領域１８
を短縮することにより、セル間の分離を改善し、寄生に
対する免疫性を高めることができる。
セルからなるグループの中央に位置する、代替のオープ
ン・ビット線アレイ実施例を示している。この実施例で
は、図３に示す実施例のように、メサ領域１８がトレン
チ１４の周囲に完全に延びているわけではない。むし
ろ、メサ領域１８内に形成されたＩＧＦＥＴデバイスが
外部端部５２からビット線接点、たとえば、図４の左上
セル内のビット線接点１７ａまで延びるように、メサ領
域１８は外部端部５２で終了する。４つのセルからなる
各グループ内でＳＴＩ領域２５が中央に位置すること
と、トレンチ１４の外側に面する側面までメサ領域１８
を短縮することにより、セル間の分離を改善し、寄生に
対する免疫性を高めることができる。
【００３７】お分かりのように、ここに開示した構造お
よび方法によって達成される各ＤＲＡＭメモリ・セルの
サイズは、最小フィーチャ・サイズＦの点では極めて小
さいものである。図５は、４つのセルからなる隣接グル
ープ内のフィーチャの寸法を示す図であり、各グループ
のセルは実質的に図示し、図４に関連して前述した通り
の構造を有する。図５に示すように、セル・グループ１
００は、４つのＤＲＡＭセルを含み、枠１０１内の領域
を占有するものとして示されている。深型トレンチ１４
は、両側の最小フィーチャ・サイズＦで定義され、セル
・グループ１００内の他の深型トレンチに対して１Ｆと
いうピッチで位置決めされている。深型トレンチ１４が
隣接セル・グループの他の深型トレンチ、たとえば、セ
ル・グループ１００および１０８の深型トレンチ１１０
および１１２に隣接している場合、それぞれのセルのト
ランジスタ間の不要な影響に対する保護を強化するため
に、ビット線の方向（ｘ方向）のピッチを好ましいこと
に１Ｆから１．５Ｆに増加することができる。デバイス
を分離するためにフィールド酸化膜のみを使用すること
が望ましいので、このような戦略は有利である。しか
し、このようなセルがフィールド酸化膜のみで分離され
る場合は、より大きいピッチで深型トレンチを位置決め
する必要はなく、必要であれば、ピッチを１Ｆまで低減
することができる。
よび方法によって達成される各ＤＲＡＭメモリ・セルの
サイズは、最小フィーチャ・サイズＦの点では極めて小
さいものである。図５は、４つのセルからなる隣接グル
ープ内のフィーチャの寸法を示す図であり、各グループ
のセルは実質的に図示し、図４に関連して前述した通り
の構造を有する。図５に示すように、セル・グループ１
００は、４つのＤＲＡＭセルを含み、枠１０１内の領域
を占有するものとして示されている。深型トレンチ１４
は、両側の最小フィーチャ・サイズＦで定義され、セル
・グループ１００内の他の深型トレンチに対して１Ｆと
いうピッチで位置決めされている。深型トレンチ１４が
隣接セル・グループの他の深型トレンチ、たとえば、セ
ル・グループ１００および１０８の深型トレンチ１１０
および１１２に隣接している場合、それぞれのセルのト
ランジスタ間の不要な影響に対する保護を強化するため
に、ビット線の方向（ｘ方向）のピッチを好ましいこと
に１Ｆから１．５Ｆに増加することができる。デバイス
を分離するためにフィールド酸化膜のみを使用すること
が望ましいので、このような戦略は有利である。しか
し、このようなセルがフィールド酸化膜のみで分離され
る場合は、より大きいピッチで深型トレンチを位置決め
する必要はなく、必要であれば、ピッチを１Ｆまで低減
することができる。
【００３８】したがって、各ＤＲＡＭセルが占有する領
域を計算する場合、各セル・グループ１００の寸法は、
図５では、ｙ方向に４Ｆ、ｘ方向に４Ｆ〜４．５Ｆにな
るものとして示されている（隣接セル・グループのセル
１１０、１１２間でピッチを増加する必要があるかどう
かによる）。その場合、各４セル・グループが占有する
領域は１６Ｆ2になり、任意でピッチを増加した場合は
１８Ｆ2になる。４で割ると、各ＤＲＡＭセルのサイズ
が４Ｆ2になり、任意でピッチを増加した場合は４．５
Ｆ2になることが分かる。
域を計算する場合、各セル・グループ１００の寸法は、
図５では、ｙ方向に４Ｆ、ｘ方向に４Ｆ〜４．５Ｆにな
るものとして示されている（隣接セル・グループのセル
１１０、１１２間でピッチを増加する必要があるかどう
かによる）。その場合、各４セル・グループが占有する
領域は１６Ｆ2になり、任意でピッチを増加した場合は
１８Ｆ2になる。４で割ると、各ＤＲＡＭセルのサイズ
が４Ｆ2になり、任意でピッチを増加した場合は４．５
Ｆ2になることが分かる。
【００３９】もう一度図３を参照すると、同図に示した
セル・グループＩおよびIIの深型トレンチ１４間のピッ
チが同じであり、同じ寸法計算が適用されることが分か
るだろう。
セル・グループＩおよびIIの深型トレンチ１４間のピッ
チが同じであり、同じ寸法計算が適用されることが分か
るだろう。
【００４０】図６は、折返しビット線構成を有するメモ
リ・アレイにセルを取り入れた本発明の実施例を示して
いる。この実施例では、オープン・ビット線構成（図
３、図４）のビット線４８の場合のように、ビット線５
４、５６、５８、６０が連続してすべてのセル対にアク
セスするわけではない。むしろ、ビット線は１つおきの
セル対のみにアクセスする。図６に示すように、ビット
線５４は、セルＡおよびＢのみにアクセスし、セルＥお
よびＦにはアクセスしない。同様に、ビット線５６は、
セルＡおよびＢにはアクセスしないが、セルＥおよびＦ
にはアクセスする。ビット線５８は、セルＣおよびＤに
アクセスするが、セルＧおよびＨにはアクセスしない。
最後に、ビット線６０は、セルＣおよびＤにはアクセス
しないが、セルＧおよびＨにはアクセスする。
リ・アレイにセルを取り入れた本発明の実施例を示して
いる。この実施例では、オープン・ビット線構成（図
３、図４）のビット線４８の場合のように、ビット線５
４、５６、５８、６０が連続してすべてのセル対にアク
セスするわけではない。むしろ、ビット線は１つおきの
セル対のみにアクセスする。図６に示すように、ビット
線５４は、セルＡおよびＢのみにアクセスし、セルＥお
よびＦにはアクセスしない。同様に、ビット線５６は、
セルＡおよびＢにはアクセスしないが、セルＥおよびＦ
にはアクセスする。ビット線５８は、セルＣおよびＤに
アクセスするが、セルＧおよびＨにはアクセスしない。
最後に、ビット線６０は、セルＣおよびＤにはアクセス
しないが、セルＧおよびＨにはアクセスする。
【００４１】メモリ・セル１０およびスイッチング・デ
バイス２０の構造について説明してきたが、次に、図７
〜図１４に関連してこのようなデバイスを作成するプロ
セスについて説明する。図７を参照すると、まず、基板
１１内に所望の深さ６３までの浅いウェル注入を行うこ
とにより、基板１１を準備する。次に、後述するように
エッチングを実行するために、半導体表面の元の上面が
エッチ・ストップ層を形成するように、好ましいこと
に、半導体基板１１の上に半導体材料からなるエッチン
グで区別可能なエピタキシャル層１２を成長させる。あ
るいは、定期的エッチ・プロセスを適切に制御できる場
合には、エッチで区別可能な層としてエピタキシャル層
１２を使用する必要はない。
バイス２０の構造について説明してきたが、次に、図７
〜図１４に関連してこのようなデバイスを作成するプロ
セスについて説明する。図７を参照すると、まず、基板
１１内に所望の深さ６３までの浅いウェル注入を行うこ
とにより、基板１１を準備する。次に、後述するように
エッチングを実行するために、半導体表面の元の上面が
エッチ・ストップ層を形成するように、好ましいこと
に、半導体基板１１の上に半導体材料からなるエッチン
グで区別可能なエピタキシャル層１２を成長させる。あ
るいは、定期的エッチ・プロセスを適切に制御できる場
合には、エッチで区別可能な層としてエピタキシャル層
１２を使用する必要はない。
【００４２】次に、好ましいことにそれぞれが酸化物お
よび窒化物の層を含む保護パッド１３をその順序でエピ
層１２の上に付着させる。反応性イオン・エッチング
（ＲＩＥ）のプロセスにより、パッド１３およびエピ層
１２を貫通して基板１１内に深型トレンチ１４を形成す
る。記憶キャパシタを形成する際の深型トレンチの埋込
みプレート、ノード誘電体、導電充填物の形成は、本発
明に固有ではない既知のプロセスにより実行される。
よび窒化物の層を含む保護パッド１３をその順序でエピ
層１２の上に付着させる。反応性イオン・エッチング
（ＲＩＥ）のプロセスにより、パッド１３およびエピ層
１２を貫通して基板１１内に深型トレンチ１４を形成す
る。記憶キャパシタを形成する際の深型トレンチの埋込
みプレート、ノード誘電体、導電充填物の形成は、本発
明に固有ではない既知のプロセスにより実行される。
【００４３】カラー誘電体１５を形成し、深型トレンチ
１４にポリシリコンなどの材料を充填する。埋込みスト
ラップ凹み深さ６４までカラー１５および充填材を凹ま
せる。次に、基板１１の隣接する浅いウェル領域（線６
３より上）内のドーピング濃度に対して重度ドープの材
料でトレンチを補充する。補充材料は、基板１１内に形
成されたトレンチ１４とデバイスとの間に埋込みストラ
ップを形成するためのドーピング・イオンを供給する。
基板１１がエピ層１２に対するエッチ・ストップ層を形
成するように、基板用の好ましい材料は重度ドープ・シ
リコン１１であり、エピ層用としては固有／軽度ドープ
・シリコン、シリコン・ゲルマニウム、炭化ケイ素であ
る。カラー誘電体用の好ましい材料はシリコン酸化物で
ある。
１４にポリシリコンなどの材料を充填する。埋込みスト
ラップ凹み深さ６４までカラー１５および充填材を凹ま
せる。次に、基板１１の隣接する浅いウェル領域（線６
３より上）内のドーピング濃度に対して重度ドープの材
料でトレンチを補充する。補充材料は、基板１１内に形
成されたトレンチ１４とデバイスとの間に埋込みストラ
ップを形成するためのドーピング・イオンを供給する。
基板１１がエピ層１２に対するエッチ・ストップ層を形
成するように、基板用の好ましい材料は重度ドープ・シ
リコン１１であり、エピ層用としては固有／軽度ドープ
・シリコン、シリコン・ゲルマニウム、炭化ケイ素であ
る。カラー誘電体用の好ましい材料はシリコン酸化物で
ある。
【００４４】図８〜図９を参照すると、カラー誘電体１
５は相応に凹んでいる。次に、パッドの上に浅型トレン
チ・フォトレジスト・パターン６６を形成する。ＲＩＥ
プロセスにより、埋込みストラップ凹み深さ６４より大
きい深さ６５まで浅型トレンチを基板１１内にエッチン
グし、誘電材料、好ましいことにシリコン酸化物で浅型
トレンチを充填して浅型トレンチ分離（ＳＴＩ）領域２
４を形成する。
５は相応に凹んでいる。次に、パッドの上に浅型トレン
チ・フォトレジスト・パターン６６を形成する。ＲＩＥ
プロセスにより、埋込みストラップ凹み深さ６４より大
きい深さ６５まで浅型トレンチを基板１１内にエッチン
グし、誘電材料、好ましいことにシリコン酸化物で浅型
トレンチを充填して浅型トレンチ分離（ＳＴＩ）領域２
４を形成する。
【００４５】図１０を参照すると、酸化物およびシリコ
ンに応じて選択的に湿式エッチングなどにより、レジス
トを剥がし、パッド１３を除去する。共形材料、好まし
いことに窒化ケイ素（Ｓｉ3Ｎ4）の層を付着し、次に、
たとえば、ＲＩＥにより、異方性または指向性エッチン
グを施して、ＳＴＩ領域２４およびトレンチ・ポリシリ
コン充填物７０の側壁上に側壁スペーサ６８を形成す
る。
ンに応じて選択的に湿式エッチングなどにより、レジス
トを剥がし、パッド１３を除去する。共形材料、好まし
いことに窒化ケイ素（Ｓｉ3Ｎ4）の層を付着し、次に、
たとえば、ＲＩＥにより、異方性または指向性エッチン
グを施して、ＳＴＩ領域２４およびトレンチ・ポリシリ
コン充填物７０の側壁上に側壁スペーサ６８を形成す
る。
【００４６】図１１を参照すると、次に、たとえば、Ｒ
ＩＥにより、エピ層１２に異方性または指向性エッチン
グを施して、第１の側壁スペーサ６８の下にメサ領域１
８および３０を形成する。好ましいことに、側壁スペー
サ６８の幅を制御することにより、数百オングストロー
ムにすぎない基板１１の表面に沿って厚さｔのメサ領域
を形成する。材料、たとえば、窒化ケイ素の共形層を付
着し、ＲＩＥなどにより、異方性または指向性エッチン
グを施して、メサ領域１８、３０の露出側壁を囲んで保
護する第２の側壁スペーサ７２を形成する。
ＩＥにより、エピ層１２に異方性または指向性エッチン
グを施して、第１の側壁スペーサ６８の下にメサ領域１
８および３０を形成する。好ましいことに、側壁スペー
サ６８の幅を制御することにより、数百オングストロー
ムにすぎない基板１１の表面に沿って厚さｔのメサ領域
を形成する。材料、たとえば、窒化ケイ素の共形層を付
着し、ＲＩＥなどにより、異方性または指向性エッチン
グを施して、メサ領域１８、３０の露出側壁を囲んで保
護する第２の側壁スペーサ７２を形成する。
【００４７】次に、図１２に示すように、メサ領域１
８、３０を分離する際に使用するために、基板１１の露
出部分の上に熱酸化物７４を成長させる。次に、図１３
に示すように、シリコンおよび酸化物に応じて選択的に
湿式エッチングなどにより、第１および第２の側壁スペ
ーサ６８、７２を除去し、誘電層７６を成長または付着
させるが、その層は犠牲酸化物層またはゲート誘電体に
することができる。
８、３０を分離する際に使用するために、基板１１の露
出部分の上に熱酸化物７４を成長させる。次に、図１３
に示すように、シリコンおよび酸化物に応じて選択的に
湿式エッチングなどにより、第１および第２の側壁スペ
ーサ６８、７２を除去し、誘電層７６を成長または付着
させるが、その層は犠牲酸化物層またはゲート誘電体に
することができる。
【００４８】次に、イオン注入を行って、メサ領域１
８、３０内に異なるキャリヤ・タイプおよび濃度の領域
を形成する。エピ層１２に形成されるメサ領域１８、３
０のドーピング特性は基板１１のドーピング濃度とは無
関係に制御されるので、別々のソース／ドレイン注入お
よびチャネル注入は必要ないかまたは望ましくない可能
性があることが分かるだろう。たとえば、誘電層７６で
覆われているように、メサ領域１８、３０の上にゲート
・コンダクタ２６、３２（図１４）を付着することがで
き、次に、メサ領域１８、３０のうち、露出されたまま
になっている部分に適切なドーパント・イオンを注入し
て、その中にソース／ドレイン領域を形成することがで
きる。あるいは、ゲート・コンダクタ２６、３２を付着
する前に、メサ領域１８、３０に任意のタイプのドーパ
ント・イオンを注入し、ｎ型またはｐ型領域を形成する
ことができる。次に、誘電層７６（すなわち、犠牲酸化
物）を剥がし、メサ領域１８、３０の上に適切なゲート
誘電体を付着または成長させる。ゲート・コンダクタ２
６、３２を付着したら、犠牲酸化物としてメサ領域１
８、３０の残りの部分の上にもう１つの誘電層７６ａを
付着または成長させることができ、他のタイプのイオン
を注入することによりソース／ドレイン領域に逆ドーピ
ングを施し、逆のタイプの領域（すなわち、それぞれ、
ｐ型またはｎ型）を形成することができる。
８、３０内に異なるキャリヤ・タイプおよび濃度の領域
を形成する。エピ層１２に形成されるメサ領域１８、３
０のドーピング特性は基板１１のドーピング濃度とは無
関係に制御されるので、別々のソース／ドレイン注入お
よびチャネル注入は必要ないかまたは望ましくない可能
性があることが分かるだろう。たとえば、誘電層７６で
覆われているように、メサ領域１８、３０の上にゲート
・コンダクタ２６、３２（図１４）を付着することがで
き、次に、メサ領域１８、３０のうち、露出されたまま
になっている部分に適切なドーパント・イオンを注入し
て、その中にソース／ドレイン領域を形成することがで
きる。あるいは、ゲート・コンダクタ２６、３２を付着
する前に、メサ領域１８、３０に任意のタイプのドーパ
ント・イオンを注入し、ｎ型またはｐ型領域を形成する
ことができる。次に、誘電層７６（すなわち、犠牲酸化
物）を剥がし、メサ領域１８、３０の上に適切なゲート
誘電体を付着または成長させる。ゲート・コンダクタ２
６、３２を付着したら、犠牲酸化物としてメサ領域１
８、３０の残りの部分の上にもう１つの誘電層７６ａを
付着または成長させることができ、他のタイプのイオン
を注入することによりソース／ドレイン領域に逆ドーピ
ングを施し、逆のタイプの領域（すなわち、それぞれ、
ｐ型またはｎ型）を形成することができる。
【００４９】図４に示すようなメモリ・アレイ実施例で
は、ゲート・コンダクタ２７がアレイのワード線（Ｗ
Ｌ）を形成している。好ましいことに、ゲート・コンダ
クタ２７は、ゲート・コンダクタ２７の幅がサブリソグ
ラフィ、すなわち、最小リソグラフィ・フィーチャ・サ
イズＦ、好ましいことに約１／２Ｆ未満になるように形
成される。このような最低限に達しない幅のゲート・コ
ンダクタ２７を形成するために、リソグラフィ・プロセ
スにより、１Ｆの開口部を有するマンドレル（図示せ
ず）を定義することができ、その後、（上からの異方性
または指向性エッチングが続く共形層の付着により）マ
ンドレル上に側壁スペーサが形成され、次に側壁スペー
サ間の狭い開口部内にゲート・コンダクタが付着され
る。
は、ゲート・コンダクタ２７がアレイのワード線（Ｗ
Ｌ）を形成している。好ましいことに、ゲート・コンダ
クタ２７は、ゲート・コンダクタ２７の幅がサブリソグ
ラフィ、すなわち、最小リソグラフィ・フィーチャ・サ
イズＦ、好ましいことに約１／２Ｆ未満になるように形
成される。このような最低限に達しない幅のゲート・コ
ンダクタ２７を形成するために、リソグラフィ・プロセ
スにより、１Ｆの開口部を有するマンドレル（図示せ
ず）を定義することができ、その後、（上からの異方性
または指向性エッチングが続く共形層の付着により）マ
ンドレル上に側壁スペーサが形成され、次に側壁スペー
サ間の狭い開口部内にゲート・コンダクタが付着され
る。
【００５０】所与の好ましい実施例により本発明を説明
してきたが、当業者であれば、請求の範囲に記載した本
発明の真の範囲および精神から逸脱せずに多くの変更お
よび強化を行うことができることが分かるだろう。
してきたが、当業者であれば、請求の範囲に記載した本
発明の真の範囲および精神から逸脱せずに多くの変更お
よび強化を行うことができることが分かるだろう。
【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５２】（１）基板にエッチングされたトレンチ内
に形成された記憶キャパシタと、前記深型トレンチの外
周の実質的な弧の上に延びる実質的に電気的に分離され
たメサ領域内に形成されたトランスファ・デバイスであ
って、前記深型トレンチとの電気的相互接続部を有する
トランスファ・デバイスとを含む、半導体メモリ・セ
ル。 （２）前記トランスファ・デバイスが、前記電気的相互
接続部から除去された前記弧の所定の位置に位置する被
制御伝導チャネルを含む、上記（１）に記載の半導体メ
モリ・セル。 （３）前記電気的相互接続部が埋込みストラップであ
る、上記（２）に記載の半導体メモリ・セル。 （４）前記埋込みストラップが、前記被制御伝導チャネ
ルへの直線導電経路を提供しない位置に位置する、上記
（３）に記載の半導体メモリ・セル。 （５）前記トランスファ・デバイスが、前記埋込みスト
ラップとビット線接点にそれぞれ接続された１対のソー
ス・ドレイン領域と、前記被制御伝導チャネルを形成す
るチャネル領域とを有する、絶縁ゲート電界効果トラン
ジスタ（ＩＧＦＥＴ）を含む、上記（４）に記載の半導
体メモリ・セル。 （６）ビット線接点をさらに含み、前記ビット線接点お
よび前記電気的相互接続部が相互に前記深型トレンチの
両側に位置する前記弧の位置で前記メサ領域に導電接続
されている、上記（１）に記載の半導体メモリ・セル。 （７）基板上の前記セルによって占有される領域が約
４．５Ｆ2未満であるかまたはそれと等しく、Ｆが最小
リソグラフィ・フィーチャ・サイズとして定義される、
上記（１）に記載の半導体メモリ・セル。 （８）基板上の前記セルによって占有される領域が約
４．０Ｆ2未満であるかまたはそれと等しく、Ｆが最小
リソグラフィ・フィーチャ・サイズとして定義される、
上記（１）に記載の半導体メモリ・セル。 （９）前記トレンチによって占有される領域が約Ｆ2よ
り大きいかまたはそれと等しい、上記（８）に記載の半
導体メモリ・セル。 （１０）それぞれが深型トレンチ内に形成された記憶キ
ャパシタと、前記深型トレンチの外周の実質的な弧の上
に延びる実質的に電気的に分離されたメサ領域内に形成
されたトランスファ・デバイスとを有する、１群の半導
体メモリ・セルと、前記半導体メモリ・セルを分離する
ための手段とを含む、半導体セル・アレイ構造。 （１１）前記分離手段が浅型トレンチ分離（ＳＴＩ）領
域を含み、前記ＳＴＩ領域が深型トレンチに部分的にオ
ーバレイする、上記（１０）に記載のアレイ構造。 （１２）単一ＳＴＩ領域が複数の前記深型トレンチに部
分的にオーバレイする、上記（１０）に記載のアレイ構
造。 （１３）前記分離手段がフィールド酸化膜をさらに含
む、上記（１１）に記載のアレイ構造。 （１４）通過ビット線とアクティブ・ビット線とをさら
に含み、前記１群のメモリ・セルの各対が前記アクティ
ブ・ビット線および前記通過ビット線によって横切られ
る、上記（１０）に記載のアレイ構造。 （１５）前記ビット線が折返しビット線構成を形成する
ように、前記アクティブ・ビット線が連続する偶数間隔
でメモリ・セルの対に接触し、前記通過ビット線が連続
する奇数間隔でメモリ・セルの対に接触する、上記（１
４）に記載のアレイ構造。 （１６）前記通過ビット線および前記アクティブ・ビッ
ト線が、前記深型トレンチの位置合わせに対して斜めの
向きになっている、上記（１５）に記載のアレイ構造。 （１７）複数のビット線をさらに含み、前記ビット線が
オープン・ビット線構成を形成するように、各ビット線
がすべての連続間隔でメモリ・セルの対に接触する、上
記（１０）に記載のアレイ構造。 （１８）半導体メモリ・セルを形成する方法において、
単結晶半導体を含む基板内にエッチングされた深型トレ
ンチ内に記憶キャパシタを形成するステップと、深型ト
レンチに少なくとも部分的にオーバレイする浅型トレン
チ分離（ＳＴＩ）領域を形成するステップと、深型トレ
ンチの側壁にストラップを形成して外方拡散するステッ
プと、ＳＴＩ領域および深型トレンチの外面上に第１の
スペーサを形成するステップと、単結晶半導体に応じて
選択的にエッチングするステップと、深型トレンチおよ
びＳＴＩ領域の外部側壁上に位置し、ストラップに導電
接続された単結晶半導体のメサ領域を露出するために、
第１のスペーサを除去するステップと、チャネル領域お
よびソース／ドレイン領域を形成するために、メサ領域
の少なくとも一部分におけるドーパント濃度を調整する
ステップと、少なくともチャネル領域の上にゲート誘電
体を形成するステップと、チャネル領域の上にゲート・
コンダクタを付着するステップと、ソース／ドレイン領
域のうちの第１のものへのビット線接点を形成するステ
ップとを含む方法。 （１９）第１のスペーサの露出側壁上に第２のスペーサ
を形成するステップと、前記第１および第２のスペーサ
を除去する前に、半導体材料の露出表面の上にフィール
ド酸化膜を成長させるステップとをさらに含む、上記
（１８）に記載の方法。 （２０）前記フィールド酸化膜を成長させた基板の位置
にドーパント・イオンを注入するステップをさらに含
む、上記（１９）に記載の方法。 （２１）ストラップを形成して外方拡散する前記ステッ
プが、記憶キャパシタの誘電側壁を含む前記記憶キャパ
シタの上部部分をエッチングするステップと、前記エッ
チングした部分に重度ドープ充填材料を補充するステッ
プと、重度ドープ充填材料から深型トレンチの外側にあ
る基板の領域内にドーパント・イオンを外方拡散するス
テップとを含む、上記（１９）に記載の方法。 （２２）前記ソース／ドレイン領域が、前記深型トレン
チと前記ＳＴＩ領域との結合体の第１および第３の外部
側壁上に位置する前記メサ領域の一部分に形成され、前
記チャネル領域が、第２の外部側壁上に位置する前記メ
サ領域の一部分に形成され、前記第１のおよび前記第２
の側壁が隣接し、前記第２および前記第３の側壁が隣接
している、上記（１９）に記載の方法。 （２３）半導体メモリ・アレイ状の複数のメモリ・セル
を形成する方法において、単結晶半導体を含む基板内に
エッチングされた深型トレンチ内に記憶キャパシタを形
成するステップと、１群の深型トレンチの各深型トレン
チに少なくとも部分的にオーバレイする浅型トレンチ分
離（ＳＴＩ）領域を形成するステップと、前記各深型ト
レンチの側壁に埋込みストラップを形成して外方拡散す
るステップと、前記ＳＴＩ領域および前記深型トレンチ
の外面上に第１のスペーサを形成するステップと、単結
晶半導体に応じて選択的にエッチングするステップと、
前記深型トレンチおよび前記ＳＴＩ領域の結合体の外部
側壁上に位置し、それぞれの前記埋込みストラップに導
電接続された単結晶半導体のメサ領域を露出するため
に、前記第１のスペーサを除去するステップと、各部分
が多くても２つの埋込みストラップに接続されるように
前記メサ領域を不連続部分に分割するステップと、前記
各深型トレンチごとにトランスファ・デバイスを形成す
るために、前記メサ領域の少なくとも一部分におけるド
ーパント濃度を調整するステップであって、前記各トラ
ンスファ・デバイスがチャネル領域とソース／ドレイン
領域とを有するステップと、少なくとも前記チャネル領
域の上にゲート誘電体を形成するステップと、前記チャ
ネル領域の上にゲート・コンダクタを付着するステップ
と、前記ソース／ドレイン領域のそれぞれへのビット線
接点を形成するステップとを含む方法。 （２４）前記フィールド酸化膜を成長させた前記基板の
位置にドーパント・イオンを注入するステップをさらに
含む、上記（２３）に記載の方法。 （２５）分割する前記ステップが、トリム・マスクによ
って定義された領域をリソグラフィでエッチングするこ
とによって実行される、上記（２３）に記載の方法。
に形成された記憶キャパシタと、前記深型トレンチの外
周の実質的な弧の上に延びる実質的に電気的に分離され
たメサ領域内に形成されたトランスファ・デバイスであ
って、前記深型トレンチとの電気的相互接続部を有する
トランスファ・デバイスとを含む、半導体メモリ・セ
ル。 （２）前記トランスファ・デバイスが、前記電気的相互
接続部から除去された前記弧の所定の位置に位置する被
制御伝導チャネルを含む、上記（１）に記載の半導体メ
モリ・セル。 （３）前記電気的相互接続部が埋込みストラップであ
る、上記（２）に記載の半導体メモリ・セル。 （４）前記埋込みストラップが、前記被制御伝導チャネ
ルへの直線導電経路を提供しない位置に位置する、上記
（３）に記載の半導体メモリ・セル。 （５）前記トランスファ・デバイスが、前記埋込みスト
ラップとビット線接点にそれぞれ接続された１対のソー
ス・ドレイン領域と、前記被制御伝導チャネルを形成す
るチャネル領域とを有する、絶縁ゲート電界効果トラン
ジスタ（ＩＧＦＥＴ）を含む、上記（４）に記載の半導
体メモリ・セル。 （６）ビット線接点をさらに含み、前記ビット線接点お
よび前記電気的相互接続部が相互に前記深型トレンチの
両側に位置する前記弧の位置で前記メサ領域に導電接続
されている、上記（１）に記載の半導体メモリ・セル。 （７）基板上の前記セルによって占有される領域が約
４．５Ｆ2未満であるかまたはそれと等しく、Ｆが最小
リソグラフィ・フィーチャ・サイズとして定義される、
上記（１）に記載の半導体メモリ・セル。 （８）基板上の前記セルによって占有される領域が約
４．０Ｆ2未満であるかまたはそれと等しく、Ｆが最小
リソグラフィ・フィーチャ・サイズとして定義される、
上記（１）に記載の半導体メモリ・セル。 （９）前記トレンチによって占有される領域が約Ｆ2よ
り大きいかまたはそれと等しい、上記（８）に記載の半
導体メモリ・セル。 （１０）それぞれが深型トレンチ内に形成された記憶キ
ャパシタと、前記深型トレンチの外周の実質的な弧の上
に延びる実質的に電気的に分離されたメサ領域内に形成
されたトランスファ・デバイスとを有する、１群の半導
体メモリ・セルと、前記半導体メモリ・セルを分離する
ための手段とを含む、半導体セル・アレイ構造。 （１１）前記分離手段が浅型トレンチ分離（ＳＴＩ）領
域を含み、前記ＳＴＩ領域が深型トレンチに部分的にオ
ーバレイする、上記（１０）に記載のアレイ構造。 （１２）単一ＳＴＩ領域が複数の前記深型トレンチに部
分的にオーバレイする、上記（１０）に記載のアレイ構
造。 （１３）前記分離手段がフィールド酸化膜をさらに含
む、上記（１１）に記載のアレイ構造。 （１４）通過ビット線とアクティブ・ビット線とをさら
に含み、前記１群のメモリ・セルの各対が前記アクティ
ブ・ビット線および前記通過ビット線によって横切られ
る、上記（１０）に記載のアレイ構造。 （１５）前記ビット線が折返しビット線構成を形成する
ように、前記アクティブ・ビット線が連続する偶数間隔
でメモリ・セルの対に接触し、前記通過ビット線が連続
する奇数間隔でメモリ・セルの対に接触する、上記（１
４）に記載のアレイ構造。 （１６）前記通過ビット線および前記アクティブ・ビッ
ト線が、前記深型トレンチの位置合わせに対して斜めの
向きになっている、上記（１５）に記載のアレイ構造。 （１７）複数のビット線をさらに含み、前記ビット線が
オープン・ビット線構成を形成するように、各ビット線
がすべての連続間隔でメモリ・セルの対に接触する、上
記（１０）に記載のアレイ構造。 （１８）半導体メモリ・セルを形成する方法において、
単結晶半導体を含む基板内にエッチングされた深型トレ
ンチ内に記憶キャパシタを形成するステップと、深型ト
レンチに少なくとも部分的にオーバレイする浅型トレン
チ分離（ＳＴＩ）領域を形成するステップと、深型トレ
ンチの側壁にストラップを形成して外方拡散するステッ
プと、ＳＴＩ領域および深型トレンチの外面上に第１の
スペーサを形成するステップと、単結晶半導体に応じて
選択的にエッチングするステップと、深型トレンチおよ
びＳＴＩ領域の外部側壁上に位置し、ストラップに導電
接続された単結晶半導体のメサ領域を露出するために、
第１のスペーサを除去するステップと、チャネル領域お
よびソース／ドレイン領域を形成するために、メサ領域
の少なくとも一部分におけるドーパント濃度を調整する
ステップと、少なくともチャネル領域の上にゲート誘電
体を形成するステップと、チャネル領域の上にゲート・
コンダクタを付着するステップと、ソース／ドレイン領
域のうちの第１のものへのビット線接点を形成するステ
ップとを含む方法。 （１９）第１のスペーサの露出側壁上に第２のスペーサ
を形成するステップと、前記第１および第２のスペーサ
を除去する前に、半導体材料の露出表面の上にフィール
ド酸化膜を成長させるステップとをさらに含む、上記
（１８）に記載の方法。 （２０）前記フィールド酸化膜を成長させた基板の位置
にドーパント・イオンを注入するステップをさらに含
む、上記（１９）に記載の方法。 （２１）ストラップを形成して外方拡散する前記ステッ
プが、記憶キャパシタの誘電側壁を含む前記記憶キャパ
シタの上部部分をエッチングするステップと、前記エッ
チングした部分に重度ドープ充填材料を補充するステッ
プと、重度ドープ充填材料から深型トレンチの外側にあ
る基板の領域内にドーパント・イオンを外方拡散するス
テップとを含む、上記（１９）に記載の方法。 （２２）前記ソース／ドレイン領域が、前記深型トレン
チと前記ＳＴＩ領域との結合体の第１および第３の外部
側壁上に位置する前記メサ領域の一部分に形成され、前
記チャネル領域が、第２の外部側壁上に位置する前記メ
サ領域の一部分に形成され、前記第１のおよび前記第２
の側壁が隣接し、前記第２および前記第３の側壁が隣接
している、上記（１９）に記載の方法。 （２３）半導体メモリ・アレイ状の複数のメモリ・セル
を形成する方法において、単結晶半導体を含む基板内に
エッチングされた深型トレンチ内に記憶キャパシタを形
成するステップと、１群の深型トレンチの各深型トレン
チに少なくとも部分的にオーバレイする浅型トレンチ分
離（ＳＴＩ）領域を形成するステップと、前記各深型ト
レンチの側壁に埋込みストラップを形成して外方拡散す
るステップと、前記ＳＴＩ領域および前記深型トレンチ
の外面上に第１のスペーサを形成するステップと、単結
晶半導体に応じて選択的にエッチングするステップと、
前記深型トレンチおよび前記ＳＴＩ領域の結合体の外部
側壁上に位置し、それぞれの前記埋込みストラップに導
電接続された単結晶半導体のメサ領域を露出するため
に、前記第１のスペーサを除去するステップと、各部分
が多くても２つの埋込みストラップに接続されるように
前記メサ領域を不連続部分に分割するステップと、前記
各深型トレンチごとにトランスファ・デバイスを形成す
るために、前記メサ領域の少なくとも一部分におけるド
ーパント濃度を調整するステップであって、前記各トラ
ンスファ・デバイスがチャネル領域とソース／ドレイン
領域とを有するステップと、少なくとも前記チャネル領
域の上にゲート誘電体を形成するステップと、前記チャ
ネル領域の上にゲート・コンダクタを付着するステップ
と、前記ソース／ドレイン領域のそれぞれへのビット線
接点を形成するステップとを含む方法。 （２４）前記フィールド酸化膜を成長させた前記基板の
位置にドーパント・イオンを注入するステップをさらに
含む、上記（２３）に記載の方法。 （２５）分割する前記ステップが、トリム・マスクによ
って定義された領域をリソグラフィでエッチングするこ
とによって実行される、上記（２３）に記載の方法。
【図１】本発明により形成されたＤＲＡＭセルおよびサ
ポート・デバイスの構造を示す断面図である。
ポート・デバイスの構造を示す断面図である。
【図２】本発明により形成されたＤＲＡＭセルおよびサ
ポート・デバイスの構造を示す平面図である。
ポート・デバイスの構造を示す平面図である。
【図３】オープン・ビット線構成を有する本発明の実施
例により形成された１群のＤＲＡＭセルの構造を示す平
面図である。
例により形成された１群のＤＲＡＭセルの構造を示す平
面図である。
【図４】同じくオープン・ビット線構成を有する本発明
の他の実施例により形成された１群のＤＲＡＭセルの構
造を示す平面図である。
の他の実施例により形成された１群のＤＲＡＭセルの構
造を示す平面図である。
【図５】本発明により形成された１群のＤＲＡＭセルの
表面寸法を示す平面図である。
表面寸法を示す平面図である。
【図６】折返しビット線構成を有する本発明のさらに他
の実施例により形成された１群のＤＲＡＭセルの構造を
示す平面図である。
の実施例により形成された１群のＤＲＡＭセルの構造を
示す平面図である。
【図７】本発明によりＤＲＡＭセルおよびサポート・デ
バイスを作成する際の諸ステップを示す断面図である。
バイスを作成する際の諸ステップを示す断面図である。
【図８】本発明によりＤＲＡＭセルおよびサポート・デ
バイスを作成する際の諸ステップを示す断面図である。
バイスを作成する際の諸ステップを示す断面図である。
【図９】本発明によりＤＲＡＭセルおよびサポート・デ
バイスを作成する際の諸ステップを示す断面図である。
バイスを作成する際の諸ステップを示す断面図である。
【図１０】本発明によりＤＲＡＭセルおよびサポート・
デバイスを作成する際の諸ステップを示す断面図であ
る。
デバイスを作成する際の諸ステップを示す断面図であ
る。
【図１１】本発明によりＤＲＡＭセルおよびサポート・
デバイスを作成する際の諸ステップを示す断面図であ
る。
デバイスを作成する際の諸ステップを示す断面図であ
る。
【図１２】本発明によりＤＲＡＭセルおよびサポート・
デバイスを作成する際の諸ステップを示す断面図であ
る。
デバイスを作成する際の諸ステップを示す断面図であ
る。
【図１３】本発明によりＤＲＡＭセルおよびサポート・
デバイスを作成する際の諸ステップを示す断面図であ
る。
デバイスを作成する際の諸ステップを示す断面図であ
る。
【図１４】本発明によりＤＲＡＭセルおよびサポート・
デバイスを作成する際の諸ステップを示す断面図であ
る。
デバイスを作成する際の諸ステップを示す断面図であ
る。
１０ 半導体メモリ・セル １１ 半導体基板 １２ 記憶キャパシタ １４ 深型トレンチ １５ カラー誘電体 １６ ストラップ １７ ビット線接点 １８ メサ領域 ２１ 表面 ２４ 浅型トレンチ分離（ＳＴＩ）領域 ２６ ゲート・コンダクタ ３０ メサ領域 ３２ ゲート・コンダクタ線 ３４ ＳＴＩ領域 ３６ 接点コンダクタ ３８ 接点コンダクタ
フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 ハインツ・ヘーニヒシュミット ドイツ82319 シュタルンベルク ザント シュトラーセ ナンバー ３ (72)発明者 ルイス・リュー＝チェン・スー アメリカ合衆国12524 ニューヨーク州フ ィッシュキル クロスビー・コート ８ (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン ５
Claims (25)
- 【請求項１】基板にエッチングされたトレンチ内に形成
された記憶キャパシタと、 前記深型トレンチの外周の実質的な弧の上に延びる実質
的に電気的に分離されたメサ領域内に形成されたトラン
スファ・デバイスであって、前記深型トレンチとの電気
的相互接続部を有するトランスファ・デバイスとを含
む、半導体メモリ・セル。 - 【請求項２】前記トランスファ・デバイスが、前記電気
的相互接続部から除去された前記弧の所定の位置に位置
する被制御伝導チャネルを含む、請求項１に記載の半導
体メモリ・セル。 - 【請求項３】前記電気的相互接続部が埋込みストラップ
である、請求項２に記載の半導体メモリ・セル。 - 【請求項４】前記埋込みストラップが、前記被制御伝導
チャネルへの直線導電経路を提供しない位置に位置す
る、請求項３に記載の半導体メモリ・セル。 - 【請求項５】前記トランスファ・デバイスが、前記埋込
みストラップとビット線接点にそれぞれ接続された１対
のソース・ドレイン領域と、前記被制御伝導チャネルを
形成するチャネル領域とを有する、絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）を含む、請求項４に記載の
半導体メモリ・セル。 - 【請求項６】ビット線接点をさらに含み、前記ビット線
接点および前記電気的相互接続部が相互に前記深型トレ
ンチの両側に位置する前記弧の位置で前記メサ領域に導
電接続されている、請求項１に記載の半導体メモリ・セ
ル。 - 【請求項７】基板上の前記セルによって占有される領域
が約４．５Ｆ2未満であるかまたはそれと等しく、Ｆが
最小リソグラフィ・フィーチャ・サイズとして定義され
る、請求項１に記載の半導体メモリ・セル。 - 【請求項８】基板上の前記セルによって占有される領域
が約４．０Ｆ2未満であるかまたはそれと等しく、Ｆが
最小リソグラフィ・フィーチャ・サイズとして定義され
る、請求項１に記載の半導体メモリ・セル。 - 【請求項９】前記トレンチによって占有される領域が約
Ｆ2より大きいかまたはそれと等しい、請求項８に記載
の半導体メモリ・セル。 - 【請求項１０】それぞれが深型トレンチ内に形成された
記憶キャパシタと、前記深型トレンチの外周の実質的な
弧の上に延びる実質的に電気的に分離されたメサ領域内
に形成されたトランスファ・デバイスとを有する、１群
の半導体メモリ・セルと、 前記半導体メモリ・セルを分離するための手段とを含
む、半導体セル・アレイ構造。 - 【請求項１１】前記分離手段が浅型トレンチ分離（ＳＴ
Ｉ）領域を含み、前記ＳＴＩ領域が深型トレンチに部分
的にオーバレイする、請求項１０に記載のアレイ構造。 - 【請求項１２】単一ＳＴＩ領域が複数の前記深型トレン
チに部分的にオーバレイする、請求項１０に記載のアレ
イ構造。 - 【請求項１３】前記分離手段がフィールド酸化膜をさら
に含む、請求項１１に記載のアレイ構造。 - 【請求項１４】通過ビット線とアクティブ・ビット線と
をさらに含み、前記１群のメモリ・セルの各対が前記ア
クティブ・ビット線および前記通過ビット線によって横
切られる、請求項１０に記載のアレイ構造。 - 【請求項１５】前記ビット線が折返しビット線構成を形
成するように、前記アクティブ・ビット線が連続する偶
数間隔でメモリ・セルの対に接触し、前記通過ビット線
が連続する奇数間隔でメモリ・セルの対に接触する、請
求項１４に記載のアレイ構造。 - 【請求項１６】前記通過ビット線および前記アクティブ
・ビット線が、前記深型トレンチの位置合わせに対して
斜めの向きになっている、請求項１５に記載のアレイ構
造。 - 【請求項１７】複数のビット線をさらに含み、前記ビッ
ト線がオープン・ビット線構成を形成するように、各ビ
ット線がすべての連続間隔でメモリ・セルの対に接触す
る、請求項１０に記載のアレイ構造。 - 【請求項１８】半導体メモリ・セルを形成する方法にお
いて、 単結晶半導体を含む基板内にエッチングされた深型トレ
ンチ内に記憶キャパシタを形成するステップと、 深型トレンチに少なくとも部分的にオーバレイする浅型
トレンチ分離（ＳＴＩ）領域を形成するステップと、 深型トレンチの側壁にストラップを形成して外方拡散す
るステップと、 ＳＴＩ領域および深型トレンチの外面上に第１のスペー
サを形成するステップと、 単結晶半導体に応じて選択的にエッチングするステップ
と、 深型トレンチおよびＳＴＩ領域の外部側壁上に位置し、
ストラップに導電接続された単結晶半導体のメサ領域を
露出するために、第１のスペーサを除去するステップ
と、 チャネル領域およびソース／ドレイン領域を形成するた
めに、メサ領域の少なくとも一部分におけるドーパント
濃度を調整するステップと、 少なくともチャネル領域の上にゲート誘電体を形成する
ステップと、 チャネル領域の上にゲート・コンダクタを付着するステ
ップと、 ソース／ドレイン領域のうちの第１のものへのビット線
接点を形成するステップとを含む方法。 - 【請求項１９】第１のスペーサの露出側壁上に第２のス
ペーサを形成するステップと、 前記第１および第２のスペーサを除去する前に、半導体
材料の露出表面の上にフィールド酸化膜を成長させるス
テップとをさらに含む、請求項１８に記載の方法。 - 【請求項２０】前記フィールド酸化膜を成長させた基板
の位置にドーパント・イオンを注入するステップをさら
に含む、請求項１９に記載の方法。 - 【請求項２１】ストラップを形成して外方拡散する前記
ステップが、 記憶キャパシタの誘電側壁を含む前記記憶キャパシタの
上部部分をエッチングするステップと、 前記エッチングした部分に重度ドープ充填材料を補充す
るステップと、 重度ドープ充填材料から深型トレンチの外側にある基板
の領域内にドーパント・イオンを外方拡散するステップ
とを含む、請求項１９に記載の方法。 - 【請求項２２】前記ソース／ドレイン領域が、前記深型
トレンチと前記ＳＴＩ領域との結合体の第１および第３
の外部側壁上に位置する前記メサ領域の一部分に形成さ
れ、前記チャネル領域が、第２の外部側壁上に位置する
前記メサ領域の一部分に形成され、前記第１のおよび前
記第２の側壁が隣接し、前記第２および前記第３の側壁
が隣接している、請求項１９に記載の方法。 - 【請求項２３】半導体メモリ・アレイ状の複数のメモリ
・セルを形成する方法において、 単結晶半導体を含む基板内にエッチングされた深型トレ
ンチ内に記憶キャパシタを形成するステップと、 １群の深型トレンチの各深型トレンチに少なくとも部分
的にオーバレイする浅型トレンチ分離（ＳＴＩ）領域を
形成するステップと、 前記各深型トレンチの側壁に埋込みストラップを形成し
て外方拡散するステップと、 前記ＳＴＩ領域および前記深型トレンチの外面上に第１
のスペーサを形成するステップと、 単結晶半導体に応じて選択的にエッチングするステップ
と、 前記深型トレンチおよび前記ＳＴＩ領域の結合体の外部
側壁上に位置し、それぞれの前記埋込みストラップに導
電接続された単結晶半導体のメサ領域を露出するため
に、前記第１のスペーサを除去するステップと、 各部分が多くても２つの埋込みストラップに接続される
ように前記メサ領域を不連続部分に分割するステップ
と、 前記各深型トレンチごとにトランスファ・デバイスを形
成するために、前記メサ領域の少なくとも一部分におけ
るドーパント濃度を調整するステップであって、前記各
トランスファ・デバイスがチャネル領域とソース／ドレ
イン領域とを有するステップと、 少なくとも前記チャネル領域の上にゲート誘電体を形成
するステップと、 前記チャネル領域の上にゲート・コンダクタを付着する
ステップと、 前記ソース／ドレイン領域のそれぞれへのビット線接点
を形成するステップとを含む方法。 - 【請求項２４】前記フィールド酸化膜を成長させた前記
基板の位置にドーパント・イオンを注入するステップを
さらに含む、請求項２３に記載の方法。 - 【請求項２５】分割する前記ステップが、トリム・マス
クによって定義された領域をリソグラフィでエッチング
することによって実行される、請求項２３に記載の方
法。
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