CN101226960A - 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法 - Google Patents

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Abstract

公开了一种存取器件、半导体器件和制备存取器件和相关半导体器件的方法。该存取器件包括隔开下部源/漏区和上部源/漏区的垂直定向沟道、设置在该沟道上的栅极电介质、和跨该栅极电介质耦合到沟道的统一的栅电极/连接线，其中该统一的栅电极/连接线包括邻近该栅极电介质设置并覆盖该下部源/漏区至少一部分的递减缘部分。

Description

具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法
相关申请的交叉引用
本申请要求2007年1月18日申请的韩国专利申请No.2007-005477的优先权，其主题通过参考并入这里。
技术领域
本发明一般涉及存取器件、结合有存储器件的半导体器件、以及其制备方法。更具体地，本发明涉及一种具有垂直定向沟道的存取器件和相关的半导体器件及制备方法。
背景技术
现代电子设备的操作很大程度上以所布置形成半导体器件的单个元件的性能能力为基础。动态随机存取存储器(DRAM)是半导体器件的极佳的当代的和历史性的实例。DRAM广泛用在计算机系统和其它消费类电子器件中存储数据。随着实现DRAM的元件尺寸已实质缩小而没有损耗功能性，这些年它们的数据存储能力已显著增加。
可把DRAM理解成布置在行字线和列位线的矩阵各交叉点处的存储器单元的巨大阵列。每个存储器单元典型地包括耦合到储存元件例如电容的存取元件如场效应晶体管(FET)。根据施加到存取元件的栅极区的控制电压，存取元件允许在读取/写入操作期间电荷从储存元件转移/转移至储存元件。
DRAM每单位尺寸的储存容量在很大程度上由形成存储器单元阵列的存储器单元的最大可能集成密度规定。总之，组成的存取元件和储存元件的尺寸(即，占用的面积)决定了最大可能集成密度。因此，不断努力进行研发来试图使存取元件和储存元件的尺寸减到最小并提高集成密度。
从实践的角度，半导体器件的集成密度受用于制备它的技术集合的限制。也就是说，应用于半导体器件制备的可用技术的集群定义了形成半导体器件的单独元件的物理尺度。特征尺寸“F”的该尺度可用于指定元件的最小相对几何尺寸，并且很大程度上决定了最终半导体器件的最大集成密度。例如，图1是示出如由正方形递减图表表示的收缩设计规则与如由三角形(8F2族)、倒三角形(6F2族)和圆形(4F2族)的图表表示的各个DRAM设计族之间的关系的图。
对于每个设计族示出了从2002年到2010年的时期内现有的和外推的每制备晶片管芯数。很清楚，朝着4F2族半导体器件移动将会导致更大数量的每制备晶片管芯产出。这样的产出增加对半导体制造操作的收益率有重要的结果。
然而，为了制备可靠的4F2尺度的半导体器件，必须进行相当多的额外注意来使组成元件的尺寸最小化而不损失功能性。在这一点，已通过用垂直定向存取元件(即，具有在与X/Y面垂直的Z面形成的主沟道的存取元件)取代横向定向的存取元件(即，具有在X/Y面形成的主沟道的存取元件)来减小由单独存储器单元占用存储器单元矩阵的面积。当然，的X、Y和Z定向的指定是一般相对于衬底的主工作面形成的任意一种，但为了与有关附图相关的描述清楚，这种指定是很有帮助的。因此，在紧接着的描述中采用这样一种惯例，假设X和Y方向与横跨衬底主表面的字线和位线的定向一致，而Z方向相对于该“横向的”X/Y面是正交“垂直的”。
利用该惯例，考虑了图2A、2B和2C。图2C是示出结合有包括垂直定向存取元件的单独存储器单元的常规DRAM存储器单元矩阵的一部分的透视图。每个存取元件都具有在从形成在衬底的隔离区1上的掩埋位线(BBL)区2到形成在字线4上方的储存节点5的Z方向上延伸的垂直定向沟道。该垂直沟道实施为从衬底向上延伸的硅柱。通过垂直沟道的电荷的转移由栅极3控制。在该上下文中术语“柱”采取与以上描述类似的惯例，其假设水平设置的衬底密布从衬底垂直(在Z方向上)延伸的列或柱状结构。术语柱包含具有任意合理纵横比的垂直结构。
如参考图2A和2B可以看到的，相比结合有包括横向定向沟道的存取元件的常规存储器单元，包括这种类型的垂直定向沟道的单独存储器单元可以在存储器单元阵列中更致密组装在一起。也就是说，图2A是由具有2F乘以2F单元矩阵布局的柱掩模图案定义的存储器单元阵列的自顶向下的视图。图2B通过示出组成的字线、位线和绝缘氧化间隔物进一步示出了该存储器单元阵列。
遗憾地是，常规形成的包括垂直定向沟道的存取器件遇到许多性能和制备的问题。这些问题中的第一类涉及形成连接线(例如，在连接一行存储器单元的半导体存储器件的背景中的字线)。常规地，分别制备连接线例如字线和与连接的存取元件相关联的栅电极。该方式不仅需要应用两个分离的制备工艺，而且会遇到与由连接线和栅电极之间的自然氧化物或其它污染物层的存在引起的升高的连接线电阻相关联的一些问题。
另一类问题涉及在随后形成的连接(例如，在半导体存储器件的背景中的储存元件)和具有垂直定向沟道的存取元件之间的接触电阻。再有，来自制备工艺的污染和/或损伤会导致形成自然氧化物、其它污染物层或材料层损伤，其会导致随后的元件和垂直定向存取元件的上端(例如，上部源/漏区)之间提高的接触电阻。
至少在RAM器件的背景下，垂直定向存取元件常常会导致高水平的栅致漏极泄露(GIDL)。GIDL对结合有存取元件的存储器件的刷新速率和功耗有不利的影响。
在半导体存储器件的背景下困扰垂直定向存取元件的另一类制备相关的问题涉及掩埋位线(BBL)结构的特质和几何定向或对准。出于在本领域中公知的原因，对于形成与BBL结构相关联的下部源/漏区，通常优选轻掺杂(LD)结构。然而，形成LD下部源/漏区已证明是困难的任务，需要众多的制备步骤并且一般会导致对准问题。
总而言之，涉及结合有具有垂直定向沟道的存取元件的半导体器件的设计和制备的这些相继的问题和其它问题，已大大地妨碍了制造商以可接受的成本点和可靠的预期制备这种器件的实际能力。
发明内容
本发明的实施例解决阻碍结合有具有垂直定向沟道的存取元件的半导体器件的可靠设计和制备的问题。本发明的某些实施例提供了制备统一的栅电极/连接线的方法，其避免了在分离制备连接线以电接触在先形成的栅电极中固有的一些问题，如提高的连接线电阻。本发明的某些实施例还提供了通过选择性外延生长形成的接触节点。该类型的接触节点减小了随后形成的元件(例如，储存元件)和具有垂直定向沟道的相应存取元件之间的接触电阻。本发明的某些实施例提供了制备包括偏移台阶区的掩埋位线(BBL)结构的方法。该类型的BBL结构允许相对于相应的垂直定向沟道的优良的自对准特性。
本发明的实施例发现在制备不同类型的半导体器件中的应用，包括存储器件(例如，DRAM、SRAM、闪存等)和控制逻辑器件。利用横向沟道定向先前集成在当代半导体器件内的任意存取器件(例如晶体管)可以容易地用符合本发明实施例的垂直定向沟道来实现。
在一个实施例中，本发明提供了一种适用于半导体器件中的存取器件，包括：隔开下部源/漏区和上部源/漏区的垂直定向沟道，设置在该沟道上的栅极电介质，跨该栅极电介质耦合到沟道的统一的栅电极/连接线，其中该统一的栅电极/连接线包括邻近该栅极电介质设置并覆盖下部源/漏区的至少一部分的递减缘(descending lip)部分。
在这种半导体器件是存储器件的情况下，该统一的栅电极/连接线可用作统一的栅电极/字线，并且下部源/漏区可以与掩埋位线(BBL)结构相关联。在某些相关的实施例中，BBL结构可包括偏移台阶区。
在另一实施例中，本发明提供了一种半导体器件，包括：设置在衬底上的相邻第一和第二存取器件，每个第一和第二存取器件都包括隔开下部源/漏区和上部源/漏区的垂直定向沟道和设置在该沟道上的栅极电介质；设置在该衬底上并且隔开第一和第二存取器件的第一层间绝缘层；和设置在该第一层间绝缘层上并耦合到第一和第二存取器件的沟道的统一的栅电极/连接线，其中该统一的栅电极/连接线包括递减缘部分，每个递减缘部分设置得临近该第一存取器件或第二存取器件的栅极电介质、并覆盖与第一存取器件或第二存取器件相关联的下部源/漏区的至少一部分。
在另一实施例中，本发明提供了一种存储器系统，包括：连接到存储器并控制存储器操作的存储器控制器，该存储器包括存储器单元区域，该存储器单元区域包括存储器单元阵列，该阵列中的每个存储器单元包括存取元件和储存元件，其中每个存取元件包括：隔开下部源/漏区和上部源/漏区的垂直定向沟道；设置在该沟道上的栅极电介质；跨该栅极电介质耦合到沟道的统一的栅电极/字线，其中该统一的栅电极/字线包括邻近该栅极电介质设置并覆盖该下部源/漏区的至少一部分的递减缘部分。
在某些相关实施例中，该存储器可进一步包括外围区域，该外围区域包括：第一类型的存取器件，包括隔开第一和第二源/漏区的横向定向沟道；和第二类型的存取器件，包括隔开下部和上部源/漏区的垂直定向沟道、设置在该沟道上的栅极电介质、和跨该栅极电介质耦合到沟道的统一的栅电极/字线，其中该统一的栅电极/字线包括邻近该栅极电介质设置并覆盖该下部源/漏区的至少一部分的递减缘部分。
该外围区域可包括响应从存储器系统控制器通信的命令将控制电压施加到统一的栅电极/字线的解码器电路。
在一个实施例中，本发明提供了一种制备存取器件的方法，包括：形成从半导体衬底延伸的垂直柱；在该垂直柱的侧壁上形成栅极电介质；利用形成在该栅极电介质上的牺牲栅极间隔物形成自对准下部源/漏区；以及之后，用统一的栅电极/连接线取代该牺牲栅极间隔物。
附图说明
参考附图描述本发明的实施例。贯穿附图和说明书，相同的附图标记表示相同的示范性元件、部件和步骤。在图中：
图1是示出随着时间缩小的设计规则和每制备晶片所得管芯数之间的示范性关系的图表；
图2A、2B和2C是示出结合有具有垂直沟道的常规存取器件的存储器单元阵列的布局图和透视图的相关插图；
图3A是结合有具有垂直沟道并根据本发明的实施例制备的存取器件的存储器单元阵列部分的透视图；
图3B是进一步示出图3A的实施例的截面图；
图4A至4R是示出根据本发明的实施例制备具有垂直定向沟道的存取器件的示范性方法的连续相关图；
图5A和5B是示出结合有根据本发明的实施例设计和制备的存储器的存储器系统的相关图。
具体实施方式
现在将参考附图描述本发明的实施例。然而，本发明也可以替换地和以不同的方式具体化，而不仅仅限于所示出的实施例。相反，所示出的实施例作为教导的实例。本发明的实际范围由权利要求所限定。
本发明的实施例特征在于垂直定向的沟道。如上所述，使用的术语“垂直的”指的是几何上任意一方向，其意图仅仅是用来区别具有“横向”沟道取向的常规有源器件。对于该术语不应该望文生义。例如，该术语清楚地包含从衬底的主工作表面90°延伸的沟道结构。然而，对于落入术语“垂直定向的”的范围内，实际上正交的布置并不是必须的。实际上，相对于主衬底表面的其它沟道取向，例如在90°至45°角度延伸的那些，可适当地看成对于它们的配置具有“垂直”分量，并因此恰当地看作垂直定向的沟道。
虽然可修改结合在宽范围的半导体器件内，但本发明的实施例发现了在密集存储器单元集成需要紧凑沟道设计的存储器件例如DRAM内的具体应用。这是一种情形并且不失一般性，将参考DRAM实例描述本发明的几个实施例。然而本发明的实施例可应用到通常的逻辑电路，以及其它类型存储器件例如SRAM、NAND和NOR闪存等。
在接下来的描述中，术语“存取元件”用于广泛地表示适合于在半导体器件中使用的且通常包括分隔源/漏区的沟道的任意有源元件。与上部和下部源漏区由沟道隔开的垂直存取器件相比，在横向存取器件中，第一和第二源/漏区由沟道横向隔开。有源元件允许电载流子(电子和/或空穴)从一个源/漏区受控流动或转移到另一源/漏区，或从一个源/漏区受控流动或转移到与该存取元件相关联的另一部件(例如，闪存中的浮栅)。
具有垂直定向沟道的常规存取元件的设计和制备显著特征在于容纳和折中。例如，常规的垂直存取器件内的下部源/漏区的制备通常包括：(1)形成栅电极，之后是(2)第一掺杂工艺，(3)回刻工艺，和(4)形成源/漏区的第二掺杂工艺。在形成下部源/漏区之后，形成连接线与栅电极接触。这种方法容易促进形成下部源/漏区(和轻掺杂下部源/漏区)，但然后在相应连接线的分离形成中它遇到麻烦。麻烦的一个方面是缺乏能够使后来形成的连接线与下部源/漏区绝缘的栅极电介质。很明显，下部源/漏区和连接线之间的电接触会损害存取元件的工作性能。由此，栅极电介质层在中间存在和它的绝缘效应对避免该潜在问题很有帮助。然而，常规的制备方法用栅电极完全覆盖了栅极电介质。因此其不能使连接线与下部源/漏区绝缘。
相比之下，本发明的实施例首先形成下部源/漏区，其在该实现中可以是轻掺杂的，其后提供统一的栅电极/字线。在该上下文中术语“统一的”指的是单个导电结构用作围绕(或部分围绕)垂直定向沟道的栅电极和相应连接线两者。连接线可用作许多目的，但通常用于将一个或多个控制电路施加到沟道。在半导体存储器件的背景下，统一的栅电极/连接线可用作将常规的字线电压施加到一行存储器单元的字线，每个存储器单元都包括垂直定向的沟道。
如在本发明的实施例中制备的，统一的栅电极/连接线将不会遇到像栅电极和连接线部分之间的抬高的接触电阻那样的问题，因为两个部分同时形成而不存在间断的材料边界。由此，不会在栅电极和连接线之间形成自然氧化物层或其它污染物。
而且，可利用单个制备工艺形成统一的栅电极/连接线。不需要形成栅电极和连接线的不同的制备工艺，由此简化了用于组成的半导体器件的总的制备工艺。
符合本发明的实施例的制备方法生成了具有被栅极电介质绝缘的垂直定向沟道的半导体元件。然而，该栅极电介质还可以以这样的方式设置，以使下部源/漏区或下部源/漏区的一部分与覆盖的统一栅电极/连接线绝缘。在一个实施例中，如将进一步描述的，栅极电介质可以形成有延伸远离该沟道且隔开统一栅电极连接线的递减缘部分(descending lip portion)的下部横向部分。
本发明的实施例提供了在其形成过程中与相应垂直定向沟道“自对准的”下部源/漏区。下部源/漏区可具有轻掺杂的结构并且仍保持良好的对准，而不需要外来掩模或回刻步骤。而且，在本发明的实施例中形成自对准的下部源/漏区不需要分离的形成与栅电极相关的连接线。
例如，本发明的一个实施例示于图3A的透视图中。这里，例如一般在DRAM中发现的类型的存储器单元阵列的一部分包括在X方向上延伸的多条字线180、在Y方向上延伸的多条掩埋位线170、和布置在字线180和位线170的各交叉点处的多个存取元件190。每个存取元件包括被实施为垂直柱102的沟道区(例如，垂直定向沟道)隔开的下部源/漏区130和上部源/漏区140。在所示的实例中上部源/漏区140连接到由选择性外延生长工艺形成的接触垫145。然而，对于该实施例该类型的接触垫是可选的。
在图3B的截面图中进一步示出了图3A的实施例。这里，可以在它们各自的实现中更好地看到多个字线180，作为统一的栅电极/字线结构。每个统一的栅电极/字线180通过栅极电介质106与相应多个垂直柱102绝缘，每个垂直柱都形成用于各自存取元件190的垂直定向的沟道区。栅极电介质106还将覆盖下部源漏区130至少一部分的统一的栅电极/字线180的递减缘部分181绝缘。
相邻的存取元件190，并且尤其是相邻的存取元件190的掩埋位线(BBL)部分，被至少部分形成在隔离凹槽151中的第一层间绝缘层155隔开。隔离凹槽151形成在相邻的存取元件190之间的衬底100中。掺杂的隔离区158可以可选地提供于在隔离凹槽151下面和/或邻近隔离凹槽151的衬底100中。如果有必要的话，掺杂的隔离区158提供用于相邻存取元件190的另外的电隔离。
在图3A和3B所示的实例中，下部源漏区130由邻近偏移台阶区134形成的分离的掺杂区114和124实现。在该上下文中术语“偏移台阶区”指的是从基本垂直到水平到垂直、或从基本水平到垂直到水平的至少一个材料层变换。更具体地，图3A和3B的所示实例中的下部源/漏区130实现为与偏移台阶区134相关联的多级(multi-level)LD源/漏区。在该上下文中术语“轻掺杂的(LD)”描述了具有以两个或多个分布提供的掺杂杂质浓度的材料层区域。这些分布可变化杂质类型、注入能量、杂质密度、注入面积等。例如，形成LD源/漏区的分布可通过在类似或不同条件下执行的分开的掺杂工艺形成。然而，共同形成的两个或多个杂质分布形成具有在本领域中公知的有益特性的LD源/漏结构。
在下部源/漏区130的前面描述中的术语“多级”涉及这样的事实，形成下部源/漏区130的不同掺杂区(114和124)基本形成在衬底100的主表面上方的不同垂直水平面。例如，第一源/漏区114可通过使杂质进入偏移台阶区134的上部中的第一掺杂(或注入)形成，而第二源/漏区124可通过杂质进入偏移台阶区134的下部中的第二掺杂形成。共同地，第一和第二源/漏区114、124形成与偏移台阶区134相关联的单个下部源/漏区130。也就是说，第一和第二源/漏区114、124形成彼此电接触，虽然基本在偏移台阶区134的不同垂直水平上。
图3A和3B所示实施例中示出的统一的栅电极/字线结构180也具有独特的几何尺寸。例如，具有垂直定向沟道的常规存取元件通过具有跨衬底的上表面或在形成于衬底上的中间材料层上延伸的具有均匀厚度(即，在Z方向上测量的物理尺寸)的字线连接。(参见，美国专利No.5,885,864和公布的美国专利申请No.2006/0118846，其共同的主题通过引用并入这里)。
相反，在所示的实施例中每个统一的栅电极/字线180具有非均匀的厚度，尤其是，包括形成在围绕(或部分围绕)每个相应垂直柱102的栅极电介质106上的递减缘部分181。递减缘部分181覆盖下部源/漏区130的至少一部分，被栅极电介质106的一部分隔开。在所示的实例中，递减缘部分181设置在栅极电介质106和第一层间绝缘层155之间，该第一层间绝缘层155具有在下部源/漏区130的上表面上方和在栅极电介质106的下横向部分116上方延伸的上表面。
在所示的实施例中，统一的栅电极/字线180的该独特的递减缘部分181由关于自对准的下部源/漏区130的制备方法产生。也就是说，如在下文关于本发明的某些实施例看到的，形成相对于垂直柱102自对准的下部源/漏区130，之后围绕(或部分围绕)垂直柱102形成统一的栅电极/字线180，导致形成覆盖下部源/漏区130一部分的统一的栅电极/字线180的递减缘部分181。
结合有具有符合本发明的实施例的垂直定向沟道的存取元件的半导体器件的形成可利用多种制备工艺来完成。本领域普通技术人员明白，制备任一半导体器件包括应用制备工艺的复杂工序。许多单独的制备工艺可用作彼此的代替物。例如，可在整个制备工艺期间利用在类型、应用条件、化学和/或能量剂等上面变化的多种不同工艺移除特定的材料层部分。现在将描述适合于制备符合本发明的实施例的存取元件和/或半导体器件的几个方法实施例。贯穿下面的制备方法实例，某些目前优选的工艺将确定为总制备方法的一部分，以在所示实施例的上下文中全面地传达本发明的生产和应用。然而，清楚地预期了其它制备工艺代替物，并且本发明的范围不限于任何具体类型的制备工艺。而是使用像“形成”、“移除”、  “蚀刻”、“沉积”等术语来表示能够完成所述目的的可能的工艺范围。
现在将参考图4A至4R所示的相关工序图描述本发明的方法实施例。为了清楚说明起见，已采取具体的半导体器件类型(例如，DRAM)作为工作实例。然而，本领域普通技术人员将认识到，本发明的方法实施例可应用到潜在受益于结合包括垂直定向沟道的存取元件的许多不同类型的半导体器件的制备。
转到图4A，选择性地蚀刻所希望的第一导电类型(即，P型或N型导电性)的半导体衬底200，以形成多个垂直定向的柱202。在本发明的一个实施例中，选择性蚀刻可通过使用形成在衬底200的最初上表面上的柱掩模图案204来完成。柱掩模图案204可利用常规的图案化技术由氮化物材料(例如SiN)或电介质材料形成。
在一个更具体的实施例中，垂直柱202可形成有在衬底200的被蚀刻的上表面之上约150nm至250nm的垂直高度(或厚度)，和约40nm的宽度。垂直柱202可形成为如由柱掩模图案204的形状定义的(例如)矩形、圆形、椭圆形等截面。然而，在一个实施例中，优选椭圆截面(包括圆形截面)，因为这样的形状不会象矩形截面那样使e场集中在其角部。这样的角部e场集中会对某些类型的制备工艺有不利的影响。
如上一般性所述的，为了形成垂直柱202应用到衬底200的蚀刻的具体制备工艺可随形成衬底200的材料的类型和所希望的柱掩模图案204的几何尺寸、以及所希望的垂直柱202的高度、宽度和截面形状而改变。在某些实施例中，可使用常规的反应离子蚀刻(RIE)和/或各向异性蚀刻来从衬底200形成垂直柱202。
如图4B和4C所示，在形成垂直柱202之后，在被柱掩模图案204掩蔽时，在衬底200上形成栅极电介质层206A，以覆盖垂直柱202的侧壁表面和露出的衬底200的上表面部分。进行第一掺杂(例如，离子注入)工艺208以形成第一源/漏层210。还在垂直柱202的侧壁上形成牺牲栅极间隔物212。
常规地，牺牲栅极间隔物212可通过在衬底200上第一保形沉积牺牲层(例如，多晶硅层、氮化硅层、硅锗等)形成。在一个实施例中，将牺牲层沉积到约200厚。然后，执行选择性回刻工艺，例如RIE工艺，以移除牺牲层的横向部分，在垂直柱202的侧壁上留下具有定义的横向宽度的牺牲栅极间隔物212。
与形成栅极电介质层206A和/或牺牲栅极间隔物212以及执行第一掺杂工艺208相关联的制备工序是设计选择的问题。在一个实施例中，在沉积栅极电介质层206A之前或之后，但在形成牺牲栅极间隔物212之前，执行第一掺杂工艺208。在某些实施例中，常规地，可利用一种或多种第二导电类型的杂质在10 KeV或以下的能量下执行第一掺杂工艺208，以定义第一源/漏层210。也就是说，可选择具有与衬底200相反导电类型的一种或多种杂质(例如硼、磷或砷等)，并且将它们有选择地掺杂到衬底200中以形成相反导电类型的定义层。
替换地，可通过首先形成牺牲栅极间隔物212、执行第一掺杂工艺208以及之后执行热扩散工艺来形成第一源/漏层210。如由本领域普通技术人员公知的，可以适当应用热扩散工艺，来在衬底200的上表面区域中，尤其是在设置于牺牲栅极间隔物212下面的衬底200的上表面区域中，定义第一源/漏层210的所希望的杂质分布和浓度。
在一个实施例中，第一源/漏层210在衬底200的上表面中形成到约200的深度。在本发明的其它实施例中，第一源/漏层210在衬底100的上表面中形成到不大于1000的深度。当然，第一掺杂工艺208可由多个离子注入和/或多个热扩散构成，以获得所希望的杂质分布、浓度和注入深度。
栅极电介质层206A可由常规的材料例如氧化硅、或高K电介质材料例如氧化铪或氧化钽形成。在一个实施例中，栅极电介质层206A形成为约40或以下的厚度。栅极电介质层206A可在第一掺杂工艺208之前或之后形成。
如图4D所示，在形成栅极电介质层206A、第一源/漏层210和牺牲栅极间隔物212之后，利用例如RIE工艺移除暴露在柱掩模图案204和牺牲栅极间隔物212外部的衬底200的部分，以及栅极电介质层206A的相应部分，形成第一偏移凹槽218。在所示的实施例中，第一偏移凹槽218的垂直深度略微小于第一源/漏层210的注入深度。移除暴露于牺牲栅极间隔物212外部的第一源/漏层210的大部分和栅极电介质层206A的大部分，以形成栅极电介质206和第一源/漏区214。在所示的实例中，栅极电介质206包括下部横向延伸部216，其隔开牺牲栅极间隔物212的下表面和形成在牺牲栅极间隔物212下面的第一源/漏区214。
在所示的实例中，相对于形成在垂直柱202上的牺牲栅极间隔物212的宽度定义第一源/漏区214的横向宽度。在用于类似作用的这种和替换的制备工艺中，以与相应的垂直柱202自对准的方式形成第一源/漏区214。
也就是说，在前述实施例中，不需要分离的光致抗蚀剂图案化工艺来形成第一源/漏区214。再有，在杂质浓度和物理尺寸以及关于相应的垂直柱202的对准方面，精确地定义每个第一源/漏区214。第一源/漏区214可最终用作形成在由垂直柱202实现的垂直定向沟道一端处的下部源/漏区的全部或部分。在本发明的某些存储器件实施例中，自对准的下部源/漏区可以与掩埋位线结构相关联。而且，该自对准的下部源/漏区可利用单个的良好控制的掺杂工艺形成。
如图4E和4F所示，接下来利用柱掩模图案204和牺牲栅极间隔物212的组合作为掺杂掩模，来执行第二掺杂工艺217。可使用第二掺杂工艺217将第二导电类型的另外杂质注入到衬底200中，尤其是注入到衬底200中的第一偏移凹槽218中以形成第二源/漏层220。在某些实施例中，第二源/漏层220的掺杂深度将从约200改变到500。然而，第二源/漏层220(如果存在的话)将形成与第一源/漏区214电接触。在该上下文中术语“电接触”指的是包含在第一源/漏区214中的第二导电类型的杂质和包含在随后由第二源/漏区220形成的第二源/漏区224中的第二导电类型的杂质，在组成的存取器件的操作期间结合用作可能的电载流子池。由此，在本发明的一个实施例中，第一和第二源/漏区214和224有效地形成下部源/漏区238。
由第二源/漏层220形成第二源/漏区224的一个实例示于图4F中。在图4F中，在牺牲栅极间隔物212的侧壁表面上形成硬掩模图案230。常规地，可通过在衬底100的工作表面上方沉积硬掩模层，然后利用柱掩模图案204和/或牺牲栅极间隔物212作为抛光停止点层来平坦化硬掩模层的上表面，形成硬掩模图案230。平坦化之后，可在硬掩模层上形成光致抗蚀剂(PR)图案并通过PR图案应用RIE工艺。然后可移除PR图案。
可使用如形成在牺牲栅极间隔物212的侧壁上的所得到的硬掩模图案230，来定义第二源/漏区224的横向宽度。利用硬掩模图案230作为掩模，可利用例如常规的RIE工艺移除衬底200的露出部分以形成隔离凹槽232。在所示的实例中，隔离凹槽232，与第一层间绝缘层一起，分离并电隔离相邻的存取元件。形成隔离凹槽232的工艺还移除了暴露在硬掩模图案230外部的第二源/漏层220的部分，并由此在硬掩模图案230下面形成第二源/漏区224。在一个实施例中，隔离凹槽232形成到约2500的深度。
一旦形成了隔离凹槽232，就可进行另一掺杂工艺以在衬底200中选择性地形成隔离区240。隔离区240是在相邻的存取元件(例如，在本发明的存储器件实施例的背景下相邻的单独的存储器单元)之间提供另外的电隔离的可选特征。其可通过在隔离凹槽232中注入第一导电类型的杂质形成。在本发明的存储器件实施例的背景中，隔离区240可形成在与相邻存取元件相关联的BBL结构下面的隔离凹槽232的底部。隔离区240的必要性或适当性将由衬底200的材料组成、相邻存取元件之间的隔离距离、各个元件和区域的导电浓度等确定。例如，在衬底200是绝缘体上硅(SOI)衬底的某些实施例中，隔离区240可以不是必须的。
一旦形成了隔离凹槽232，就可利用选择性蚀刻工艺从牺牲栅极间隔物212移除硬掩模图案230。在这一点，蚀刻选择性将是用于形成硬模图案230和牺牲栅极间隔物212的不同材料的函数。
如图4G所示，在移除硬掩模图案230以及形成第二源/漏区224和隔离凹槽232之后，可在衬底200的工作表面上方保形沉积第一层间绝缘材料250。第一层间绝缘材料250可以是可流动的氧化物、高密度等离子体氧化物、BPSG、USG等。一旦在衬底200上形成，利用例如柱掩模图案204作为抛光停止点，将第一层间绝缘材料250平坦化到均匀的第一厚度251。
参考图4H，然后将第一层间绝缘材料250的均匀的第一厚度回刻到所希望的小于第一厚度的第二厚度252，以形成第一层间绝缘层255。第一层间绝缘材料250的蚀刻可利用定时的常规湿法蚀刻工艺和/或干法蚀刻工艺，例如HF湿法蚀刻或LAL，来完成。当然，应用到第一层间绝缘材料250的蚀刻工艺应当相对于形成柱掩模图案204和牺牲栅极间隔物112的材料是选择性的。
在这一点，在根据符合本发明实施例的方法制备示范性半导体器件中，用于每个存储器单元的BBL结构是显而易见的。参考图3A、3B和4H，可以看到横向列的掩埋位线在衬底(100)200上方在Y方向上延伸。实际上，如图4H中可以看到的，例如，BBL结构包括偏移的台阶区234。偏移台阶区234包括形成在偏移台阶区234的多个垂直水平处的下部源/漏区238。也就是，第一下部源/漏区214形成在偏移台阶区234的较上水平位置，而第二下部源/漏区224形成在偏移台阶区234的较下水平位置。(然而，如在前所述，两个源/漏区形成电接触)。
实际上，图3A、4K和4L所示的具体存取器件包括下部源/漏区238，该下部源/漏区238包括：第一源/漏区214，其设置在至少部分围绕垂直柱202的一部分的BBL结构的外围区域228中；和第二源/漏区224，其设置在延伸BBL结构229的长度的横向区域中。
在至少本发明的存储器件实施例的上下文中，第一层间绝缘层255可形成足够的厚度以覆盖下部源/漏区238。在所示的实例中，第一层间绝缘层255的设置导致第一层间绝缘层255的上表面在栅极电介质206的下横向延伸部216的“上方”(或高于它)垂直延伸并延伸超出第一下部源/漏区214的最上水平。
相对于下部源/漏区238完全绝缘设置第一层间绝缘层255，对于本发明的存储器件实施例可能是尤其重要的，因为漏极和栅极部件的非绝缘的重叠会导致已知为栅致漏极泄露(Gate-Induced-Drain-Leakage)或GIDL的众所周知的现象。虽然GIDL对于逻辑器件和其它类型半导体器件没有造成显著问题，但其会负面影响根据本发明的实施例制备的存储器件的操作速度性能。因此，在图4A至4R所示的示出实施例中，第一层间绝缘层255延伸在下部源/漏区238之上。
如图4I所示，在形成第一层间绝缘层255之后，从垂直柱202移除牺牲栅极间隔物212，暴露出了栅极电介质206。在一个实施例中，可通过应用各向同性湿法蚀刻完成牺牲栅极间隔物212的选择性移除。例如，如果牺牲栅极间隔物212由氮化物材料形成，则可使用利用H3PO4的湿法蚀刻工艺。然而，如果牺牲栅极间隔物212由多晶硅或氧化硅形成，例如，则可使用常规的多晶蚀刻剂。
如图4J所示，在移除牺牲栅极间隔物212之后，将导电材料260保形地沉积在衬底200的工作表面上方且然后利用常规的CMP工艺和柱掩模图案204作为抛光停止点将其平坦化到第一厚度。导电材料260可包括多晶硅或掺杂的多晶硅材料、金属(例如钨)、金属氮化物或金属硅化物(例如氮化钽)或它们的组合。在一个实施例中，以叠层沉积多种导电材料形成导电材料260。
如图4K所示，在平坦化导电材料260之后，利用常规的工艺将所得的第一均匀厚度回刻至第二厚度。具有所希望的第二厚度，导电材料260可用作统一的栅电极/字线280。统一的栅电极/字线280的最终第二厚度是设计选择的问题，并且将随导电材料260的材料组成而变化。然而，在一个实施例中，使用RIE工艺或选择性湿法蚀刻工艺来蚀刻导电材料260。
通过应用的蚀刻工艺，将垂直柱202的至少一些上端部分203暴露超过统一的栅电极/字线280的上表面。上端部分203的几何尺寸是设计选择的问题，但必须足够大以允许在垂直柱202的上端部分203中制备适当的上部源/漏区290。在本发明的一个实施例中，暴露在统一的栅电极/字线280的上表面上方的上端部分203约为100nm厚，并且统一的栅电极/字线280的剩余(第二)厚度约为150nm。
符合本发明的实施例的示范性制备工艺的该阶段进一步示于图4L的透视图中。
可以以不同的方式完成上部源漏区290的形成。例如，柱掩模图案204可被移除并且被选择的杂质垂直掺杂到垂直柱202的暴露的上表面中。然而，第二层间绝缘层310的随后形成可以受益于继续存在的柱掩模图案204。在这些情况下，上部源/漏区290可利用大角度的离子注入工艺、添加等离子体的离子注入工艺、或一些其它的保形掺杂工艺292形成在垂直柱202的上端部分203中。这些制备工艺可包括应用热扩散步骤，但每个都允许形成上部源/漏区290而不移除柱掩模图案204。在本发明的某些实施例中，上部源/漏区290可具有LD结构。
如图4M所示，在形成上部源/漏区290之后，在衬底200的工作表面上方形成第二层间绝缘材料300，并且利用柱掩模图案204作为抛光停止点将其平坦化到均匀的第一厚度。第二层间绝缘材料300可以是可流动的氧化物、高密度等离子体氧化物、BPSG、USG等。
如图4N所示，在平坦化第二层间绝缘材料300之后，可利用常规的CMP工艺和垂直柱202的上硅表面作为抛光停止点，来将第二层间绝缘材料300的第一厚度减小到所希望的第二厚度。由此，可使用适当的CMP工艺移除柱掩模图案204和第二层间绝缘材料300的上部，以形成第二层间绝缘层310。替换地，可在减小第二层间绝缘材料300的厚度之前，选择性地移除形成柱掩模图案204的硬掩模材料。
符合本发明的实施例的示范性制备工艺的该阶段进一步示于图4O的透视图中。当然，现在暴露出上部源/漏区290以用于涉及随后形成的元件(例如在本发明的存储器件实施例背景下的储存元件)的电连接的另外处理。替换地，在不同于半导体存储器的结合器件的背景下，可以将导电金属线或类似结构连接到上部源漏区290。
例如，如图4P所示，可进行调节注入或其它修复(rehabilitating)制备工艺320，以制备用于到储存元件(例如电容器)的连接的上部源/漏区290。可能需要这样的调节来修补由移除柱掩模图案204和/或削薄第二层间绝缘材料300导致的损伤。可选地，代替在形成第二层间绝缘材料300之前形成上部源/漏区290，可以掩蔽第二层间绝缘层310的上表面并将杂质选择性地注入到垂直柱202的上端部分203中。
如图4Q所示，在上部源/漏区290和连接的上部元件(例如，存储器单元中的储存元件)之间需要很低的接触电阻的某些实施例中，可利用选择性外延横向过生长工艺(SEG Si)在上部源/漏区290上形成接触节点330。该类型的工艺按照惯例理解并且在其当代应用中相对昂贵。然而，由该类型的工艺提供的上部接触节点330其接触电阻相当低。
包括形成符合本发明的实施例的上部接触节点330的示范性制备工艺的该进程进一步示于图4R的透视图中。
本发明的多个实施例已被示出为具有轻掺杂的(LD)源/漏区。实际上，如同下部源/漏区130(图3A和3B)一样，上部源/漏区140也可以受益于LD结构。已经很好地证明了由LD源/漏结构所提供的优点。然而，本发明的实施例不只限于包括LD源/漏区的那些。例如，与控制逻辑器件相关联的存取元件即使有过也很少需要LD源/漏结构。
至少在半导体存储器件的示范性上下文中，本发明实施例超出常规横向设置的存取元件的避免或大大减小GIDL的能力非常引人注意。在常规横向定向的存取元件中，栅极氧化物层的厚度形成和/或相关源/漏区中杂质浓度的工艺变化一般会导致显著的GIDL。在具有垂直定向沟道且根据本发明的实施例制备的存取元件中类似元件的独特布置避免了这些问题。
前述的方法实施例示出了形成统一的栅电极/连接线的“牺牲置换栅极”方式。也就是说，形成、随后移除并将具有定义的横向宽度的牺牲栅极间隔物置换以统一的栅电极/连接线的递减缘部分，允许准确地自对准形成下部源/漏区，而不需要分开形成栅电极和连接线。
如上使用的术语“注入(动词)”或“注入(名词)”不只限于严格以指向的能量场注入杂质的制备工艺。而是，“注入工艺”或注入步骤可以更一般地理解为能够以选定的杂质“掺杂”目标材料的任何工艺。
在关于所示实施例的相对上下文中使用了贯穿本说明书所使用的几何或空间描述术语，例如上/下、上方/下方、下面/上面、横向/垂直。不应当对这些术语过于字面地理解或僵化地解释。类似于X、Y和Z方向和定向的相对平面，在所示实施例的上下文中这些术语仅区分相对定向。
已使用几个DRAM实例作为描述本发明的示范性实施例的载体。然而，其它类型的半导体存储器件可受益于结合具有垂直定向沟道的并且根据本发明实施例制备的存取元件(例如，晶体管)。能够包括这种存取器件的其它类型的存储器包括，静态随机存取(SRAM)、相位随机存取(PRAM)、包括NOR和NAND的闪存、其它非易失性形式的存储器。如在前提到的，某些逻辑电路还会受益于结合具有垂直定向沟道的且根据本发明的实施例制备的存取元件(例如，晶体管)。
例如，图5A一般性地示出了一种存储器系统，包括常规的存储器控制器500，和任意类型的并且结合有具有垂直定向沟道且根据本发明的实施例制备的存取元件的存储器502。如在图5B中进一步示出的，存储器502可包括存储器单元区域510和一个或多个外围区域512。在一个实施例中，形成存储器单元区域510的密集阵列的存储器单元尤其适合于结合具有垂直定向沟道且根据本发明实施例制备的存取元件。然而，外围区域512中的某些存取元件还受益于根据本发明实施例的设计和制备。
实际上，外围区域512也可以包括具有横向定向沟道区的常规存取元件和具有垂直定向沟道且根据本发明实施例制备的其它存取元件的混合。例如，可使用元件的这种组合来实施外围区域512内的一个或多个解码器电路。这种解码器电路可按常规理解并且一般提供作为控制信号的字线电压到跨存储器单元区域510中的存储阵列延伸的各字线。在本发明的某些实施例中，提供在外围区域512中的存取元件可比提供在存储器单元区域510中的大很多，并且还可与相邻的存取元件更宽地隔开，由此降低了电隔离要求，例如由图3B所示的实施例中的隔离区158提供的那样。
应当注意，虽然已在教导本发明制作和使用的所选实施例和详细实例的上下文中教导了本发明，但本发明并不仅仅限于所公开的实施例。本领域普通技术人员将认识到，可对这些实施例进行各种修改和改变，而不脱离如由以下权利要求定义的本发明的范围。

Claims (41)

1.一种适合用在半导体器件中的存取器件，包括：
隔开下部源/漏区和上部源/漏区的垂直定向沟道；
设置在该沟道上的栅极电介质；
跨该栅极电介质耦合到所述沟道的统一的栅电极/连接线，
其中该统一的栅电极/连接线包括邻近该栅极电介质设置并覆盖至少一部分下部源/漏区的递减缘部分。
2.如权利要求1的存取器件，其中该栅极电介质包括下部横向部分，该下部横向部分延伸远离该沟道，并将统一的栅电极/连接线的递减缘部分与所述下部源/漏区隔开。
3.如权利要求1的存取器件，其中该统一的栅电极/连接线是统一的栅电极/字线，所述下部源/漏区与掩埋位线(BBL)结构相关联。
4.如权利要求3的存取器件，其中该BBL结构包括偏移台阶区。
5.如权利要求4的存取器件，其中该下部源/漏区是多级源/漏区，其包括设置在所述偏移台阶区上部中的第一源/漏区和设置在所述偏移台阶区下部中的第二源/漏区。
6.如权利要求3的存取器件，其中该下部源/漏区包括：第一源/漏区，其设置在至少部分围绕所述沟道的一部分的外围区域中；和第二源/漏区，其设置在延伸BBL结构的长度的横向区域中。
7.如权利要求6的存取器件，进一步包括电连接至所述上部源/漏区的接触垫。
8.如权利要求7的存取器件，其中该沟道包括硅材料的垂直柱，以及该接触垫是从该硅材料外延生长的硅接触垫。
9.如权利要求1的存取器件，其中该统一的栅电极/连接线是统一的栅电极/字线，所述下部源/漏区与掩埋位线(BBL)结构相关联；和
其中该统一的栅电极/字线、该沟道、该下部源/漏区和上部源区组合工作为存储器单元内的场效应晶体管(FET)。
10.如权利要求1的存取器件，其中该统一的栅电极/连接线完全围绕该沟道的至少一部分。
11.一种半导体器件，包括：
设置在衬底上的相邻的第一和第二存取器件，每个第一和第二存取器件都包括隔开下部源/漏区和上部源/漏区的垂直定向沟道和设置在该沟道上的栅极电介质；
第一层间绝缘层，设置在该衬底上并且隔开第一和第二存取器件；和
统一的栅电极/连接线，设置在该第一层间绝缘层上并耦合到第一和第二存取器件的沟道，其中该统一的栅电极/连接线包括多个递减缘部分，每个递减缘部分设置得临近该第一存取器件或第二存取器件的栅极电介质、并覆盖与该第一存取器件或第二存取器件相关联的下部源/漏区的至少一部分。
12.如权利要求11的半导体器件，其中该栅极电介质包括下部横向部分，该下部横向部分延伸远离该沟道，并将所述统一的栅电极/连接线的递减缘部分与相应的下部源/漏区隔开。
13.如权利要求11的半导体器件，其中该半导体器件是半导体存储器件，该统一的栅电极/连接线是统一的栅电极/字线，每个下部源/漏区设置在各自的掩埋位线(BBL)结构中。
14.如权利要求11的半导体器件，其中每个下部源/漏区是多级的源/漏区，其包括形成在该偏移台阶区上部中的第一源/漏区和形成在偏移台阶区下部中的第二源/漏区。
15.如权利要求11的半导体器件，其中每个下部源/漏区包括：第一源/漏区，其形成在至少部分围绕相应沟道的一部分的外围区域中；和第二源/漏区，其形成为延伸相应BBL结构的长度的横向区域。
16.如权利要求11的半导体器件，其中每个统一的栅电极/连接线是统一的栅电极/字线，每个下部源/漏区与掩埋位线(BBL)结构相关联，以及第一和第二存取器件工作作为各自存储器单元的场效应晶体管(FET)。
17.如权利要求16的半导体器件，其中该半导体器件是从由动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、相位随机存取存储器(PRAM)、NOR闪存和NAND闪存构成的组中选出的一种。
18.一种存储器系统，包括：
连接到存储器并控制该存储器的操作的存储器控制器，该存储器包括存储器单元区域，该存储器单元区域包括存储器单元的阵列，该阵列中的每个存储器单元包括存取元件和储存元件，其中每个存取元件包括：
隔开下部源/漏区和上部源/漏区的垂直定向沟道；
设置在该沟道上的栅极电介质；
跨该栅极电介质耦合到所述沟道的统一的栅电极/字线，其中该统一的栅电极/字线包括邻近该栅极电介质设置并覆盖该下部源/漏区的至少一部分的递减缘部分。
19.根据权利要求18的存储器系统，其中该栅极电介质包括下部横向部分，该下部横向部分延伸远离该沟道，并将统一的栅电极/字线的递减缘部分与下部源/漏区隔开。
20.根据权利要求18的存储器系统，其中该下部源/漏区与包括偏移台阶区的掩埋位线(BBL)结构相关联。
21.根据权利要求20的存储器系统，其中该下部源/漏区是多级的源/漏区，包括设置在该偏移台阶区上部中的第一源/漏区和设置在该偏移台阶区下部中的第二源/漏区。
22.根据权利要求20的存储器系统，其中该下部源/漏区包括：第一源/漏区，其设置在至少部分围绕该沟道的一部分的外围区域中；和第二源/漏区，其设置在延伸BBL结构的长度的横向区域中。
23.根据权利要求18的存储器系统，其中该存储器是从由动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、相位随机存取存储器(PRAM)、NOR闪存、和NAND闪存构成的组中选出的一种。
24.根据权利要求18的存储器系统，其中该存储器进一步包括外围区域，该外围区域包括：
第一类型的存取器件，包括隔开第一和第二源/漏区的横向定向沟道；和
第二类型的存取器件，包括隔开下部和上部源/漏区的垂直定向沟道、设置在该沟道上的栅极电介质、和跨该栅极电介质耦合到所述沟道的统一的栅电极/字线，其中该统一的栅电极/字线包括邻近该栅极电介质设置并覆盖该下部源/漏区的至少一部分的递减缘部分。
25.一种制造存取器件的方法，包括：
形成从半导体衬底延伸的垂直柱；
在该垂直柱的侧壁上形成栅极电介质；
利用形成在该栅极电介质上的牺牲栅极间隔物，形成自对准的下部源/漏区；以及之后，
用统一的栅电极/连接线取代该牺牲栅极间隔物。
26.根据权利要求25的方法，其中形成该垂直柱包括：在该衬底上形成柱掩模图案，以及通过该柱掩模蚀刻该衬底。
27.根据权利要求25的方法，其中该栅极电介质包括下部横向部分，该下部横向部分延伸远离该沟道，并将统一的栅电极/字线的递减缘部分与所述下部源/漏区隔开。
28.根据权利要求25的方法，其中利用形成在该栅极电介质上的牺牲栅极间隔物形成自对准的下部源/漏区，以及之后，用统一的栅电极/连接线取代该牺牲栅极间隔物，包括：
在该衬底中形成第一源/漏层，以使得该第一源/漏层在该牺牲栅极间隔物下面延伸。
29.根据权利要求28的方法，其中在该衬底中形成第一源/漏层包括：
用杂质掺杂该衬底，之后在该栅极电介质上形成该牺牲栅极间隔物。
30.根据权利要求28的方法，其中在该衬底中形成第一源/漏层包括：
在该栅极电介质上形成该牺牲栅极间隔物，用杂质掺杂该衬底，之后在该牺牲栅极间隔物下面热扩散该杂质。
31.根据权利要求28的方法，进一步包括：
移除部分该衬底，包括暴露在该牺牲栅极间隔物外部的第一源/漏层的部分，以在该牺牲栅极间隔物下面形成第一源/漏区和第一偏移凹槽；和
掺杂该衬底以在第一偏移凹槽中形成第二源/漏层。
32.根据权利要求31的方法，进一步包括：
在该牺牲栅极间隔物的侧壁上形成硬掩模图案；
之后移除部分该衬底，包括暴露在该牺牲栅极间隔物和硬掩模图案的外部的部分第二源/漏层，以在该硬掩模图案下面形成第二源/漏区，以及形成隔离凹槽；
移除该硬掩模图案；以及之后，
在该隔离凹槽中形成第一层间绝缘层。
33.根据权利要求32的方法，其中该第一层间绝缘层覆盖该牺牲栅极间隔物的至少一部分，并且具有设置在第一源/漏区上方的上表面。
34.根据权利要求32的方法，进一步包括：
移除该牺牲栅极间隔物，之后在其位置形成统一的栅电极/连接线。
35.根据权利要求34的方法，进一步包括：
在该统一的栅电极/连接线上形成第二层间绝缘层；和
在垂直柱的上端部分中形成上部源/漏区。
36.根据权利要求35的方法，进一步包括：
利用选择性外延生长工艺形成电连接至上部源/漏区的接触节点。
37.根据权利要求35的方法，其中该下部源/漏区和上部源漏区中的至少一个是轻掺杂区。
38.根据权利要求25的方法，其中该统一的栅电极/连接线是统一的栅电极/字线，该下部源/漏区与掩埋位线(BBL)结构相关联。
39.根据权利要求38的方法，其中该BBL结构包括由第一和第二源/漏区和隔离凹槽形成的偏移台阶区。
40.根据权利要求38的方法，其中该下部源/漏区包括：第一源/漏区，其设置在至少部分围绕一部分垂直柱的外围区域中；和第二源/漏区，其设置在延伸BBL结构的长度的横向区域中。
41.根据权利要求25的方法，其中该垂直柱具有椭圆截面。
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