CN106486369B - 晶体管及其形成方法 - Google Patents

晶体管及其形成方法 Download PDF

Info

Publication number
CN106486369B
CN106486369B CN201510536211.1A CN201510536211A CN106486369B CN 106486369 B CN106486369 B CN 106486369B CN 201510536211 A CN201510536211 A CN 201510536211A CN 106486369 B CN106486369 B CN 106486369B
Authority
CN
China
Prior art keywords
layer
gate electrode
forming
dielectric layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510536211.1A
Other languages
English (en)
Other versions
CN106486369A (zh
Inventor
黄子伦
许清秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510536211.1A priority Critical patent/CN106486369B/zh
Publication of CN106486369A publication Critical patent/CN106486369A/zh
Application granted granted Critical
Publication of CN106486369B publication Critical patent/CN106486369B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种晶体管及其形成方法，其中晶体管包括：半导体衬底，位于半导体衬底内的第一源区；覆盖半导体衬底和第一源区表面的第一隔离层；位于第一隔离层上的第一栅电极，第一栅电极位于第一源区上方；覆盖第一隔离层表面和第一栅电极侧壁表面的第一介质层；覆盖第一介质层表面和第一栅电极顶部表面的第二隔离层；位于第二隔离层、第一栅电极和第一隔离层中的第一刻蚀孔，第一刻蚀孔底部暴露出有第一源区的表面；位于第一刻蚀孔的两侧侧壁表面上的第一栅介质层；位于第一刻蚀孔中的第一栅介质层之间的第一沟道材料层，第一沟道材料层填充满第一刻蚀孔；位于所述第一沟道材料层顶部表面上的第一漏区。本发明的晶体管的集成度提高。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种晶体管及其形成方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3所示的现有技术的MOS晶体管的形成过程的剖面结构示意图。
请参考图1，提供半导体基底100，在所述半导体基底100内形成隔离结构101，所述隔离结构101之间的半导体基底100为有源区，在所述有源区内形成阱区(未示出)；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压。
然后，在所述隔离结构101之间的半导体基底100上依次形成栅介质层102和栅电极103，所述栅介质层102和栅电极103构成栅极结构。
继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层104。
参考图2，进行浅掺杂离子注入(LDD)，在栅极结构两侧的半导体基底100内依次形成浅掺杂区105。
参考图3，在栅极结构两侧的侧壁上形成栅极结构的侧墙111；以所述栅极结构为掩膜，进行栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区112和漏区113，所述源区112和漏区113的深度大于源/漏延伸区105的深度。
然而，现有技术形成的晶体管的集成度仍有待提高。
发明内容
本发明解决的问题是怎么提高晶体管的集成度。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底内形成有第一源区；形成覆盖所述半导体衬底和第一源区表面的第一隔离层；在所述第一隔离层上形成第一栅电极，所述第一栅电极位于第一源区上方；形成覆盖所述第一隔离层表面和第一栅电极侧壁表面的第一介质层；形成覆盖所述第一介质层表面和第一栅电极顶部表面的第二隔离层；刻蚀去除部分所述第二隔离层、第一栅电极和第一隔离层，在第二隔离层、第一栅电极和第一隔离层中形成第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区的表面；在所述第一刻蚀孔的两侧侧壁表面形成第一栅介质层；在第一刻蚀孔中的第一栅介质层之间形成第一沟道材料层，所述第一沟道材料层填充满第一刻蚀孔；在所述第一沟道材料层顶部表面上形成第一漏区。
可选的，所述半导体衬底内还形成有环绕所述第一源区的浅沟槽隔离结构。
可选的，所述浅沟槽隔离结构的形成方法为：在所述半导体衬底上形成掩膜层，所述掩膜层中具有暴露出半导体衬底表面的环形开口；以所述掩膜层为掩膜，沿环形开口刻蚀所述半导体衬底，在所述半导体衬底内形成环形的刻蚀凹槽；在所述刻蚀凹槽内填充隔离材料，形成环形的浅沟槽隔离结构。
可选的，在形成浅沟槽隔离结构后，对所述环形的浅沟槽隔离结构之间的半导体衬底进行离子注入，在所述环形的浅沟槽隔离结构之间的半导体衬底内形成第一源区。
可选的，所述第一栅电极的部分位于第一源区正上方，部分位于浅沟槽隔离结构正上方。
可选的，所述第一栅电极的材料为多晶硅。
可选的，所述第一栅电极的厚度为300～2000埃。
可选的，所述第一隔离层和第二隔离层为单层多层堆叠结构。
可选的，所述第一隔离层为双层堆叠结构，包括第一氧化硅层和位于第一氧化硅层上的第一氮化硅层。
可选的，所述第二隔离层为双层堆叠结构，包括第二氮化硅层和位于第二氮化硅层上的第二氧化硅层。
可选的，所述第一栅介质层的形成过程为：在所述第一刻蚀孔的侧壁和底部表面以及第二隔离层的表面形成栅介质材料层；无掩膜刻蚀去除第二隔离层表面上以及刻蚀孔底部表面上的栅介质材料层，在第一刻蚀孔的侧壁表面上形成第一栅介质层。
可选的，所述第一栅介质层的材料为氧化硅。
可选的，所述第一沟道材料层和第一漏极的形成工艺为：采用第一沉积工艺形成第一沟道材料层；采用第二沉积工艺形成所述第一漏极。
可选的，还包括：形成覆盖所述第一漏区和第二隔离层的第二介质层；在所述第二介质层上形成第二栅电极；形成覆盖所述第二介质层表面以及第二栅电极的侧壁表面的第三介质层；在所述第二栅电极和第三介质层上形成第三隔离层；刻蚀所述第三隔离层和第二栅电极以及部分第二介质层，在所述第三隔离层、第二栅电极和第二介质层中形成暴露出第一漏区表面的第二刻蚀孔；在所述第二刻蚀孔的侧壁表面形成第二栅介质层；在第二刻蚀孔中的第二栅介质层之间形成第二沟道材料层，所述第二沟道材料层填充满第二刻蚀孔；在所述第二沟道材料层顶部表面上形成第二漏区。
可选的，还包括：形成覆盖所述第三隔离层和第二漏区的第四介质层；在第二隔离层、第二介质层、第三介质层、第三隔离层和第四介质层中形成与第一栅电极连接的第一插塞；在第四介质层和第三隔离层中形成有第二栅电极连接的第二插塞。
可选的，还包括：形成覆盖所述第N(N≥2)漏区和第N+1(N≥2)隔离层的第N+2(N≥2)介质层；在所述第N+2(N≥2)介质层上形成第N+1(N≥2)栅电极；形成覆盖所述第N+2(N≥2)介质层表面以及第N+1(N≥2)栅电极侧壁表面的第N+3(N≥2)介质层；在所述第N+1(N≥2)栅电极和第N+3(N≥2)介质层上形成第N+2(N≥2)隔离层；刻蚀所述第N+1(N≥2)隔离层和第N+1(N≥2)栅电极以及部分第N+2(N≥2)介质层，在所述第N+2(N≥2)隔离层、第N+1(N≥2)栅电极和第N+2(N≥2)介质层中形成暴露出第N(N≥2)漏区表面的第N+1(N≥2)刻蚀孔；在所述第N+1(N≥2)刻蚀孔的侧壁表面形成第N+1(N≥2)栅介质层；在第N+1(N≥2)刻蚀孔中的第N+1(N≥2)栅介质层之间形成第N+1(N≥2)沟道材料层，所述第N+1(N≥2)沟道材料层填充满第N+1(N≥2)刻蚀孔；在所述第N+1(N≥2)沟道材料层顶部表面上形成第N+1(N≥2)漏区。
本发明还提供了一种晶体管，包括：
半导体衬底，位于所述半导体衬底内的第一源区；覆盖所述半导体衬底和第一源区表面的第一隔离层；位于所述第一隔离层上的第一栅电极，所述第一栅电极位于第一源区上方；覆盖所述第一隔离层表面和第一栅电极侧壁表面的第一介质层；覆盖所述第一介质层表面和第一栅电极顶部表面的第二隔离层；位于所述第二隔离层、第一栅电极和第一隔离层中的第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区的表面；位于第一刻蚀孔的两侧侧壁表面上的第一栅介质层；位于第一刻蚀孔中的第一栅介质层之间的第一沟道材料层，所述第一沟道材料层填充满第一刻蚀孔；位于所述第一沟道材料层顶部表面上的第一漏区。
可选的，位于半导体衬底内的第一浅沟槽隔离结构，所述第一浅沟槽隔离结构环绕所述第一源区。
可选的，还包括：覆盖所述第一漏区和第二隔离层的第二介质层；位于所述第二介质层上的第二栅电极；覆盖所述第二介质层表面以及第二栅电极的侧壁表面的第三介质层；位于所述第二栅电极和第三介质层上的第三隔离层；位于所述第三隔离层和第二栅电极以及部分第二介质层中的第二刻蚀孔，第二刻蚀孔暴露出第一漏区表面；位于所述第二刻蚀孔的侧壁表面的第二栅介质层；位于第二刻蚀孔中的第二栅介质层之间的第二沟道材料层，所述第二沟道材料层填充满第二刻蚀孔；位于所述第二沟道材料层顶部表面上的第二漏区。
可选的，覆盖所述第N(N≥2)漏区和第N+1(N≥2)隔离层的第N+2(N≥2)介质层；位于所述第N+2(N≥2)介质层上的第N+1(N≥2)栅电极；覆盖所述第N+2(N≥2)介质层表面以及第N+1(N≥2)栅电极侧壁表面的第N+3(N≥2)介质层；位于所述第N+1(N≥2)栅电极和第N+3(N≥2)介质层上的第N+2(N≥2)隔离层；位于所述第N+1(N≥2)隔离层和第N+1(N≥2)栅电极以及部分第N+2(N≥2)介质层中暴露出第N(N≥2)漏区表面的第N+1(N≥2)刻蚀孔；位于所述第N+1(N≥2)刻蚀孔的侧壁表面的第N+1(N≥2)栅介质层；位于第N+1(N≥2)刻蚀孔中的第N+1(N≥2)栅介质层之间的第N+1(N≥2)沟道材料层，所述第N+1(N≥2)沟道材料层填充满第N+1(N≥2)刻蚀孔；位于所述第N+1(N≥2)沟道材料层顶部表面上的第N+1(N≥2)漏区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶体管形成方法，在半导体衬底内形成有第一源区后；形成覆盖所述半导体衬底和第一源区表面的第一隔离层；在所述第一隔离层上形成第一栅电极，所述第一栅电极位于第一源区上方；形成覆盖所述第一隔离层表面和第一栅电极侧壁表面的第一介质层；形成覆盖所述第一介质层表面和第一栅电极顶部表面的第二隔离层；刻蚀去除部分所述第二隔离层、第一栅电极和第一隔离层，在第二隔离层、第一栅电极和第一隔离层中形成第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区的表面；在所述第一刻蚀孔的两侧侧壁表面形成第一栅介质层；在第一刻蚀孔中的第一栅介质层之间形成第一沟道材料层，所述第一沟道材料层填充满第一刻蚀孔；在所述第一沟道材料层顶部表面上形成第一漏区。本发明方法形成的晶体管，源区、第一沟道材料层、栅电极以及漏区在半导体衬底上沿垂直方向(垂直方向指垂直与半导体衬底表面的方法)分布，从而减小了形成的晶体管在半导体衬底上占据的横向(横向指平行于半导体衬底表面的方向)的面积，从而提高了晶体管的集成度；本发明的方法，采用一层一层向上的方式依次形成晶体管的各组成部分，工艺简单。
进一步，所述第一栅电极的部分位于第一源区正上方，部分位于浅沟槽隔离结构正上方，第一源区正上方的部分第一栅极中后续形成贯穿第一栅极厚度的第一沟道材料层，浅沟槽隔离结构正上方的第一栅极后续与介质层中形成的第一插塞电连接，因而第一栅电极不会占据较大的横向面积。
进一步，本发明的方法可以在垂直方向上形成多层电连接的晶体管，进一步减小了集成电路占据的横向面积。
本发明的晶体管，所述晶体管的源区和漏区以及栅极结构在半导体衬底上沿垂直方向分布，从而减小了形成的晶体管在半导体衬底上占据的横向的面积，从而提高了晶体管的集成度。
附图说明
图1～图3为现有技术的MOS晶体管的形成过程的剖面结构示意图；
图4～图17为本发明实施例晶体管形成过程的结构示意图。
具体实施方式
如背景技术所言，现有技术形成晶体管的集成度仍有待提升。
研究发现，现有技术形成的晶体管为平面的晶体管，即晶体管的源区和漏区位于栅极结构两侧的半导体衬底内，因而使得晶体管占据较大的横向面积，不利于晶体管集成度的提高。
为此，本发明提供了一种晶体管及其形成方法，所述晶体管的源区和漏区以及栅极结构在半导体衬底上垂直分布，从而减小了形成的晶体管在半导体衬底上占据的横向的面积，从而提高了晶体管的集成度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图4～图17为本发明实施例晶体管形成过程的结构示意图。
参考图4，提供半导体衬底200，所述半导体衬底200内形成有第一源区202。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述半导体衬底200内形成有第一源区202。在一实施例中，所述第一源区202的形成工艺为离子注入，根据形成的晶体管的类型，所述离子注入注入的杂质离子为N型杂质离子或P型杂质离子，具体的，当形成的晶体管为NMOS晶体管时，所述离子注入注入的杂质离子为N型杂质离子，所述N型杂质离子为磷离子、砷离子或锑离子中的一种或几种，当形成的晶体管为PMOS晶体管时，所述离子注入注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。
在另一实施例中，所述第一源区的形成过程可以为：在所述半导体衬底上形成图形化的掩膜层，所述图形化的掩膜层中具有暴露出半导体衬底表面的开口；以所述图形化的掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成凹槽；在所述凹槽中填充应力材料，形成第一源区，所述应力材料用于提高第一沟道材料层中载流子的迁移率。
当形成的晶体管为NMOS晶体管时，所述应力材料为碳化硅，当形成的晶体管为PMOS晶体管时，所述应力材料为锗化硅。
所述半导体衬底200内还形成有环绕所述第一源区202的浅沟槽隔离结构201，所述浅沟槽隔离结构201用于电学隔离相邻的第一源区或有源区。
所述浅沟槽隔离结构201的形成方法为：在所述半导体衬底200上形成掩膜层，所述掩膜层中具有暴露出半导体衬底200表面的环形开口；以所述掩膜层为掩膜，沿环形开口刻蚀所述半导体衬底200，在所述半导体衬底200内形成环形的刻蚀凹槽；在所述刻蚀凹槽内填充隔离材料，形成环形的浅沟槽隔离结构201。
在一实施例中，在形成浅沟槽隔离结构201后，对所述环形的浅沟槽隔离结构201之间的半导体衬底200进行离子注入，在所述环形的浅沟槽隔离结构201之间的半导体衬底内形成第一源区202。
在其他实施例中，也可以在形成环形的浅沟槽隔离结构201之前，在所述半导体衬底200中形成第一源区202。
参考图5，形成覆盖所述半导体衬底200和第一源区202表面的第一隔离层。
所述第一隔离层用于电学隔离后续形成的第一栅电极与第一源区202。
所述第一隔离层可以为单层或多层(≥2层)堆叠结构。
本实施例中，所述第一隔离层为双层堆叠结构，包括位于半导体衬底200上的第一氧化硅层203和位于第一氧化硅层203上的第一氮化硅层204。
在一实施例中，所述第一氧化硅层203的厚度为50～150埃，所述第一氮化硅层204的厚度为100～800埃。
请继续参考图5，在所述第一隔离层上形成栅电极材料层205。
所述栅电极材料层205用于形成第一栅电极。在一实施例中，所述栅电极材料层205的材料为多晶硅，栅电极材料层205的厚度为300～2000埃，栅电极材料层205的形成工艺为化学气相沉积。
参考图6，刻蚀所述栅电极材料层205(参考图5)，在所述第一隔离层上形成第一栅电极206，所述第一栅电极206位于第一源区202上方。
刻蚀所述栅电极材料层205采用干法刻蚀工艺，在实施例中，所述干法刻蚀工艺采用的刻蚀气体为HBr、Cl2和O2。
本实施例中，所述第一栅电极206的部分位于第一源区202正上方，部分位于浅沟槽隔离结构201正上方，第一源区202正上方的部分第一栅电极206中后续形成贯穿第一栅极220厚度的第一沟道材料层，浅沟槽隔离结构201正上方的第一栅极220后续与介质层中形成的第一插塞电连接，因而第一栅电极206不会占据较大的横向面积。
参考图7，形成覆盖所述第一隔离层表面和第一栅电极206侧壁表面的第一介质层207；形成覆盖所述第一介质层207表面和第一栅电极206顶部表面的第二隔离层。
所述第一介质层207的材料为氧化硅、氟硅玻璃、硼硅玻璃或其他合适的介质材料。
所述第二隔离层作为后续形成的第一漏区与第一栅电极206之间的电学隔离层。
所述第二隔离层为单层或多层(≥2层)堆叠结构。
本实施例中，所述第二隔离层包括第二氮化硅层208和位于第二氮化硅层208上的第二氧化硅层209。
请参考图8，刻蚀去除部分所述第二隔离层(包括第二氮化硅层208和位于第二氮化硅层208上的第二氧化硅层209)、第一栅电极206和第一隔离层(第一氧化硅层203和位于第一氧化硅层203上的第一氮化硅层204)，在第二隔离层、第一栅电极206和第一隔离层中形成第一刻蚀孔210，所述第一刻蚀孔210底部暴露出有第一源区202的表面。
所述第一刻蚀孔210中后续形成第一沟道材料层。
所述第一刻蚀孔210的形成工艺为各向异性的干法刻蚀工艺。为了使得形成的第一刻蚀孔具有较好侧壁形貌，以使后续在第一刻蚀孔中形成第一沟道材料层具有较好的侧壁形貌，以利于第一栅电极206对第一沟道材料层的控制，在一实施例中，所述干法刻蚀工艺包括第一刻蚀步骤、第二刻蚀步骤和第三刻蚀步骤，进行第一刻蚀步骤，刻蚀所述第二隔离层，在第二隔离层中形成第一子刻蚀孔，第一刻蚀步骤采用的刻蚀气体的含碳氟的气体，所述含碳氟的气体为CF4、C2F6、C3F8、C4F8、CHF3、CH2F2中的一种或几种，刻蚀气体流量为10sccm至200sccm，反应腔室压强为50毫托至80毫托，腔室温度为20度至100度，源功率源的输出功率为100瓦至1000瓦，偏置功率源的输出功率为50瓦至300瓦；进行第二刻蚀步骤，沿第一子刻蚀孔刻蚀所述第一栅电极206，在第一栅电极206中形成第二子刻蚀孔，所述第二刻蚀步骤采用的刻蚀气体为Cl2、HBr、O2，反应腔室压强为5毫托至50毫托，源功率源的输出功率为150瓦至500瓦，偏置功率源的输出功率为20瓦至150瓦，HBr流量为50sccm至800sccm，Cl2流量为10sccm至400sccm，O2的流量为10～200sccm；进行第三刻蚀步骤，沿第二子刻蚀孔刻蚀所述第一隔离层，在第一隔离层中形成第三子刻蚀孔，第三子刻蚀孔暴露出第一源区202的表面，所述第一子刻蚀孔、第二子刻蚀孔和第三子刻蚀孔构成第一刻蚀孔210，第三刻蚀步骤采用的刻蚀气体的含碳氟的气体，所述含碳氟的气体为CF4、C2F6、C3F8、C4F8、CHF3、CH2F2中的一种或几种，刻蚀气体流量为10sccm至200sccm，反应腔室压强为50毫托至80毫托，腔室温度为20度至100度，源功率源的输出功率为100瓦至1000瓦，偏置功率源的输出功率为80瓦至300瓦。
参考图9，在所述第一刻蚀孔210的两侧侧壁表面形成第一栅介质层211。
本实施例中，所述第一栅介质层211的材料为氧化硅，第一栅介质层211的厚度为50～150埃。在本发明的其他实施例中，所述第一栅介质层211可以为其他合适的材料。
在一实施例中，所述第一栅介质层211的形成过程为：采用沉积或者热氧化工艺在所述第一刻蚀孔210的侧壁和底部表面上形成氧化硅层；无掩膜刻蚀工艺去除第一刻蚀孔210底部表面上氧化硅层，在第一刻蚀孔210的侧壁表面上形成第一栅介质层211。
参考图10，在第一刻蚀孔210(参考图9)中的第一栅介质层211之间形成第一沟道材料层213，所述第一沟道材料层213填充满第一刻蚀孔；在所述第一沟道材料层213顶部表面上形成第一漏区214。
所述第一沟道材料层213的材料为硅、锗或其他合适的半导体材料。所述第一沟槽材料层213中可以根据需要掺杂杂质离子。所述第一沟道材料层213的形成工艺为第一外延工艺，具体的，采用第一外延工艺形成填充满第一刻蚀孔210的第一沟道材料层，然后采用化学机械研磨工艺去除第二隔离层上的第一沟槽材料层。
所述第一漏区214的材料为硅、锗、碳化硅或锗化硅。第一漏区214的形成工艺为第二外延工艺，具体的，采用第二外延工艺形成覆盖所述第二隔离层的第一漏区材料层；刻蚀去除第二隔离层上的部分第一漏区材料层，在第一刻蚀孔中的第一沟道材料层213顶部表面上形成第一漏区214。
在具体的实施例中，当形成的晶体管为NMOS晶体管时，所述第一漏区214材料为硅、锗或碳化硅，当形成的晶体管为PMOS晶体管时，所述第一漏区214材料为硅、锗或锗化硅。
需要说明的是，可以将第一源区202、第一栅介质层211、第一栅电极206和第一漏区214形成的晶体管作为第一层的晶体管。
参考图11，在所述第二隔离层上形成第二介质层216，所述第二介质层216覆盖所述第一漏区214。
所述第二介质层216的材料为氧化硅，第二介质层216的形成工艺为化学气相沉积。
参考图12，刻蚀所述第二介质层216和第二隔离层，在所述第二介质层216和第二隔离层中形成第一通孔217，所述第一通孔217的底部暴露出第一栅电极206的部分表面。
刻蚀所述第二介质层216和第二隔离层采用各向异性的干法刻蚀工艺，比如等离子体刻蚀工艺，等离子体刻蚀工艺采用的刻蚀气体为CF4、C2F6、C3F8、C4F8、CHF3、CH2F2中的一种或几种。
参考图13，在所述第一通孔217(参考图12)中填充金属，形成与第一栅电极206电连接的第一插塞218。
所述金属的材料为W、Cu或Al。
在本发明的其他实施例中，在形成第一层的晶体管后，还可以在垂直方向上继续形成第二层晶体管、第三层晶体管……第M(M≥3)层晶体管。
请参考图14～图16，以在第一层晶体管上形成第二层晶体管作为示例，其中图14～图16为在图11的基础上进行。
参考图14，在所述第二介质层216上形成第二栅电极220。
所述第二栅电极220部分位于第一漏区214正上方的第二介质层216上，部分位于远离第一栅电极206一侧的第二介质层216上，使得第一栅电极206和第二栅电极220在空间上是相互错位的，在保证形成的第一栅电极206和第二栅电极220占据的横向面积较小的同时，方便后续在介质层中形成与第一栅电极206电连接的第一栅电极以及与第二栅电极220电连接的第二栅电极。
参考图15，形成覆盖所述第二介质层216表面以及第二栅电极220的侧壁表面的第三介质层221。
所述第三介质层221的表面与第二栅电极220的表面齐平，便于后续第三隔离层的形成。
参考图16，在所述第二栅电极220和第三介质层221上形成第三隔离层(包括第三氮化硅层222和位于第三氮化硅层上的第三氧化硅层223)；刻蚀所述第三隔离层和第二栅电极220以及部分第二介质层216，在所述第三隔离层、第二栅电极220和第二介质层216中形成暴露出第一漏区214表面的第二刻蚀孔；在所述第二刻蚀孔的侧壁表面形成第二栅介质层231；在第二刻蚀孔中的第二栅介质层231之间形成第二沟道材料层230，所述第二沟道材料层230填充满第二刻蚀孔；在所述第二沟道材料层230顶部表面上形成第二漏区224。
第一漏区214、第二沟道材料层230、第二栅介质层231、第二栅电极220和第二漏区224形成的晶体管作为第二层晶体管，所述第一漏区214作为第二层晶体管的源区。第二层晶体管与第一层晶体管的类型相同，第一层晶体管与第二层晶体管通过第一漏区214电连接。
需要说明的是，同一层的不同晶体管之间也可以通过金属线实现电连接，不同层的晶体管之间也可以通过导电插塞电连接。
参考图17，形成覆盖所述第三隔离层和第二漏区224的第四介质层225；在第二隔离层、第二介质层216、第三介质层221、第三隔离层和第四介质层中225形成与第一栅电极206连接的第一插塞227；在第四介质层225和第三隔离层中形成有第二栅电极220连接的第二插塞228。
在本发明的其他实施例中，还可以在第二层晶体管上形成第三层晶体管……第M(M≥3)层晶体管，后续层晶体管的形成过程与第二层晶体管的形成过程类似，具体为，还包括：形成覆盖所述第N(N≥2)漏区和第N+1(N≥2)隔离层的第N+2(N≥2)介质层；在所述第N+2(N≥2)介质层上形成第N+1(N≥2)栅电极；形成覆盖所述第N+2(N≥2)介质层表面以及第N+1(N≥2)栅电极侧壁表面的第N+3(N≥2)介质层；在所述第N+1(N≥2)栅电极和第N+3(N≥2)介质层上形成第N+2(N≥2)隔离层；刻蚀所述第N+1(N≥2)隔离层和第N+1(N≥2)栅电极以及部分第N+2(N≥2)介质层，在所述第N+2(N≥2)隔离层、第N+1(N≥2)栅电极和第N+2(N≥2)介质层中形成暴露出第N(N≥2)漏区表面的第N+1(N≥2)刻蚀孔；在所述第N+1(N≥2)刻蚀孔的侧壁表面形成第N+1(N≥2)栅介质层；在第N+1(N≥2)刻蚀孔中的第N+1(N≥2)栅介质层之间形成第N+1(N≥2)沟道材料层，所述第N+1(N≥2)沟道材料层填充满第N+1(N≥2)刻蚀孔；在所述第N+1(N≥2)沟道材料层顶部表面上形成第N+1(N≥2)漏区。
本发明实施例还提供了一种晶体管，请参考图13，包括：
半导体衬底200，位于所述半导体衬底200内的第一源区202；
覆盖所述半导体衬底200和第一源区202表面的第一隔离层(包括第一氧化硅层203和位于第一氧化硅层203上的第一氮化硅层204)；
位于所述第一隔离层上的第一栅电极206，所述第一栅电极206位于第一源区202上方；
覆盖所述第一隔离层表面和第一栅电极202侧壁表面的第一介质层207；
覆盖所述第一介质层207表面和第一栅电极206顶部表面的第二隔离层(包括第二氮化硅层208和位于第二氮化硅层208表面的第二氧化硅层209)；
位于所述第二隔离层、第一栅电极206和第一隔离层中的第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区202的表面；
位于第一刻蚀孔的两侧侧壁表面上的第一栅介质层211；
位于第一刻蚀孔中的第一栅介质层211之间的第一沟道材料层214，所述第一沟道材料层214填充满第一刻蚀孔；
位于所述第一沟道材料211层顶部表面上的第一漏区214。
还包括：位于半导体衬底200内的第一浅沟槽隔离结构201，所述第一浅沟槽隔离结构201环绕所述第一源区202。
覆盖第一漏区214和第二隔离层的第二介质层216；位于第二介质层216和第二隔离层中与第一栅电极206电连接的第一插塞218。
本发明另一实施例中，还提供了一种晶体管，请参考图17，包括：半导体衬底200，位于所述半导体衬底200内的第一源区202；
覆盖所述半导体衬底200和第一源区202表面的第一隔离层(包括第一氧化硅层203和位于第一氧化硅层203上的第一氮化硅层204)；
位于所述第一隔离层上的第一栅电极206，所述第一栅电极206位于第一源区202上方；
覆盖所述第一隔离层表面和第一栅电极202侧壁表面的第一介质层207；
覆盖所述第一介质层207表面和第一栅电极206顶部表面的第二隔离层(包括第二氮化硅层208和位于第二氮化硅层208表面的第二氧化硅层209)；
位于所述第二隔离层、第一栅电极206和第一隔离层中的第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区202的表面；
位于第一刻蚀孔的两侧侧壁表面上的第一栅介质层211；
位于第一刻蚀孔中的第一栅介质层211之间的第一沟道材料层214，所述第一沟道材料层214填充满第一刻蚀孔；
位于所述第一沟道材料211层顶部表面上的第一漏区214；
覆盖所述第一漏区214和第二隔离层的第二介质层216；位于所述第二介质层216上的第二栅电极220；覆盖所述第二介质层216表面以及第二栅电极220的侧壁表面的第三介质层221；位于所述第二栅电极220和第三介质层221上的第三隔离层(包括第三氮化硅层222和位于第三氮化硅层222上的第三氧化硅层223)；位于所述第三隔离层和第二栅电极220以及部分第二介质层216中的第二刻蚀孔，第二刻蚀孔暴露出第一漏区214表面；位于所述第二刻蚀孔的侧壁表面的第二栅介质层；位于第二刻蚀孔中的第二栅介质层之间的第二沟道材料层，所述第二沟道材料层填充满第二刻蚀孔；位于所述第二沟道材料层顶部表面上的第二漏区224。
本发明的其他实施例中，还包括：覆盖所述第N(N≥2)漏区和第N+1(N≥2)隔离层的第N+2(N≥2)介质层；位于所述第N+2(N≥2)介质层上的第N+1(N≥2)栅电极；覆盖所述第N+2(N≥2)介质层表面以及第N+1(N≥2)栅电极侧壁表面的第N+3(N≥2)介质层；位于所述第N+1(N≥2)栅电极和第N+3(N≥2)介质层上的第N+2(N≥2)隔离层；位于所述第N+1(N≥2)隔离层和第N+1(N≥2)栅电极以及部分第N+2(N≥2)介质层中暴露出第N(N≥2)漏区表面的第N+1(N≥2)刻蚀孔；位于所述第N+1(N≥2)刻蚀孔的侧壁表面的第N+1(N≥2)栅介质层；位于第N+1(N≥2)刻蚀孔中的第N+1(N≥2)栅介质层之间的第N+1(N≥2)沟道材料层，所述第N+1(N≥2)沟道材料层填充满第N+1(N≥2)刻蚀孔；位于所述第N+1(N≥2)沟道材料层顶部表面上的第N+1(N≥2)漏区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有第一源区，以及环绕所述第一源区的浅沟槽隔离结构；
形成覆盖所述半导体衬底和第一源区表面的第一隔离层；
在所述第一隔离层上形成第一栅电极，所述第一栅电极的部分位于第一源区正上方，部分位于浅沟槽隔离结构正上方；
形成覆盖所述第一隔离层表面和第一栅电极侧壁表面的第一介质层；
形成覆盖所述第一介质层表面和第一栅电极顶部表面的第二隔离层；
刻蚀去除部分所述第二隔离层、第一栅电极和第一隔离层，在第二隔离层、第一栅电极和第一隔离层中形成第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区的表面；
在所述第一刻蚀孔的两侧侧壁表面形成第一栅介质层；
在第一刻蚀孔中的第一栅介质层之间形成第一沟道材料层，所述第一沟道材料层填充满第一刻蚀孔；
在所述第一沟道材料层顶部表面上形成第一漏区；
将所述第一源区、第一栅介质层、第一栅电极和第一漏区形成的晶体管作为第一层晶体管；
形成覆盖所述第一漏区和第二隔离层的第二介质层；在所述第二介质层上形成第二栅电极；形成覆盖所述第二介质层表面以及第二栅电极的侧壁表面的第三介质层；在所述第二栅电极和第三介质层上形成第三隔离层；刻蚀所述第三隔离层和第二栅电极以及部分第二介质层，在所述第三隔离层、第二栅电极和第二介质层中形成暴露出第一漏区表面的第二刻蚀孔；在所述第二刻蚀孔的侧壁表面形成第二栅介质层；在第二刻蚀孔中的第二栅介质层之间形成第二沟道材料层，所述第二沟道材料层填充满第二刻蚀孔；在所述第二沟道材料层顶部表面上形成第二漏区；
将所述第一漏区、第二沟道材料层、第二栅介质层、第二栅电极和第二漏区形成的晶体管作为第二层晶体管，所述第一漏区作为所述第二层晶体管的源区。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述浅沟槽隔离结构的形成方法为：在所述半导体衬底上形成掩膜层，所述掩膜层中具有暴露出半导体衬底表面的环形开口；以所述掩膜层为掩膜，沿环形开口刻蚀所述半导体衬底，在所述半导体衬底内形成环形的刻蚀凹槽；在所述刻蚀凹槽内填充隔离材料，形成环形的浅沟槽隔离结构。
3.如权利要求2所述的晶体管的形成方法，其特征在于，在形成浅沟槽隔离结构后，对所述环形的浅沟槽隔离结构之间的半导体衬底进行离子注入，在所述环形的浅沟槽隔离结构之间的半导体衬底内形成第一源区。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一栅电极的材料为多晶硅。
5.如权利要求4所述的晶体管的形成方法，其特征在于，所述第一栅电极的厚度为300～2000埃。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一隔离层和第二隔离层为单层多层堆叠结构。
7.如权利要求6所述的晶体管的形成方法，其特征在于，所述第一隔离层为双层堆叠结构，包括第一氧化硅层和位于第一氧化硅层上的第一氮化硅层。
8.如权利要求6所述的晶体管的形成方法，其特征在于，所述第二隔离层为双层堆叠结构，包括第二氮化硅层和位于第二氮化硅层上的第二氧化硅层。
9.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一栅介质层的形成过程为：在所述第一刻蚀孔的侧壁和底部表面以及第二隔离层的表面形成栅介质材料层；无掩膜刻蚀去除第二隔离层表面上以及刻蚀孔底部表面上的栅介质材料层，在第一刻蚀孔的侧壁表面上形成第一栅介质层。
10.如权利要求1或9所述的晶体管的形成方法，其特征在于，所述第一栅介质层的材料为氧化硅。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一沟道材料层和第一漏极的形成工艺为：采用第一沉积工艺形成第一沟道材料层；采用第二沉积工艺形成所述第一漏极。
12.权利要求1所述的晶体管的形成方法，其特征在于，还包括：形成覆盖所述第三隔离层和第二漏区的第四介质层；在第二隔离层、第二介质层、第三介质层、第三隔离层和第四介质层中形成与第一栅电极连接的第一插塞；在第四介质层和第三隔离层中形成与第二栅电极连接的第二插塞。
13.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：形成覆盖第N漏区和第N+1隔离层的第N+2介质层；在所述第N+2介质层上形成第N+1栅电极；形成覆盖所述第N+2介质层表面以及第N+1栅电极侧壁表面的第N+3介质层；在所述第N+1栅电极和第N+3介质层上形成第N+2隔离层；刻蚀所述第N+1隔离层和第N+1栅电极以及部分第N+2介质层，在所述第N+2隔离层、第N+1栅电极和第N+2介质层中形成暴露出第N漏区表面的第N+1刻蚀孔；在所述第N+1刻蚀孔的侧壁表面形成第N+1栅介质层；在第N+1刻蚀孔中的第N+1栅介质层之间形成第N+1沟道材料层，所述第N+1沟道材料层填充满第N+1刻蚀孔；在所述第N+1沟道材料层顶部表面上形成第N+1漏区；N≥2。
14.一种晶体管，其特征在于，包括：
半导体衬底，位于所述半导体衬底内的第一源区，以及环绕所述第一源区的浅沟槽隔离结构；
覆盖所述半导体衬底和第一源区表面的第一隔离层；
位于所述第一隔离层上的第一栅电极，所述第一栅电极的部分位于第一源区正上方，部分位于浅沟槽隔离结构正上方；
覆盖所述第一隔离层表面和第一栅电极侧壁表面的第一介质层；
覆盖所述第一介质层表面和第一栅电极顶部表面的第二隔离层；
位于所述第二隔离层、第一栅电极和第一隔离层中的第一刻蚀孔，所述第一刻蚀孔底部暴露出有第一源区的表面；
位于第一刻蚀孔的两侧侧壁表面上的第一栅介质层；
位于第一刻蚀孔中的第一栅介质层之间的第一沟道材料层，所述第一沟道材料层填充满第一刻蚀孔；
位于所述第一沟道材料层顶部表面上的第一漏区；
所述第一源区、第一栅介质层、第一栅电极和第一漏区形成的晶体管作为第一层晶体管；
覆盖所述第一漏区和第二隔离层的第二介质层；位于所述第二介质层上的第二栅电极；覆盖所述第二介质层表面以及第二栅电极的侧壁表面的第三介质层；位于所述第二栅电极和第三介质层上的第三隔离层；位于所述第三隔离层和第二栅电极以及部分第二介质层中的第二刻蚀孔，第二刻蚀孔暴露出第一漏区表面；位于所述第二刻蚀孔的侧壁表面的第二栅介质层；位于第二刻蚀孔中的第二栅介质层之间的第二沟道材料层，所述第二沟道材料层填充满第二刻蚀孔；位于所述第二沟道材料层顶部表面上的第二漏区；
所述第一漏区、第二沟道材料层、第二栅介质层、第二栅电极和第二漏区形成的晶体管作为第二层晶体管，所述第一漏区作为所述第二层晶体管的源区。
15.如权利要求14所述的晶体管，其特征在于，覆盖第N漏区和第N+1隔离层的第N+2介质层；位于所述第N+2介质层上的第N+1栅电极；覆盖所述第N+2介质层表面以及第N+1栅电极侧壁表面的第N+3介质层；位于所述第N+1栅电极和第N+3介质层上的第N+2隔离层；位于所述第N+1隔离层和第N+1栅电极以及部分第N+2介质层中暴露出第N漏区表面的第N+1刻蚀孔；位于所述第N+1刻蚀孔的侧壁表面的第N+1栅介质层；位于第N+1刻蚀孔中的第N+1栅介质层之间的第N+1沟道材料层，所述第N+1沟道材料层填充满第N+1刻蚀孔；位于所述第N+1沟道材料层顶部表面上的第N+1漏区；N≥2。
CN201510536211.1A 2015-08-27 2015-08-27 晶体管及其形成方法 Active CN106486369B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510536211.1A CN106486369B (zh) 2015-08-27 2015-08-27 晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510536211.1A CN106486369B (zh) 2015-08-27 2015-08-27 晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN106486369A CN106486369A (zh) 2017-03-08
CN106486369B true CN106486369B (zh) 2020-04-07

Family

ID=58234574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510536211.1A Active CN106486369B (zh) 2015-08-27 2015-08-27 晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN106486369B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6797771B2 (ja) * 2017-09-15 2020-12-09 株式会社東芝 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226960A (zh) * 2007-01-18 2008-07-23 三星电子株式会社 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10036897C1 (de) * 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US8450175B2 (en) * 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US8866214B2 (en) * 2011-10-12 2014-10-21 International Business Machines Corporation Vertical transistor having an asymmetric gate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226960A (zh) * 2007-01-18 2008-07-23 三星电子株式会社 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法

Also Published As

Publication number Publication date
CN106486369A (zh) 2017-03-08

Similar Documents

Publication Publication Date Title
KR101637679B1 (ko) Ｆⅰｎｆｅｔ을 형성하기 위한 메커니즘들을 포함하는 반도체 디바이스및 그 형성 방법
TWI622129B (zh) 半導體結構及其製造方法
US9911833B2 (en) Semiconductor structures and fabrication methods thereof
KR101653464B1 (ko) 기판 격리 및 도핑되지 않은 채널을 갖는 집적 회로 구조체 및 그 형성방법
US8633516B1 (en) Source/drain stack stressor for semiconductor device
EP3179506B1 (en) Fin-fet device and fabrication method thereof
US10685889B2 (en) Semiconductor structures and fabrication methods thereof
US9985132B2 (en) Semiconductor device and fabricating method of a gate with an epitaxial layer
US20150111362A1 (en) Method Of Making A FinFET Device
TW201719769A (zh) 鰭式場效電晶體的製作方法
TWI713120B (zh) 製造半導體元件與鰭式場效應電晶體的方法
US8329547B2 (en) Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide
US9870951B2 (en) Method of fabricating semiconductor structure with self-aligned spacers
CN109216470B (zh) 半导体结构及其形成方法
TW201724281A (zh) 鰭式場效電晶體的製作方法
TW201916122A (zh) 半導體元件的製造方法
CN106531797A (zh) 半导体器件及其形成方法
TW202017057A (zh) 鰭狀場效電晶體裝置
TWI727053B (zh) 半導體裝置結構之製造方法及半導體裝置結構
CN108574005B (zh) 半导体器件及其形成方法
JP2007103456A (ja) 半導体装置及びその製造方法
US9929153B2 (en) Method of making a FinFET device
CN111627907B (zh) 半导体结构及其形成方法
CN106486369B (zh) 晶体管及其形成方法
KR102613747B1 (ko) 반도체 디바이스 및 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant