KR101398494B1 - 수직 방향의 채널을 갖는 액세스 소자, 이를 포함하는반도체 장치 및 액세스 소자의 형성 방법 - Google Patents

수직 방향의 채널을 갖는 액세스 소자, 이를 포함하는반도체 장치 및 액세스 소자의 형성 방법 Download PDF

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Abstract

액세스 소자 및 이를 형성하는 방법에 있어서, 액세스 소자는 하부 소스/드레인 영역과 상부 소스/드레인 영역을 분리하는 수직 방향의 채널, 채널 상에 구비되는 게이트 절연막, 게이트 절연막을 가로질러 상기 채널들을 연결하는 일체형 게이트 전극/연결 라인을 포함하며, 일체형 게이트 전극/연결 라인은 게이트 절연막과 인접하게 구비되며, 하부 소스/드레인의 일부와 적어도 오버레이되는 디센딩 립 영역을 포함할 수 있다.

Description

수직 방향의 채널을 갖는 액세스 소자, 이를 포함하는 반도체 장치 및 액세스 소자의 형성 방법{Access device having vertical channel and related semiconductor device and a method of fabrication the access device}
본 발명은 액세스 장치, 이를 포함하는 반도체 장치 및 액세스 장치를 제조하는 방법에 관한 것이다. 보다 상세하게는, 수직 방향의 채널을 갖는 액세스 장치, 이를 포함하는 반도체 장치 및 액세스 장치를 제조하는 방법에 관한 것이다.
현대 전자 기기들의 작동은 반도체 장치들을 형성하기 위하여 배치된 각각의 요소들의 수행 능력으로 주로 예견된다. DRAM(dynamic random access memory)은 과거에서부터 현재까지 반도체 장치의 훌륭한 예이다. DRAM은 데이터를 저장하기 위하여 컴퓨터 시스템과 다른 소비 전자 기기에서 넓게 상용된다. DRAM으로 기능하는 요소들이 기능적 저하 없이 실질적으로 감소된 사이즈를 가짐으로써, 전자 기기들의 데이터 저장 능력은 수십 년 간 현저하게 증가하고 있다.
DRAM은 광대한 메모리 셀 어레이로 이해될 수 있다. 메모리 셀 어레이는 가로단의(row-wise) 워드 라인 및 세로단의(columnar) 비트 라인을 포함하는 매트릭스(matrix)의 교차점에 각각 배치된다. 각각의 메모리 셀들은 필드 효과 트랜지스 터(field effect transistor)를 포함하며, 상기 필드 효과 트랜지스터는 커패시터와 같은 저장 요소와 연결된다. 액세스 요소의 게이트 영역으로 인가되는 제어 전압에 따라 읽기/쓰기 작동을 수행하는 동안, 액세스 요소는 스토리지 요소로부터/로 전하의 이동을 허용한다.
DRAM의 단위 사이즈마다 저장 능력은, 메모리 셀 어레이를 형성하는 메모리 셀들을 위한 최대 가능한 집적 밀도의 큰 확장에 의해 결정된다. 즉, 액티브 요소들 및 저장 요소들의 사이즈(즉, 차지하는 면적)는 최대 가능한 집적 밀도에 따라 결정된다. 따라서, 액세스 요소들과 저장 요소들의 사이즈를 최소화하며, 집적 밀도를 개선시키기 위한 시도가 꾸준하게 수행되고 있다.
반도체 장치의 집적 밀도의 실제적인 문제는 반도체 장치를 제조하기 위하여 사용되는 기술들에 의해 제한된다. 즉, 반도체 장치의 제조에 적용되는 가능한 기술들은 반도체 장치를 형성하는 각각의 요소들의 물리적 스케일(scale)을 한정한다. 이러한 스케일 또는 피쳐 사이즈(feature size) "F"는 요소들의 최소 형상(geometry)을 지명하기 위하여 사용되며, 주로 완성되는 반도체 장치의 최대 집적 밀도를 결정한다. 예를 들면, 도 1은 디자인 룰이 작아짐과 다양한 DRAM 디자인 패밀리 사이의 연관성을 설명하기 위한 그래프이다. -□-은 감소하는 디자인 룰을 나타내며, -△-, -▽- 및 -○-은 각각 다양한 DRAM 디자인 패밀리를 나타낸다. -△-, -▽- 및 -○-은 각각 8F2 패밀리, 6F2 패밀리 및 4F2를 나타낸다.
제조 웨이퍼 당 실제 및 추정되는 다이 총계는 200년부터 2010까지 기간에 따라 각 디자인 패밀리를 보여준다. 예를 들면, 반도체 장치의 4F2는 제조 웨이퍼마다 생산된 다이의 수량이 크게 증가한 것을 명백하게 보여주고 있다.
그러나, 4F2 스케일을 가지며 신뢰성 있는 반도체 소자를 형성하기 위하여, 고려해야할 추가적인 주의는 기능성의 손실 없이 구성 요소들의 사이즈를 최소화하는 것이다. 이와 같은 맥락에서, 각각의 메모리 셀들이 메모리 셀 매트릭스에서 차지하는 영역은 수평 방향의 액세스 요소들은 수직 방향의 액세스 요소들로 대체함으로써 감소시킬 수 있다. 수평 방향의 액세스 요소들은 X/Y 평면에 주요 채널을 가지며, 수직 방향의 액세스 요소들은 X/Y 평면과 직교하는 Z 평면에 주요 채널을 갖는다. 물론, X, Y 및 Z 방향들의 디자인은 기판의 워킹 표면에 대하여 전형적으로 만들어진 임의적인 것이다. 그래서, 하기에서는 X 및 Y 방향은 각각 기판의 표면을 가로지르는 워드 라인 및 비트 라인의 연장 방향이며, Z 방향은 X/Y 평면의 수직된 방향이다. 즉, X/Y 평면은 "수평 방향"이며, Z 평면은 "수직 방향"일 수 있다.
도 2, 3 및 4는 종래 기술에 따른 수직 방향의 채널을 갖는 액세스 소자를 포함하는 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 2 내지 도 4를 참조하면, 각각의 액세스 요소는, 베리드 비트 라인 영역으로부터 스토리지 노드(5)로 향하는 Z 방향으로 연장하는 수직 방향의 채널을 포함한다. 베리드 비트 라인은 기판의 절연 영역(1) 상에 형성되며, 스토리지 노드(5)는 워드 라인(4) 상에 형성된다. 수직 채널은 기판으로부터 상방으로 연장하 는 실리콘 필라로써 제공될 수 있다. 수직 채널을 따라 전하들의 이동은 게이트에 의해 제어된다. "필라"는 수평 방향으로 배치된 기판으로부터 수직 방향으로(Z 방향으로) 연장하는 원기둥 또는 필라 형상으로 차지되는 것을 뜻한다. 또한, 필라는 소정의 종회비를 갖는 수직 구조물이다.
도 2 및 도 3을 참조하면, 수직 방향의 채널을 포함하는 각각의 메모리 셀들은 수평 방향의 채널을 포함하는 종래의 메모리 셀들과 비교할 때 보다 밀집되어 구비될 수 있다. 즉, 도 2를 참조하면, 메모리 셀 어레이는 2F×2F 메모리 배치를 갖는 필라 액티브 패턴들에 의해 한정된다. 도 3을 참조하면, 메모리 셀 어레이는 워드 라인(4), 비트 라인(2) 및 절연 산화 스페이서를 포함한다.
그러나, 수직 방향의 채널을 포함하는 종래의 액세스 소자는 공정 수행 횟수와 제조 이슈들에 의한 문제를 발생시킨다. 상기 문제들 중 가장 큰 문제는 워드 라인(4)과 같은 연결 라인(4)의 형성에 관련된 이슈이다. 종래에는, 워드 라인(4)과 같은 연결 라인(4)과, 액세스 요소와 연결되는 게이트 전극(3)들이 분리되어 형성된다. 단순히 두 단계의 제조 공정을 수행한다는 문제뿐만 아니라 연결 라인(4)과 게이트 전극(3) 사이에 자연 산화물 또는 다른 오염막에 의해 야기되는 연결 라인(4)의 저항이 상승하는 문제도 함께 발생한다.
다른 문제는 수직 방향의 채널을 갖는 액세스 요소들과, 저장 요소들과 같은 후속하여 형성되는 연결 부재들 사이의 콘택 저항이다. 상기 액세스 요소들과 후속하여 형성되는 연결 부재들 사이에도 전술한 바와 같이 자연 산화물, 오염막 및 물질막 등에 의해 콘택 저항이 증가하게 된다.
적어도 RAM(random access memory) 소자에서, 수직 방향의 채널을 갖는 액세스 요소들은 종종 높은 수준의 GIDL(gate induced drain leakage) 현상이 발생된다. GIDL 현상은 액세스 요소를 포함하는 메모리 소자의 리플래쉬 비율 및 소모 전력을 저하시킨다.
수직 방향의 액세스 요소가 갖는 또 다른 문제는, 베리드 비트 라인(2) 구조의 자연적이고 기학적 방향 및 정렬에 관한 것이다. 베리드 비트 라인(2) 구조와 연좌하는 하부 소스/드레인은 LD(lightly doped) 구조를 갖는 것이 바람지하다. 그러나, LD 구조의 하부 소스/드레인 영역은 형성하기 용이하지 않으며, 많은 공정 단계들이 요구되며 정렬에 관련된 문제도 있다.
이러한 문제점들과 수직 방향의 채널을 갖는 액세스 요소들을 포함하는 반도체 장치의 디자인 및 제조에 연관된 다른 문제점들은, 적절한 비용과 신뢰성 기대를 갖는 장치를 제조하는데 있어서 많은 어려움이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 상기 문제들을 해결하며 신뢰할 수 있는 디자인 및 제조 공정으로 형성된 수직 방향의 채널을 갖는 액세스 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 액세스 소자를 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 액세스 소자를 형성하는 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 액세스 소자는, 하부 소스/드레인 영역과 상부 소스/드레인 영역을 분리하는 수직 방향의 채널, 상기 채널 상에 구비되는 게이트 절연 패턴 및 상기 게이트 절연 패턴을 가로질러 상기 채널들을 연결하는 일체형 게이트 전극/연결 라인을 포함하며, 상기 일체형 게이트 전극/연결 라인은 상기 게이트 절연 패턴과 인접하게 구비되며, 상기 하부 소스/드레인의 일부와 적어도 오버레이되는 디센딩 립 영역을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연막 패턴은 하부 측면을 영역을 포함하며, 상기 하부 측면 영역은 상기 채널로부터 연장하며, 상기 하부 소스/드레인 영역으로부터 상기 디센딩 립 영역을 분리할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 일체형 게이트 전극/연결 라인은 일체형 게이트 전극/워드 라인이며, 상기 하부 소스/드레인 영역은 베리드 비트 라인 구조와 연좌될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 베리드 비트 라인 구조는 오프셋 스탭 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 멀티-레벨 소스/드레인 영역이며, 상기 제1 소스/드레인은 상기 오프셋 스탭 영역의 상부 영역에 배치되며, 상기 제2 소스/드레인 영역은 상기 오프셋 스탭 영역의 하부 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인을 포함하며, 상기 제1 소스/드레인은 상기 채널을 적어도 일부 둘러싸는 주변 영역에 배치되며, 상기 제2 소스/드레인 영역은 상기 베리드 비트 라인의 길이 방향으로 연장하는 측면 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 액세스 소자는, 상기 상부 소스/드레인 영역과 전기적으로 연결되는 콘택 패드를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 채널은 실리콘 물질의 수직 필라를 포함하며, 상기 콘택 패드는 상기 실리콘 물질로부터 에피택시얼 성장된 실리콘 콘택 패드일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일체형 게이트 전극/연결 라인은 일체형 게이트 전극/워드 라인이며, 상기 하부 소스/드레인 영역은 베리드 비트 라 인과 연좌되며, 상기 일체형 게이트 전극/워드 라인, 상기 채널, 상기 하부 소스/드레인 및 상기 상부 소스/드레인은 메모리 셀 내 필드 효과 트랜지스터로서 결합되어 구동할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일체형 게이트 전극/연결 라인은 상기 채널의 적어도 일부를 완전하게 감쌀 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 인접하게 배치되며, 하부 소스/드레인 및 상부 소스/드레인을 분리하는 수직 방향의 채널 및 상기 채널 상에 형성되는 게이트 절연 패턴을 포함하는 제1 액세스 소자 및 제2 액세스 소자, 상기 기판 상에 배치되며, 상기 제1 및 제2 액세스 소자를 분리하는 제1 층간 절연막 및 상기 제1 층간 절연막 상에 구비되며, 상기 제1 및 제2 액세스 소자의 채널을 연결하는 일체형 게이트 전극/연결 라인을 포함하며, 상기 일체형 게이트 전극/연결 라인은 디센딩 립 영역을 포함하며, 상기 디센딩 립 영역은 상기 제1 또는 제2 액세스 소자의 게이트 절연 패턴과 인접하게 배치되며 상기 제1 또는 제2 액세스 소자의 결합된 하부 소스/드레인의 적어도 일부와 오버레이될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연 패턴은 상기 채널로부터 연장하며, 상기 하부 소스/드레인 영역으로부터 상기 일체형 게이트 전극/연결 라인의 디센딩 립 영역을 분리하는 하부 측면 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자는 반도체 메모리 소자이며, 상기 일체형 게이트 전극/연결 라인은 일체형 게이트 전극/워드 라인이며, 상 기 각각 하부 소스/드레인 영역은 각각의 베리드 비트 라인 구조에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 각각의 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 멀티-레벨 소스/드레인이며, 상기 제1 소스/드레인은 오프셋 스탭 영역의 상부 영역에 형성되며, 상기 제2 소스/드레인은 상기 오프셋 스탭 영역의 하부 영역에 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 각각의 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며, 상기 제1 소스/드레인 영역은 상기 채널을 적어도 일부 감싸는 주변 영역에 형성되며, 상기 제2 소스/드레인 영역은 베리드 비트 라인의 길이 방향으로 연장되는 측면 영역에 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 각각의 일체형 게이트 전극/연결 라인은 게이트 전극/워드 라인이며, 각각의 하부 소스/드레인은 베리드 비트 라인 구조와 연좌되며, 상기 제1 및 제2 액세스 소자는 각 메모리 셀의 필드 효과 트랜지스터로써 동작할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는 DRAM(dynamic random access memory), SRAM(static random access memory), PRAM(phase random access memory), NOR 플래시 메모리(flash memory) 및 NAND 플래시 메모리로 구성된 그룹으로부터 선택된 하나일 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모 리 시스템은, 메모리의 작동을 제어하기 위하여 상기 메모리와 연결되는 메모리 컨트롤러를 포함하며, 상기 메모리는 메모리 셀 영역을 포함하며, 상기 메모리 셀 영역은 메모리 셀 어레이를 포함하고, 상기 어레이 내의 각각 메모리 셀은 액세스 요소 및 저장 요소를 포함하며, 각각의 액세스 요소는, 하부 소스/드레인 영역 및 상부 소스/드레인 영역을 분리하는 수직 방향의 채널, 상기 채널 상에 배치되는 게이트 절연 패턴 및 상기 게이트 절연 패턴을 가로지르며 상기 채널을 연결하는 일체형 게이트 전극/워드 라인을 포함하며, 상기 일체형 게이트 전극/워드 라인은 상기 게이트 절연 패턴과 인접하게 구비되며 상기 하부 소스/드레인 영역에 적어도 일부 오버레이되는 디센딩 립 영역을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연 패턴은 하부 측면 영역을 포함하며, 상기 하부 측면 영역은 상기 채널로부터 연장되며, 상기 하부 소스/드레인 영역으로부터 상기 일체형 게이트 전극/워드 라인의 디센딩 립 영역을 분리할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부 소스/드레인 영역은 오프셋 스탭 영역을 포함하는 베리드 비트 라인 구조와 연좌될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 멀티-레벨 소스/드레인이며, 상기 제1 소스/드레인 영역은 상기 오프셋 스탭 영역의 상부 영역에 배치되며, 상기 제2 소스/드레인 영역은 상기 오프셋 스탭 영역의 하부 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 소스/드레인 영역은 제1 소 스/드레인 영역 및 제2 소스/드레인 영역을 포함하며, 상기 제1 소스/드레인 영역은 상기 채널의 적어도 일부를 감싸는 주변 영역에 배치되며, 상기 제2 소스/드레인 영역은 상기 베리드 비트 라인의 구조의 길이 방향으로 연장하는 측면 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 메모리는 DRAM, SRAM, PRAM, NOR 플래시 메모리 및 NAND 플래시 메모리로 구성된 그룹으로부터 선택된 하나일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 메모리는 주변 영역을 더 포함하며, 상기 주변 영역은, 제1 소스/드레인 및 제2 소스/드레인을 분리하는 수평 방향의 채널을 포함하는 제1 타입 액세스 소자 및 하부 소스/드레인 및 상부 소스/드레인을 분리하는 수직 방향의 채널, 상기 채널 상에 구비되는 게이트 절연 패턴 및 상기 게이트 절연 패턴을 가로질러 상기 채널들을 연결하는 일체의 게이트 전극/워드 라인을 포함하는 제2 타입 액세스 소자를 포함하며, 상기 일체의 게이트 전극/워드 라인은 상기 게이트 절연 패턴에 인접하게 배치되며 상기 하부 소스/드레인 영역의 적어도 일부에 오버레이되는 디센딩 립 영역을 포함할 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 액세스 소자의 형성 방법에 있어서, 기판 표면으로부터 수직 방향으로 연장하는 필라를 형성한다. 상기 수직 필라의 측면 상에 게이트 절연 패턴을 형성한다. 자기 정렬된 하부 소스/드레인 영역을 형성하기 위하여 상기 게이트 절연 패턴 상에 형성되는 희생 게이트 스페이서를 이용한다. 상기 희생 게이트 스페이서를 일체형 게이트 전 극/연결 라인으로 대체한다.
본 발명의 일 실시예에 따르면, 상기 수직 필라는, 상기 기판 상에 필라 마스크 패턴을 형성하고, 상기 필라 마스크를 이용하여 상기 기판을 식각함으로써 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 절연 패턴은, 상기 채널로부터 연장하며 상기 하부 소스/드레인 영역으로부터 성가 일체형 게이트 전극/연결 라인의 디센딩 립 영역을 분리하는 하부 측면 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 정렬된 하부 소스/드레인을 형성하기 위하여 상기 게이트 절연 패턴 사에 형성된 희생 게이트 스페이서를 이용하는 단계 및 상기 희생 게이트 스페이서를 상기 일체형 게이트 전극/연결 라인으로 대체하는 것은, 상기 기판에 형성되며, 상기 희생 게이트 스페이서 아래에 연장하는 제1 소스/드레인막을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판에 제1 소스/드레인막을 형성하는 것은, 상기 기판으로 불순물을 주입하고, 상기 게이트 절연 패턴 상에 희생 게이트 스페이서를 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판에 상기 제1 소스/드레인막을 형성하는 것은, 상기 게이트 절연 패턴 상에 희생 게이트 스페이서를 형성하고, 상기 기판으로 불순물을 주입하며, 상기 불순물을 희생 게이트 스페이서 아래로 열 확산시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 희생 게이트 스페이서 및 제1 오 프셋 리세스 아래에 제1 소스/드레인 영역을 형성하기 위하여, 상기 희생 게이트 스페이서의 외부에 노출된 제1 소스/드레인막 부위를 포함하는 기판을 제거하며, 상기 제1 오프셋 리세스에 제2 소스/드레인막을 형성하기 위하여 상기 기판을 도핑할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 희생 게이트 스페이서의 측면들 상에 하드 마스크를 형성하며, 상기 하드 마스크 패턴 아래에 제2 소스/드레인 영역을 형성하고, 절연 리세스를 형성하기 위하여, 상기 희생 게이트 스페이서 및 하드 마스크 패턴에 외부에 노출된 제2 소스/드레인 막 부위를 포함하는 기판을 제거하고, 상기 하드 마스크 패턴을 제거하며, 상기 절연 리세스에 제1 층간 절연막을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 층간 절연막은 상기 희생막 게이트 스페이서를 적어도 일부 매립하며, 상기 제1 소스/드레인 영역보다 높게 위치하는 상부 표면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 희생 게이트 스페이서를 제거하고, 상기 일체형 게이트 전극/연결 라인의 공간을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일체형 게이트 전극/연결 라인 상에 제2 층간 절연막을 형성하며, 상기 수직 필라의 상부에 상부 소스/드레인 영역을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 선택적 에피택시얼 성장 공정을 이용하여, 상기 상부 소스/드레인 영역과 전기적으로 연결되는 콘택 노드를 형성할 수 있 다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 소스/드레인 영역 및 상기 상부 소스/드레인 영역의 적어도 일부는 낮은 농도 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 일체형 게이트 전극/연결 라인은 일체형 게이트 전극/워드 라인이며, 상기 하부 소스/드레인 영역은 베리드 비트 라인 구조와 연좌될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 베리드 비트 라인 구조는 제1 및 제2 소스/드레인 영역과 상기 절연 리세스에 의해 형성되는 오프셋 스탭 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며, 상기 제1 소스/드레인 영역은 상기 수직 필라의 적이도 일부를 감싸는 주변 영역에 배치되며, 상기 제2 소스/드레인 영역은 상기 베리드 비트 라인 구조물의 길이 방향으로 연장하는 측면 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 수직 필라는 타원의 단면을 가질 수 있다.
전술한 본 발명에 따르면, 일체형 게이트 전극/연결 라인을 포함하는 액세스 소자는 연결 라인의 저항 상승을 억제할 수 있다. 또한, 액세스 소자의 수직 필라 상에 콘택 플러그가 선택적 에피택시얼 성장 공정에 의해 형성됨으로서, 수직 필라 및 콘택 플러그 사이의 저항 상승도 억제할 수 있다. 그리고, 베리드 비트 라인이 오프셋 영역을 가짐으로써, 베리드 비트 라인이 수직 필라와 자기 정렬 구조를 가질 수 있다.
본 발명의 실시예들은 액세스 소자, 이를 포함하는 반도체 장치 및 액세스 소자를 형성하는 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것을 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
본 발명의 실시예들은 도면과 관련된 참조 부호에 따라 설명되어질 것이다. 그러나, 본 발명은 다양한 실시예들일 수 있으며, 단순히 도시된 실시예들에 의해서 한정되지 않는다. 도시된 실시예들은 예시적인 것이다. 본 발명의 실제 스코프(actual scope)는 하기의 청구항들에 의해 정의된다.
본 발명의 따른 실시예들에 따른 액세스 소자에 대해 상세하게 설명하면 다 음과 같다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 6은 도 5에 도시된 반도체 소자를 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체 소자는 다수의 워드 라인(180)들, 다수의 비트 라인(170)들 및 다수의 액세스 소자(190)를 포함한다. 이때, 도 5는 DRAM과 같은 메모리 소자의 메모리 셀 어레이 부분을 도시한 것이다. 여기에서, "액세스 소자(190)"는 반도체 소자에서 사용되는 액티브 요소를 포함한다. 액세스 소자(190)는 소스/드레인 영역들에 의해 분리되는 채널 영역을 포함한다. 예를 들면, 수평 액세스 소자(190)는 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 의해 분리되는 수평 방향의 채널 영역을 포함한다. 수직 액세스 소자(190)는 하부 소스/드레인 영역(130) 및 상부 소스/드레인 영역(140)에 의해 분리되는 수직 방향의 채널 영역을 포함한다. 또한, 액티브 요소는 전자 또는 정공과 같은 전하들을 하나의 소스/드레인 영역으로부터 다른 소스/드레인 영역으로 또는 하나의 소스/드레인으로부터 다른 액세스 요소들과 연결된 요소로 플로우 또는 이동하는 것을 제어한다.
워드 라인(180)들은 제1 방향으로 연장하며, 비트 라인(170)들은 제2 방향으로 연장한다. 일 실시예에 따르면, 제1 방향 및 제2 방향은 수직 방향일 수 있다. 즉, 워드 라인(180)은 X방향으로 연장하며, 비트 라인(170)은 Y방향으로 연장할 수 있다.
액세스 소자(190)는 워드 라인(180)들 및 비트 라인(170)들이 교차하는 교차점에 배치될 수 있다. 액세스 소자(190)는 수직 필라(102), 하부 소스/드레인 영 역(130) 및 상부 소스/드레인 영역(140)을 포함하며, 수직 필라(102)는 하부 소스/드레인 영역(130) 및 상부 소스/드레인 영역(140)을 분리하는 수직 방향의 채널 영역을 포함할 수 있다. 여기에서 "수직"은 "수평"과 기하학적으로 구분되는 것을 의미한다. 예를 들면, 기판(100)의 표면과 90°을 이루는 경우 이는 명백하게 수직이다. 그러나, 본 발명에서는 기판(100)의 표면과 90°내지 45°로 연장하는 것 또한 "수직"을 의미할 수 있다.
상부 소스/드레인 영역(140)은 콘택 패드(145)와 연결된다. 콘택 패드(145)는 선택적 에피택시얼 성장 공정에 의해 형성될 수 있으나, 본 발명이 콘택 패드(145)의 형성 공정을 한정하는 것은 아니다.
도 6을 참조하면, 다수의 워드 라인(180)은 일체형 게이트 전극/워드 라인(180) 구조를 갖는다. 여기에서, "일체형"은 수직 방향의 채널을 감싸는 게이트 전극과 연결 라인과 대응되는 것(즉, 워드 라인)을 모두 포함하는 단일 도전 구조를 의미한다. 본 발명의 실시예들에 따르면, 일체형 게이트 전극/워드 라인(180)은 워드 라인으로 기능하며, 메모리 셀의 워드 라인(180)으로 인가된 전압에 의해 수직방향의 채널이 형성될 수 있다.
각각의 일체형 게이트 전극/워드 라인(180)은 게이트 절연 패턴(106)에 의해 절연된다. 게이트 절연 패턴(106)은 액세스 소자(190)들의 수직 방향의 채널을 위하여 형성된 다수의 수직 필라(102)들에 구비된다. 게이트 절연 패턴(106)은 또한 일체형 게이트 전극/워드 라인(180)의 디센딩 립 영역(181)을 절연한다. 디센딩 립 영역(181)은 하부 소스/드레인 영역(130)의 적어도 일부와 오버레이된다.
상기와 같이 게이트 전극 및 워드 라인(180)이 일체형일 경우, 게이트 전극 및 연결 라인(즉, 워드 라인) 사이 저항이 증가하는 것을 억제할 수 있다. 또한, 일체형 게이트 전극/워드 라인(180)은 동일 공정에 의해 형성되다. 따라서, 반도체 소자의 제조 공정을 보다 단순화할 수 있다.
인접한 액세스 요소들과 인접한 액세스 요소들의 베리드 비트 라인(170) 영역은 절연 리세스(151) 내에 부분적으로 형성된 제1 층간 절연막(155)에 의해 분리된다. 절연 리세스(151)는 인접한 액세스 요소들 사이 기판(100)에 형성된다. 불순물이 도핑된 절연 영역(158)은 절연 리세스(151)의 아래 및/또는 인접한 기판(100)에 선택적으로 제공될 수 있다. 불순물이 도핑된 절연 영역(158)은 인접한 액세스 요소들을 위하여 추가적으로 전기적 절연이 수행될 수 있다.
하부 소스/드레인 영역(130)은 오프셋 스탭 영역(134)과 인접하게 형성된 도핑 영역들을 포함한다. 여기에서, "오프셋 스탭 영역(134)"은 적어도 하나의 물질이 실질적인 수직에서 수평으로 수평에서 수직으로 또는 실질적으로 수평에서 수직으로 수직에서 수평으로 이어지는 것을 의미한다. 보다 상세하게, 하부 소스/드레인 영역(130)은 오프셋 영역과 연관된 멀티-레벨 LD(multi-level lightly doped) 소스/드레인 영역을 포함한다. "LD"는 도핑되는 불순물의 농도가 서로 다른 두 개를 갖는 영역을 의미한다. 상기의 구분은 불순물의 종류, 이온 주입 에너지, 불순물 밀도, 이온 주입 영역 등에 의해 다양할 수 있다. 예를 들면, LD 소스/드레인 영역을 형성하는 공정은 동일하거나 다른 조건 하에서 수행되는 분리된 도핑 공정들에 의해 형성될 수 있다.
"멀티-레벨"은 하부 소스/드레인 영역(130)이 서로 기판(100) 표면 상에 서로 다른 수직 레벨들에 형성된 서로 다른 도핑 영역들을 포함한다는 의미이다. 예를 들면, 멀티-레벨 하부 소스/드레인 영역(130)은 제1 소스/드레인 영역(114) 및 제2 소스/드레인 영역(124)을 형성한다. 제1 소스/드레인 영역(114)은 제1 불순물을 오프셋 스탭 영역(134)의 상부 영역에 도핑(또는 이온 주입)함으로써 형성되며, 제2 소스/드레인 영역(124)은 제2 불순물을 오프셋 스탭 영역(134)의 하부 영역에 도핑(또는 이온 주입)함으로써 형성될 수 있다. 오프셋 스탭 영역(134)에 제1 및 제2 소스/드레인 영역(114, 124)을 포함하는 단일 하부 소스/드레인 영역(130)을 형성한다. 즉, 제1 및 제2 소스/드레인 영역(114, 124)은 오프셋 스탭 영역(134)의 서로 다른 수직 레벨들에 형성되지만, 서로 전기적으로 연결된다.
하부 소스/드레인 영역(130)은 수직의 채널을 형성하는 동안 "자기 정렬"된다. 하부 소스/드레인 영역(130)은 추가적인 마스킹 또는 에치백 공정 없이 정렬된다. 또한, 하부 소스/드레인 영역(130)은 LD(lightly doped) 구조를 갖는다. 더불어, 자기 정렬된 하부 소스/드레인 영역(130)은 일체형 게이트 전극/연결 라인(180)을 형성하는 동안 형성될 수 있다.
일체형 게이트 전극/워드 라인(180) 구조는 특이한 기하학 구조를 갖는다. 종래의 수직 방향의 채널을 갖는 액세스 요소들은 일정한 두께를 갖는 워드 라인(180)들에 의해 연결된다. 이때, 워드 라인(180)은 기판(100)의 상부 표면 또는 기판(100) 상에 형성된 게이트 절연 패턴(106)을 가로지르며 연장한다. 반면, 본 발명의 실시예들에 따른 일체형 게이트 전극/워드 라인(180)은 일정하지 않은 두께 를 갖는다. 보다 상세하게, 일체형 게이트 전극/워드 라인(180)은 각각의 수직 필라(102)를 감싸는(혹은 부분적으로 감싸는) 게이트 절연 패턴(106) 상에 형성된 디센딩 립 영역(181)을 포함한다. 디센딩 립 영역(181)은 하부 소스/드레인 영역(130)의 적어도 일부와 오버레이되며, 디센딩 립 영역(181)은 게이트 절연 패턴(106)에 의해 하부 소스/드레인 영역(130)으로부터 분리된다. 디센딩 립 영역(181)은 게이트 절연 패턴(106) 및 제1 층간 절연막(155) 사이에 배치된다. 이때, 제1 층간 절연막(155)은 하부 소스/드레인 영역(130)의 상부면과 게이트 절연 패턴(106)의 하부 측면 영역(116) 보다 높은 상부면을 가지며 일 방향으로 연장한다.
본 발명의 실시예들에서, 일체형 게이트 전극/워드 라인(180)의 디센딩 립 영역(181)은 자기 정렬된 하부 소스/드레인 영역(130)과 관련된 공정 접근에 의한 결과이다. 즉, 수직 필라(102)와 연관된 자기 정렬된 하부 소스/드레인 영역(130)의 형성과, 수직 필라(102)를 감싸는 일체형 게이트 전극/워드 라인(180)의 형성은 하부 소스/드레인 영역(130)의 일부와 오버레이되는 일체형 게이트 전극/워드 라인(180)의 디센딩 립 영역(181) 형성의 결과이다.
도 7 내지 도 24는 본 발명의 실시예들에 따른 액세스 소자를 형성하는 방법을 설명하기 위한 도면들이다. 특히, DRAM과 같은 반도체 소자 타입을 실시예들로 설명한다. 그러나, 본 발명의 액세스 소자의 형성 방법은 수직 방향의 채널을 포함하는 액세스 요소를 포함하는 다른 형태의 반도체 소자의 제조 공정에 적용될 수 있다.
도 7을 참조하면, 소정의 제1 도전형의 기판(200)을 부분적으로 식각하여 다수의 수직 방향의 필라(202)들을 형성한다. 상기 제1 도전형은 N형 또는 P형의 도전형일 수 있다. 일 실시예들에 따르면, 부분적인 식각은 초기 기판(200) 상에 형성된 필라 마스크 패턴(204)에 의해 수행될 수 있다. 필라 마스크 패턴(204)은 실리콘 질화물과 같은 질화물 또는 절연물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 수직 필라(202)는, 식각된 기판(200)의 상부 표면 상에 약 150nm 내지 약 250nm의 높이 및 약 40nm의 폭으로 형성될 수 있다. 수직 필라(202)는 사각, 원형, 타원형 등의 단면을 가지며 형성될 수 있다. 예컨대, 수직 필라(202)는 원형 또는 타원형의 단면을 갖는 것이 바람직하다. 이는 사각 단면을 갖는 수직 필라(202)는 모서리 부위에 e-필드(e-field)가 집중되며, 상기 e-필드는 제조 공정에서 해로운 영향을 미칠 수 있기 때문이다.
수직 필라(202)를 형성하기 위한 기판(200)을 식각하는 공정은 수직 필라(202)의 높이, 폭 및 단면적의 모양뿐만 아니라 기판(200)이 포함하는 물질, 목적하는 필라 마스크 패턴(204)의 기학학적 구조에 따라 다양할 수 있다. 일 실시예에서, 상기 식각 공정은 RIE(reactive ion etching) 및/또는 등방성 식각을 사용할 수 있다.
도 8 및 9를 참조하면, 수직 필라(202)를 형성한 후, 기판(200) 상에 게이트 절연막(206a)을 형성한다. 게이트 절연막(206a)은 필라 마스크 패턴(204)에 의해 마스킹된 수직 필라(202)의 측면 및 노출된 기판(200)의 상부 표면을 덮도록 형성된다.
제1 소스/드레인막(210)을 형성하기 위하여 제1 도핑 공정(208)을 수행한다. 제1 도핑 공정(208)의 예로는 이온 주입 공정을 들 수 있다.
수직 필라(202)의 측면에 희생 게이트 스페이서(212)를 형성한다. 희생 게이트 스페이서(212)는 제1 증착 공정에 의해 희생막을 기판(200) 상에 형성된다. 희생막은 수직 필라(202), 필라 마스크 패턴(204) 및 기판(200)의 프로파일 따라 연속적으로 형성될 수 있다. 희생막은 폴리실리콘, 실리콘 질화물, 실리콘 게르마늄 등을 이용하여 형성될 수 있다. 일 실시예들에서, 희생막은 약 200Å의 두께로 형성될 수 있다. 그리고 나서, 희생막의 측면 부위를 제거하기 위하여 RIE 공정과 같은 선택적 에치백 공정을 수행하여 희생 게이트 스페이서(212)를 형성한다. 희생 게이트 스페이서(212)는 수직 필라(202)의 측면 상에 형성되며, 기 설정된 측면 폭을 갖는다.
게이트 절연막(206a) 및/또는 희생 게이트 스페이서(212) 및 제1 도핑 공정(208)의 공정 순서는 선택적일 수 있다. 일 실시예들에 있어서, 제1 도핑 공정(208)은 게이트 절연막(206a)을 증착하기 전 또는 후에 수행될 수 있으나, 희생 게이트 스페이서(212)를 형성하기 전에 형성된다. 제1 도핑 공정(208)은 제1 소스/드레인막(210)을 한정하기 위하여 하나 또는 그 이상의 제2 도전형을 갖는 불순물을 이용하여 약 10KeV 이하의 에너지로 수행된다. 제2 도전형을 갖는 불순물은 기판(200)에 포함된 제1 도전형과 반대되는 도전형을 가질 수 있다. 상기 제2 도전형을 갖는 불순물은 붕소(B), 인(P) 또는 비소(As)를 포함할 수 있다.
선택적으로, 제1 소스/드레인막(210)은 제1 희생 게이트 스페이서(212)를 마 스크로 제1 도핑 공정(208)을 수행함으로써 형성될 수 있으며, 이어서, 열 확산 공정을 수행할 수 있다. 열 확산 공정은 목적하는 불순물의 분배와 기판(200)의 상부 표면(특히, 희생 게이트 스페이서(212) 아래에 배치되는 기판(200)의 상부 표면)에 제1 소스/드레인 막의 농도를 한정하기 위하여 사용된다.
본 발명의 일 실시예에 따르면, 제1 소스/드레인막(210)은 기판(200)의 상부 표면에 약 200Å의 두께로 형성될 수 있다. 다른 실시예에 따르면, 제1 소스/드레인막(210)은 기판(200)의 표면 부위에 약 1,000Å이하 두께로 형성될 수 있다. 제1 도핑 공정(208)은 목적하는 불순물 분포, 농도 및 주입 깊이를 성취하기 위하여 이온 주입 및/또는 다수의 열 확산 공정들을 포함할 수 있다.
게이트 절연막(206a)은 실리콘 산화물 또는 고유전율 물질을 포함한다. 고유전율 물질의 예로는 하프늄 산화물 또는 탄탈륨 산화물을 들 수 있다. 게이트 절연막(206a)은 약 40Å 또는 그 이하의 두께로 형성될 수 있다. 게이트 절연막(206a)은 제1 도핑 공정(208) 전 또는 이후에 형성될 수 있다.
도 10은 게이트 절연막(206a), 제1 소스/드레인막(210) 및 희생 게이트 스페이서(212)를 형성한 후, 제1 오프셋 스탭 리세스(218)를 형성하기 위하여 필라 마스크 패턴(204) 및 희생 게이트 스페이서(212)에 의해 노출된 기판(200) 부위 및 상기 노출된 기판(200) 부위에 형성된 게이트 절연막(206a)을 RIE 공정과 같은 식각 공정을 이용하여 제거한다. 제1 오프셋 스탭 리세스(218)의 수직 두께는 제1 소스/드레인막(210)의 이온 주입 깊이보다 실질적으로 작을 수 있다. 상기 제거 공정에 의해 기판(200) 상에 게이트 절연 패턴(206) 및 제1 소스/드레인 영역(210)을 형성할 수 있다. 게이트 절연 패턴(206)은, 희생 게이트 스페이서(212) 하부 표면과 희생 게이트 스페이서(212) 아래에 형성된 제1 소스/드레인 영역(210)을 분리하는 하부 측방 영역을 포함한다.
제1 소스/드레인 영역(210)의 측면 영역의 폭은 수직 필라(202) 상에 형성된 희생 게이트 스페이서(212)의 두께와 연관이 있다. 즉, 제1 소스/드레인 영역(210)이 수직 필라(202)에 대하여 자기 정렬 방식으로 형성될 수 있다.
따라서, 제1 소스/드레인 영역(210)을 형성하기 위하여 추가적인 사진 공정이 필요하지 않다. 그리고, 각각의 제1 소스/드레인 영역(210)은 불순물의 농도, 물리적 사이즈 및 수직 필라(202)에 대하여 정렬에 관하여 정확하게 정의된다. 제1 소스/드레인 영역(210)은, 수직 필라(202)에 형성되는 수직 방향 채널의 일단이 형성되는 하부 소스/드레인 영역(238)의 일부로 기능할 수 있다. 가지 정렬된 하부 소스/드레인 영역(238)은 베리드 비트 라인 구조와 연결될 수 있다. 더불어, 이러한 자기 정렬된 하부 소스/드레인 영역(238)은 동일한 물질을 이용하여 우수하게 제어되는 도핑 공정을 이용하여 형성될 수 있다.
도 11 및 12를 참조하면, 제2 도핑 공정(217)은 필라 마스크 패턴(204) 및 희생 게이트 스페이서(212)를 도핑 마스크로 사용하여 수행된다. 제2 도핑 공정(217)은, 제2 소스/드레인막(220)을 형성하기 위하여 기판(200)(특히, 기판의 제1 오프셋 리세스)으로 제2 도전형의 불순물을 추가적으로 이온 주입함으로써 수행된다. 제2 소스/드레인막(220)의 도핑 깊이는 약 200Å 내지 약 500Å을 가질 수 있다. 제2 소스/드레인막(220)은 제1 소스/드레인막(210)과 전기적으로 연결되도록 형성된다. "전기적 연결"은 제1 소스/드레인 영역(210) 및 제2 소스/드레인 영역이 포함하는 제2 도전형의 불순물들은, 액세스 소자의 작동 중 임의적인 전하들로써 기능할 수 있다. 그래서, 제1 및 제2 소스/드레인 영역은 하부 소스/드레인을 효과적으로 형성한다.
도 12를 참조하면, 제2 소스/드레인 영역은 상기 제2 소스/드레인막(220)으로부터 형성된다. 희생 게이트 스페이서(212)의 측면 상에 하드 마스크 패턴(230)을 형성한다. 하드 마스크 패턴(230)들, 기판(200)의 표면 상에 하드 마스크막을 증착하고, 필라 마스크 패턴(204) 및/또는 희생 게이트 스페이서(212)를 연마 저지막으로 사용하여 하드 마스크막의 상부 표면을 평탄화 공정을 수행한 후, 포토레지스트 패턴을 하드 마스크막 상에 형성하고, 포토레지스트 패턴을 식각 마스크로 사용하여 RIE 식각 공정을 수행함으로써 형성될 수 있다. 상기 포토레지스트 패턴은 제거된다.
희생 게이트 스페이서(212)의 측면에 형성된 하드 마스크 패턴(230)은 제2 소스/드레인 영역의 측면 두께를 한정하는 데 사용될 수 있다. 하드 마스크 패턴(230)을 마스크로 사용하여 노출된 기판(200)을 RIE 공정 등을 이용하여 식각하여, 절연 리세스(232)를 형성한다. 절연 리세스(232)는 제1 층간 절연막(250)과 함께, 인접함 액세스 요소들을 분리하고 전기적으로 절연시킨다. 절연 리세스(232)를 형성하는 공정을 수행하는 동안 상기 하드 마스크 패턴(230) 외부에 노출된 제2 소스/드레인막(220)이 식각되어, 하드 마스크 패턴(230) 아래에 제2 소스/드레인 영역이 형성된다. 절연 리세스(232)는 약 2,500Å의 깊이로 형성된다.
절연 리세스(232)가 형성된 후, 제3 도핑 공정으로 기판(200)에 절연 영역(240)을 선택적으로 형성한다. 절연 영역(240)은 인접한 액세스 요소들을 추가적으로 전기적 절연시키기 위하여 추가적으로 진행될 수 있다. 절연 영역(240)은 절연 리세스(232)에 제1 도전형을 갖는 불순물을 이온 주입함으로써 형성될 수 있다. 절연 영역(240)은 베리드 비트 라인(170) 구조 아래에 절연 리세스(232)의 바닥에 형성될 수 있다. 절연 영역(240)의 필요성은 기판(200)을 이루는 물질, 인접한 액세스 요소들 사이의 이격 거리 및 다양한 요소들과 영역들의 도전형 농도에 따라 결정될 수 있다. 예를 들어, 기판(200)이 SOI(silicon on isolation) 기판(200)일 경우, 절연 영역(240)은 필요하지 않다.
절연 영역(240)을 형성한 후, 하드 마스크 패턴(230)은 희생 게이트 절연막(206a)으로부터 제거된다. 상기 제거 공정으로 선택적 식각 공정을 사용할 수 있다. 식각 선택비는 하드 마스크 패턴(230)에 포함된 물질과 희생 게이트 스페이서(212)에 포함된 물질이 서로 다른 물질로써 다른 기능을 가질 수 있다.
도 13을 참조하면, 하드 마스크 패턴(230)을 제거하고, 제2 소스/드레인 영역 및 절연 리세스(232)를 형성한 후, 제1 층간 절연막(250)을 기판(200) 상에 연속적으로 증착한다. 제1 층간 절연막(250)은 FO(flowable oxide), HDP(high density plasma) 산화물, BPSG(boro-phosphous silicon glass), USG(undoped silicon glass) 등을 이용하여 형성될 수 있다. 기판(200) 상에 제1 층간 절연막(250)을 형성한 후, 필라 마스크 패턴(204)을 연마 저지막으로 사용하여, 제1 층간 절연막(250)이 균일한 제1 두께(251)를 갖도록 제1 층간 절연막(250)의 상부를 연마한다.
도 14를 참조하면, 균일한 제1 두께(251)를 갖는 제1 층간 절연막(250)을 제1 두께(251)보다 작은 제2 두께(252)를 갖도록 에치백하여, 제1 층간 절연막 패턴(255)을 형성한다. 제1 층간 절연막의 식각은 HF 또는 LAL과 같은 물질을 사용하여 정해진 시간으로 습식 식각 공정 및/또는 건식 식각을 이용하여 수행될 수 있다. 상기 식각 공정은 제1 층간 절연막에 포함된 물질이 필라 마스크 패턴(204) 및 희생 게이트 스페이서(212)에 포함된 물질과 선택 식각비를 가짐으로써 수행될 수 있다.
도 5, 도 6 및 도 14에 따르면, 베리드 비트 라인은 제2 방향으로 연장한다. 제2 방향은 워드 라인의 제1 방향과 수직된 방향이다. 도 14를 참조하면, 베리드 비트 라인은 오프셋 스탭 영역을 포함한다. 오프셋 스탭 영역은 하부 소스/드레인 영역(238)을 포함한다. 하부 소스/드레인 영역(238)은 오프셋 스탭 영역의 다층 수직 레벨로 형성된다. 즉, 제1 하부 소스/드레인 영역(214)을 오프셋 스탭 영역의 상부 레벨에 위치하도록 형성되고, 제2 하부 소스/드레인 영역(224)은 오프셋 스탭 영역의 하부 레벨에 위치하도록 형성된다. (전술한 바와 같이, 제1 및 제2 하부 소스/드레인 영역(214, 224)은 전기적으로 연결되도록 형성된다.)
도 5, 17 및 18을 참조하면, 하부 소스/드레인 영역(238)은 제1 소스/드레인 영역(210) 및 제2 소스/드레인 영역을 포함한다. 제1 소스/드레인 영역(210)은 수직 필라(202)의 적어도 일부를 감싸는 베리드 비트 라인의 주변 영역에 배치되도록 형성되고, 제2 소스/드레인 영역은 베리드 비트 라인 구조의 길이 방향으로 연장하 는 측면 영역에 구비되도록 형성된다.
제1 층간 절연막 패턴(255)은 제1 하부 소스/드레인을 완전하게 매립할 수 있는 두께를 가지도록 형성된다. 제1 층간 절연막 패턴(255)은 게이트 절연 패턴(206)의 하부 측면 영역보다 높으며 하부 측면 영역과 수직된 방향으로 연장하는 상부면을 갖는다. 또한, 제1 층간 절연막 패턴(255)은 상기 제1 하부 소스/드레인 영역(214)의 최고 레벨보다 높은 상부면을 갖는다.
하부 소스/드레인 영역(238)을 완전하게 매립하도록 형성된 제1 층간 절연막 패턴(255)은 GIDL(gate induced drain leakage) 현상을 억제할 수 있다. GIDL 효과는 드레인과 게이트 요소들 사이가 불완전하게 절연되도록 오버랩되는 경우 발생된다. GIDL은 로직 소자 또는 다른 형태의 반도체 소자에 치명적인 문제를 야기하지는 않으나, 메모리 소자의 수행 속도에 좋지 않은 영향을 미친다. 도 7 내지 도 24를 참조하면, 제1 층간 절연막 패턴(255)은 하부 소스/드레인 영역(238) 상에서 연장한다.
도 15는 제1 층간 절연막 패턴(255)을 형성한 후, 희생 게이트 스페이서(212)는 수직 필라(202)로부터 제거되어, 게이트 절연 패턴(206)을 노출시킨다. 희생 게이트 절연막의 선택적인 제거는 등방성 습식 식각 공정에 의해 수행된다. 예를 들면, 희생 게이트 스페이서(212)가 질화물을 포함하는 경우, 인산(H3PO4)을 사용하는 습식 식각으로 희생 게이트 스페이서(212)를 제거할 수 있다. 그러나, 희생 게이트 스페이서(212)들이 폴리실리콘 또는 실리콘 산화물을 포함하는 경우, 다 른 습식 식각액을 이용하여 제거한다.
도 16을 참조하면, 희생 게이트 스페이서(212)를 제거한 후, 기판(200) 상에 도전막(260)을 연속적으로 증착하고, 도전막(260)이 균일한 제1 두께를 갖도록 도전막(260)을 필라 마스크 패턴(204)을 연마 저지막으로 사용하는 화학적 기계적 연마 공정을 수행하여 평탄화한다. 도전막(260)은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘, 텅스텐과 같은 금속, 탄탈륨 질화물과 같은 금속 질화물, 금속 실리사이드 또는 이들의 혼합물을 이용하여 형성될 수 있다. 도전 물질을 박막상태로 적층시켜 다층 구조의 도전막(260)을 형성할 수 있다.
도 17 및 도 18을 참조하면, 도전막(260)을 평탕화한 후, 도전막(260)이 제1 두께보다 작은 제2 두께를 갖도록 도전막(260)을 에치백한다. 목적하는 제2 두께를 갖는 도전막(260)은 일체형 게이트 전극/워드 라인(280)으로 기능한다. 일체형 게이트 전극/워드 라인(280)은 도전막(260)의 물질에 따라 다양한 공정에 의해 형성될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 도전막(260)은 RIE 공정 또는 선택적 습식 공정에 의해 형성될 수 있다.
수직 필라(202)의 상부 일부가 노출된다. 노출된 수직 필라(202)의 상부 일부는 식각 공정에 의해 일체형 게이트 전극/워드 라인(280)의 상부에 위치한다. 수직 필라(202)의 상부는 상부 소스/드레인 영역(290)이 형성될 정도의 영역만큼 노출된다. 수직 필라(202)의 상부는 일체형 게이트 전극/워드 라인(280)의 상부로부터 약 100nm 정도 노출되며, 일체형 게이트 전극/워드 라인(280) 구조는 약 150nm의 두께를 갖는다.
상부 소스/드레인 영역(290)을 형성한다. 예를 들면, 필라 마스크 패턴(204)은 제거된다. 노출된 수직 필라(202) 상부로 수직하여 선택된 불순물을 도핑시킨다. 그러나, 후속되는 제2 층간 절연막(300)은 형성하는 단계에서, 필라 마스크 패턴(204)이 계속 구비되는 것이 유리하다. 이와 같은 경우, 상부 소스/드레인 영역(290)은, 큰 각도의 이온 주입 공정, 플라즈마가 추가된 이온 주입 공정 또는 다른 도핑 공정(292)을 수행함으로써, 수직 필라(202)의 상부에 형성된다. 상부 소스/드레인 영역(290)을 형성하는 공정은 열 확산 공정을 포함할 수 있으며, 상기 열 확산 공정은 필라 액티브 패턴의 제거 없이 상부 소스/드레인 영역(290)을 형성하는 경우에 사용된다. 실시예들에 따르면, 상부 소스/드레인 영역(290)은 LD 구조를 가질 수 있다.
도 19를 참조하면, 상부 소스/드레인을 형성한 후, 제2 층간 절연막(300)을 기판(200) 상에 형성하고, 필라 마스크 패턴(204)을 연마 저지막으로 사용하는 평탄화 공정을 수행하여 균일한 제1 두께를 갖는 제2 층간 절연막(300)을 형성한다. 제2 층간 절연막 패턴(310)은 FO, HDP 산화물, BPSG, USG 등을 포함할 수 있다.
도 20을 참조하면, 제2 층간 절연막(300)을 연마한 후, 수직 필라(202)의 상부 표면을 연마 저지막으로 사용하는 화학적 기계적 연마 공정을 사용하여 목적하는 제2 두께를 갖는 층간 절연막을 형성한다. 제2 두께는 제1 두께보다 작다. 화학적 기계적 연마 공정은 필라 마스크 패턴(204) 및 제2 층간 절연막(300)의 상부를 함께 제거할 수 있다. 이로써, 제2 층간 절연막 패턴(310)을 형성한다. 선택적으로, 제2 층간 절연막(300)의 상부를 식각하기 전에, 하드 마스크 패턴(230)을 선택 적으로 제거할 수 있다.
도 21을 따르면, 상부 소스/드레인은 후속하여 형성되는 저장 요소들과 같은 요소에 의해 직접적으로 전기적으로 연결되도록 노출된다. 선택적으로, 도전성 금속 라인 또는 이와 유사한 구조가 상부 소스/드레인 영역(290)과 연결될 수 있다.
도 22를 참조하면, 커패시터와 같은 저장 요소와 연결되기 위하여 상부 소스/드레인 영역(290)을 준비하기 위하여 컨디셔닝 임플란트(conditioning implant) 또는 다른 복귀(rehabilitating fabrication) 공정들(320)이 수행된다. 컨디셔닝 임플라트(320)는 필라 마스크 패턴(204)을 제거하는 공정 및/또는 제2 층간 절연막(300)의 상부를 식각하는 공정에서 야기된 손상을 큐어링하는 공정일 수 있다. 부가적으로, 제2 층간 절연막 패턴(310)의 형성하기 전 상부 소스/드레인 영역(290)을 형성하는 것을 대신하여, 제2 층간 절연막(300)의 상부가 수직 필라(202)의 상부로 불순물을 선택적으로 주입할 수 있다.
도 23 및 도 24를 참조하면, 상부 소스/드레인 영역(290)과 상부 연결 요소 사이에 낮은 콘택 저항을 획득하기 위하여, 선택적 에피택시얼 성장 공정을 사용하여 상부 소스/드레인 영역(290) 상에 콘택 노드(330)를 형성할 수 있다. 상기 상부 연결 요소로 저장 요소 등을 들 수 있다. 상부 콘택 노드(330)는 현저하게 낮은 콘택 저항을 제공할 수 있다.
본 발명의 다양한 실시예들은 LD 구조를 갖는 소스/드레인 영역들을 도시화하고 있다. 하부 소스/드레인 영역(238)(도 6 및 도 7 참조)과 상부 소스/드레인 영역(290)은 LD구조로부터 도움이 된다. LD 소스/드레인 영역 구조의 이점들은 상 기에 기술하여 생략하기로 한다. 그러나, 본 발명의 실시예들의 소스/드레인 영역들은 LD 구조의 소스/드레인 영역들로 한정되지 않는다. 예를 들면, 컨트롤 로직 장치에 연관된 액세스 요소들은 LD 구조의 소스/드레인 영역들을 사용하지 않아도 된다.
본 발명의 실시예들에 따른 반도체 메모리 장치에서, 종래의 수평으로 배치된 액세스 요소들의 GIDL의 발생을 크게 감소시키거나 방지하기 위한 본 발명의 실시예들은 매우 주목할 만하다. 종래 기술의 수평 방향의 액세스 요소들과 연결된 게이트 산화막 및/또는 소스/드레인 영역들의 불순물 농도에서 공정의 다양함들은 종종 GIDL의 발생을 주도한다. 본 발명의 실시예들에 따른 공정들에 의해 형성된 수직 방향의 채널을 갖는 액세스 요소들과 유사한 요소들의 특이한 배치들은 이러한 문제들을 억제한다.
아래에서 설명된 본 발명의 실시예들에 따른 액세스 소자의 형성 방법들은 일체형 게이트 전극/연결 라인(280)의 형성과 관련된 "희생 대체 게이트(sacrificial replacement gate)"를 기재한다. 즉, 일체형 게이트 전극/연결 라인(280)의 디센딩 립 영역에서 측면 폭을 한정하는 희생 게이트 스페이서(212)의 형성, 제거 및 대체는, 자기 정렬된 하부 소스/드레인 영역(238)을 정교하게 형성할 수 있으며, 게이트 전극 및 연결 라인을 따로 형성하지 않을 수 있다.
"임플란트(implant)" 또는 "임플란테이션(implatation)"은 직접적인 에너지 필드를 가지고 수행되는 불순물 주입하는 제조 공정으로 한정되지 않는다. "임플란테이션 공정" 또는 임플란팅(implanting) 단계는 선택된 불순물을 가지고 타켓 물 질로 "도핑"하는 모든 공정들을 포함한다.
상부/하부, 상에/아래에, 수평의/수직의 등과 같은 기하학적 또는 공간적으로 기재된 용어들은 실시예들에 의해 기재된 것들과 연관된 문맥에 따라 사용되어진다. 문자 그대로 또는 해설은 이러한 용어들에 속하는 것으로 생각되지 않는다. X, Y 및 Z 방향과 그 방향의 관련된 평면들과 같은 용어들은 단지 도시된 실시예들의 맥락에서 관련된 방향들로 구별된다.
몇몇 DRAM 예들은 본 발명의 실시예들을 기재하기 위한 수단으로 사용된다. 그러나, 다른 형태의 반도체 메모리 장치들도 본 발명에 따라 형성된 수직 방향의 채널을 갖는 액세스 요소들(예를 들면, 트랜지스터)로부터 효과를 얻을 수 있다. 다른 형태의 메모리들의 예로는 SRAM(static random access memory), PRAM(phase random access memory), NOR 플래시 메모리, NAND 플래시 메모리 등을 들 수 있다. 로직 회로 또한 본 발명의 실시예들에 따라 제조된 수직 방향의 채널을 갖는 액세스 요소들(예를 들면, 트랜지스터)로부터 효과를 얻을 수 있다.
도 25를 참조하면, 메모리 시스템은 메모리 컨트롤러(500) 및 메모리(502)를 포함한다. 메모리(502)를 액세스 요소를 포함하며, 액세스 요소는 수직 방향의 채널을 포함한다. 도 26을 참조하면, 메모리는 메모리 셀 영역(510)과 하나 또는 그 이상의 주변 영역들(512)을 포함한다. 메모리 셀 영역(510)에 형성되는 메모리 어레이의 밀도는 수직 방향의 채널을 갖는 액세스의 요소들에 의해 적합해질 수 있다. 그러나, 주변 영역(512)의 액세스 영역은 본 발명의 실시예들에 따른 디자인 및 제조 공정으로부터 이점이 될 수 있다.
주변 영역(512)은 수평 방향의 채널을 갖는 액세스 요소들과 수직 방향의 채널을 갖는 액세스 요소들을 혼합하여 포함할 수 있다. 예를 들어, 이와 같이 혼합된 액세스 요소들은 주변 영역에 형성된 적어도 하나 이상의 디코더 회로(decoder circuit)에 사용될 수 있다. 디코더 회로는 메모리 셀 영역(510)에서 메모리 어레이를 가로질러 연장하는 워드 라인으로 제어 신호로써 워드 라인 전압을 제공한다. 주변 영역(512)은 메모리 셀 영역보다 넓으며, 인접한 액세스 요소들 사이의 이격 간격이 더 넓을 수 있어서, 도 7에 도시된 절연 영역(240)과 같은 전기적 절연 공정을 감소시킬 수 있다.
도 26은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 사시도이고, 도 27은 도 26에 도시된 반도체 소자를 Ⅰ-Ⅰ′으로 절단한 단면도이다.
도 27 및 도 28을 참조하면, 반도체 소자는, 기판(600) 상에 구비된 액티브 패턴들(614), 상기 액티브 패턴들(614)을 서로 격리시키기 위한 필드 절연막 패턴들(622)과, 불순물 영역들과, 게이트 절연막 패턴들(616) 및 도전 패턴들(626)을 포함한다.
기판(600)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판 또는 SOI(silicon on isolation) 기판을 사용할 수 있다.
액티브 패턴들(614)은 기판(600) 상에 구비된다. 각각의 액티브 패턴들(614)은 제1 폭을 갖는 제1 패턴들(604)과 상기 제1 패턴들(604) 하부에 상기 제1 패턴들(604)보다 넓은 폭을 갖는 제2 패턴들(612)을 포함한다.
각각의 제1 패턴들(604)은 기둥(pillar) 형상을 가지며, 각각의 제2 패턴들(612)은 일 방향으로 연장하는 핀(fin) 형상을 갖는다. 상기 제1 패턴들(604)은 상기 제2 패턴들(612) 상에 일렬로 구비되며, 상기 각각의 제2 패턴들(612)의 연장 방향과 수직된 방향으로도 일렬로 구비될 수 있다.
필드 절연막 패턴들(622)은 상기 액티브 패턴들(614)을 격리시키는 기능을 수행한다. 각각의 필드 절연막 패턴들(622)은 상기 제2 패턴들(612)의 측벽들과 접하며 구비되며, 상기 제2 패턴들(612)이 상부면들보다 높은 상부면들을 갖는다. 그리고, 도시된 바와 같이, 각각의 필드 절연막 패턴들(622)과 상기 제1 패턴들(604)은 접하지 않고 이격되어 위치한다. 도시된 바와 같이, 상기 이격된 부위들에 도전 패턴들(626)이 구비된다.
상기 각각의 필드 절연막 패턴들(622)은 산화물을 포함하며, 상기 산화물의 예로는 실리콘 산화물 및 실리콘 산질화물 등이 있다. 상기 실리콘 산화물로는, BPSG(boro-phospho-sililcate glass), TOSZ(Tonen Silazene), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP-CVD(high density plasma-CVD) 산화물 등을 들 수 있다.
각각의 필드 절연막 패턴들(622) 하부에는, 이후에 설명되는 제1 불순물 영역들(618)의 불순물 확산을 억제하기 위하여, 상기 제1 불순물 영역들(618)과 반대 도전형의 불순물이 도핑된 확산 억제 영역들(620)을 구비할 수 있다. 예를 들어 설명하면, 상기 제1 불순물 영역들(618)이 3족 원소들을 포함하면, 상기 확산 억제 영역들(620)은 5족 원소들을 포함할 수 있다.
게이트 절연막 패턴들(616)은 액티브 패턴들(614)과 도전 패턴들(626)을 절연하는 기능을 수행한다. 각각의 게이트 절연막 패턴들(616)은 상기 제1 패턴들(604)의 측면들 및 제2 패턴들(612)의 상부면들 상에 구비된다. 즉, 상기 게이트 절연막 패턴들(616)은 기둥 형상의 제1 패턴들(604)을 감싸며 구비되고, 상기 제2 패턴들(612) 상부면들 상에 구비된다.
상기 각각의 게이트 절연막 패턴들(616)은 산화물 또는 고 유전율 물질을 포함할 수 있다. 상기 산화물의 예로써는 실리콘 산화물(SiO2)을 들 수 있으며, 고 유전율 물질로는 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등을 들 수 있다.
도전 패턴들(626)은 트랜지스터의 게이트 전극 및 워드 라인의 기능을 수행하게 된다. 각각의 도전 패턴들(626)은 게이트 절연막 패턴들(616)과 접하며 하부로 돌출된 제1 영역들과, 상기 제1 영역들로부터 연장되며 상기 제1 영역들과 동일한 위치의 상부면들을 가지며 상기 제1 영역들보다 좁은 폭을 갖는 제2 영역들을 포함한다. 특히, 제1 영역들은 전술한 바와 같이 상기 제1 패턴들(604) 및 필드 절연막 패턴들(622) 사이의 이격된 부위들에 구비됨으로써, 하부로 돌출된 부위들을 갖게 된다.
그리고, 상기 제1 영역들은 상기 게이트 절연막 패턴들(616)이 구비된 제1 패턴들(604)을 감싸며 구비되고, 상기 제2 영역들은 인접한 제1 영역들과 전기적으로 연결한다. 따라서, 상기 제1 영역들은 트랜지스터의 게이트 전극으로 기능하게 되고, 상기 제2 영역들은 트랜지스터의 워드 라인으로 기능하게 된다.
또한, 상기 도전 패턴들(626)의 상부면들은 상기 제1 패턴들(604)의 상부면보다 낮을 수 있다. 상기 도전 패턴들(626)이 구비되지 않은 제1 패턴들(604) 상부 부위들에는 제2 불순물 영역들(634)이 구비된다.
상기 도전 패턴들(626)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 또는 금속 실리사이드 등을 포함할 수 있다.
상기와 같이 각각의 도전 패턴들(626)이 하부로 돌출된 제1 영역들 및 상기 제1 영역들과 단차를 갖는 제2 영역들을 형성함으로써, 상기 도전 패턴들(626)을 포함하는 반도체 소자의 공정 단계를 감소시킬 수 있으며, 보다 용이하게 반도체 소자를 형성할 수 있다. 또한, 상기 반도체 소자의 신뢰성을 향상시킬 수 있다.
불순물 영역들은, 상기 제2 패턴들(612) 상부에 구비되는 제1 불순물 영역들(618)과, 상기 제1 패턴들(604) 상부에 구비되는 제2 불순물 영역들(634)을 포함한다.
제1 불순물 영역들(618)은 트랜지스터의 소스/드레인으로 기능하는 동시에, 일 방향으로 연장하는 비트 라인으로도 기능할 수 있다. 특히, 제1 불순물 영역들(618)이 비트 라인으로 기능할 시, 상기 비트 라인이 트랜지스터의 하부에 구비됨으로서, 베리드 비트 라인(buried bit line)이라 한다.
각각의 제1 불순물 영역들(618)은 제2 패턴들(612) 상부에 구비된다. 즉, 상기 제1 불순물 영역들(618)은 상기 제2 패턴들(612)의 연장 방향과 동일한 방향으로 연장하며 구비된다. 그리고, 상기 각각의 제1 불순물 영역들(618)은 상기 제1 패턴들(604)과 자기 정렬된(self-aligned) 상태로 구비된다.
상기 제1 불순물 영역들(618)은 제1 도즈량의 제1 불순물을 포함하며, 상기 제1 불순물은 붕소(B) 등과 같은 3족 원소들 또는 질소(N) 및 인(P)과 같은 5족 원소들을 포함할 수 있다.
상기와 같이 상기 제1 불순물 영역들(618)이 상기 제1 패턴들(604)에 의해 자기 정렬됨으로써, 게이트 전극 및 워드 라인을 일체로 포함하는 도전 패턴들(626)을 용이하게 컨트롤할 수 있으며, 이로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.
제2 불순물 영역들(634)은 상기 제1 불순물 영역들(618)과 함께 트랜지스터의 소스/드레인으로 기능한다. 상기 제1 불순물 영역들(618) 및 제2 불순물 영역들(634)이 상기 제1 패턴들(604)의 상부 및 하부에 구비됨으로써, 상기 제1 패턴들(604)의 내측면을 따라 채널 영역이 생성될 수 있다. 즉, 상기 채널 영역들이 상기 기판(600) 표면을 기준으로 수직 방향으로 생성된다.
상기 제2 불순물 영역들(634)은 제2 도즈량의 제2 불순물을 포함하며, 상기 제2 불순물은 붕소(B) 등과 같은 3족 원소들 또는 질소(N) 및 인(P)과 같은 5족 원소들을 포함할 수 있다. 또한, 상기 제2 불순물은 상기 제1 불순물과 실질적으로 동일할 수 있다.
일 실시예 따르면, 상기 제2 불순물 영역들(634)은 저농도 영역들(628) 및 고농도 영역들(632)을 포함할 수 있다. 상기 저농도 영역들(628)은 상기 제1 패턴들(604)의 상부 측면들에 위치하고, 상기 고농도 영역들(632)은 상기 제1 패턴들(604)의 상부 표면들에 위치한다.
또한, 상기 반도체 소자는, 상기 도전 패턴들(626)을 커패시터들 또는 도전 배선들과 절연시키는 층간 절연막 패턴들(630)과, 제2 불순물 영역들(634)과 전기적으로 연결되는 커패시터들(도시되지 않음) 및 도전 배선들(도시되지 않음)과, 상기 제2 불순물 영역들(634)과 상기 커패시터들 및 도전 배선들을 전기적으로 연결시키는 패드들(636)을 더 포함할 수 있다.
상기 층간 절연막 패턴들(630)은 상기 도전 패턴들(626) 상에 구비되고, 상기 제1 패턴들(604)의 상부면들과 동일한 위치의 상부면들을 갖는다.
상기 패드들(636)은 상기 제2 불순물 영역들(634)과 접하며 구비되고, 상기 제2 불순물 영역들(634)보다 넓은 단면적을 가질 수 있다. 또한, 상기 패드들(636)은 상기 제1 패턴들(604)과 실질적으로 동일한 격자 구조를 가질 수 있다.
상기 커패시터들은 상기 제2 불순물 영역들(634)과 접하며 구비되거나, 상기 패드들(636) 상에 구비될 수도 있다. 상기 커패시터들은 실린더 타입(cylinder type), 플래나 타입(planar type) 또는 콘캐이브 타입(concave type) 등 다양한 구조를 가질 수 있다.
상기 도전 배선들은 상기 제2 불순물 영역들(634)과 접하여 구비되거나, 상기 패드들(636) 상에 구비될 수도 있다.
상기 반도체 소자의 도전 패턴들(626)이 게이트 전극 및 워드 라인을 일체로 포함함으로써, 상기 반도체 소자의 공정 단계를 간소화할 수 있다. 또한, 상기 제1 불순물 영역들(618)이 상기 제1 패턴들(604)에 의해 자기 정렬됨으로써, 상기 도전 패턴들(626)을 보다 용이하게 제어할 수 있다. 그리고, 상기 제2 불순물 영역 들(634) 상에 구비된 패드들(636)이 상기 제2 불순물 영역들(634)보다 넓은 단면적을 갖고, 상기 제2 불순물 영역들(634)과 동일한 격자를 가짐으로써, 상기 패드들(636)의 저항이 낮아질 수 있어 상기 반도체 소자의 속도를 향상시킬 수 있다.
도 29 내지 도 37은 도 27에 도시된 반도체 소자를 일 실시예에 따라 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들이고, 도 38 내지 도 46은 도 28에 도시된 반도체 소자를 일 실시예에 따라 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 29 및 도 38을 참조하면, 기판(600) 상에 마스크 패턴들(602)을 형성한다.
상기 기판(600)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI 기판을 사용할 수 있다. 상기 마스크 패턴들(602)은 육방체 구조를 가지며, 질화물을 포함한다. 상기 질화물의 예로써는 실리콘 질화물을 들 수 있다.
상세하게 도시되어 있지는 않지만, 상기 기판(600)과 마스크 패턴들(602) 사이의 스트레스를 억제하기 위하여, 상기 기판(600) 상에 패드 산화막(pad oxide layer, 도시되지 않음)을 더 형성할 수 있다. 상기 패드 산화막은 열 산화(thermal oxidation) 또는 화학 기상 증착 공정(chemical vapor deposition process)에 의해 형성될 수 있다.
이어서, 상기 마스크 패턴들(602)을 식각 마스크로 사용하여 상기 기판(600)을 식각한다. 상기 식각 공정에 의해 기둥 형상을 가지며 제1 폭을 갖는 제1 패턴들(604)이 형성된다.
도 30 및 도 39를 참조하면, 상기 제1 패턴들(604)의 측면 및 기판(600) 상에 게이트 절연막(606)을 형성한다. 특히, 상기 게이트 절연막(606)은 상기 제1 패턴들(604) 및 기판(600) 표면의 프로파일(profile)을 따라 연속적으로 형성된다.
상기 게이트 절연막(606)은 산화물 또는 고유전율 물질을 포함한다. 상기 산화물의 예로써는 실리콘 산화물을 들 수 있으며, 상기 실리콘 산화물을 포함하는 게이트 절연막(606)은 열 산화 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 고유전율 물질의 예로써는 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등을 들 수 있으며, 화학 기상 증착 공정 또는 원자층 적층 공정 등에 의해 형성될 수 있다.
이어서, 상기 제1 패턴들(604)에 의해 한정되는 반도체 기판(600) 표면 부위에 제1 불순물을 이온 주입하여 예비 제1 불순물 영역들(608)을 형성한다.
상기 제1 불순물은 3족 원소들 또는 5족 원소들을 포함하며, 제1 도즈량으로 상기 기판(600) 표면 부위에 주입된다.
이어서, 상세하게 도시되어 있지는 않지만, 상기 예비 제1 불순물 영역들(608)을 형성한 후, 확산 공정을 더 수행할 수 있다. 상기 확산 공정에 의해 상기 예비 제1 액티브 패턴들(608)이 상기 제1 패턴들(604)의 중심 방향으로 확산될 수 있다.
도 31 및 도 40을 참조하면, 상기 게이트 절연막(606)이 형성된 제1 패턴들(604)의 측벽들에 교체 패턴들(replacement patterns, 610)을 각각 형성한다.
상기 교체 패턴들(610)은 각각 상기 게이트 절연막이 형성된 제1 패턴들(604)을 감싸고, 일 방향으로 연장되는 핀 형상을 갖는다. 상기 교체 패턴들(610)은 상기 마스크 패턴들(602)과 다른 식각 선택비를 갖는 물질을 포함하며, 예컨대 상기 교체 패턴들(610)은 폴리실리콘을 포함할 수 있다.
상기 교체 패턴들(610)은 이후 식각 공정에서 식각 마스크로 사용될 수도 있으며, 도전 패턴들(626)을 형성하는데 있어 도전 패턴들(626)의 프로파일을 결정하게 된다. 이에 대한 설명은 이후에 상세하게 하기로 한다.
도 32 및 도 41을 참조하면, 상기 교체 패턴들(610)을 식각 마스크로 사용하여 상기 기판(600)을 식각한다. 이때, 상기 기판(600) 상에는 게이트 절연막(606) 및 예비 제1 불순물 영역들(608)이 형성되어 있다.
상기 식각 공정에 의해 상기 제1 패턴들(604) 하부에는, 상기 제1 폭보다 넓은 제2 폭을 가지며, 상기 교체 패턴들(610)과 동일한 방향으로 연장하는 제2 패턴들(612)이 형성된다. 이때, 상기 제1 폭과 제2 폭의 차이는 상기 교체 패턴들(610)의 선폭과 실질적으로 동일하다. 상기 제2 패턴들(612) 상에는 상기 제1 패턴들(604)이 등간격으로 일렬로 이격되어 형성되고, 상기 제2 패턴들(612)의 연장 방향과 수직된 방향으로도 상기 제1 패턴들(604)이 일렬로 형성된다.
또한, 상기 식각 공정에 의해 상기 게이트 절연막(606)으로부터 게이트 절연막 패턴들(616)이 형성된다. 상기 게이트 절연막 패턴들(616)은 상기 제1 패턴들(604)의 측면들 및 상기 제2 패턴들(612) 상부면들 상에 형성된다.
그리고, 상기 식각 공정에 의해 상기 예비 제1 불순물 영역들(608)로부터 제 1 불순물 영역들(618)이 형성된다. 상기 제1 불순물 영역들(618)은 상기 제2 패턴들(612)의 상부 측면들에 형성되고, 상기 제1 패턴들(604)에 의해 자기 정렬되며 형성된다. 상기 제1 불순물 영역들(618)은 상기 제2 패턴들(612)의 연장 방향과 동일한 방향으로 연장하며 형성될 수 있다. 특히, 상기 제1 불순물 영역들(618)은 완성되는 트랜지스터의 소스/드레인로써 기능하는 동시에, 베리드 비트 라인으로도 기능하게 된다.
이로써, 상기 기판(600) 상에 제1 패턴들(604) 및 제2 패턴들(612)을 포함하는 액티브 패턴들(614)과, 게이트 절연막 패턴들(616)과, 제1 불순물 영역들(618)을 형성할 수 있다.
도 33 및 도 42를 참조하면, 상기 액티브 패턴들(614)에 의해 노출된 기판(600)으로 제2 불순물을 이온 주입하여 확산 억제 영역들(620)을 형성한다.
상기 확산 억제 영역들(620)은 상기 제1 불순물 영역들(618)의 제1 불순물들이 확산되는 것을 억제하는 기능을 수행한다. 따라서, 상기 제2 불순물은 상기 제1 불순물과 상이하다. 예컨대, 상기 제1 불순물이 3족 원소를 포함하는 경우, 상기 제2 불순물은 5족 원소를 포함할 수 있다.
도 34 및 도 43을 참조하면, 액티브 패턴들(614), 게이트 절연막 패턴들(616), 교체 패턴들(610), 제1 불순물 영역들(618) 및 확산 억제 영역들(620)이 형성된 기판(600) 상에 필드 절연막(도시되지 않음)을 형성한다.
상기 필드 절연막은 산화물을 포함하며, 상기 산화물의 예로서는, BPSG, TOSZ, USG, SOG, FOX, TEOS 또는 HDP-CVD 산화물 등을 들 수 있다.
이어서, 상기 필드 절연막의 상부를 식각하여 필드 절연막 패턴들(622)을 형성한다. 상기 필드 절연막 패턴들(622)은 상기 액티브 패턴들(614)의 제2 패턴들(612)의 측벽들과 접하며, 상기 교체 패턴들(610)의 하부 측면과 접하며 형성된다. 즉, 상기 필드 절연막 패턴들(622)의 상부면들이 상기 제2 패턴들(612)의 상부면보다 높도록 형성된다.
도 35 및 도 44를 참조하면, 상기 교체 패턴들(610)을 제거하여 상기 제1 패턴들(604) 및 필드 절연막 패턴들(622) 사이에 갭(gap, 624)을 생성시킨다.
상기 교체 패턴들(610)은 실리콘을 포함하고, 상기 마스크 패턴들(602)은 질화물을 포함하고, 상기 필드 절연막 패턴들(622)은 산화물을 포함함으로써, 실리콘만을 선택적으로 식각하는 에천트(etchant)를 이용한 습식 식각(wet etching)을 수행하여 상기 교체 패턴들(610)을 제거할 수 있다.
또한, 상기 교체 패턴들(610)을 제거함으로써, 상기 게이트 절연막 패턴들(616)이 노출된다.
도 36 및 도 45를 참조하면, 상기 갭(624)을 매립하면서, 상기 게이트 절연막 패턴들(616) 및 필드 절연막 패턴들(622) 상에 도전막(도시되지 않음)을 형성한다.
상기 도전막은 불순물이 도핑된 실리콘, 금속, 금속 질화물 또는 금속 실리사이드 등을 포함할 수 있다.
이어서, 상기 도전막의 상부 일부를 식각하여 도전 패턴들(626)을 형성한다. 상기 도전 패턴들(626)은 상기 제1 패턴들(604)의 상부 일부를 노출시키도록 상기 제1 패턴들(604)의 상부면들보다 낮은 상부면들을 갖도록 형성된다.
상기 도전 패턴들(626)은 도시된 바와 같이 상기 갭(624)을 매립하여 하부로 돌출된 제1 영역들과, 상기 제1 영역들로부터 연장되며 좁은 폭을 갖는 제2 영역들을 포함한다. 상기 제1 영역들 및 제2 영역들에 대한 상세한 설명은 도 2에서 설명한 것과 유사하므로 생략하기로 한다.
도 37 및 도 46을 참조하면, 상기 도전 패턴들(626), 마스크 패턴들(602) 및 제1 패턴들(604) 상에 층간 절연막(도시되지 않음)을 형성한다. 상기 층간 절연막은 산화물을 포함할 수 있으며, 상기 산화물의 예로써는, BPSG, TOSZ, USG, SOG, FOX, TEOS 또는 HDP-CVD 산화물 등을 들 수 있다.
이어서, 상기 층간 절연막의 상부를 식각하여 상기 마스크 패턴들(602)의 상부면들을 노출시킨다. 그리고, 상기 마스크 패턴들(602)은 제거하고 상기 층간 절연막의 상부를 지속적으로 식각하여 상기 제1 패턴들(604)의 상부면을 노출시키며 상기 제1 패턴들(604)의 상부면과 동일한 높이의 상부면을 갖는 층간 절연막 패턴들(630)을 형성한다.
상기 노출된 제1 패턴들(604) 상부 표면으로 제3 불순물을 이온 주입하여 상기 제2 불순물 영역들(634)을 형성할 수 있다. 상기 제3 불순물은 3족 원소들 또는 5족 원소들을 포함할 수 있으며, 상기 제1 불순물과 실질적으로 동일하다.
일 실시예에 따르면, 상기 제2 불순물 영역들(634)이 저농도 영역들(628) 및 고농도 영역들(632)을 포함할 수 있다. 상기의 경우, 상기 층간 절연막을 형성하기 전, 상기 도전 패턴들(626)에 의해 노출된 제1 패턴들(604)의 측면으로 제3 불순물 을 일차 이온 주입하여 저농도 영역들(628)을 형성한다. 상기 일차 이온 주입은 상기 제1 패턴들(604)의 상부면들에 의해 기울어진 상태에서 수행된다. 이어서, 상기 층간 절연막 패턴들(630)을 형성한 후, 상기 노출된 제1 패턴들(604) 상부면으로 제3 불순물을 이차 이온 주입하여 고농도 영역들(632)을 형성한다. 상기 이차 이온 주입은 상기 제1 패턴들(604)의 상부면들과 수직된 방향에서 수행된다.
다시 도 27 및 도 28을 참조하면, 제2 불순물 영역들(634)이 형성된 제1 패턴들(604) 상에 패드들(636)을 형성한다.
보다 상세하게 설명하면, 상기 제1 패턴들(604)을 시드(seed)로 사용하여 선택적 에피택시얼 성장 공정(selective epitaxial growth process)에 의해 상기 제1 패턴들(604) 상에 패드들(636)을 형성한다. 상기 패드들(636)은 상기 제1 패턴들(604)과 실질적으로 동일한 격자를 갖는다.
그리고, 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 주입되는 반응 소스에 따라 상기 패드들(636) 내 포함되는 물질이 다를 수 있다. 예컨대, 상기 기판(600)이 단결정 실리콘 기판(600) 일 경우, 상기 제1 패턴들(604)은 상기 단결정 실리콘을 포함한다. 그리고, 선택적 에피택시얼 성장 공정 시 실리콘을 포함하는 반응 소스를 주입한 경우, 상기 패드들(636)은 단결정 실리콘을 포함한다. 이 경우, 반응 소스에는 불순물로써, 3족 원소들 또는 5족 원소들이 더 포함될 수 있다.
또한, 상기 선택적 에피택시얼 성장 공정은, 상방으로만 성장하는 것이 아니라, 상기 제1 패턴들(604)로부터 성장한 에피층은 양측방으로도 성장(epitaxial lateral over-growth)하게 된다. 이와 같은 현상으로 성장한 패드들(636)은 상기 제1 패턴들(604)보다 넓은 단면적을 가질 수 있다.
상기 패드들(636)의 단면적으로 넓히기 위하여 상기 층간 절연막 패턴의 상부 일부를 식각하여 상기 제1 패턴들(604)의 측면들 일부를 노출시킨 후, 선택적 에피택시얼 성장 공정을 수행할 수도 있다.
상세하게 도시되어 있지는 않지만, 상기 패드들(636) 상에는 도전 배선들 또는 커패시터들이 형성될 수 있다.
본 발명에 따르면, 일체형 게이트 전극/연결 라인을 포함하는 액세스 소자는 연결 라인의 저항 상승을 억제할 수 있다. 또한, 액세스 소자의 수직 필라 상에 콘택 플러그가 선택적 에피택시얼 성장 공정에 의해 형성됨으로서, 수직 필라 및 콘택 플러그 사이의 저항 상승도 억제할 수 있다. 그리고, 베리드 비트 라인이 오프셋 영역을 가짐으로써, 베리드 비트 라인이 수직 필라와 자기 정렬 구조를 가질 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 시간에 따른 디자인 룰의 감소와 공정 웨이퍼 마다 다이의 수량사이의 관계를 설명하기 위한 그래프이다.
도 2 내지 도 4는 종래 기술에 따른 수직 방향의 채널을 갖는 액세스 소자를 포함하는 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예들에 따른 수직 방향의 채널을 갖는 액세스 소자를 포함하는 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 6은 도 5에 도시된 메모리 셀 어레이를 설명하기 위한 단면도이다.
도 7 내지 24는 본 발명의 실시예들에 따른 수직 방향의 채널을 갖는 액세스 소자의 형성 방법을 설명하기 위한 도면들이다.
도 25 및 도 26은 본 발명의 실시예들에 따라 디자인되고 제조된 메모리 시스템을 설명하기 위한 도면들이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 28은 도 27에 도시된 반도체 소자를 설명하기 위하여 Ⅰ-Ⅰ′을 따라 절단한 단면도이다.
도 29 내지 도 37은 본 발명의 실시예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 사시도들이다.
도 38 내지 도 46은 도 29 내지 도 37에 도시된 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.

Claims (41)

  1. 하부 소스/드레인 영역과 상부 소스/드레인 영역을 분리하는 수직 방향의 채널;
    상기 채널 상에 구비되는 게이트 절연 패턴; 및
    상기 게이트 절연 패턴을 가로질러 상기 채널들을 연결하는 일체형 게이트 전극/연결 라인을 포함하며,
    상기 일체형 게이트 전극/연결 라인은 상기 게이트 절연 패턴과 인접하게 구비되며, 상기 하부 소스/드레인의 일부와 적어도 오버레이(overlay)되는 디센딩 립 영역(descending lip portion)을 포함하는 것을 특징으로 하는 액세스 소자.
  2. 제1항에 있어서, 상기 게이트 절연 패턴은 하부 측면을 영역을 포함하며, 상기 하부 측면 영역은 상기 채널로부터 연장하며, 상기 하부 소스/드레인 영역으로부터 상기 디센딩 립 영역을 분리하는 것을 특징으로 하는 액세스 소자.
  3. 제1항에 있어서, 상기 일체형 게이트 전극/연결 라인은 일체형 게이트 전극/워드 라인이며, 상기 하부 소스/드레인 영역은 베리드 비트 라인 구조(buried bit line structure)와 연좌되는 것을 특징으로 하는 액세스 소자.
  4. 제3항에 있어서, 상기 베리드 비트 라인 구조는 오프셋 스탭 영역(offset step region)을 포함하는 것을 특징으로 하는 액세스 소자.
  5. 제4항에 있어서, 상기 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 멀티-레벨(multi-level) 소스/드레인 영역이며, 상기 제1 소스/드레인은 상기 오프셋 스탭 영역의 상부 영역에 배치되며, 상기 제2 소스/드레인 영역은 상기 오프셋 스탭 영역의 하부 영역에 배치되는 것을 특징으로 하는 액세스 소자.
  6. 제3항에 있어서, 상기 하부 소스/드레인 영역은 제1 소스/드레인 영역 및 제2 소스/드레인을 포함하며, 상기 제1 소스/드레인은 상기 채널을 적어도 일부 둘러싸는 주변 영역(peripheral region)에 배치되며, 상기 제2 소스/드레인 영역은 상기 베리드 비트 라인의 길이 방향으로 연장하는 측면 영역(lateral region)에 배치되는 것을 특징으로 하는 액세스 소자.
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  8. 제6항에 있어서, 상기 상부 소스/드레인 영역과 전기적으로 연결되는 콘택 패드를 더 포함하며,
    상기 채널은 실리콘 물질의 수직 필라(vertical pillar)를 포함하며, 상기 콘택 패드는 상기 실리콘 물질로부터 에피택시얼 성장된 실리콘 콘택 패드인 것을 특징으로 하는 액세스 소자.
  9. 제1항에 있어서, 상기 일체형 게이트 전극/연결 라인은 일체형 게이트 전극/워드 라인이며, 상기 하부 소스/드레인 영역은 베리드 비트 라인과 연좌되며,
    상기 일체형 게이트 전극/워드 라인, 상기 채널, 상기 하부 소스/드레인 및 상기 상부 소스/드레인은 메모리 셀(memory cell) 내 필드 효과 트랜지스터(field effect transistor; FET)로서 결합되어 구동하는 것을 특징으로 하는 액세스 소자.
  10. 제1항에 있어서, 상기 일체형 게이트 전극/연결 라인은 상기 채널의 적어도 일부를 완전하게 감싸는 것을 특징으로 하는 액세스 소자.
  11. 기판 상에 인접하게 배치되며, 하부 소스/드레인 및 상부 소스/드레인을 분리하는 수직 방향의 채널 및 상기 채널 상에 형성되는 게이트 절연 패턴을 포함하는 제1 액세스 소자 및 제2 액세스 소자;
    상기 기판 상에 배치되며, 상기 제1 및 제2 액세스 소자를 분리하는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 구비되며, 상기 제1 및 제2 액세스 소자의 채널을 연결하는 일체형 게이트 전극/연결 라인을 포함하며,
    상기 일체형 게이트 전극/연결 라인은 디센딩 립 영역을 포함하며, 상기 디센딩 립 영역은 상기 제1 또는 제2 액세스 소자의 게이트 절연 패턴과 인접하게 배치되며 상기 제1 또는 제2 액세스 소자의 결합된 하부 소스/드레인의 적어도 일부 와 오버레이되는 것을 특징으로 하는 반도체 소자.
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