CN102820300A

CN102820300A - 动态随机存取存储器及其制造方法

Info

Publication number: CN102820300A
Application number: CN2011101560933A
Authority: CN
Inventors: 林志豪
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2011-06-10
Filing date: 2011-06-10
Publication date: 2012-12-12
Anticipated expiration: 2031-06-10
Also published as: CN102820300B

Abstract

本发明实施例提供一种动态随机存取存储器，包含多个晶体管，位于一半导体基材中，其中每一晶体管各自包含一垂直通道区；多个含位线的沟槽，位于此半导体基材中，其中每一位线含位线的沟槽包含两位线，且每一位线各自与其最邻近的晶体管电连接，且其中每一多个含位线的沟槽的两侧壁上各自具有一接触元件；以及多条字线，位于这些位线上方，电连接这些晶体管。此外，本发明亦提供关于上述动态随机存取存储器的制造方法。

Description

动态随机存取存储器及其制造方法

技术领域

本发明是有关于半导体装置，且特别是有关于一种动态随机存取存储器及其制造方法。

背景技术

为了缩小动态随机存取存储器的存储单元的面积，业界改为使用垂直式晶体管结构。在垂直式晶体管结构中，晶体管的主动区形成于单晶的半导体基材中。储存电容形成于主动区的顶部。位线埋及字线在半导体基材中，每条位线字线与晶体管的主动区电连接，并通过位线及字线控制储存电容中电荷的变化。

目前，有多种形成埋入式位线的方法。例如，参见US 7355230，晶体管的通道区形成于一沟槽中，此沟槽受到内衬的介电层所围绕，在沟槽的单边侧壁上具有一开口，此开口中填有接触元件以电连接位线至晶体管的通道区。然而，若欲仅在位线的单边侧壁上形成开口，其制造工艺极为复杂，且制造工艺容忍度(process window)不佳。因此，业界需要的是一种能够改善上述问题的垂直式动态随机存取存储器。

发明内容

本发明实施例提供一种动态随机存取存储器，包括：多个晶体管，位于一半导体基材中，其中每一晶体管各自包含一垂直通道区；多个含位线的沟槽，位于此半导体基材中，其中每一含位线的沟槽包含两位线，且每一位线各自与其最邻近的晶体管电连接，且其中每一多个含位线的沟槽的两侧壁上各自具有一接触元件；以及多条字线，位于此些位线上方，电连接此些晶体管。

本发明实施例亦提供一种动态随机存取存储器的制造方法，包括：提供一半导体基材；形成多个位线沟槽于此半导体基材中；于每一位线沟槽中形成两位线，其步骤包括：于每一位线沟槽中形成一绝缘衬层；刻蚀此绝缘衬层的底部及侧壁，以在此每一位线沟槽的两侧壁上各自形成一暴露部分；形成一接触元件覆盖此暴露部分；形成一导电层在此每一位线沟槽中，其中此导电层与此接触元件直接接触；及刻蚀此导电层的中央部分，以分隔此导电层形成此两位线；形成多条字线位于此些位线上方；以及在此些位线及此些字线所夹的区域中形成多个晶体管，其中每一晶体管各自包含一垂直通道区。

本发明实施例的动态随机存取存储器及其制造方法，可具有较高的制造工艺容忍度(process window)及较低的制造成本。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1A及图1B各自显示现有的动态随机存取存储器的上视图及剖面图；

图2显示依照本发明实施例的动态随机存取存储器的上视图；

图3A至图3H显示依照本发明实施例的动态随机存取存储器的位线的制造步骤的剖面图；

图4A至图4D显示依照本发明实施例的动态随机存取存储器的字线的制造步骤的剖面图；

图5显示依照本发明实施例的动态随机存取存储器的一部分的立体透视图。

附图标号：

100～半导体基材 102～含位线的沟槽

104～含字线的沟槽 106～位线

107～接触元件 108～字线

110～主动区 112～位线插塞

114～字线插塞 202～含位线的沟槽

204～含字线的沟槽 206～位线

207～接触元件 208～字线

210～主动区 212～位线插塞

214～字线插塞 300～半导体基材

320～保护层 322～图案化掩膜层

324～绝缘层 326～阻障层

328～侧壁暴露部分 330～导电层

331～氮化钛层 332～间隔物

334～阻障层 336～覆盖氧化层

422～图案化掩膜层 424～绝缘层

430～导电层 431～氮化钛层

436～覆盖氧化层 502～半导体柱体

504～位线 505～接触元件

506～字线 508～位线插塞

510～字线插塞 512～储存电容

具体实施方式

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

在本说明书的各种例子中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例及/或图示之间有何特定的关联。此外，一第一元件形成于一第二元件“上方”、“之上”、“之下”或“上”可包含实施例中的该第一元件与第二元件直接接触，或也可包含该第一元件与第二元件之间更有其他额外元件使该第一元件与第二元件无直接接触。

参见图1A及图1B，其各自显示现有的含垂直式晶体管的动态随机存取存储器的上视图及剖面图。图1A显示在半导体基材中，含有多条含位线的沟槽102及多条含字线的沟槽104彼此垂直交错排列。任两条含位线的沟槽102及任两条含字线的沟槽104之间所夹的区域110为晶体管的主动区。此晶体管的主动区为未凹陷的区域，因而形成一柱体超过基材的块状区向外延伸。每个含位线的沟槽102中含有一位线106，及每个含字线的沟槽104中含有两分隔的字线108。每条位线106的单边侧边利用一接触元件107与晶体管的主动区相连接，每个含字线的沟槽104中的两字线108则各自在沟槽104的两侧边直接与其相邻的晶体管的主动区相连接。每条位线106皆具有一位线接触插塞112，提供其输入/输出信号。每条字线108则与其相邻含字线的沟槽中的相邻字线108共用一字线接触插塞114，以提供输入/输出信号。

参见图1B，其显示沿着如图1A所示的线段B-B的剖面图。亦即，图1B显示在一半导体基材100中的含位线的沟槽102的剖面结构。含位线的沟槽102中，位线106由仅在沟槽单边侧边的接触元件104与晶体管的主动区(未显示)电连接。为了形成单边侧边的接触元件104，需至少进行数次的非等向性刻蚀步骤，且所形成的单边侧边接触元件的大小及位置亦难以控制，造成制造工艺容忍度不佳及所费成本高昂。

本发明的实施例是提供一种动态随机存取存储器及其制造方法。参见图2，其显示依照本发明的实施例的动态随机存取存储器的的上视图。在一半导体基材中，含有多条含位线的沟槽202及多条含字线的沟槽204彼此垂直交错排列。任两条含位线的沟槽202及任两条含字线的沟槽204之间所夹的区域210为晶体管的主动区。此晶体管的主动区为未凹陷的区域，因而形成一柱体超过基材的块状区向外延伸(可参见图5)。每个含位线的沟槽202中含有两分隔的位线206，及每个含字线的沟槽204中含有两分隔的字线208。每个含字线的沟槽204中的两字线208则各自在沟槽204的两侧边以接触元件207与其相邻的晶体管的主动区相连接，每个含字线的沟槽204中的两字线208则各自在沟槽204之两侧边直接与其相邻的晶体管的主动区相连接。每条位线206则与其相邻含位线的沟槽202中的相邻位线206共用两位线接触插塞212，以提供输入/输出信号。每条字线208则与其相邻含字线的沟槽中的相邻字线208共用两字线接触插塞214，以提供输入/输出信号。

依照本发明的实施例，每个槽线(例如含位线及含字线的沟槽)的宽度及其所夹的区域，依照最小元件尺寸F来决定，以达到高密度的堆积。因此，本发明所述的动态随机存取存储器包含4F²的存储单元。

图3A至图3H显示为依照本发明实施例的动态随机存取存储器的位线的制造方法的剖面图。参见图3A，其显示为依照图2中所示的线段C-C的剖面结构。首先，提供一半导体基材300。在一实施例中，半导体基材300可为未掺杂的单晶硅基材，或掺杂有一导电型态的基材，例如含p型掺杂的硅锗基材。可视需要形成硬掩膜320(hard mask)于半导体基材300上。保护层上具有一图案化掩膜322，可依照此掩膜322的图案刻蚀半导体基材300形成提供位线形成的沟槽202(以下简称为位线沟槽202)。在一实施例中，此硬掩膜320可包含氮化硅、氧化硅、碳材、或前述的组合。图案化掩膜322可包含光阻、碳材、抗反射涂层(anti reflective coating，ARC)、氮氧化硅或前述的组合。图案化掩膜322可在位线沟槽202形成后予以移除。

参见图3B，其显示形成绝缘衬层于位线沟槽202中。在一实施例中，绝缘衬层可包含一或多层介电材料，例如氧化硅、氮化硅、氮氧化物、低介电常数材料或前述的组合。在本实施例中，如图3B所示，绝缘衬层可包含绝缘层324及阻障层326。在一实施例中，绝缘层324及阻障层326可依序形成于位线沟槽202的底部及侧壁上。阻障层326可覆盖于绝缘层324上。绝缘层324可为氧化硅，阻障层326可为氮化硅。绝缘层324及阻障层326可由各种沉积方式形成，例如物理气相沉积、化学气相沉积等。此外，当绝缘层324为使用氧化硅时，亦可由热氧化方式形成。在一实施例中，绝缘层324的底部可较其侧壁部分具有较厚的厚度。

参见图3C，显示刻蚀阻障层326及绝缘层324的底部及侧壁部分，以使位线沟槽202的两侧壁各自具有一暴露部分328。在一实施例中，可先移除阻障层326的底部及部分侧壁，以暴露出绝缘层324的底部及部分侧壁。接着，以此阻障层326的剩余部分为掩膜刻蚀绝缘层324，以暴露出位线沟槽202的两侧壁的暴露部分328。在上述刻蚀步骤中，虽刻蚀了部分的位于位线沟槽202底部的绝缘层324，但仍有部分的绝缘层324位于位线沟槽202的底部，以将于随后制造工艺中形成的位线与半导体基材电性隔离。

参见图3D，其显示形成接触元件207覆盖该沟槽10的两侧壁上的暴露部分328。在一实施例中，外延成长一多晶硅层，多晶硅层至少覆盖位线沟槽202两侧壁的暴露部分328。接着，刻蚀多晶硅层的中央部分，以使多晶硅层分隔成两部分，且分隔的两部分仍覆盖位线沟槽202两侧壁上的暴露部分328，形成接触元件207。在一实施例中，可视需要对此多晶硅层作掺杂，例如掺杂砷，以增加接触元件207的导电性。在某些实施例中，可于随后制造工艺中直接以热扩散方式使接触元件207扩散至半导体基材300中，于半导体基材300中形成源/漏极。在一实施例中，此接触元件207的高度H可较传统单边侧边的接触元件大，例如约20～500nm。

参见图3E，其显示形成导电层330于沟槽202中，并与接触元件207直接接触。在一实施例中，导电层330可由钨构成，亦可使用其他材料来取代，例如铜。导电层330更可包括一阻障/粘合层331以避免扩散以及提供导电层330与绝缘层324之间较好的粘合。此阻障层331是由一或更多层的钛、氮化钛、钽、氮化钽、钴镍合金、镍化硅或其相似元素形成。此阻障层形成的较佳的结合厚度范围介于约

至约

在一实施例中，可利用回刻蚀制造工艺决定导电层330的厚度。导电层330的厚度可低于、等于或高于接触元件207的高度H。一般而言，较厚的导电层330可具有较低的电阻值，且能完全与接触元件207接触。

参见图3F，其显示形成间隔物332于导电层330上。间隔物332可包含氧化物或其他低介电常数介电材料。在一实施例中，可先由热氧化法或沉积制造工艺形成氧化物于导电层330上，在对其中央部分进行非等向性刻蚀，形成间隔物332。间隔物332具有倾斜的一侧壁。间隔物332可将位线沟槽202中的其他元件与晶体管的通道区隔离。

参见图3G，其显示形成位线206于位线沟槽202中。以间隔物332为掩膜，对导电层330进行刻蚀，其深度可达低于导电层330的底部约1um以上，深度越深可越减少位线及位线之间的漏电流。如此，导电层330被分隔成为两部分，形成两位线206。每个位线沟槽202中的两位线206，各自可以一接触元件207与其邻近的晶体管(未显示)电连接。

接着，请参见图3H。在沟槽中形成阻障层334及覆盖氧化层336，以保护位线206，并将位线沟槽202中的两位线206彼此相互隔离。阻障层334可包含例如氮化硅、氧化硅或前述的组合。在本实施例中，阻障层334可为氮化硅。

图4A至图4D显示为依照本发明实施例的动态随机存取存储器的字线的制造方法的剖面图。本发明中，字线可沿用一般现有的制造工艺，故在此仅简略描述。参见图4A，其显示沿着如图2所示的线段D-D的剖面图。在半导体基材300上形成硬掩膜420及图案化掩膜422。图案化掩膜422与前述的图案化掩膜322实质上垂直。在一实施例中，硬掩膜420可包含氮化硅、氧化硅。图案化掩膜422可包含光阻、碳材、抗反射涂层(anti reflective coating，ARC)、或前述的组合。422依照此图案化掩膜422的图案于半导体基材300中形成提供字线形成的沟槽204(以下简称为字线沟槽204)。图案化掩膜422可在字线沟槽204形成后予以移除。

接着，参见图4B。在供字线形成的字线沟槽204中依序形成绝缘层424及导电层430。导电层430的侧壁与字线沟槽204的侧壁直接接触。在一实施例中，绝缘层可包含氧化硅、氮化硅、氮氧化物、低介电常数材料或前述的组合。在某些实施例中，导电层430可由钨构成，亦可使用其他材料来取代，例如铜。导电层430更可包括一阻障/粘合层431以避免扩散以及提供导电层与绝缘层之间较好的粘合。此阻障层431可由一或更多层的钛、氮化钛、钽、氮化钽、钴镍合金、镍化硅或其相似元素形成。

接着，参见图4C。对导电层430的中央部分作刻蚀，以将导电层430分隔成两部分，形成两字线208。在一实施例中，如图4C所示，可更刻蚀部分的绝缘层424。每条字线208皆与其邻近的晶体管(未显示)电连接。

接着，参见图4D。在字线沟槽204中形成覆盖氧化层436，以保护字线208，并将字线沟槽204中的两字线208彼此相互隔离。

在形成位线及字线之后，可于晶体管上方形成储存电容。由于形成储存电容的制造工艺乃是现有制造工艺，故在此不多加赘述。在一实施例中，此储存电容可包含一底部电极、一顶部电极、及一电容介电层夹设于其中。

此外，在形成位线及字线之后。可于每两条含位线的沟槽202之间形成两位线插塞，及在每两条含字线的沟槽之间形成两字线插塞。因此。每条位线206则与其相邻含位线的沟槽202中的相邻位线206共用两位线接触插塞212，以提供输入/输出信号。每条字线208与其相邻含字线的沟槽中的相邻字线208共用两字线接触插塞214，以提供输入/输出信号。如此，每条位线皆可具有两个信号输入/输出端，每条字线亦可具有两个信号输入/输出端。当位线或字线由其中一信号输入/输出端无法传递信号至所欲的储存电容时，可通过另一信号输入/输出端传递信号至所欲的储存电容。

参见图5，其显示依照本发明实施例所形成的动态随机存取存储器的一部分的立体透视图。每个半导体柱体502皆受到两位线504及两字线506所围绕，其中任两半导体柱体502之间包含两位线504，其中每条位线504各自由接触元件505与半导体柱体502电连接。字线506位于位线502上方。位线502及字线506定义出半导体柱体502的垂直通道区。位线504通过位线插塞508输入/输出信号。字线506通过字线插塞510输入/输出信号。储存电容512位于半导体柱体502的顶部。

此外，依照本发明实施例的动态随机存取存储器，在一位线沟槽内，形成两位线，且此两位线各自通过一接触元件与晶体管电连接。因此，形成位线的制造工艺可较现有技术至少减去数道非等向性刻蚀的步骤，且接触元件的大小及位置亦易于控制，远较现有技术的仅在沟槽单边形成接触元件的制造工艺简单。因此，依照本发明所述方法形成的动态随机存取存储器，可具有较高的制造工艺容忍度(process window)及较低的制造成本。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims

1.一种动态随机存取存储器，其特征在于，包括：

多个晶体管，位于一半导体基材中，其中每一晶体管各自包含一垂直通道区；

多个含位线的沟槽，位于所述半导体基材中，其中每一所述含位线的沟槽包含两位线，且每一位线各自与其最邻近的晶体管电连接，且其中每一所述多个含位线的沟槽的两侧壁上各自具有一接触元件；以及

多条字线，位于所述位线上方，电连接所述晶体管。

2.如权利要求1所述的动态随机存取存储器，其特征在于，每一位线皆由所述接触元件与其最邻近的晶体管的电连接。

3.如权利要求1所述的动态随机存取存储器，其特征在于，所述接触元件的高度为20～500nm。

4.如权利要求1所述的动态随机存取存储器，其特征在于，每一含位线的沟槽中的两位线由一覆盖氧化层相互隔离。

5.如权利要求1所述的动态随机存取存储器，其特征在于，任两相邻的含位线的沟槽之间设置有两位线插塞。

6.如权利要求1所述的动态随机存取存储器，其特征在于，任两字线之间设置有两字线插塞。

7.如权利要求1所述的动态随机存取存储器，其特征在于，所述接触元件包含掺杂的多晶硅。

8.一种动态随机存取存储器的制造方法，其特征在于，包括：

提供一半导体基材；

形成多个位线沟槽于所述半导体基材中；

在每一所述位线沟槽中形成两位线，其步骤包括：

在每一所述位线沟槽中形成一绝缘衬层；

刻蚀所述绝缘衬层的底部及侧壁，以在所述每一位线沟槽的两侧壁

上各自形成一暴露部分；

形成一接触元件覆盖所述暴露部分；

形成一导电层在所述每一位线沟槽中，其中所述导电层与所述接触元件直接接触；及

刻蚀所述导电层的中央部分，以分隔所述导电层形成所述两位线；

形成多条字线位于所述位线上方；以及

在所述位线及所述字线所夹的区域中形成多个晶体管，其中每一所述晶体管各自包含一垂直通道区。

9.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，更包含在每一位线沟槽中形成所述两位线之后，形成一覆盖氧化层分隔每一位线沟槽中的所述两位线。

10.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，形成所述接触元件的步骤包括：

在所述每一位线沟槽中填入一多晶硅层，及

对每一所述位线沟槽中的所述多晶硅层的中央部分作刻蚀，以分隔所述导电层形成两接触元件。

11.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，所述刻蚀所述导电层的中央部分的步骤更包含刻蚀所述导电层下方的一部分的所述绝缘衬层。

12.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，更包含在刻蚀所述导电层的中央部分后，形成一覆盖氧化层分隔所述两位线。

13.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，所述接触元件的高度为20～500nm。

14.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，所述绝缘衬层包含一阻障层及一绝缘层。

15.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，更包含在任两相邻的位线沟槽之间形成两位线插塞。

16.如权利要求8所述的动态随机存取存储器的制造方法，其特征在于，更包含在任两字线之间形成两字线插塞。