KR20000047654A - 환상 신호 전달 영역을 구비한 디램셀 - Google Patents

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Abstract

본 발명은 기판 내에 형성된 측벽을 가진 트렌치를 구비한 기판에 형성되는 메모리 디바이스에 관한 것이다. 본 발명의 디바이스는 비트선 전도체 및 워드선 전도체를 포함한다. 신호 저장 노드는 제1전극, 트렌치 내부에 형성되는 제2전극, 상기 제1·제2전극 사이에 형성되는 노드 유전체를 갖는다. 신호 전달 디바이스는 ⅰ) 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 제1단부, 및 제2단부를 구비한 환상(環狀) 신호 전달 영역, ⅱ) 상기 신호 전달 영역의 제1단부를 신호 저장 노드의 제2전극에 결합시키는 제1확산 영역, ⅲ) 상기 신호 전달 영역의 제2단부를 비트선 전도체에 결합시키는 제2확산 영역, ⅳ)상기 신호 전달 영역의 내부 표면을 코팅하는 게이트 절연체, 및 ⅴ) 상기 게이트 절연체를 코팅하여 워드선에 결합시키는 게이트 전도체를 구비한다. 전도성 결합 부재는 신호 전달 영역을 기준 전위에 연결시켜 플로팅 바디 효과(floating body effect)를 감소시킨다.

Description

환상 신호 전달 영역을 구비한 디램셀 {DRAM CELL HAVING AN ANNULAR SIGNAL TRANSFER REGION}
본 발명은 동적 램(DRAM) 디바이스에 관한 것으로, 더 구체적으로는 환상(環狀) 신호 전달 영역을 구비한 DRAM 디바이스에 관한 것이다.
반도체 산업계에는 메모리의 집적도와 성능을 끊임없이 증가시키고자 하는 요구가 있다. 이러한 목표들은 흔히 DRAM 디바이스의 칫수와 동작 전압을 비례 축소시키는 방법으로 달성된다.
DRAM 셀은 매립 스트랩(strap)에 의한 딥 트렌치 커패시터에 연결되는 평평한 수평 MOSFET(금속 옥사이드 반도체 전계효과 트랜지스터)를 포함한다. 이러한 DRAM 셀은 8F2(여기서 F는 최소 리소그래피 칫수임)의 기판 표면적을 차지할 수 있으며, 1F ×2F의 단면적을 차지하는 트렌치 커패시터를 포함할 수 있다. 8F2DRAM 셀의 표면적이 7F2로 감소되면 트렌치 커패시터의 단면적은 보통 1F ×1F로 감소된다. 8F2설계(예를 들면, 병합형-아이솔레이션 및 노드-인-트렌치 설계, 또는 MINT 설계)와 비교하면 7F2설계는 주로 GC-DT(게이트 도체-딥 트렌치) 오버레이 톨러런스에 기인한 큰 임계 전압(Vt) 변화를 더 잘 허용할 수 있다.
상기 예에서, 트렌치 단면적은 1/2로 감소된다. 제너레이션-투-제너레이션 그라운드 룰 비례 축소(generation-to-generation ground rule scaling)로 인해 두 배로 감소시키는 추가 요인이 있을 수 있다. 예를 들면, 제너레이션 투 제너레이션 그라운드 룰 비례 축소에 의해 최소 외관 치수 크기가 0.7의 비율만큼 줄어들면, 1F ×2F = 2F2인 트렌치 커패시터의 단면적은 1차로 1F ×1F = 1F2으로 감소된 후 2차로 0.7F ×0.7F = 0.49F2으로 추가 감소된다. 그와 같은 비례 축소는 커패시터의 용량축소, 동작 전압의 감소, 문턱 전압(Vt)의 비례에 따르지 않는 감소, 및 Vt의 큰 변화를 가져올 수 있다. 이러한 요인들의 복합적인 효과로 인해 감지의 신뢰성, 및 잡음과 소프트 에러에 대한 이뮤니티(immunity)가 감소된다.
커패시터의 용량감소의 직접적인 원인은 DRAM 셀을 더 작은 치수로 축소시킨 결과인데, 그 이유는 더 작은 커패시터는 더 적은 전하만을 저장할 수 있기 때문이다. 또한, 신뢰성을 고려하여 커패시터 노드 유전체 두께를 비례적으로 감소시킬 수 없기 때문에 커패시터 용량이 추가로 줄어든다.
커패시터 용량을 감소시키지 않으면서 메모리의 집적도를 증가시키는 방안으로 수직 메모리 디바이스가 제안되어 왔다. 트렌치에 형성된 신호 저장 노드와 신호 전달 디바이스를 구비함으로써 수직 메모리 디바이스가 형성될 수 있다. 도 1은 기무라(Kimura) 등에게 허여된 미국 특허 제4,177,576호에 개시된 바와 같이 기판(10) 내의 트렌치에 형성된 수직 메모리 디바이스(100)를 예시한다.
도 1에 도시된 메모리 디바이스(100)의 신호 저장 노드는 트렌치 내에 형성된 제1전극과 제2전극을 갖는다. 제1전극(11)은 절연층(9, 14)으로 둘러싸여 있다. 제2전극(15)은 절연층(14)의 내부면에 형성되어 있다. 제1전극(11)은 확산층(12)에 의해 다른 디바이스의 제1전극에 연결된다.
신호 저장 노드의 제2전극(15)은 신호 전달 디바이스에 의해 비트선(20, 28)에 연결된다. 상기 신호 전달 디바이스는 확산 영역(23, 24) 및 채널 영역(22)을 포함한다. 채널 영역(22)은 트렌치의 측벽을 따라 형성되어 있는 절연막(19), 및 트렌치의 내부에 있는 절연층(25)과 경계를 접한다. 도 1의 메모리 디바이스(100)의 채널 영역(22)은 게이트 전극(26)과 결합된 워드선(30)에 의해 제어된다. 게이트 전극(26)의 바닥은 절연층(251)에 의해 신호 저장 노드에서 아이솔레이션된다.
도 1에 예시된 메모리 디바이스(100)는 플로팅-바디(플로팅-채널) 효과에 기인하여 긴 데이터 보유 시간(retention time)을 요하는 DRAM 응용에는 사용할 수 없다. 플로팅-바디 효과는 절연기판 상의 실리콘(SOI) 기술에서, 긴 데이터 보유 시간을 요하는 DRAM 응용에 불리한 것으로 알려져 있다. 도 1의 메모리 디바이스(100)가 SOI 기술을 이용하지는 않았지만, 채널 영역(22)이 기준 전압에 연결되지 않았으므로 결과적으로 셀의 구조는 SOI 기술의 플로팅 바디와 유사한 설계 구조를 갖는다. 예를 들면, 바디-전하가 기판(10)에서 아이솔레이션되기 때문에, 채널 영역(22)에 있는 바디-전하는 신호 전달 디바이스의 동작 이력(operation history)에 따라 변할 수 있다. 이러한 배열은 신호 저장 노드에서 동적 전하 누설을 유발할 수 있으며, 이것은 긴 데이터 보유 시간을 갖는 응용에서 메모리 디바이스(100)의 신뢰성 있는 동작을 방해할 수 있다.
종래의 DRAM 디바이스의 단점을 극복하기 위해, 새로운 DRAM 디바이스가 제공된다. 본 발명의 목적은 개선된 전하 보존 특성을 갖는 DRAM 디바이스를 제공하는 것이다. 본 발명의 다른 목적으로 개선된 전하 보존 특성을 갖는 DRAM 디바이스의 제조 프로세스를 제공한다. 본 발명의 또 다른 목적은 충분한 저장 노드 정전용량을 유지하면서도 감소된 반도체 표면 면적을 차지하는 DRAM 디바이스를 제공하는 것이다. 본 발명의 또 다른 목적은 너비 대 길이(width-to-length) 비율이 큰 신호 전달 디바이스를 구비한 DRAM 디바이스를 제공하는 것이다. 본 발명의 또 다른 목적은 환상 신호 전달 영역과 함께 신호 전달 디바이스를 구비한 DRAM 디바이스를 제공하는 것이다. 본 발명의 또 다른 목적은 워드선보다 높이 있는 비트선 전도체를 구비한 DRAM 디바이스를 제공하는 것이다. 본 발명의 또 다른 목적은 이상적인 서브-Vt기울기에 가깝고, 기판의 감도가 0에 가까운 풀 디플리션(full depletion) 동작이 가능한 DRAM 디바이스를 제공하는 것이다.
상기 목적들을 달성하기 위해 본 발명은 기판에 형성된 측벽과 함께 트렌치를 구비한 기판에 형성되는 메모리 디바이스를 제공한다. 본 발명의 디바이스는 비트선 도체와 워드선 도체를 포함한다. 신호 저장 노드는 제1전극, 트렌치 내부에 형성되는 제2전극 및 제1전극·제2전극 사이에 형성되는 노드 유전체를 갖는다. 신호 전달 디바이스는 ⅰ) 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 제1단부, 및 제2단부를 갖는 환상 신호 전달 영역, ⅱ) 상기 신호 전달 영역의 제1단부가 신호 저장 노드의 제2전극에 결합되는 제1확산 영역, ⅲ) 상기 신호 전달 영역의 제2단부가 비트선 전도체에 결합되는 제2확산 영역, ⅳ) 상기 신호 전달 영역의 내부 표면을 코팅하는 게이트 절연체, ⅴ) 상기 게이트 절연체를 코팅하여 워드선에 결합시키는 게이트 전도체를 구비한다. 전도성 결합 부재는 신호 전달 영역의 외부표면 부분을 기준 전위에 결합시킨다.
전술한 일반적인 설명 및 후술하는 상세한 설명은 모두 본 발명의 예시를 위한 것이며 본 발명을 제한하기 위한 것이 아님은 물론이다.
첨부 도면을 참조하여 상세한 설명을 읽으면 본 발명을 가장 잘 이해할 수 있다. 일반적인 관례에 따라서 도면의 여러 외관은 비례가 아니다. 오히려 여러 외관의 치수는 편의상 축소되거나 확대되었다.
도 1은 수직 메모리 디바이스의 단면도.
도 2a는 본 발명의 예시적인 실시예에 따른 메모리 디바이스의 평면도.
도 2b는 도 2a에 도시된 메모리 디바이스를 2B-2B 선에서 본 단면도.
도 2c는 도 2a에 도시된 메모리 디바이스를 2C-2C 선에서 본 단면도.
도 2d는 도 2a에 도시된 메모리 디바이스를 2D-2D 선에서 본 단면도.
도 2e는 본 발명의 예시적인 실시예에 따른 메모리 디바이스의 평면도.
도 3 내지 도 10은 본 발명의 예시적인 실시예에 따른 제조 공정을 예시하는 단면도.
도 11 내지 도 12는 본 발명의 다른 실시예에 따른 제조 공정을 예시하는 평면도.
도 13 내지 도 16은 본 발명에 따른 다른 대안적인 제조 공정을 예시하는 단면도.
도면(도면에서 같은 번호는 같은 구성요소를 표시함)을 참조하면, 도 2a는 본 발명의 예시적인 실시예에 따른 메모리 디바이스(200)의 평면도이다. 도 2a에 도시된 예시적인 실시예에서, 두 개의 메모리 디바이스가 결합 영역(201)을 통하여 서로 결합된다. 선 2B-2B, 2C-2C, 2D-2D에서 본 예시적인 메모리 디바이스(200)의 단면들이 각각 도 2b, 2c, 2d에 예시된다.
도 2b, 2c, 2d에 도시된 바와 같이 예시적인 메모리 디바이스(200)가 측벽(212)을 구비한 딥 트렌치(deep trench; DT)를 사용해서 형성된다. 당업자에게 알려진 바와 같이, 본 발명의 개시 내용은 또한 n 형 실리콘 기판 또는 기타 다른 반도체 물질을 사용하여 메모리 디바이스를 형성하는데 사용될 수 있다. 따라서 본 발명은 예시적인 실시예를 설명하는데 사용되는 특정 물질로 제한되지 않는다.
메모리 디바이스(200)의 신호 저장 노드는 노드 유전체(206)에 의해 제2전극(204)에서 아이솔레이션된 제1전극(202)과 칼러 옥사이드(210)를 포함한다. 한 메모리 디바이스(200)의 제1전극(202)은 전도성 밴드(208)에 의해 다른 메모리 디바이스(200)의 제1전극(202)에 연결된다. 당업자에게 알려져 있는 바와 같이, 제1전극(202)을 형성하는 프로세스는 한 메모리 디바이스(200)의 제1전극이 다른 메모리 디바이스(200)의 제1전극(202)과 병합되도록 변경될 수 있다. 분리된 메모리 디바이스(200)의 제1전극이 병합될 경우 전도성 밴드(208)는 제거된다. 칼러 옥사이드(210)는 트렌치의 측벽(212)을 따라서 형성되고, 제2전극(204)의 상부(205)에 인접한다.
신호 전달 디바이스는 제1확산 영역(218), 제2확산 영역(220), 신호 전달 영역(222)을 포함한다. 제1·2확산 영역(218, 220)은 신호 전달 영역(222)에 의해서 서로 연결된다. 신호 전달 디바이스의 채널은 메모리 디바이스(200)의 동작 중에 신호 전달 영역(222)에 형성된다. 신호 전달 영역(222)은 환형(環形)이며 트렌치의 측벽(212)을 따라서 형성된다. 바람직한 실시예에서, 신호 전달 영역(222)은 에피택셜 실리콘 영역이다.
예시적인 실시예에서, 도 2b, 도 2c에 도시된 바와 같이, 신호 전달 디바이스의 제1확산 영역(218)은 신호 전달 영역(222)과 칼러 옥사이드(210)에 의해서 트렌치의 측벽(212)으로부터 아이솔레이션된다. 따라서 제1확산 영역(218)은 칼러 옥사이드(210)의 모서리 뒤에 주름잡힌 모양으로 형성된다. 트렌치의 측벽(212)에서 제1확산 영역을 아이솔레이션시키면 한 메모리 디바이스(200)의 제1확산 영역과 다른 메모리 디바이스(200)의 제1확산 영역 사이의 누설 전류를 감소시킨다.
기생 MOSFET가 트렌치 측벽(212)을 따라서 제1확산 영역(218)(도 2b 참조)과 전도성 밴드(208) 사이에 형성될 수 있으며, 제2전도체(256)(도 5 참조)와 같이 칼러 옥사이드(210)에 인접한 제2전극(204) 부분에 의해 연결될 수 있다. 칼러 옥사이드(210)의 높이는 상기 기생 MOSFET의 임계전압 Vt를 높이도록 설계된다. 제1확산 영역(218)이 환상 신호 전달 영역(222)의 내부 표면 상에 주름잡힌 모양으로 형성되어 있으므로, 기생 MOSFET의 실효 채널 길이가 증가된다. 이러한 구성은 칼러 옥사이드(210)의 높이를 감소시킬 수 있도록 해준다.
기생 MOSFET의 임계전압 Vt는 상기 제1확산 영역(218)의 주름모양 위치에 따라 추가로 증가한다. 기생 MOSFET의 채널 전류는 신호 전달 영역(222)과 기판(203) 사이의 인터페이스에서 굴곡부 주위의 경로를 취해야만 한다. 이러한 경로는 기생 MOSFET의 제2전도체(256)에 대하여 오목하기 때문에, Vt는 추가로 증가된다.
게이트 절연체(224)는 신호 전달 디바이스를 제1게이트 전도체(226)로부터 절연시킨다. 워드선 전도체(230)는 제2게이트 전도체(228)에 의해 제1게이트 전도체(226)와 결합된다. 워드선 전도체(230)에 공급되는 신호는 신호 전달 영역(222) 내의 채널 형성을 제어한다. 비트선 도체(232)는 제3확산 영역(234)에 의해 제2확산 영역(220)에 결합된다. 비트선 전도체(246)(도 2e)에 공급되는 신호는 비트선 도체(232)를 통하여 메모리 디바이스(200)에 결합된다. 워드선 옥사이드 캡(276)은 워드선 전도체(230)를 덮는다(도 2b 및 도 2c).
예시적인 본 실시예에서, 한 메모리 디바이스(200)의 신호 전달 영역(222)은 메모리 디바이스(200)의 연결 짝을 형성하기 위한 전도성 연결 부재(236)에 의해 다른 메모리 디바이스(200)의 신호 전달 영역(222)에 결합된다. 본 발명의 개시 내용은 두 메모리 디바이스(200) 이상의 신호 전달 영역(222)들을 결합하는 결합 부재(236)를 구비하는 실시예에 적용될 수 있다. 한 조로 연결된 메모리 디바이스(200)의 신호 전달 영역(222)은 전도성 영역(272)에 의해 한 조로 연결된 다른 메모리 디바이스(200)들의 신호 전달 영역과 결합된다. 예시적인 실시예에서, 전도성 영역(272)은 기준 전압 Vref에 연결된다.
본 발명에 따른 메모리 디바이스(200)에서의 플로팅-바디 효과는 신호 전달 영역(222)을 기준 전압 Vref에 연결함으로써 감소된다. 신호 전달 영역(222)에서 전도성 연결 부재(236)와 전도성 영역(272)를 통하여 기준 전압 Vref에 연결되는 전도성 경로는 신호 전달 영역(222)의 전하가 신속하게 평형이 되도록 해준다. 이러한 신속한 평형은 플로팅-바디 효과로 인한 데이터 보유시간 문제를 감소시킨다.
도 2e는 본 발명의 예시적인 실시예에 따른 메모리 디바이스(200) 어레이의 평면도를 도시한다. 도 2e에 있는 각 메모리 디바이스(200)는 비트선 전도체(232)를 다른 메모리 디바이스(200)와 공유한다. 비트선 전도체(232)는 비트선 전도체(246)에 의해 비트선 신호(도시되지 않음)에 연결된다.
도 2e에 도시된 예시적인 실시예에서, 비트선 전도체(246)는 메모리 디바이스(200)의 주축인 F-F축에 비스듬하게 놓이도록 형성된다. 이러한 배열은 비트선 전도체(246)와 비트선 전도체(246) 사이의 비트선 간격(Bit line spacing: BLS)을 매우 넓게 할 수 있도록 허용한다. 도 2e에 도시된 예시적인 실시예에서, 비트선 간격 BLS는 2.6F이다. 더 넓은 비트선 간격 BLS는 비트선 전도체(246)들 사이에서 결합되는 노이즈를 최소화한다.
기판(203)에 형성된 트렌치(252)(도 2e)는 너비가 TW이고 길이가 TL이다. 도 2e에 도시된 예시적인 실시예에서, 각 트렌치(252)는 1F×2F와 같은 TW×TL의 크기를 갖고, 각 DRAM 셀은 경계(286)에 의해 정해진 바와 같이 6F2의 기판(203) 표면적을 차지한다.
각 메모리 디바이스(200)는 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 영역(240)(도 2b, 2c, 2d)에 의해 인접한 메모리 디바이스(200)로부터 절연되어 있다. 비트선 전도체(232)는 나이트라이드층(242) 위에 형성된 옥사이드 스페이서(244)에 의해 경계를 이룬다. 제2게이트 전도체(228)는 옥사이드 스페이서(229)에 의해 경계를 이룬다.
제조 프로세서
본 발명에 따른 메모리 디바이스(200)의 제조 공정은 도 3 내지 도 16을 참조하여 설명된다. 도 3 내지 도 10 및 도 13 내지 도 16의 각 도면은 도 2a의 2B-2B 선을 따라 취한 메모리 디바이스(200)의 단면에 대응한다.
도 3에 도시된 바와 같이, 제거될 옥사이드층(248)이 p 형 실리콘 기판(203) 위에 성장된다. 제거될 옥사이드층(248) 아래 N+의 제3확산 영역(234)을 형성하기 위해 기판(203)의 상단 표면에 불순물이 주입된다. 당업자에게 잘 알려진 바와 같이, 메모리 디바이스(200)가 형성되는 칩 영역을 아이솔레이션시키기 위해 비(非)-임계(non-critical) 마스크를 사용할 수 있다. 제조 공정에 수반되는 단계들에 설명된 바와 같이, 주입된 영역은 제3확산 영역(234)(도 2b)을 형성하는데 사용된다.
도 4에 도시된 바와 같이, 희생층으로 사용되는 옥사이드층(248)은 제거되고, 나이트라이드층(242)(또는 나이트라이드 패드)이 제3확산 영역(234)의 노출 표면 위에 형성된다. 예시적인 실시예에서, 희생층으로 사용되는 옥사이드층(248)이 제거되지 않고, 나이트라이드층(242)이 희생층으로 사용되는 옥사이드층(248)의 노출 표면 위에 형성된다. 그 후 측벽(212)을 가진 트렌치(252)가 예를 들면 에칭을 통해서 기판(203)에 형성된다. 나이트라이드층(242)은 트렌치(252) 외부의 기판(203) 영역을 추가 공정 단계들로부터 보호한다.
표준 트렌치 저장장치 DRAM 프로세스와 같이, DT 마스크는 패드 스택 패턴을 형성하는데 사용된다. 희생층으로 사용되는 옥사이드층(248)이 제거되지 않는 예시적인 실시예에서, 패드 스택은 희생층으로 사용되는 옥사이드층(248)과 나이트라이드층(242)을 포함한다.
그 후 신호 저장 노드가 트렌치(252) 바닥에 형성된다. 신호 저장 노드의 제1전극(202)이 트렌치(252)의 바닥부에 인접한 기판(203)에 형성된다. 당업자에게 잘 알려져 있는 바와 같이, 제1전극(202)은 도핑 소스 물질층을 트렌치(252)의 바닥부에 증착시켜 형성되는데, 도핑 소스 물질층에서 확산 가능한 원소를 (예를 들면, 어닐링으로) 기판(203) 내로 확산시키고, 그 후 도핑 소스 물질을 제거한다.
전도성 밴드(208)는 인접한 메모리 디바이스(200)들의 제1전극(202)들을 결합시킨다. 전도성 밴드(208)는 나이트라이드 패드층(242)이 형성되기 전에 도 3에 도시된 바와 같이 디바이스에 깊은 N+층을 형성하기 위해 이온주입에 의해 형성된다. 예를 들면, 1.5-3.0×1013cm-2정도의 도핑농도를 갖는 전도성 밴드(208)를 형성하기 위해 에너지 레벨이 1.5-2.0 MeV인 인이 주입될 수 있다. 당업자에게 알려져 있는 바와 같이, 상기 제1전극(202)을 형성하는 프로세스는 한 메모리 디바이스(200)의 제1전극이 다른 메모리 디바이스(200)의 제1전극과 병합되도록 변형될 수 있다. 제1전극(202)이 병합될 경우, 전도성 밴드(208)는 제거된다.
그 후 복합 나이트라이드-옥사이드층과 같은 노드 유전체(206)는 예를 들면, 트렌치(252)의 바닥부에 형성된다. 트렌치(252)는 N+ 폴리실리콘과 같은 제1전도체(254)로 채워지고, 나이트라이드층(242)의 상단에 맞춰 평탄화된다. 제1전도체(254)는 신호 전달 디바이스를 형성하기 위해 트렌치(252) 내부에 충분한 깊이를 가질 수 있도록 기판(203)의 상단 표면 아래 높이까지 제거된다.
그 후 칼러 옥사이드(210)가 트렌치(252)의 측벽(212)을 따라 형성된다. 상기 칼러 옥사이드(210)는 예를 들면, 화학기상증착(CVD)에 의해 트렌치(252) 내부에 옥사이드를 증착하여 형성될 수 있다. 그 후 반응성 이온 에칭(RIE)을 사용하여 트렌치(252)의 측벽(212)을 따라 칼러 옥사이드(210)가 남아있도록 트렌치(252)의 중앙부를 에칭할 수 있다.
도 5에 도시된 바와 같이, 제2전도체(256)는 트렌치(252) 내부에 증착된다.제2전도체는 나이트라이드층(242)의 상단 표면까지 평탄화된 후, 제거된다. 예시적인 실시예에서, 제2전도체(256)는 제1전도체(254)의 상단 위 약 0.5μm 깊이까지 제거된다. 그 후 노출된 칼러 옥사이드(210)는 등방에칭으로 제거된다.
그 후 도 6에 도시된 바와 같이, 제2전도체(256)의 상단은 남아 있는 칼러 옥사이드(210) 아래로 리세스된다. 예시적인 실시예에서, 리세스되는 깊이는 트렌치(252)의 측벽(212)을 따라서 후속적으로 형성되는 신호 전달 영역(222)의 두께와 대략 같다. 제2전도체(256)가 칼러 옥사이드(210) 아래로 리세스됨으로써, 후속적으로 형성되는 제1확산 영역(218)이 칼러 옥사이드(210) 뒤로 상당히 리세스될 수 있다. 이러한 구성은 한 메모리 디바이스(200)의 제1확산 영역(218)과 다른 메모리 디바이스(200)의 제1확산 영역(218) 사이에 개선된 아이솔레이션을 제공한다. 제1확산 영역(218)이 칼러 옥사이드(210) 뒤로 리세스된 구성은 인접한 메모리 디바이스(200)의 제1확산 영역(218)들 사이의 거리를 증가시키고 필드선들이 칼러 옥사이드(210)에 의해 부분적으로 차단시킴으로써 아이솔레이션을 개선시킨다.
도 7에 도시된 바와 같이, 선택적인 에피택셜 실리콘 또는 에피(epi: 260)는 트렌치(252)의 노출된 측벽(212) 상에서 성장된다. 예시적인 실시예에서, 에피(260)는 저온 에피택셜 성장 프로세스를 사용하여 성장된다. 측벽(212) 상에 에피(260)가 성장하는 동안, 제3전도체(258)를 형성하기 위해 제2전도체(256)의 노출된 표면 상에 폴리실리콘이 응집된다. 바람직한 실시예에서, 에피(260)는 기본적으로 진성 반도체 물질로 증착되어 비(非)실리콘 표면에 대한 선택도를 향상시킨다.
트렌치(252)의 측벽(212) 상에 성장된 에피(260)는 기판(203)으로부터의 불순물 확산에 의해 불순물 주입이 이루어진다. 예를 들면, 붕소(boron)로 불순물 주입된 p 형 기판에서, 붕소는 에피(260) 내부로 확산될 수 있다. 예시적인 실시예에서, 신호 전달 영역(222)의 불순물 농도를 맞추기 위해, 에피(260)층에 주입되는 붕소는 에피(260) 성장을 따라서 각을 이루어 주입되는 방법으로 증가될 수 있다. 대안적으로 에피(260)의 불순물 주입은 에피(260)의 성장 중에 불순물 주입에 의해 증가될 수도 있다.
예시적인 실시예에서, 에피(260)의 불순물 농도는 제3전도체(258)에서 불순물 농도보다 대략 2자리수 만큼 더 작다. 예시적인 실시예에서, 에피(260)는 1×1016cm-3내지 1×1017cm-3의 불순물 농도 범위로 불순물이 주입되고 제3전도체는 5×1019cm-3내지 1×1020cm-3의 불순물 농도 범위를 갖는다. 이러한 관계로 인해 에피(260)에 주입되는 불순물이 제3전도체(258)의 불순물 농도에 미치는 영향은 무시할 정도이다. 제3전도체(258)의 불순물 농도는 제2전도체(256)로부터의 외부 확산에 의해 결정된다.
도 8에 도시된 바와 같이, 게이트 절연체(224)는 제1·제2확산 영역(218, 220), 신호 전달 영역(222), 제3전도체(258) 위에 형성된다. 예시적인 실시예에서, 상기 게이트 절연체(224)는 옥사이드층을 성장시키는 방법으로 형성된다. 제1·제2확산 영역(218, 220) 및 신호 전달 영역(222)에 비해 제3전도체(258)의 불순물 농도가 더 높으므로 상기 제3전도체(258) 상의 옥사이드층이 더 두껍게 성장된다. 산화 조건에 따라서, 제3전도체(258) 상에 게이트 절연체(224)로 형성되는 옥사이드 두께와 에피(260) 상에 게이트 절연체(224)로 형성되는 옥사이드 두께의 비는 예를 들면 10:1이 될 수 있다.
제3전도체(258) 상의 게이트 절연체(224)의 옥사이드 두께가 증가함에 따라, 후속적으로 형성되는 제1게이트 전도체(226)와 제3전도체(258) 사이의 아이솔레이션 성능은 증가되고, 게이트 정전용량은 감소된다. 게이트 절연체(224)용으로 사용되는 더 두꺼운 옥사이드도 예를 들면 게이트 절연체(224)의 성장 전에 옥사이드의 평행(collimated) 증착 또는 HDP(high density plasma; 고밀도 플라즈마) 증착을 사용하는 방향성 증착에 의해 제3 전도체(258) 상에 형성될 수 있다. 방향성 증착은 주로 수평면에 옥사이드를 형성하지만, 등방성 에칭은 게이트 절연체(224) 성장 전에 에피(260)와 같은 수직면으로부터 증착된 모든 산화층을 제거하는데 사용될 수 있다.
도 9에 도시된 바와 같이, 트렌치(252)의 나머지 부분은 N+ 폴리실리콘과 같은 제1게이트 전도체(226)로 채워진다. 그 후 제1게이트 전도체(226)는 평탄화되고 에피(260)의 상단 아래까지 제거된다. 그 후 에피(260)의 노출된 부분에 N+가 주입된다. 트렌치(252) 외부의 기판(203) 영역은 나이트라이드층(242)에 의해 덮여진다. 상기 N+ 주입은 추가로 비트선 전도체(232)에 결합될 제2확산 영역(220)의 불순물 농도를 결정한다.
도 10에 도시된 바와 같이, 옥사이드 스페이서(229)가 노출된 에피(260)에 인접한 나이트라이드층(242)의 노출된 측벽 상에 형성된다. N+ 폴리실리콘과 같은 제2게이트 전도체(228)가 증착되어 나이트라이드층(242)의 상단에 맞춰 평탄화된다. 옥사이드 캡(262)은 노출된 제2게이트 전도체(228) 상에 성장된다. 열소모비용(thermal budget)을 최소화하기 위해 옥사이드 캡(262)을 형성하는데 저온-고압 산화가 사용된다. 옥사이드 캡(262)은 후속 에칭 프로세스 동안 트렌치(252) 내부의 제2게이트 전도체(228)를 보호한다.
도 11 내지 도 13을 참조하면, 최소 너비 이하의 결합 영역(201)(도 2a 참조)의 형성이 기술된다. 결합 영역(201)은 최소 너비 이하를 가져야 하는 것은 아니며, 디바이스의 특정한 요구에 따라 변할 수 있다. 예를 들면, 너비가 좁으면 낮은 임계 전압을 갖는 환상 신호 전달 영역(222)이 차지하는 부분이 커져 신호 전달 영역을 통하여 높은 전류가 흐르도록 해준다. 역으로, 너비가 넓으면 전도성 연결 부재(236)에 대한 연결의 신뢰성이 높아지고, 전하 전달 효율도 개선된다.
가급적 낮은 온도(예를 들면, 500℃ 내지 700℃)에서 기판 위에 폴리실리콘층이 증착되고, 도 11에 도시된 것처럼 스트립(264)을 형성하기 위한 패턴이 형성된다. 이들 폴리실리콘 스트립(264)은 결합 영역(201)의 너비와 전도성 연결 부재(236)(도 2b)의 너비를 정의하는 스페이서용 맨드렐로 사용된다. 바람직하게는 맨드렐 물질은 후속 스페이서 물질과 하부 물질에 대해 선택적으로 식각될 수 있다.
패럴라인(paralyne)층은 맨드렐 스트립(264) 위에 증착되고, 맨드렐 스트립(264)의 각면 상에 스페이서(266)를 형성하기 위해 반응성 이온 식각된다. 스페이서(266)의 두께 및 맨드럴 스트립(264)의 두께는 전도성 연결 부재(236)의 길이와 결합 영역(201)의 너비를 결정한다. 스페이서 물질의 선택은 패럴라인으로 제한되는 것은 아니다. 바람직하게는, 스페이서 물질은 하부의 옥사이드와 나이트라이드의 손상없이 형성될 수 있고, 나이트라이드와 실리콘용 결합 영역(201)의 식각을 견딜 수 있다. 기타 다른 예시적인 스페이서 물질들은 폴리이미드 및 포토레지스트와 같은 폴리머를 포함한다.
절단 마스크(268) 또는 트림(trim) 마스크는 결합 영역(201)을 형성하기 위해 필요한 모든 위치에서 스페이서(266)가 식각되지 않도록 보호하는데 사용된다. 절단 마스크(268)는 결합영역(201)을 포함하는 맨드렐 스트립(264) 부분을 정한다.
그 후 맨드럴 스트립(264)은 옥사이드 및 나이트라이드 스페이서(266)에 대해 선택적으로 제거된다. 이러한 제거는 도 12에 도시된 바와 같이 메모리 디바이스 어레이에서 결합 영역(201)을 정의하는 패럴라인 마스크를 형성하는 스페이서(266)의 최소 너비 이하의 선들을 남겨놓는다. 도 13은 메모리 디바이스(200)의 단면도에서 패럴라인 마스크(270)를 예시한다.
나이트라이드층(242)에서 결합 영역(201)을 정의하기 위해 패럴라인 마스크(270)를 사용하므로, 보호받지 못하는 나이트라이드층(242)은 기판(203)의 표면까지 옥사이드가 선택적으로 식각된다. 옥사이드 캡(262)은 트렌치(252)를 덮는다. 따라서 그물 패턴은 패럴라인 마스크(270)와 트렌치(252)의 결합이다. 노출된 기판(203)은 칼러 옥사이드(210)의 상단 약간 아래 깊이까지 식각된다.
옥사이드 스페이서는 후속 P+ 주입으로부터 보호하기 위해 실리콘의 노출된 수직 측벽 상에 형성된다. 기판(203)의 노출된 수평면에는 도 14에 도시된 P+ 전도성 영역(272)을 형성하기 위해 불순물이 주입된다. 상기 P+ 전도성 영역(272)은 전도성 연결 부재(236)를 상호 연결시키고 기준 전압(도시하지 않음)에 결합된다. STI 영역(240)이 예를 들면, CVD 또는 HDP에 의해 형성될 수 있다. 도 14에 도시된 바와 같이, STI 영역(240)이 증착된 후에, 메모리 디바이스(200)는 트렌치(252) 위의 옥사이드 캡(262)(도 13)이 제거되어, 밑에있는 제2게이트 전도체(228)의 상단 표면이 노출될 때까지 평탄화된다.
도 15에 도시된 바와 같이, 워드선 전도체(230) 및 워드선 옥사이드 캡(276)을 포함하는 워드선 스택이 증착 및 패턴화된다. 바람직하게는 워드선 스택은 금속 또는 실리사이드와 중첩된 옥사이드층과 같이 고전도성 물질로 구성된다. 옥사이드 스페이서(244)는 워드선 스택의 측벽 상에 형성된다. 바람직하게는 실리콘 나이트라이드인 나이트라이드층(278)이 증착되어 워드선 옥사이드 캡(276)의 상단까지 평탄화된다.
도 16에 도시된 바와 같이, 비트선 전도체(232)를 증착시킬 비아(282)를 식각하기 위해 마스크(280)가 형성된다. 식각은 옥사이드와 실리콘에 대해 선택적으로 이루어진다. 식각 후에 n 형 불순물이 화살표(284)에 의해 예시되는 바와 같이 비아(282) 내부로 주입된다. 이온 주입은 제3확산 영역(234)의 불순물 농도 및 중앙부의 크기를 증가시킨다. 예시적인 실시예에서, 전도성 연결 부재(236)는 자신의 전하 전달 효율을 개선시키는 붕소와 같은 p 형 불순물이 주입된다. 그 후 비트선 전도체(232)는 도 2b에 도시된 구조를 형성하도록 증착되고 평탄화된다.
전술한 제조 프로세스는 트렌치(252)에 자기정렬되는 워드선 전도체(230)를 제공한다. 이러한 특징은 트렌치(252)들 사이의 공간을 최소화하면서도 비트선 전도체(232)를 위한 충분한 면적을 제공하도록 해준다.
예시적인 제조 프로세스는 자신을 둘러싼 아이솔레이션에 자기정렬되는 신호 전달 영역을 형성하는데 사용될 수 있다. 이러한 특성은 레이아웃 밀도 개선, 신호 전달 디바이스의 유효 너비의 증가, 아이솔레이션과 관련된 에지 기생 용량 제거를 가져온다. 예시적인 실시예에서, 비트선 접촉은 워드선과 경계가 없으므로 메모리 디바이스 밀도의 증가를 가져온다.
본 발명의 예시적인 실시예에 따르면, 1F×2F 크기의 저장 커패시터 및 비례축소에 대한 가능성을 갖는 6F2크기의 기판 표면적을 구비한 DRAM 메모리 디바이스(200)가 제공된다. 예시적인 실시예에서 STI 영역(240)은 글로벌 칼러 아이솔레이션이라고 불린다. 글로벌 칼러 아이솔레이션이란 아이솔레이션 영역이 결합 영역(201)과 트렌치(252)의 결합에의해 포함되지 않는 모든 영역에 의해 형성된다는 것을 말한다.
관련 도면에 예시된 트렌치(252)가 날카로운 모서리를 가지고 있지만, 이러한 에지들은 당업자에게 알려져 있는 바와 같이 둥근 형태가 될 수 있다. 따라서 복수를 나타내는 용어 "측벽들"은 또한 트렌치(252)가 둥근 모서리를 가지며, 단일의 연속된 측벽을 갖는 경우도 포함한다. 에지가 없는 신호 전달 디바이스는 너비(width) 및 아이솔레이션 변동에 기인한 에지 기생 용량은 물론 Vt변화도 허용하지 않는다.
예시적인 실시예에서, 신호 전달 디바이스는 트렌치(252) 둘레의 원주로 정의되는 너비(width; W)와 제1확산 영역(218)에서 제2확산 영역(220)까지의 거리로 정의되는 길이(L)를 가지며, 6F2의 면적을 갖는 디바이스의 W:L 비는 2:1 보다 크다. 다른 예시적인 실시예에서, W:L 비는 5:1보다 크다.
예시적인 실시예에서, 신호 전달 영역(222)은 풀 디플리션 동작을 허용할 정도의 불순물 농도로 도핑된다. 제1게이트 전도체(226)의 다수 캐리어가 전도성 연결 부재(236)에 연결되지 않는 신호 전달 영역(222) 부분의 다수 캐리어를 능가하기 때문에, 풀 디플리션 동작을 쉽게 달성할 수 있다. 풀 디플리션 모드로 동작할 경우에, 바디(body)의 이온화된 불순물 전하가 Vt에 미치는 영향은 적고, 로우 상태의 P+ 게이트 또는 네거티브 워드선 중 어느 하나가 원하는 오프-전류를 달성하는데 사용될 수 있다. 따라서 이상적인 서브-Vt기울기에 가깝고 기판 감도를 무시할 정도의 디바이스 동작이 가능하다.
전술한 예시적인 실시예는 바디에 연결된 SOI 디바이스와 전기적으로 동등하다. 따라서 디바이스는 플로팅 바디 효과에 기인한 동적 데이터 보유(data retention) 문제가 없다. 예를 들면, 바람직한 실시예에서, 신호 전달 영역(222)의 전위는 교란(disturbance)이 일어난 후 약 5ns가 지나면 신속하게 평형상태에 이른다.
본 발명에 따른 예시적인 디바이스는 채널 길이 변화에 따른 Vt감도가 무시할 수 있을 정도로 동작할 수 있다. 이러한 장점은 트렌치(252)에 형성된 신호 전달 영역(222)의 길이가 최소 크기와 기판 표면적 제한에 종속되지 않기 때문에 가능하다. 따라서 디바이스는 긴 길이의 채널 동작을 나타낸다.
예시적인 실시예에서, 메모리 디바이스(200)는 기판-플레이트-트렌치(SPT) 설계를 사용한다. 이러한 설계는 다층으로 인한 트렌치(252)의 최소 치수 제한을 회피하여, 결과적으로 적층 트렌치 설계가 될 수 있다 . 예시적인 실시예에서, 신호 저장 노드의 제1·제2전극(202, 204)은 모두 n 형 실리콘이다. 이러한 선택은 P+ 기판을 제1전극(202)으로 사용하는 것보다 더 선호되는데, 이는 더 높은 빌트인 필드와 제한된 바이어싱 옵션에 기인한 노드 유전체의 신뢰성을 저하시키는 결과를 가져올 수 있다. 제1전극(202)용으로 P+ 기판을 사용하면서도 거의 동등한 신뢰성을 확보하려면, 노드 유전체(206)가 상당히 두꺼워져야 하고, 이것은 정전 용량을 감소시킨다.
본 발명이 특정 실시예를 참조하여 상기 예시 및 기술되었지만, 본 발명은 예시된 상세한 설명에 제한되도록 의도되지 않았다. 오히려 본 발명의 범위 내에서, 본 발명의 정신을 벗어남이 없이 상세한 설명에서 다양한 변경이 가해질 수 있다.
본 발명의 DRAM 디바이스에 따르면 충분한 저장 노드 정전용량을 유지하면서 감소된 반도체 표면 면적을 차지한다. 또한 본 발명의 DRAM 디바이스는 이상적인 서브-Vt기울기에 가깝고, 기판 감도가 0에 가까운 풀 디플리션(full depletion) 동작이 가능하다.

Claims (21)

  1. a) 비트선 전도체;
    b) 워드선 전도체;
    c) 기판―여기서 기판은 자신 내부에 형성되며, 측벽을 가진 트렌치를 구비함―;
    d) 제1전극, 트렌치 내부에 형성되는 제2전극, 및 상기 제1·제2전극 사이에 형성되는 노드 유전체를 구비한 신호 저장 노드; 및
    e)신호 전달 디바이스―여기서 신호 전달 디바이스는
    ⅰ) 상기 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 제1단부, 및 제2단부를 구비한 환상(環狀) 신호 전달 영역;
    ⅱ) 상기 신호 전달 영역의 제1단부를 신호 저장 노드의 제2전극에 결합시키는 제1확산 영역;
    ⅲ) 상기 신호 전달 영역의 제2단부를 비트선 전도체에 결합시키는 제2확산 영역;
    ⅳ) 상기 신호 전달 영역의 내부 표면을 코팅하는 게이트 절연체; 및
    ⅴ) 상기 게이트 절연체를 코팅하여 워드선 전도체에 결합시키는 게이트 전도체
    를 포함함―; 및
    f) 상기 신호 전달 영역의 외부 표면 부분을 기준 전위에 결합시키는 전도성 결합 부재
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 신호 전달 영역의 제1전극이 트렌치에 인접한 기판 내에 형성되는 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1전극과 제2전극 양자가 p 형 실리콘이나 n 형 실리콘 중 어느 하나로 구성되는 메모리 디바이스.
  4. 제1항에 있어서,
    상기 신호 전달 디바이스의 신호 전달 영역이 풀 디플리션(full depletion) 모드로 동작하도록 하는 불순물 농도로 도핑되는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 신호 전달 디바이스의 제1확산 영역이 트렌치의 측벽 내부에 있는 메모리 디바이스.
  6. 제1항에 있어서,
    상기 트렌치의 측벽에 인접한 외부 표면, 제2전극의 상부에 인접한 내부 표면, 노드 유전체의 단부에 인접한 제1단부, 및 신호 전달 영역의 제1단부에 인접한 제2단부를 구비한 환상(環狀)의 칼러 옥사이드를 추가로 포함하고,
    상기 제2전극은 다결정 실리콘을 포함하며, 상기 신호 전달 영역은 에피택셜 실리콘을 포함하고, 상기 제2전극 및 상기 신호 전달 영역은 병합 영역으로 병합되고, 상기 제1확산 영역은 상기 병합 영역 내에 있는 트렌치 측벽의 내부에 형성되는
    메모리 디바이스.
  7. 제1항에 있어서,
    상기 신호 전달 디바이스는 트렌치의 측벽 둘레의 거리로 정의되는 너비와 제1확산 영역에서 제2확산 영역까지의 거리로 정의되는 길이를 가지며, 너비 대 길이의 비가 2:1 보다 큰 값을 갖는 메모리 디바이스.
  8. 제1항에 있어서,
    상기 신호 전달 영역의 외부 표면에 인접한 옥사이드 아이솔레이션 영역을 추가로 포함하는 메모리 디바이스.
  9. a) 비트선 전도체;
    b) 워드선 전도체;
    c) 기판―여기서 기판은 자신 내부에 형성되며, 측벽을 가진 트렌치를 구비함―;
    d) 제1전극, 트렌치 내부에 형성되는 다결정 실리콘을 포함하는 제2전극, 및 상기 제1·제2전극 사이에 형성되는 노드 유전체를 구비한 신호 저장 노드;
    e)신호 전달 디바이스―여기서 신호 전달 디바이스는
    ⅰ) 상기 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 제1단부, 및 제2단부를 구비하고 에피택셜 실리콘을 포함하는 환상(環狀) 신호 전달 영역;
    ⅱ) 상기 트렌치 측벽의 내부에서 신호 전달 영역의 제1단부를 신호 저장 노드의 제2전극에 결합시키는 제1확산 영역;
    ⅲ) 상기 신호 전달 영역의 제2단부를 비트선 전도체에 결합시키는 제2확산 영역;
    ⅳ) 상기 신호 전달 영역의 내부 표면을 코팅하는 게이트 절연체; 및
    ⅴ) 상기 게이트 절연체를 코팅하여 워드선 전도체에 결합시키는 게이트 전도체
    를 포함함―;
    f) 상기 신호 전달 영역의 외부 표면 부분을 기준 전위에 결합시키는 전도성 결합 부재; 및
    g) 상기 트렌치의 측벽에 인접한 외부 표면, 제2전극의 상부에 인접한 내부 표면, 노드 유전체의 단부에 인접한 제1단부, 및 신호 전달 영역의 제1단부에 인접한 제2단부를 구비한 환상(環狀)의 칼러 옥사이드
    을 포함하고,
    상기 제2전극 및 상기 신호 전달 영역이 병합 영역으로 병합되고, 상기 제1확산 영역은 상기 병합 영역 내에 형성되는
    메모리 디바이스.
  10. 제9항에 있어서,
    상기 신호 전달 디바이스의 신호 전달 영역이 풀 디플리션(full depletion) 모드로 동작하도록 하는 불순물 농도로 도핑되는 메모리 디바이스.
  11. 제9항에 있어서,
    상기 전도성 결합 부재에 결합되는 부분을 제외하고 신호 전달 영역의 외부 표면에 인접한 옥사이드 아이솔레이션 영역을 추가로 포함하는 메모리 디바이스.
  12. 복수의 메모리 디바이스 어레이에 있어서,
    각각의 메모리 디바이스가
    a) 비트선 전도체;
    b) 워드선 전도체;
    c) 기판―여기서 기판은 자신 내부에 형성되며, 에지 없는 측벽을 갖는 트렌치를 구비함―;
    d) 상기 트렌치에 인접한 기판 내에 형성되는 제1전극, 상기 트렌치 내에 형성되는 다결정 실리콘을 포함하는 제2전극, 및 양자가 모두 p 형 실리콘이나 n 형 실리콘 중의 어느 하나로 구성되는 제1·제2전극 사이에 형성되는 노드 유전체를 구비한 신호 저장 노드;
    e) 신호 전달 디바이스―여기서 신호 전달 디바이스는
    ⅰ) 상기 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 제1단부, 및 제2단부를 구비하고 에피택셜 실리콘을 포함하는 환상(環狀) 신호 전달 영역―여기서 신호 전달 영역은 풀 디플리션(full depletion) 모드로 동작할 정도의 불순물 농도로 도핑됨―;
    ⅱ) 상기 트렌치 측벽의 내부에서 신호 전달 영역의 제1단부를 신호 저장 노드의 제2전극에 결합시키는 제1확산 영역;
    ⅲ) 상기 신호 전달 영역의 제2단부를 비트선 전도체에 결합시키는 제2확산 영역;
    ⅳ) 상기 신호 전달 영역의 내부 표면을 코팅하는 게이트 절연체; 및
    ⅴ) 상기 게이트 절연체를 코팅하여 워드선 전도체에 결합시키는 게이트 전도체
    를 포함하고,
    상기 신호 전달 디바이스는 상기 트렌치의 측벽 둘레에 해당하는 너비와 제1확산 영역에서 제2확산 영역까지의 길이를 가지며, 너비 대 길이의 비가 2:1 보다 큰 값을 가짐―;
    f) 상기 신호 전달 영역의 외부 표면 부분을 각각 기준 전위 및 상기 복수의 메모리 디바이스로 이루어진 어레이 내의 적어도 하나의 다른 메모리 디바이스의 신호 전달 영역에 결합시키는 전도성 결합 부재; 및
    g) 상기 트렌치의 측벽에 인접한 외부 표면, 제2전극의 상부에 인접한 내부 표면, 노드 유전체의 단부에 인접한 제1단부, 및 신호 전달 영역의 제1단부에 인접한 제2단부를 구비한 환상(環狀)의 칼러 옥사이드; 및
    h) 상기 외부 표면에서 전도성 결합 부재에 결합되는 부분을 제외하고 신호 전달 영역의 외부 표면에 인접하여 형성되는 옥사이드 아이솔레이션 영역
    을 포함하고,
    상기 제2전극 및 상기 신호 전달 영역은 병합 영역으로 병합되고, 상기 제1확산 영역은 상기 병합 영역 내에 형성되는
    메모리 디바이스 어레이.
  13. a) 기판 제공 단계;
    b) 상기 기판 내에 측벽을 구비한 트렌치를 형성하는 단계;
    c) 제1전극, 및 노드 유전체와 옥사이드층 칼러에 의해 상기 제1전극과 아이솔레이션되며 상기 트렌치 내에 형성되는 제2전극을 구비한 신호 저장 노드를 형성하는 단계;
    d) 상기 제2전극에 결합되는 제1확산 영역, 상기 제1확산 영역에 결합되는 제1단부를 구비하며 상기 트렌치의 측벽에 인접하여 형성되는 신호 전달 영역, 및 상기 신호 전달 영역의 제2단부에 결합되는 제2확산 영역을 구비하는 신호 전달 디바이스를 트렌치 내에 형성하는 단계; 및
    e) 상기 신호 전달 영역을 기준 전위에 결합하는 전도성 결합 부재를 형성하는 단계
    를 포함하는 메모리 디바이스 제조 프로세스.
  14. 제13항에 있어서,
    상기 단계 d)가 반도체의 에피택셜 성장에 의해 환상(環狀) 신호 전달 영역을 형성하는 단계를 포함하는 메모리 디바이스 제조 프로세스.
  15. 제14항에 있어서,
    상기 환상 신호 전달 영역이 반도체의 저온 에피택셜 성장에 의해 형성되는 메모리 디바이스 제조 프로세스.
  16. 제13항에 있어서,
    상기 트렌치의 측벽에 인접하며, 상기 신호 전달 영역과 대향하는 옥사이드 아이솔레이션 영역을 형성하는 단계를 추가로 포함하는 메모리 디바이스 제조 프로세스.
  17. 제13항에 있어서,
    풀 디플리션 모드로 동작하도록 하는 불순물 농도로 신호 전달 영역을 도핑하는 단계를 추가로 포함하는 메모리 디바이스 제조 프로세스.
  18. 제13항에 있어서,
    상기 제2전극은 폴리실리콘을 포함하고,
    상기 단계 c)는 트렌치의 측벽에 인접한 외부표면, 제2전극의 상부에 인접한 내부 표면, 노드 유전체의 단부에 인접한 제1단부, 및 신호 전달 영역의 제1단부에 인접한 제2단부를 구비하는 환상 칼러 옥사이드를 형성하는 단계를 포함하며,
    상기 단계 d)는 상기 제2전극을 증대시키고 병합 영역―여기서 병합 영역 내에는 상기 제1확산 영역이 형성됨―을 형성하도록 상기 에피택셜 영역과 병합하기 위해 사이 제2전극 상에 폴리실리콘이 응집되는 동안 트렌치의 측벽에 인접하며 칼러 옥사이드의 상기 제2단부에 인접한 환상 에피택셜 신호 전달 영역을 성장시키는 단계를 포함하는
    메모리 디바이스 제조 프로세스.
  19. 제13항에 있어서,
    사이 단계 b)는 트렌치의 측벽 주위에 둘레 W를 갖는 트렌치를 형성하는 단계를 포함하고, 상기 단계 d)는 제1확산 영역에서 제2확산 영역까지의 길이 L을 갖는 환상 신호 전달 영역을 형성하는 단계를 포함하며 W:L 비율이 2:1 보다 큰
    메모리 디바이스 제조 프로세스.
  20. a) 기판 제공 단계;
    b) 상기 기판 내에 측벽을 구비한 트렌치를 형성하는 단계;
    c) 제1전극, 및 노드 유전체와 환상 칼러 옥사이드층에 의해 제1전극과 아이솔레이션되는 폴리실리콘 제2전극―여기서 제2전극은 트렌치 내에 형성되고, 상기 칼러 옥사이드층은 상기 트렌치의 측벽에 인접한 외부 표면, 상기 제2전극의 상부에 인접한 내부 표면, 상기 노드 유전체의 단부에 인접한 제1단부, 및 제2단부를 구비함―을 구비한 신호 저장 노드를 형성하는 단계;
    d) 신호 전달 디바이스―여기서 신호 전달디바이스는
    ⅰ) 상기 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 칼러 옥사이드의 제2단부에 인접한 제1단부, 제2단부, 및 중앙 에피택셜 영역을 구비하는 환상 에피택셜 영역을 성장시키는 단계;
    ⅱ) 상기 제2전극을 증대시키고 상기 트렌치 측벽 내부 및 칼러 옥사이드에 인접한 병합 영역을 형성하도록 상기 에피택셜 영역의 제1단부와 병합되도록 상기 제2전극 상에 폴리실리콘이 응집되도록 하는 단계;
    ⅲ) 상기 제2확산 영역을 형성하도록 상기 에피택셜 영역의 제2단부에 불순물을 확산시키는 단계;
    ⅳ) 상기 신호 전달 디바이스가 풀 디플리션 모드로 동작하도록 하는 불순물 농도로 중앙 에피택셜 영역에 도핑하는 단계, 및
    ⅴ) 상기 신호 전달 디바이스를 제어하는 게이트를 형성하는 단계
    에 의하여 형성됨―
    를 형성하는 단계;
    e) 상기 중앙 에피택셜 영역의 외부 표면을 기준 전압에 결합시키는 전도성 결합 부재를 형성하는 단계; 및
    f) 상기 트렌치의 측벽에 인접하며 상기 신호 전달 영역에 대향하는 옥사이드 아이솔레이션 영역을 형성하는 단계
    를 포함하는 메모리 디바이스 제조 프로세스.
  21. a) 비트선 전도체;
    b) 워드선 전도체;
    c) p 형 실리콘 기판―여기서 기판은 자신 내부에 형성되며, 측벽을 가진 트렌치를 구비함―;
    d) n+ 폴리실리콘 제1전극, 상기 트렌치 내부에 형성되는 n+ 폴리실리콘 제2전극, 및 상기 제1·제2전극 사이에 형성되는 옥사이드 노드 유전체를 구비한 신호 저장 노드; 및
    e)신호 전달 디바이스―여기서 신호 전달 디바이스는
    ⅰ) 상기 트렌치의 측벽에 인접한 외부 표면, 내부 표면, 제1단부, 및 제2단부를 구비하는 환상(環狀) p 형 에피택셜 실리콘 신호 전달 영역;
    ⅱ) 상기 신호 전달 영역의 제1단부를 신호 저장 노드의 제2전극에 결합시키는 n+ 제1확산 영역;
    ⅲ) 상기 신호 전달 영역의 제2단부를 비트선 전도체에 결합시키는 n+ 제2확산 영역;
    ⅳ) 상기 신호 전달 영역의 내부 표면을 코팅하는 옥사이드 게이트 절연체; 및
    ⅴ) 상기 게이트 절연체를 코팅하여 워드선 전도체에 결합시키는 게이트 전도체
    를 포함함―; 및
    f) 상기 신호 전달 영역의 외부 표면 부분을 기준 전위에 결합시키는 전도성 결합 부재
    를 포함하는 메모리 디바이스.
KR1019990050721A 1998-12-04 1999-11-15 환상의 신호 전달 영역을 구비한 디램셀 KR100345538B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500219B1 (ko) * 2001-02-05 2005-07-11 인터내셔널 비지네스 머신즈 코포레이션 바디 콘택을 갖춘 콤팩트 트랜치 캐패시터 ｄｒａｍ 셀의구조 및 그 제조 방법

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303956B1 (en) * 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6706634B1 (en) * 2000-09-19 2004-03-16 Infineon Technologies Ag Control of separation between transfer gate and storage node in vertical DRAM
US6576944B2 (en) * 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
US6812092B2 (en) * 2000-12-19 2004-11-02 Infineon Technologies Method for fabricating transistors having damascene formed gate contacts and self-aligned borderless bit line contacts
DE10063443B4 (de) * 2000-12-20 2005-03-03 Infineon Technologies Ag Verfahren zur Herstellung einer Elektrode eines mittels Feldeffekt steuerbaren Halbleiterbauelements und mittels Feldeffekt steuerbares Halbleiterbauelement
US6642552B2 (en) * 2001-02-02 2003-11-04 Grail Semiconductor Inductive storage capacitor
JP2004523918A (ja) 2001-03-09 2004-08-05 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 半導体メモリセルおよびその製造方法
DE10111755C1 (de) * 2001-03-12 2002-05-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers
US6518118B2 (en) * 2001-03-15 2003-02-11 International Business Machines Corporation Structure and process for buried bitline and single sided buried conductor formation
US6893923B2 (en) * 2001-03-21 2005-05-17 International Rectifier Corporation Reduced mask count process for manufacture of mosgated device
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
US6518616B2 (en) * 2001-04-18 2003-02-11 International Business Machines Corporation Vertical gate top engineering for improved GC and CB process windows
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US6849898B2 (en) * 2001-08-10 2005-02-01 Siliconix Incorporated Trench MIS device with active trench corners and thick bottom oxide
US6764906B2 (en) * 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
US6452224B1 (en) * 2001-07-23 2002-09-17 International Business Machines Corporation Method for manufacture of improved deep trench eDRAM capacitor and structure produced thereby
DE10136333A1 (de) * 2001-07-26 2003-03-06 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor
DE10139827A1 (de) * 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
US6566190B2 (en) * 2001-08-30 2003-05-20 Promos Technologies, Inc. Vertical internally-connected trench cell (V-ICTC) and formation method for semiconductor memory devices
US6821864B2 (en) * 2002-03-07 2004-11-23 International Business Machines Corporation Method to achieve increased trench depth, independent of CD as defined by lithography
US6573136B1 (en) * 2002-05-30 2003-06-03 Infineon Technologies Ag Isolating a vertical gate contact structure
US6750499B2 (en) * 2002-08-06 2004-06-15 Intelligent Sources Development Corp. Self-aligned trench-type dram structure and its contactless dram arrays
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
JP2006517101A (ja) * 2003-01-13 2006-07-20 エス． ラオ、マヘンドラ 治療用産物を送達するための、増殖性の幹細胞および前駆細胞における候補分子の持続的発現
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
US7452763B1 (en) * 2003-03-04 2008-11-18 Qspeed Semiconductor Inc. Method for a junction field effect transistor with reduced gate capacitance
TWI223387B (en) * 2003-04-02 2004-11-01 Nanya Technology Corp Method for increasing the capacitance of deep trench capacitors
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
ES2564044T3 (es) * 2003-06-27 2016-03-17 DePuy Synthes Products, Inc. Células posparto derivadas de tejido del cordón umbilical y métodos de preparación y uso de las mismas
US7276754B2 (en) * 2003-08-29 2007-10-02 Micron Technology, Inc. Annular gate and technique for fabricating an annular gate
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US20050135892A1 (en) * 2003-12-17 2005-06-23 Tang An K. End milling cutter assembly
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
US7504685B2 (en) * 2005-06-28 2009-03-17 Micron Technology, Inc. Oxide epitaxial isolation
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
JP5356726B2 (ja) * 2008-05-15 2013-12-04 浜松ホトニクス株式会社 距離センサ及び距離画像センサ
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
WO2011005910A1 (en) * 2009-07-09 2011-01-13 The Procter & Gamble Company Method of laundering fabric using a compacted laundry detergent composition
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8673758B2 (en) * 2011-06-16 2014-03-18 United Microelectronics Corp. Structure of metal gate and fabrication method thereof
US8878156B2 (en) 2011-11-21 2014-11-04 Avalanche Technology Inc. Memory device having stitched arrays of 4 F2 memory cells
US8557657B1 (en) 2012-05-18 2013-10-15 International Business Machines Corporation Retrograde substrate for deep trench capacitors
US9029822B2 (en) 2012-11-17 2015-05-12 Avalanche Technology, Inc. High density resistive memory having a vertical dual channel transistor
US9269779B2 (en) * 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US20160372558A1 (en) * 2015-06-18 2016-12-22 Sanken Electric Co., Ltd. High Voltage Vertical FPMOS Fets

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890145A (en) * 1984-08-31 1989-12-26 Texas Instruments Incorporated dRAM cell and array
JPS61179571A (ja) * 1984-09-27 1986-08-12 テキサス　インスツルメンツ　インコ−ポレイテツド メモリセルおよびそのアレイ
US5225697A (en) * 1984-09-27 1993-07-06 Texas Instruments, Incorporated dRAM cell and method
US4791463A (en) * 1984-10-31 1988-12-13 Texas Instruments Incorporated Structure for contacting devices in three dimensional circuitry
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
CA1253193A (en) * 1985-07-12 1989-04-25 Eastman Kodak Company Method and apparatus for producing printed tabs
JPH0797625B2 (ja) * 1986-11-19 1995-10-18 三菱電機株式会社 半導体記憶装置
US4833516A (en) * 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
JPH01149454A (ja) * 1987-12-04 1989-06-12 Fujitsu Ltd 半導体記憶装置及びその製造方法
JPH01227468A (ja) * 1988-03-08 1989-09-11 Oki Electric Ind Co Ltd 半導体記憶装置
US5008214A (en) * 1988-06-03 1991-04-16 Texas Instruments Incorporated Method of making crosspoint dynamic RAM cell array with overlapping wordlines and folded bitlines
US4989055A (en) * 1989-06-15 1991-01-29 Texas Instruments Incorporated Dynamic random access memory cell
KR920004368B1 (ko) * 1989-09-04 1992-06-04 재단법인 한국전자통신연구소 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500219B1 (ko) * 2001-02-05 2005-07-11 인터내셔널 비지네스 머신즈 코포레이션 바디 콘택을 갖춘 콤팩트 트랜치 캐패시터 ｄｒａｍ 셀의구조 및 그 제조 방법

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