JP2004523918A - 半導体メモリセルおよびその製造方法 - Google Patents
半導体メモリセルおよびその製造方法 Download PDFInfo
- Publication number
- JP2004523918A JP2004523918A JP2002572609A JP2002572609A JP2004523918A JP 2004523918 A JP2004523918 A JP 2004523918A JP 2002572609 A JP2002572609 A JP 2002572609A JP 2002572609 A JP2002572609 A JP 2002572609A JP 2004523918 A JP2004523918 A JP 2004523918A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- substrate
- layer
- trench
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本発明では、溝容量は、基板（２０）内に配置されているトレンチ（３０）内に形成されている。トレンチ（３０）は、内部キャパシタ電極として役立つ導電性トレンチ充填物（５０）により充填されている。エピタキシャル層（７５）は、基板（２０）におけるトレンチ（３０）の側壁に成長する。埋め込み接触部（６０）は、第２中間層（６５）を伴う導電性トレンチ充填物（５０）と、エピタキシャル成長した層（７５）との間に配置されている。埋め込み接触部（６０）から導出する間に形成される添加物出力拡散部（８０）は、エピタキシャル成長された層（７５）内に配置される。エピタキシャル成長した層（７５）により、添加物出力拡散部（８０）を、トレンチの隣に位置している選択トランジスタ（１０）からさらに取り除ける。これにより、選択トランジスタにおける短チャネル効果を防止できる。
Description
【０００１】
本特許出願は、半導体メモリセル、および、その製造方法に関するものである。この場合、この半導体メモリセルは、選択トランジスタ、および、溝に形成されている溝容量（トレンチキャパシタとも呼ぶ）（Grabenkondensator）を含むものである。
メモリ素子（Speicherbauelemente）（例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、セル領域（Zellenfeld）および駆動端末部（Ansteuerungsperipherie）を含み、セル領域に、個々のメモリセルが配置されている。
【０００２】
ＤＲＡＭチップは、行と列との形状になるよう配置されており、ワード線とビット線とにより駆動されるメモリセルの行列（Matrix）を含む。メモリセルからのデータ読み出し、または、メモリセルへのデータ書き込みは、ワード線、および、ビット線を適切に起動することにより行われる。
【０００３】
一般的に、ＤＲＡＭメモリセルには、容量と接続されているトランジスタが含まれる。とりわけ、トランジスタは、ゲートが制御するチャネルによって相互に分離されている２つの拡散領域を含む。拡散領域は、ドレイン領域と呼ばれ、他の拡散領域は、ソース領域と呼ばれる。
【０００４】
拡散領域の１つはビット線と接続されており、他の拡散領域は容量と接続されており、ゲートはワード線と接続されている。ゲートに適切な電圧を印加することによって、トランジスタがチャネルを通る拡散領域の間の電流の流れをオンおよびオフするように制御される。
【０００５】
メモリ素子が一層小型化されるのに伴い、集積密度も上昇する。集積密度の上昇は、各メモリセルに提供できる面積が、ますます小さくなることを意味する。従って、選択トランジスタが、例えば、平坦なトランジスタ（planarer Transistor）として構成されている場合、選択トランジスタと溝容量との間の横の間隔が、ますます小さくなる。このことは、選択トランジスタの遮断性能（Sperrfaehigkeit）の減少に繋がる。この選択トランジスタは、短チャネル効果（Kurzkanaleffekts）が原因で、チャネルの長さが短くなることによって、いずれにせよ、遮断性能がより低下してしまう。漏電流の増加により、溝容量は早期に放電し、これによって、溝容量およびメモリセルに記憶されている情報が失われてしまう。
【０００６】
短チャネル効果は、埋め込み接触部（埋め込み帯：Buried Strap）の出力拡散（Ausdiffusion）により増大する。埋め込み接触部は、通常、導電性の溝充填物の上側の溝容量に配置されており、導電性の溝充填物を、トランジスタの添加領域（Dotiergebiet）と電気的に接続するために機能する。この際、通常、埋め込み接触部から基板、および、それに隣接する選択トランジスタ添加領域に、添加剤が出力拡散される。このことにより、電気的な接触部が形成される。従来の埋め込み接触部（Vergrabenen Kontakt）の欠点は、生じる短チャネル効果を増大させることである。
【０００７】
従来技術による他の公知の問題は、選択トランジスタを通した漏電流を回避するために、選択トランジスタの添加領域を、通常、単結晶シリコンに形成できることである。埋め込み接触部は、通常、選択トランジスタの添加領域の単結晶シリコンに隣接している多結晶シリコンにより構成されているので、温度が上昇すると、選択トランジスタによる漏電流に繋がる結晶転位（Kristallversetzungen）が、ポリシリコンと単結晶シリコンとの間の界面から単結晶シリコンにかけて形成される。
【０００８】
エピタキシャル成長した埋め込み接触部の欠点は、単結晶エピタキシャル成長したシリコンと多結晶成長されたシリコンとの間の遷移部に、結晶転位が形成されることである。この欠陥形成は、選択トランジスタにおける漏電流の増加に繋がる。ＤＲＡＭの他の製造プロセスの間に、転位が移動し（gleiten）、選択トランジスタを短絡することがある。
【０００９】
溝容量と選択トランジスタとを有するＤＲＡＭメモリセルの製造方法は、例えば、米国特許公報第５，３６０，７５８号、５，６７０，８０５号、５，８２７、７６５号、および、「４Ｇｂ／１６Ｇｂ用の、垂直呼び出しトランジスタと埋め込み接触部とを備える新溝ＤＲＡＭセル」（U. Gruening他 “A Novel Trench ＤＲＡＭ Cell with a Vertical Access Transistor and Buried Strap for ４Ｇｂ／１６Ｇｂ”, IEDM, １９９９年）に記載されている。
【００１０】
本発明の目的は、埋め込み接触部の添加特性（Dotierprofil）を改善し、選択トランジスタにおける結晶欠陥を回避できる、溝容量を有するメモリ（Speicher）、および、その製造方法を提供することである。
【００１１】
本発明において、半導体メモリに関する課題は、溝容量と選択トランジスタとを有する以下のような半導体メモリにより解決される。すなわち、この半導体メモリは、
基板上表面を備え、上部領域を備える溝が配置されている基板と、
溝の側壁の上部領域に配置されている絶縁カラー（Isolationskragen）と、
溝に配置されている導電性の溝充填物と、
溝に延び、溝の側壁に配置されているエピタキシャル成長した層と、
溝に配置されており、エピタキシャル成長した層を導電性の溝充填物と電気的に接続する埋め込み接触部と、
エピタキシャル成長した層と埋め込み接触部との間に配置されている第１中間層とを含んで構成される。
【００１２】
エピタキシャル成長した層の長所は、エピタキシャル成長した層における埋め込み接触部（Buried Strap）から出力拡散される添加剤の拡散距離が、選択トランジスタが形成されており隣接しているバルクシリコン（Bulk-Silizium）における拡散距離よりも短いことである。このことにより、埋め込み接触部から出力拡散される添加剤は、選択トランジスタのチャネルに入るまで拡散されず、選択トランジスタにおける短チャネル効果の増大が防止されることになる。第１中間層は、埋め込み接触部に形成されている結晶転位を、選択トランジスタが配置されている単結晶基板に至るまで成長させないという利点がある。このことにより、トランジスタの添加領域における結晶欠陥が回避される。その結果、漏電流の少ない改善されたトランジスタを達成できる。
【００１３】
好ましくは、エピタキシャル成長した層は、絶縁カラー（Isolationskragen）の上側の基板上表面に向かって溝の側壁に配置されていることが考えられる。このことにより、絶縁カラーの上側における出力拡散の添加剤特性が改善される。
【００１４】
通常、誘電性容量（Kondensatordielektrikum）が、導電性の溝充填物と基板との間の溝に配置されている。
【００１５】
本発明の他の形態では、選択的にエピタキシャル成長した層（SEG：selective epitaxial growth）は、切子面（Facette）を備え、この切子面は、基板上表面に対して約４５度の角度である。切子面は、切子面形状（Facettengeometrie）により、トランジスタの添加領域と導電性の溝充填物との間の電気抵抗を減少するという利点がある。切子面とは、例えば、シリコンの自然な結晶方向のことである。
【００１６】
他の形態では、切子面は、絶縁カラーの上側のエピタキシャル成長した層の下側末端部に存在する。特に、切子面および絶縁カラーの上端部により形成される環状の裂け目（Ringspalt）に、障壁層が挿入されていることが考えられる。この障壁層は、添加剤が、溝の側壁へ拡散するのを防止する。上側周辺部および下側周辺部に対してエピタキシャル成長した層の厚さは減少するので、切子面および絶縁カラーの上側周辺部により形成されて下側周辺部に生じる環状の裂け目に、溝の側壁の付近の基板に入力拡散できる添加剤により転位されたポリシリコンにより通例は構成される溝充填物を注入する前に、拡散遮蔽材料を充填することが有利である。
【００１７】
好ましくは、埋め込み接触部との導電性の電気的な接続を確立するために、添加剤を、エピタキシャル成長した層、および、それに隣接する基板に注入することが考えられる。添加剤を注入することにより、導電性の溝充填物と選択トランジスタの添加領域との間を、低い抵抗で電気的に接続できるという利点がある。注入される添加剤は、通常、埋め込み接触部出力拡散と呼ばれる。なぜなら、それは通常、埋め込み接触部から出て基板に入力拡散されるからである。
【００１８】
好ましくは、溝絶縁体が、埋め込み接触部および切子面に配置されている絶縁層を備えていることが考えられる。埋め込み接触部および切子面に配置されている絶縁層は、平坦な選択トランジスタの場合、溝容量からは絶縁されているはめ合わせワード線（Passing Wordline）を溝絶縁体に配置できるという長所を有している。垂直選択トランジスタを有するメモリセルの場合、セルトランジスタを駆動するための起動ワード線は、溝の上側に延びている。
【００１９】
本発明のほかの形態では、絶縁カラーが、相互に選択的にエッチングできる２つの層を含むことが考えられる。
【００２０】
方法に関連して、本発明の目的は、溝容量と選択トランジスタとを有する半導体メモリの製造方法であって、
基板上表面を備え、上部領域を有する溝が配置されている基板を用意し、上記溝の側壁の上部領域に絶縁カラーを配置する工程と、
溝に導電性の溝充填物を形成し、続いて、上記導電性の溝充填物を上記溝に沈積する工程と、
導電性の溝充填物の上側の溝の側壁において、基板を露出させる工程と、
露出した溝の側壁にエピタキシャル層を成長させる工程と、
エピタキシャル成長した層に第１中間層を形成する工程と、
エピタキシャル成長した層に添加剤を注入する工程と、
溝容量および選択トランジスタを形成する工程と、からなる方法によって達成される。
【００２１】
本発明の方法は、第１中間層を形成するための工程と、エピタキシャル成長した層を形成するための工程とを含み、これらは、目的を達成する現在の解決策に関して記載されている利点を有している。
【００２２】
好ましくは、絶縁カラーの上側の部分を取り除くことにより、基板を溝の側壁において露出することが考えられる。従って、エピタキシャル層は、基板上表面の方向に対して、絶縁カラーの上側に成長する。
【００２３】
好ましくは、基板を形成した後、導電性の溝充填物を形成する前に、誘電性容量の誘電性の層を、絶縁カラーに堆積し、まず、導電性の溝充填物を、第１沈積深度まで溝に沈積し、続いて、第１沈積深度の上側に位置している誘電性の層を、絶縁カラーから取り除き、次に、導電性の溝充填物を、基板が導電性の溝充填物の上側において露出される前に、第２沈積深度まで溝に沈積することが考えられる。この場合、絶縁カラーを除去する深さは、誘電性容量を用いて設定される。
【００２４】
あるいは、絶縁カラーを形成する前に形成した誘電性容量（Kondensatorelektrikum）が溝の下側の領域に既に備えられている基板を用意し、絶縁カラーを形成してから、誘電性の層を絶縁カラーに堆積することが考えられる。これに関しては、絶縁カラーを取り除く深さを調節するために、絶縁カラーを形成してから、他の誘電性の層を絶縁カラーに形成する。
【００２５】
最後に述べた実施の形態の第１変形態では、まず、導電性の溝充填物を、第１沈積深度まで溝に沈積し、その後、第１沈積深度の上側に位置している誘電性の層を、絶縁カラーから取り除き、次に、導電性の溝充填物を、基板が導電性の溝充填物の上側において露出される前に、第２沈積深度まで溝に沈積することが考えられる。この場合、誘電性の層（そのほかには、誘電性容量）を、溝充填物を第１エッチバック（Rueckaetzung）した後に取り除く。その結果、絶縁カラーを取り除く深さが決定される。
【００２６】
最後に述べた実施の形態の第２変形態では、まず、導電性の溝充填物を、第１沈積深度まで溝に沈積し、次に、基板を、溝の側壁において露出し、その後、誘電性の層を、溝の露出された側壁に直接堆積させ、続いて、導電性の溝充填物を、第２沈積深度まで溝に沈積し、誘電性の層を、エピタキシャル層が成長する前に、溝の側壁から取り除くことが考えられる。この場合、絶縁カラーは、誘電性の層に覆われているのではなく、絶縁カラーを部分的に取り除いてから、誘電性の層を溝の側壁に直接形成する。誘電性の層は、上記実施の形態のこの変形態では、溝側壁における基板を、溝充填物を第２エッチバックする間に保護するという機能がある。
【００２７】
溝の側壁は、上記実施の形態ではそれぞれ、溝の上側の領域において、第１沈積深度までだけ露出され、導電性の溝充填物は、第１沈積深度と第２沈積深度との差にほぼ相当する間隔を開けて、溝の露出された側壁から離れている。側壁の露出により、溝（トレンチ）が形成されている基板の単結晶シリコンが露出する。続いて、基板の露出された単結晶シリコンに、エピタキシャル層が成長する。その後、通常通り、溝絶縁体（Grabenisolation）を、基板および溝に形成する。溝絶縁体は、当該メモリセルを、隣り合うメモリセルから隔離して絶縁しており、このことにより、漏電流が防止される。
【００２８】
好ましくは、基板上表面に対して、約４５度の角度を有する切子面が形成されるように、エピタキシャル層が成長することが考えられる。エピタキシャル成長した層の切子面は、幾何学的な配置のおかげで、導電性の溝充填物と選択トランジスタの添加領域とを低い抵抗で電気的に接続できるという長所がある。
【００２９】
以下に、実施例および図に基づいて本発明を詳しく説明する。
【００３０】
図１には、溝容量と選択トランジスタとを有する本発明のメモリセルを示す。図２〜図８には、中間層およびエピタキシャル成長した層を溝容量の溝に形成する方法の各工程を示す。図９には、溝絶縁体が付加的に形成されている、平坦な選択トランジスタを有するメモリセル用に図８から処理を施したものを示す。図１０には、垂直選択トランジスタを有するメモリセル用に図８から処理を施したものを示す。図１１は、従来技術のメモリセルのＲＥＭ（ＳＥＭ）撮影画像である。図１２は、本発明のメモリセルのＲＥＭ（ＳＥＭ）撮影画像である。図１３〜図１７には、図２〜図６に記載の処理順序の変形態を示す。図１８〜図２０には、図２〜図６に記載の処理順序の変形態を示す。図２１〜図２２には、エピタキシャル層と絶縁カラーとの間の環状の裂け目を充填するための方法の各工程を示す。
【００３１】
図１に、選択トランジスタ１０、および、溝容量１５を備えるメモリセル５を示す。この場合、選択トランジスタ１０、および、溝容量１５は、基板上表面２５を備える基板２０に形成されている。この基板２０に、溝容量１５が形成されている溝３０が配置されている。溝３０は、上部領域３１を備えている。
【００３２】
溝３０に、誘電性容量３５が配置されている。基板２０の溝３０の周りには、埋め込み板４０が、外部容量電極として配置されている。埋め込み板４０は、埋め込み窪み（Wanne）４５と接触される。埋め込み板４０と、埋め込み窪み４５との双方は、添加剤を用いて、基板２０に形成されている。溝３０には、導電性の溝充填物５０が配置されている。誘電性容量３５は、導電性の埋め込み板４０と、導電性の溝充填物５０との間に配置されている。導電性の溝充填物５０は、内部容量電極である。
【００３３】
溝３０の上部領域３１には、絶縁カラー５５が配置されている。電導性の溝充填物５０の上に、第２中間層６５が配置されている。この第２中間層６５の上に、埋め込み接触部（埋め込み帯：Buried Strap）６０が、溝３０に配置されている。溝３０の上部領域３１において、エピタキシャル成長した層７５が溝３０の側壁に配置されている。エピタキシャル成長した層７５と埋め込み接触部６０との間に、第１中間層７０が配置されている。エピタキシャル成長した層７５、および、基板２０に、添加剤出力拡散部８０が形成される。
【００３４】
選択トランジスタ１０は、第１添加領域８５と、第２添加領域９０とを備えている。選択トランジスタ１０は、選択トランジスタを制御するゲート９５をさらに備えている。第１添加領域８５は、添加剤を用いて、添加剤出力拡散部８０と接続される。図１に示すメモリセル５を、隣り合うメモリセルから絶縁するために、下端部１０５を備える溝絶縁体１００（Grabenisolation）が配置されている。溝絶縁体１００は、この場合、溝３０に入り込んでいる。
【００３５】
通常、基板２０は、シリコンにより構成されている。誘電性容量３５は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、または、１０を越える誘電性定数を有する誘電体を含む。埋め込み板４０は、高い添加剤濃度のｐまたはｎ添加剤が配置されている、基板２０内の領域である。導電性の溝充填物５０は、例えば、多結晶シリコンにより形成されている。絶縁カラー５５は、例えば、酸化シリコン、または、窒化シリコンを含む。埋め込み接触部６０は、例えば、添加または無添加の、多結晶シリコンまたは単結晶シリコン、タングステン、または、窒化タングステンを含む。
【００３６】
エピタキシャル成長した層７５は、通常、基板２０に成長している、添加または無添加の単結晶シリコンを含む。添加剤出力拡散部８０は、通常、単結晶シリコンに形成されており、この場合、ｐまたはｎ添加剤（例えば、ヒ素、ホウ素、または、リン）が、基板２０およびエピタキシャル成長した層７５に注入される。第１および第２添加領域８５および９０は、同じく、基板２０に注入された添加剤を含んでいる。
【００３７】
溝絶縁体１００は、通常、酸化シリコン、または、窒化シリコンを含む。図１では、第２中間層６５、および、導電性の溝充填物５０の沈積深度は、溝絶縁体の下端部１０５の上側に配置されている。
【００３８】
図２に関連して、メモリセルを生成するための方法の工程を説明する。図３に、基板上表面２５を有する基板２０を示す。溝３０の上部領域３１に、溝３０の側壁の絶縁カラー５５が配置されている。この絶縁カラー５５に、誘電性の層３５が配置されている。例えば、誘電性の層３５を、誘電性容量とすることができる。同じく、誘電性の層３５は、誘電性容量とは別に独立して形成されていてもよい。溝３０には、既に導電性の溝充填物５０が充填されており、第１沈積深度１１０まで溝３０に沈積されている。基板２０の上表面２５に、マスク層が配置されている。
【００３９】
例えば、平坦なトランジスタが、後の方法工程において、溝容量の付近に配置されている場合、第１沈積深度１１０は、基板上表面２５の下側約１００ｎｍである。垂直トランジスタが、溝容量に配置されている場合、第１沈積深度１１０は、基板上表面２５から約３５０ｎｍの深さだけ溝３０に沈んでいる。
【００４０】
平坦な選択トランジスタを有するメモリセルのためには、はめ合わせワード線が、溝絶縁体（ＳＴＩ）に配置されており、起動ワード線が、溝の付近に延びて、その場所において平坦な選択トランジスタを駆動する。このことを、図９を参考に詳しく説明する。
【００４１】
垂直選択トランジスタでは、起動ワード線が、溝に配置されているゲートと接触し、駆動するために溝の上側に配置されている。はめ合わせワード線は、この場合、溝の付近に配置されている。
【００４２】
図３を参照すると、続いて、誘電性の層３５が取り除かれる。このことは、例えば、湿式化学的に行える。この場合、酸窒化物により構成されている誘電性の層を取り除くために、例えば、エチレングリコールにより緩衝されているフッ化水素酸（ＨＦ／ＥＧ）を使用できる。
【００４３】
図４を参照すると、導電性の溝充填物５０は、第２沈積深度１１５まで溝３０に沈積される。この場合、誘電性の層３５の一部が露出される。
【００４４】
図５を参照すると、絶縁カラー５５は、続いて溝３０の側壁から取り除かれる。この場合、絶縁カラー５５は、誘電性層３５によって、溝３０の側壁のエッチング剤から保護されている場所に残る。絶縁カラー５５は、例えば、酸化シリコンにより構成されているで、絶縁カラーは、ＢＨＦ（緩衝ＨＦ：ＮＨ4ＯＨにより緩衝されたフッ化水素酸）を含む湿式化学エッチングにより取り除かれる。このエッチングは、例えば、窒化シリコンにより構成されている誘電性の層３５に対して選択的に行われる。その結果、この層は、残ったままである。
【００４５】
図６を参照すると、続いて、露出された誘電性の層３５が、湿式化学的に取り除かれている。この場合、酸窒化シリコン製の誘電性層３５には、ＨＦ／ＥＧがエッチング剤として適している。さて、図６では、基板２０を含む溝３０の側壁が露出されており、この場所において、エピタキシャル層は、基板２０に成長する。絶縁カラー５５は、溝３０の露出された側壁を第２沈積深度１５０、および、第２中間層６５から離す。絶縁カラー５５は、この場合、第３沈積深度１２０にまで沈積されている。この第３沈積深度１２０は、第１沈積深度１１０と、第２沈積深度１１５との間に配置されているものである。
【００４６】
図７を参照すると、上記選択的なエピタキシャル成長が行われる。例えば、選択的なエピタキシーは、溝３０の側壁から、約９００℃の温度の場合、例えば、１０ｎｍ〜５０ｎｍ、好ましくは、３０ｎｍの厚さに成長する。このことは、例えば、ＳｉＨ2ＣＬ2含有（ジクロロシラン：ＤＣＳ）において、および、水素含有大気中において行われる。同じく、７００℃〜８５０℃の場合、反応室における僅かなシランおよび水素を用いる超高真空（ultrahoch Vakuum（ＵＨＶ））中の急速温度化学蒸着（ＲＴＣＶＤ）が可能である。同じく、２以上のウエハーに存在する回分反応器（Batch-Reactor）における選択的なエピタキシーを、５００℃〜８００℃のときに行える。バッチ操作も、ＵＨＶにおいて行える。
【００４７】
エピタキシャル成長される層７５が成長する間に、自然なエピタキシャル層の成長最前線（Wachstumsfronten）が展開し、これにより、切子面１２５は、基板上表面２５および溝３０の側壁から始まって、基板上表面に対して４５度の角度に形成される。
【００４８】
続いて、第１中間層７０が、エピタキシャル成長した層７５に形成される。このことは、例えば、エピタキシャル成長した層を熱により窒化することによって行える。同じく、エピタキシャル成長した層７５を熱により酸化することもできる。第１中間層７０を形成するための他の方法では、層を堆積することが考えられる。これは、例えば、金属製、または、金属含有層でもよい。さらに、例えば、窒化タングステン、窒化チタン、タングステン、ケイ化タングステン、ケイ化チタン、または、ケイ化コバルトが適している。同じく、第１中間層７０および第２中間層６５は、同時に１処理工程において、同じ材料により形成されるということが考えられる。
【００４９】
図８を参照して、以下のように、例えば、ポリシリコンを、基板２０および溝３０に堆積し、第４沈積深度１３５まで溝に沈積することにより、埋め込み接触部６０が形成される。この場合、例えば、第１中間層が、切子面１２５から取り除かれる。
【００５０】
埋め込み接触部６０を、収縮穴が無いように（lunkerfrei）設計するために、溝３０を、まず、共形の層（konformen Schicht）により充填することができる。このとき、まず、縮小穴（Lunker）が溝３０に形成される。そして、溝３０は、方向設定されている（gerichteten）エッチングにより露出される。この際、エピタキシャル層７５の下側に、隔板（Spacer）は残ったままである。次に、共形の層を溝３０に新規に堆積することにより、埋め込み接触部を縮小穴がないように形成する。
【００５１】
図９を参照して、次に、方法工程が行われる。この方法工程は、通常、平坦な選択トランジスタを有するＤＲＡＭメモリセルの製造に適している。まず、添加剤が、埋め込み接触部６０から出力拡散される。この場合、添加剤は、エピタキシャル成長した層７５および基板２０に拡散される。第１中間層７０は、選択トランジスタ１０から、溝３０の側壁よりも大きな間隔を開けているということにより、選択トランジスタ１０における短チャネル効果が回避される。次に、まず、溝をエッチングし、次に、この溝に酸化シリコンを充填することによって、下端部１０５を有する溝絶縁体１００を形成する。この場合に有利なのは、第２中間層６５が、溝絶縁体１００の下端部１０５の下側に配置されているということである。この構造は、メモリセルを完全にするために、例えば、平坦なトランジスタを溝３０の付近に形成するのに適している。この場合、平坦な選択トランジスタを駆動するために、起動ワード線は、溝の付近に配置されている。生じる（passierende）ワード線は、例えば、溝絶縁体（ＳＴＩ）に配置されている。
【００５２】
図１０には、以下のように、垂直トランジスタが、溝３０に形成される構造が記載されている。そのために、例えば、公知の方法が、U.Grueningによる上記の公開文献に記載されている。
【００５３】
本発明に基づき、埋め込み接触部６０に上側溝酸化物（Top-Trench-Oxid（TTO））とも呼ばれる絶縁層１３０が配置されている。絶縁層１３０の上側に、ゲート酸化物１４５がエピタキシャル成長した層７５に接して配置されている。絶縁層１３０の上側であり、ゲート酸化物１４５の付近に、溝の上側に延びるワード線と接続されており、垂直選択トランジスタを制御するゲート１４０が配置されている。
【００５４】
図１１に、従来技術に基づくメモリセルのＲＥＭ（走行パターン電子顕微鏡）撮影画像を示す。２つのワード線を有する２つのポリシリコンゲートが、基板上表面にあることが分かる。右側のワード線の下側に、ＳＴＩが形成されており、このＳＴＩに右側のワード線が配置されている。右下に、絶縁カラー（上側の末端部における白く示す穴を有する垂直な線）を有する溝容量を示す。左のワード線の下側に配置されている選択トランジスタを損なう、溝の付近に配置されているシリコンにおける結晶転位および緊張（Verspannung）は、湾曲線として明らかに認識できる。
【００５５】
図１２には、本発明に基づくメモリセルの、選択的に成長される層７５の領域を拡大したものの一部を示す。単結晶バルクシリコン、および、エピタキシャル成長した層７５は、暗く示されている。本発明の第１中間層７０のおかげで、結晶転位、および、転位は減少または回避される。
【００５６】
図２〜図６に示す処理順序の変形態を、図１３〜図１７および図１８〜２０に示す。２つの変形態は、誘電性容量が絶縁カラーの形成前にもたらされる基板から始まり、その結果、絶縁カラーが取り除かれる深さの決定のために、他の層が必要となる。
【００５７】
図１３〜図１７に基づく第１の変形態は、図２に基づく方法段階（Verfahrensstadium）に相当しているが、図２とは異なり、容量が、既に形成されており、第１ポリシリコン充填物を含む誘電性容量３５a、および、記憶ノード（Speicherknotens）５０ａの上側において、絶縁カラー５５が、残留している底面領域にも設けられている。それ（絶縁カラー５５）は、他の誘電性層３５により覆われており、他の誘電性層３５には、導電性の溝充填物５０（第２ポリシリコン充填物）が注入されている。これ（導電性の溝充填物５０）は、図１４に示すように、その上の誘電性の層３５を取り除くために、図１３に示すように第１沈積深度（erste Einsenktiefe）までエッチバックされる。次に、図１５に基づき、溝充填物５０を、より深い第２の最終的な沈積深度１１５までエッチバックする。さて、絶縁カラー５５の上側にエピタキシャル層７５を形成するため、突き出ている誘電性の層３５を用いて、絶縁カラー５５を、第１沈積深度よりもいくらか深いが、第２沈積深度（zweite Einsenktiefe）よりは浅い沈積深度である第３沈積深度（dritte Einsenktiefe）１２０までエッチバックする。図１６のようにまだ突き出ている誘電性の層３５を前もって取り除く（図１７）。その後の方法は、図７から続いている。
【００５８】
図２〜図６に代わる第２の変形態は、図１８〜図２０に示される。第２の変形態は、図２〜図６に示す形態、および、第１の変形態とは異なり、誘電性の層が絶縁カラー５５に存在しない。その代わり、絶縁カラー５５の沈積深度１２０が、図１８に示すように、エッチバックされた溝充填物５０（記憶ノード５０ａ上の第２ポリシリコン充填物）を用いて直接、すなわち、第１沈積深度１１０に対して僅かに深い第２沈積深度１２０（図１９）まで、エッチバックされる。このとき、溝３０の露出した側壁は、誘電性の層３５により直接覆われており、この誘電性の層３５は、続いて、溝充填物５０を、第２沈積深度１１５までさらにエッチバックする間に、側壁を保護するために機能する（図２０）。沈積された絶縁カラーに対して隆起している、溝充填物の材料に含まれる誘電性材料は、溝充填物と同時にエッチバックされる。従って、この方法は、図７に基づいて続けられる。
【００５９】
図２０および２１に、エピタキシャル層７５とエピタキシャル層７５の切子面形成のために絶縁カラー５５の方へ形成される絶縁カラー５５との間の環状の裂け目１６０を充填するための方法工程を示す。この場所では、添加剤を透過できる、埋め込み接触部６０の充填材料により、溝側壁との空間的な距離が近いために基板２０への出力拡散がより強くなることがある。これを防止するために、図７から処理が進められ、図２１に示すように、まず、拡散遮蔽材料製、好ましくは、窒化シリコンなどの窒化物製の層１８０が等方的に堆積される。続いて、等方的に堆積された拡散バリア（拡散障壁）は、図２２に示すように、基板上表面２５に対して垂直方向に、異方性除去される。この場合、拡散遮蔽材料は、エピタキシャル層７５の切子面１２５と絶縁カラー５５の上端部との間の届きにくい環状の裂け目１６０に残留し、その後、この環状の裂け目１６０から強められた出力拡散を防止する。従って、その後の方法は、記憶ノードの領域６５にも同時に堆積される第１間層７０の堆積に始まって、図７に示すように続けられる。
【図面の簡単な説明】
【００６０】
【図１】溝容量と選択トランジスタとを有する本発明のメモリセルを示す図である。
【図２】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図３】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図４】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図５】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図６】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図７】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図８】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図９】溝絶縁体が付加的に形成されている、平坦な選択トランジスタを有するメモリセル用に、図８から処理を施したものを示す図である。
【図１０】垂直選択トランジスタを有するメモリセル用に図８から処理を施したものを示す図である。
【図１１】従来技術のメモリセルのＲＥＭ撮影画像を示す図である。
【図１２】本発明のメモリセルのＲＥＭ撮影画像を示す図である。
【図１３】図２〜図６に記載の処理順序の変形態を示図である。
【図１４】図２〜図６に記載の処理順序の変形態を示図である。
【図１５】図２〜図６に記載の処理順序の変形態を示図である。
【図１６】図２〜図６に記載の処理順序の変形態を示図である。
【図１７】図２〜図６に記載の処理順序の変形態を示図である。
【図１８】図２〜図６に記載の処理順序の変形態を示図である。
【図１９】図２〜図６に記載の処理順序の変形態を示す図である。
【図２０】図２〜図６に記載の処理順序の変形態を示す図である。
【図２１】エピタキシャル層と絶縁カラーとの間の環状の裂け目を充填するための方法の工程を示す図である。
【図２２】エピタキシャル層と絶縁カラーとの間の環状の裂け目を充填するための方法の工程を示す図である。
【符号の説明】
【００６１】
５ メモリセル
１０ 選択トランジスタ
１５ 溝容量
２０ 基板
２５ 基板上表面
３０ 溝
３１ 上部領域
３５ 誘電性容量、または、誘電性の層
４０ 埋め込み板
４５ 埋め込み窪み
５０ 導電性の溝充填物
５５ 絶縁カラー
６０ 埋め込み接触部
７０ 第１中間層
７５ エピタキシャル成長した層
８０ 添加剤出力拡散
８５ 第１添加領域
９０ 第２添加領域
９５ ゲート
１００ 溝絶縁体
１０５ 下端部
１１０ 第１沈積深度
１１５ 第２沈積深度
１２０ 第３沈積深度
１２５ 切子面
１３０ 絶縁層
１３５ 第４沈積深度
１４０ ゲート接触部
１４５ ゲート酸化物
１５０ 添加領域
本特許出願は、半導体メモリセル、および、その製造方法に関するものである。この場合、この半導体メモリセルは、選択トランジスタ、および、溝に形成されている溝容量（トレンチキャパシタとも呼ぶ）（Grabenkondensator）を含むものである。
メモリ素子（Speicherbauelemente）（例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、セル領域（Zellenfeld）および駆動端末部（Ansteuerungsperipherie）を含み、セル領域に、個々のメモリセルが配置されている。
【０００２】
ＤＲＡＭチップは、行と列との形状になるよう配置されており、ワード線とビット線とにより駆動されるメモリセルの行列（Matrix）を含む。メモリセルからのデータ読み出し、または、メモリセルへのデータ書き込みは、ワード線、および、ビット線を適切に起動することにより行われる。
【０００３】
一般的に、ＤＲＡＭメモリセルには、容量と接続されているトランジスタが含まれる。とりわけ、トランジスタは、ゲートが制御するチャネルによって相互に分離されている２つの拡散領域を含む。拡散領域は、ドレイン領域と呼ばれ、他の拡散領域は、ソース領域と呼ばれる。
【０００４】
拡散領域の１つはビット線と接続されており、他の拡散領域は容量と接続されており、ゲートはワード線と接続されている。ゲートに適切な電圧を印加することによって、トランジスタがチャネルを通る拡散領域の間の電流の流れをオンおよびオフするように制御される。
【０００５】
メモリ素子が一層小型化されるのに伴い、集積密度も上昇する。集積密度の上昇は、各メモリセルに提供できる面積が、ますます小さくなることを意味する。従って、選択トランジスタが、例えば、平坦なトランジスタ（planarer Transistor）として構成されている場合、選択トランジスタと溝容量との間の横の間隔が、ますます小さくなる。このことは、選択トランジスタの遮断性能（Sperrfaehigkeit）の減少に繋がる。この選択トランジスタは、短チャネル効果（Kurzkanaleffekts）が原因で、チャネルの長さが短くなることによって、いずれにせよ、遮断性能がより低下してしまう。漏電流の増加により、溝容量は早期に放電し、これによって、溝容量およびメモリセルに記憶されている情報が失われてしまう。
【０００６】
短チャネル効果は、埋め込み接触部（埋め込み帯：Buried Strap）の出力拡散（Ausdiffusion）により増大する。埋め込み接触部は、通常、導電性の溝充填物の上側の溝容量に配置されており、導電性の溝充填物を、トランジスタの添加領域（Dotiergebiet）と電気的に接続するために機能する。この際、通常、埋め込み接触部から基板、および、それに隣接する選択トランジスタ添加領域に、添加剤が出力拡散される。このことにより、電気的な接触部が形成される。従来の埋め込み接触部（Vergrabenen Kontakt）の欠点は、生じる短チャネル効果を増大させることである。
【０００７】
従来技術による他の公知の問題は、選択トランジスタを通した漏電流を回避するために、選択トランジスタの添加領域を、通常、単結晶シリコンに形成できることである。埋め込み接触部は、通常、選択トランジスタの添加領域の単結晶シリコンに隣接している多結晶シリコンにより構成されているので、温度が上昇すると、選択トランジスタによる漏電流に繋がる結晶転位（Kristallversetzungen）が、ポリシリコンと単結晶シリコンとの間の界面から単結晶シリコンにかけて形成される。
【０００８】
エピタキシャル成長した埋め込み接触部の欠点は、単結晶エピタキシャル成長したシリコンと多結晶成長されたシリコンとの間の遷移部に、結晶転位が形成されることである。この欠陥形成は、選択トランジスタにおける漏電流の増加に繋がる。ＤＲＡＭの他の製造プロセスの間に、転位が移動し（gleiten）、選択トランジスタを短絡することがある。
【０００９】
溝容量と選択トランジスタとを有するＤＲＡＭメモリセルの製造方法は、例えば、米国特許公報第５，３６０，７５８号、５，６７０，８０５号、５，８２７、７６５号、および、「４Ｇｂ／１６Ｇｂ用の、垂直呼び出しトランジスタと埋め込み接触部とを備える新溝ＤＲＡＭセル」（U. Gruening他 “A Novel Trench ＤＲＡＭ Cell with a Vertical Access Transistor and Buried Strap for ４Ｇｂ／１６Ｇｂ”, IEDM, １９９９年）に記載されている。
【００１０】
本発明の目的は、埋め込み接触部の添加特性（Dotierprofil）を改善し、選択トランジスタにおける結晶欠陥を回避できる、溝容量を有するメモリ（Speicher）、および、その製造方法を提供することである。
【００１１】
本発明において、半導体メモリに関する課題は、溝容量と選択トランジスタとを有する以下のような半導体メモリにより解決される。すなわち、この半導体メモリは、
基板上表面を備え、上部領域を備える溝が配置されている基板と、
溝の側壁の上部領域に配置されている絶縁カラー（Isolationskragen）と、
溝に配置されている導電性の溝充填物と、
溝に延び、溝の側壁に配置されているエピタキシャル成長した層と、
溝に配置されており、エピタキシャル成長した層を導電性の溝充填物と電気的に接続する埋め込み接触部と、
エピタキシャル成長した層と埋め込み接触部との間に配置されている第１中間層とを含んで構成される。
【００１２】
エピタキシャル成長した層の長所は、エピタキシャル成長した層における埋め込み接触部（Buried Strap）から出力拡散される添加剤の拡散距離が、選択トランジスタが形成されており隣接しているバルクシリコン（Bulk-Silizium）における拡散距離よりも短いことである。このことにより、埋め込み接触部から出力拡散される添加剤は、選択トランジスタのチャネルに入るまで拡散されず、選択トランジスタにおける短チャネル効果の増大が防止されることになる。第１中間層は、埋め込み接触部に形成されている結晶転位を、選択トランジスタが配置されている単結晶基板に至るまで成長させないという利点がある。このことにより、トランジスタの添加領域における結晶欠陥が回避される。その結果、漏電流の少ない改善されたトランジスタを達成できる。
【００１３】
好ましくは、エピタキシャル成長した層は、絶縁カラー（Isolationskragen）の上側の基板上表面に向かって溝の側壁に配置されていることが考えられる。このことにより、絶縁カラーの上側における出力拡散の添加剤特性が改善される。
【００１４】
通常、誘電性容量（Kondensatordielektrikum）が、導電性の溝充填物と基板との間の溝に配置されている。
【００１５】
本発明の他の形態では、選択的にエピタキシャル成長した層（SEG：selective epitaxial growth）は、切子面（Facette）を備え、この切子面は、基板上表面に対して約４５度の角度である。切子面は、切子面形状（Facettengeometrie）により、トランジスタの添加領域と導電性の溝充填物との間の電気抵抗を減少するという利点がある。切子面とは、例えば、シリコンの自然な結晶方向のことである。
【００１６】
他の形態では、切子面は、絶縁カラーの上側のエピタキシャル成長した層の下側末端部に存在する。特に、切子面および絶縁カラーの上端部により形成される環状の裂け目（Ringspalt）に、障壁層が挿入されていることが考えられる。この障壁層は、添加剤が、溝の側壁へ拡散するのを防止する。上側周辺部および下側周辺部に対してエピタキシャル成長した層の厚さは減少するので、切子面および絶縁カラーの上側周辺部により形成されて下側周辺部に生じる環状の裂け目に、溝の側壁の付近の基板に入力拡散できる添加剤により転位されたポリシリコンにより通例は構成される溝充填物を注入する前に、拡散遮蔽材料を充填することが有利である。
【００１７】
好ましくは、埋め込み接触部との導電性の電気的な接続を確立するために、添加剤を、エピタキシャル成長した層、および、それに隣接する基板に注入することが考えられる。添加剤を注入することにより、導電性の溝充填物と選択トランジスタの添加領域との間を、低い抵抗で電気的に接続できるという利点がある。注入される添加剤は、通常、埋め込み接触部出力拡散と呼ばれる。なぜなら、それは通常、埋め込み接触部から出て基板に入力拡散されるからである。
【００１８】
好ましくは、溝絶縁体が、埋め込み接触部および切子面に配置されている絶縁層を備えていることが考えられる。埋め込み接触部および切子面に配置されている絶縁層は、平坦な選択トランジスタの場合、溝容量からは絶縁されているはめ合わせワード線（Passing Wordline）を溝絶縁体に配置できるという長所を有している。垂直選択トランジスタを有するメモリセルの場合、セルトランジスタを駆動するための起動ワード線は、溝の上側に延びている。
【００１９】
本発明のほかの形態では、絶縁カラーが、相互に選択的にエッチングできる２つの層を含むことが考えられる。
【００２０】
方法に関連して、本発明の目的は、溝容量と選択トランジスタとを有する半導体メモリの製造方法であって、
基板上表面を備え、上部領域を有する溝が配置されている基板を用意し、上記溝の側壁の上部領域に絶縁カラーを配置する工程と、
溝に導電性の溝充填物を形成し、続いて、上記導電性の溝充填物を上記溝に沈積する工程と、
導電性の溝充填物の上側の溝の側壁において、基板を露出させる工程と、
露出した溝の側壁にエピタキシャル層を成長させる工程と、
エピタキシャル成長した層に第１中間層を形成する工程と、
エピタキシャル成長した層に添加剤を注入する工程と、
溝容量および選択トランジスタを形成する工程と、からなる方法によって達成される。
【００２１】
本発明の方法は、第１中間層を形成するための工程と、エピタキシャル成長した層を形成するための工程とを含み、これらは、目的を達成する現在の解決策に関して記載されている利点を有している。
【００２２】
好ましくは、絶縁カラーの上側の部分を取り除くことにより、基板を溝の側壁において露出することが考えられる。従って、エピタキシャル層は、基板上表面の方向に対して、絶縁カラーの上側に成長する。
【００２３】
好ましくは、基板を形成した後、導電性の溝充填物を形成する前に、誘電性容量の誘電性の層を、絶縁カラーに堆積し、まず、導電性の溝充填物を、第１沈積深度まで溝に沈積し、続いて、第１沈積深度の上側に位置している誘電性の層を、絶縁カラーから取り除き、次に、導電性の溝充填物を、基板が導電性の溝充填物の上側において露出される前に、第２沈積深度まで溝に沈積することが考えられる。この場合、絶縁カラーを除去する深さは、誘電性容量を用いて設定される。
【００２４】
あるいは、絶縁カラーを形成する前に形成した誘電性容量（Kondensatorelektrikum）が溝の下側の領域に既に備えられている基板を用意し、絶縁カラーを形成してから、誘電性の層を絶縁カラーに堆積することが考えられる。これに関しては、絶縁カラーを取り除く深さを調節するために、絶縁カラーを形成してから、他の誘電性の層を絶縁カラーに形成する。
【００２５】
最後に述べた実施の形態の第１変形態では、まず、導電性の溝充填物を、第１沈積深度まで溝に沈積し、その後、第１沈積深度の上側に位置している誘電性の層を、絶縁カラーから取り除き、次に、導電性の溝充填物を、基板が導電性の溝充填物の上側において露出される前に、第２沈積深度まで溝に沈積することが考えられる。この場合、誘電性の層（そのほかには、誘電性容量）を、溝充填物を第１エッチバック（Rueckaetzung）した後に取り除く。その結果、絶縁カラーを取り除く深さが決定される。
【００２６】
最後に述べた実施の形態の第２変形態では、まず、導電性の溝充填物を、第１沈積深度まで溝に沈積し、次に、基板を、溝の側壁において露出し、その後、誘電性の層を、溝の露出された側壁に直接堆積させ、続いて、導電性の溝充填物を、第２沈積深度まで溝に沈積し、誘電性の層を、エピタキシャル層が成長する前に、溝の側壁から取り除くことが考えられる。この場合、絶縁カラーは、誘電性の層に覆われているのではなく、絶縁カラーを部分的に取り除いてから、誘電性の層を溝の側壁に直接形成する。誘電性の層は、上記実施の形態のこの変形態では、溝側壁における基板を、溝充填物を第２エッチバックする間に保護するという機能がある。
【００２７】
溝の側壁は、上記実施の形態ではそれぞれ、溝の上側の領域において、第１沈積深度までだけ露出され、導電性の溝充填物は、第１沈積深度と第２沈積深度との差にほぼ相当する間隔を開けて、溝の露出された側壁から離れている。側壁の露出により、溝（トレンチ）が形成されている基板の単結晶シリコンが露出する。続いて、基板の露出された単結晶シリコンに、エピタキシャル層が成長する。その後、通常通り、溝絶縁体（Grabenisolation）を、基板および溝に形成する。溝絶縁体は、当該メモリセルを、隣り合うメモリセルから隔離して絶縁しており、このことにより、漏電流が防止される。
【００２８】
好ましくは、基板上表面に対して、約４５度の角度を有する切子面が形成されるように、エピタキシャル層が成長することが考えられる。エピタキシャル成長した層の切子面は、幾何学的な配置のおかげで、導電性の溝充填物と選択トランジスタの添加領域とを低い抵抗で電気的に接続できるという長所がある。
【００２９】
以下に、実施例および図に基づいて本発明を詳しく説明する。
【００３０】
図１には、溝容量と選択トランジスタとを有する本発明のメモリセルを示す。図２〜図８には、中間層およびエピタキシャル成長した層を溝容量の溝に形成する方法の各工程を示す。図９には、溝絶縁体が付加的に形成されている、平坦な選択トランジスタを有するメモリセル用に図８から処理を施したものを示す。図１０には、垂直選択トランジスタを有するメモリセル用に図８から処理を施したものを示す。図１１は、従来技術のメモリセルのＲＥＭ（ＳＥＭ）撮影画像である。図１２は、本発明のメモリセルのＲＥＭ（ＳＥＭ）撮影画像である。図１３〜図１７には、図２〜図６に記載の処理順序の変形態を示す。図１８〜図２０には、図２〜図６に記載の処理順序の変形態を示す。図２１〜図２２には、エピタキシャル層と絶縁カラーとの間の環状の裂け目を充填するための方法の各工程を示す。
【００３１】
図１に、選択トランジスタ１０、および、溝容量１５を備えるメモリセル５を示す。この場合、選択トランジスタ１０、および、溝容量１５は、基板上表面２５を備える基板２０に形成されている。この基板２０に、溝容量１５が形成されている溝３０が配置されている。溝３０は、上部領域３１を備えている。
【００３２】
溝３０に、誘電性容量３５が配置されている。基板２０の溝３０の周りには、埋め込み板４０が、外部容量電極として配置されている。埋め込み板４０は、埋め込み窪み（Wanne）４５と接触される。埋め込み板４０と、埋め込み窪み４５との双方は、添加剤を用いて、基板２０に形成されている。溝３０には、導電性の溝充填物５０が配置されている。誘電性容量３５は、導電性の埋め込み板４０と、導電性の溝充填物５０との間に配置されている。導電性の溝充填物５０は、内部容量電極である。
【００３３】
溝３０の上部領域３１には、絶縁カラー５５が配置されている。電導性の溝充填物５０の上に、第２中間層６５が配置されている。この第２中間層６５の上に、埋め込み接触部（埋め込み帯：Buried Strap）６０が、溝３０に配置されている。溝３０の上部領域３１において、エピタキシャル成長した層７５が溝３０の側壁に配置されている。エピタキシャル成長した層７５と埋め込み接触部６０との間に、第１中間層７０が配置されている。エピタキシャル成長した層７５、および、基板２０に、添加剤出力拡散部８０が形成される。
【００３４】
選択トランジスタ１０は、第１添加領域８５と、第２添加領域９０とを備えている。選択トランジスタ１０は、選択トランジスタを制御するゲート９５をさらに備えている。第１添加領域８５は、添加剤を用いて、添加剤出力拡散部８０と接続される。図１に示すメモリセル５を、隣り合うメモリセルから絶縁するために、下端部１０５を備える溝絶縁体１００（Grabenisolation）が配置されている。溝絶縁体１００は、この場合、溝３０に入り込んでいる。
【００３５】
通常、基板２０は、シリコンにより構成されている。誘電性容量３５は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、または、１０を越える誘電性定数を有する誘電体を含む。埋め込み板４０は、高い添加剤濃度のｐまたはｎ添加剤が配置されている、基板２０内の領域である。導電性の溝充填物５０は、例えば、多結晶シリコンにより形成されている。絶縁カラー５５は、例えば、酸化シリコン、または、窒化シリコンを含む。埋め込み接触部６０は、例えば、添加または無添加の、多結晶シリコンまたは単結晶シリコン、タングステン、または、窒化タングステンを含む。
【００３６】
エピタキシャル成長した層７５は、通常、基板２０に成長している、添加または無添加の単結晶シリコンを含む。添加剤出力拡散部８０は、通常、単結晶シリコンに形成されており、この場合、ｐまたはｎ添加剤（例えば、ヒ素、ホウ素、または、リン）が、基板２０およびエピタキシャル成長した層７５に注入される。第１および第２添加領域８５および９０は、同じく、基板２０に注入された添加剤を含んでいる。
【００３７】
溝絶縁体１００は、通常、酸化シリコン、または、窒化シリコンを含む。図１では、第２中間層６５、および、導電性の溝充填物５０の沈積深度は、溝絶縁体の下端部１０５の上側に配置されている。
【００３８】
図２に関連して、メモリセルを生成するための方法の工程を説明する。図３に、基板上表面２５を有する基板２０を示す。溝３０の上部領域３１に、溝３０の側壁の絶縁カラー５５が配置されている。この絶縁カラー５５に、誘電性の層３５が配置されている。例えば、誘電性の層３５を、誘電性容量とすることができる。同じく、誘電性の層３５は、誘電性容量とは別に独立して形成されていてもよい。溝３０には、既に導電性の溝充填物５０が充填されており、第１沈積深度１１０まで溝３０に沈積されている。基板２０の上表面２５に、マスク層が配置されている。
【００３９】
例えば、平坦なトランジスタが、後の方法工程において、溝容量の付近に配置されている場合、第１沈積深度１１０は、基板上表面２５の下側約１００ｎｍである。垂直トランジスタが、溝容量に配置されている場合、第１沈積深度１１０は、基板上表面２５から約３５０ｎｍの深さだけ溝３０に沈んでいる。
【００４０】
平坦な選択トランジスタを有するメモリセルのためには、はめ合わせワード線が、溝絶縁体（ＳＴＩ）に配置されており、起動ワード線が、溝の付近に延びて、その場所において平坦な選択トランジスタを駆動する。このことを、図９を参考に詳しく説明する。
【００４１】
垂直選択トランジスタでは、起動ワード線が、溝に配置されているゲートと接触し、駆動するために溝の上側に配置されている。はめ合わせワード線は、この場合、溝の付近に配置されている。
【００４２】
図３を参照すると、続いて、誘電性の層３５が取り除かれる。このことは、例えば、湿式化学的に行える。この場合、酸窒化物により構成されている誘電性の層を取り除くために、例えば、エチレングリコールにより緩衝されているフッ化水素酸（ＨＦ／ＥＧ）を使用できる。
【００４３】
図４を参照すると、導電性の溝充填物５０は、第２沈積深度１１５まで溝３０に沈積される。この場合、誘電性の層３５の一部が露出される。
【００４４】
図５を参照すると、絶縁カラー５５は、続いて溝３０の側壁から取り除かれる。この場合、絶縁カラー５５は、誘電性層３５によって、溝３０の側壁のエッチング剤から保護されている場所に残る。絶縁カラー５５は、例えば、酸化シリコンにより構成されているで、絶縁カラーは、ＢＨＦ（緩衝ＨＦ：ＮＨ4ＯＨにより緩衝されたフッ化水素酸）を含む湿式化学エッチングにより取り除かれる。このエッチングは、例えば、窒化シリコンにより構成されている誘電性の層３５に対して選択的に行われる。その結果、この層は、残ったままである。
【００４５】
図６を参照すると、続いて、露出された誘電性の層３５が、湿式化学的に取り除かれている。この場合、酸窒化シリコン製の誘電性層３５には、ＨＦ／ＥＧがエッチング剤として適している。さて、図６では、基板２０を含む溝３０の側壁が露出されており、この場所において、エピタキシャル層は、基板２０に成長する。絶縁カラー５５は、溝３０の露出された側壁を第２沈積深度１５０、および、第２中間層６５から離す。絶縁カラー５５は、この場合、第３沈積深度１２０にまで沈積されている。この第３沈積深度１２０は、第１沈積深度１１０と、第２沈積深度１１５との間に配置されているものである。
【００４６】
図７を参照すると、上記選択的なエピタキシャル成長が行われる。例えば、選択的なエピタキシーは、溝３０の側壁から、約９００℃の温度の場合、例えば、１０ｎｍ〜５０ｎｍ、好ましくは、３０ｎｍの厚さに成長する。このことは、例えば、ＳｉＨ2ＣＬ2含有（ジクロロシラン：ＤＣＳ）において、および、水素含有大気中において行われる。同じく、７００℃〜８５０℃の場合、反応室における僅かなシランおよび水素を用いる超高真空（ultrahoch Vakuum（ＵＨＶ））中の急速温度化学蒸着（ＲＴＣＶＤ）が可能である。同じく、２以上のウエハーに存在する回分反応器（Batch-Reactor）における選択的なエピタキシーを、５００℃〜８００℃のときに行える。バッチ操作も、ＵＨＶにおいて行える。
【００４７】
エピタキシャル成長される層７５が成長する間に、自然なエピタキシャル層の成長最前線（Wachstumsfronten）が展開し、これにより、切子面１２５は、基板上表面２５および溝３０の側壁から始まって、基板上表面に対して４５度の角度に形成される。
【００４８】
続いて、第１中間層７０が、エピタキシャル成長した層７５に形成される。このことは、例えば、エピタキシャル成長した層を熱により窒化することによって行える。同じく、エピタキシャル成長した層７５を熱により酸化することもできる。第１中間層７０を形成するための他の方法では、層を堆積することが考えられる。これは、例えば、金属製、または、金属含有層でもよい。さらに、例えば、窒化タングステン、窒化チタン、タングステン、ケイ化タングステン、ケイ化チタン、または、ケイ化コバルトが適している。同じく、第１中間層７０および第２中間層６５は、同時に１処理工程において、同じ材料により形成されるということが考えられる。
【００４９】
図８を参照して、以下のように、例えば、ポリシリコンを、基板２０および溝３０に堆積し、第４沈積深度１３５まで溝に沈積することにより、埋め込み接触部６０が形成される。この場合、例えば、第１中間層が、切子面１２５から取り除かれる。
【００５０】
埋め込み接触部６０を、収縮穴が無いように（lunkerfrei）設計するために、溝３０を、まず、共形の層（konformen Schicht）により充填することができる。このとき、まず、縮小穴（Lunker）が溝３０に形成される。そして、溝３０は、方向設定されている（gerichteten）エッチングにより露出される。この際、エピタキシャル層７５の下側に、隔板（Spacer）は残ったままである。次に、共形の層を溝３０に新規に堆積することにより、埋め込み接触部を縮小穴がないように形成する。
【００５１】
図９を参照して、次に、方法工程が行われる。この方法工程は、通常、平坦な選択トランジスタを有するＤＲＡＭメモリセルの製造に適している。まず、添加剤が、埋め込み接触部６０から出力拡散される。この場合、添加剤は、エピタキシャル成長した層７５および基板２０に拡散される。第１中間層７０は、選択トランジスタ１０から、溝３０の側壁よりも大きな間隔を開けているということにより、選択トランジスタ１０における短チャネル効果が回避される。次に、まず、溝をエッチングし、次に、この溝に酸化シリコンを充填することによって、下端部１０５を有する溝絶縁体１００を形成する。この場合に有利なのは、第２中間層６５が、溝絶縁体１００の下端部１０５の下側に配置されているということである。この構造は、メモリセルを完全にするために、例えば、平坦なトランジスタを溝３０の付近に形成するのに適している。この場合、平坦な選択トランジスタを駆動するために、起動ワード線は、溝の付近に配置されている。生じる（passierende）ワード線は、例えば、溝絶縁体（ＳＴＩ）に配置されている。
【００５２】
図１０には、以下のように、垂直トランジスタが、溝３０に形成される構造が記載されている。そのために、例えば、公知の方法が、U.Grueningによる上記の公開文献に記載されている。
【００５３】
本発明に基づき、埋め込み接触部６０に上側溝酸化物（Top-Trench-Oxid（TTO））とも呼ばれる絶縁層１３０が配置されている。絶縁層１３０の上側に、ゲート酸化物１４５がエピタキシャル成長した層７５に接して配置されている。絶縁層１３０の上側であり、ゲート酸化物１４５の付近に、溝の上側に延びるワード線と接続されており、垂直選択トランジスタを制御するゲート１４０が配置されている。
【００５４】
図１１に、従来技術に基づくメモリセルのＲＥＭ（走行パターン電子顕微鏡）撮影画像を示す。２つのワード線を有する２つのポリシリコンゲートが、基板上表面にあることが分かる。右側のワード線の下側に、ＳＴＩが形成されており、このＳＴＩに右側のワード線が配置されている。右下に、絶縁カラー（上側の末端部における白く示す穴を有する垂直な線）を有する溝容量を示す。左のワード線の下側に配置されている選択トランジスタを損なう、溝の付近に配置されているシリコンにおける結晶転位および緊張（Verspannung）は、湾曲線として明らかに認識できる。
【００５５】
図１２には、本発明に基づくメモリセルの、選択的に成長される層７５の領域を拡大したものの一部を示す。単結晶バルクシリコン、および、エピタキシャル成長した層７５は、暗く示されている。本発明の第１中間層７０のおかげで、結晶転位、および、転位は減少または回避される。
【００５６】
図２〜図６に示す処理順序の変形態を、図１３〜図１７および図１８〜２０に示す。２つの変形態は、誘電性容量が絶縁カラーの形成前にもたらされる基板から始まり、その結果、絶縁カラーが取り除かれる深さの決定のために、他の層が必要となる。
【００５７】
図１３〜図１７に基づく第１の変形態は、図２に基づく方法段階（Verfahrensstadium）に相当しているが、図２とは異なり、容量が、既に形成されており、第１ポリシリコン充填物を含む誘電性容量３５a、および、記憶ノード（Speicherknotens）５０ａの上側において、絶縁カラー５５が、残留している底面領域にも設けられている。それ（絶縁カラー５５）は、他の誘電性層３５により覆われており、他の誘電性層３５には、導電性の溝充填物５０（第２ポリシリコン充填物）が注入されている。これ（導電性の溝充填物５０）は、図１４に示すように、その上の誘電性の層３５を取り除くために、図１３に示すように第１沈積深度（erste Einsenktiefe）までエッチバックされる。次に、図１５に基づき、溝充填物５０を、より深い第２の最終的な沈積深度１１５までエッチバックする。さて、絶縁カラー５５の上側にエピタキシャル層７５を形成するため、突き出ている誘電性の層３５を用いて、絶縁カラー５５を、第１沈積深度よりもいくらか深いが、第２沈積深度（zweite Einsenktiefe）よりは浅い沈積深度である第３沈積深度（dritte Einsenktiefe）１２０までエッチバックする。図１６のようにまだ突き出ている誘電性の層３５を前もって取り除く（図１７）。その後の方法は、図７から続いている。
【００５８】
図２〜図６に代わる第２の変形態は、図１８〜図２０に示される。第２の変形態は、図２〜図６に示す形態、および、第１の変形態とは異なり、誘電性の層が絶縁カラー５５に存在しない。その代わり、絶縁カラー５５の沈積深度１２０が、図１８に示すように、エッチバックされた溝充填物５０（記憶ノード５０ａ上の第２ポリシリコン充填物）を用いて直接、すなわち、第１沈積深度１１０に対して僅かに深い第２沈積深度１２０（図１９）まで、エッチバックされる。このとき、溝３０の露出した側壁は、誘電性の層３５により直接覆われており、この誘電性の層３５は、続いて、溝充填物５０を、第２沈積深度１１５までさらにエッチバックする間に、側壁を保護するために機能する（図２０）。沈積された絶縁カラーに対して隆起している、溝充填物の材料に含まれる誘電性材料は、溝充填物と同時にエッチバックされる。従って、この方法は、図７に基づいて続けられる。
【００５９】
図２０および２１に、エピタキシャル層７５とエピタキシャル層７５の切子面形成のために絶縁カラー５５の方へ形成される絶縁カラー５５との間の環状の裂け目１６０を充填するための方法工程を示す。この場所では、添加剤を透過できる、埋め込み接触部６０の充填材料により、溝側壁との空間的な距離が近いために基板２０への出力拡散がより強くなることがある。これを防止するために、図７から処理が進められ、図２１に示すように、まず、拡散遮蔽材料製、好ましくは、窒化シリコンなどの窒化物製の層１８０が等方的に堆積される。続いて、等方的に堆積された拡散バリア（拡散障壁）は、図２２に示すように、基板上表面２５に対して垂直方向に、異方性除去される。この場合、拡散遮蔽材料は、エピタキシャル層７５の切子面１２５と絶縁カラー５５の上端部との間の届きにくい環状の裂け目１６０に残留し、その後、この環状の裂け目１６０から強められた出力拡散を防止する。従って、その後の方法は、記憶ノードの領域６５にも同時に堆積される第１間層７０の堆積に始まって、図７に示すように続けられる。
【図面の簡単な説明】
【００６０】
【図１】溝容量と選択トランジスタとを有する本発明のメモリセルを示す図である。
【図２】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図３】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図４】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図５】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図６】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図７】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図８】中間層およびエピタキシャル成長した層を溝容量の溝の形成する方法の工程を示す図である。
【図９】溝絶縁体が付加的に形成されている、平坦な選択トランジスタを有するメモリセル用に、図８から処理を施したものを示す図である。
【図１０】垂直選択トランジスタを有するメモリセル用に図８から処理を施したものを示す図である。
【図１１】従来技術のメモリセルのＲＥＭ撮影画像を示す図である。
【図１２】本発明のメモリセルのＲＥＭ撮影画像を示す図である。
【図１３】図２〜図６に記載の処理順序の変形態を示図である。
【図１４】図２〜図６に記載の処理順序の変形態を示図である。
【図１５】図２〜図６に記載の処理順序の変形態を示図である。
【図１６】図２〜図６に記載の処理順序の変形態を示図である。
【図１７】図２〜図６に記載の処理順序の変形態を示図である。
【図１８】図２〜図６に記載の処理順序の変形態を示図である。
【図１９】図２〜図６に記載の処理順序の変形態を示す図である。
【図２０】図２〜図６に記載の処理順序の変形態を示す図である。
【図２１】エピタキシャル層と絶縁カラーとの間の環状の裂け目を充填するための方法の工程を示す図である。
【図２２】エピタキシャル層と絶縁カラーとの間の環状の裂け目を充填するための方法の工程を示す図である。
【符号の説明】
【００６１】
５ メモリセル
１０ 選択トランジスタ
１５ 溝容量
２０ 基板
２５ 基板上表面
３０ 溝
３１ 上部領域
３５ 誘電性容量、または、誘電性の層
４０ 埋め込み板
４５ 埋め込み窪み
５０ 導電性の溝充填物
５５ 絶縁カラー
６０ 埋め込み接触部
７０ 第１中間層
７５ エピタキシャル成長した層
８０ 添加剤出力拡散
８５ 第１添加領域
９０ 第２添加領域
９５ ゲート
１００ 溝絶縁体
１０５ 下端部
１１０ 第１沈積深度
１１５ 第２沈積深度
１２０ 第３沈積深度
１２５ 切子面
１３０ 絶縁層
１３５ 第４沈積深度
１４０ ゲート接触部
１４５ ゲート酸化物
１５０ 添加領域
Claims (18)
- 溝容量（１５）と選択トランジスタ（１０）とを有する半導体メモリ（５）であって、
基板上表面（２５）を備え、上部領域（３１）を備える溝（３０）が配置されている基板（２０）と、
溝（３０）の側壁の上部領域（３１）に配置されている絶縁カラー（５５）と、
溝（３０）に配置されている導電性の溝充填物（５０）と、
溝（３０）に延び、溝（３０）の側壁に配置されているエピタキシャル成長した層（７５）と、
溝（３０）に配置されており、エピタキシャル成長した層（７５）を導電性の溝充填物（５０）と電気的に接続する埋め込み接触部（６０）と、
エピタキシャル成長した層（７５）と埋め込み接触部（６０）との間に配置されている第１中間層（７０）とを備える半導体メモリ。 - 上記エピタキシャル成長した層（７５）は、絶縁カラー（５５）の上側の溝（３０）の側壁に、基板上表面（２５）に向かって配置されていることを特徴とする請求項１に記載の半導体メモリ。
- 誘電性容量（３５）は、導電性の溝充填物（５０）と基板（２０）との間の溝（３０）に配置されていることを特徴とする請求項１または２に記載の半導体メモリ。
- 上記エピタキシャル成長した層（７５）は、基板上表面（２５）に対して、約４５度の角度を有する切子面（１２５）を備えることを特徴とする請求項１〜３のいずれかに記載の半導体メモリ。
- 上記切子面（１２５）は、絶縁カラー（５５）の上側のエピタキシャル成長した層（７５）の下側の末端部に位置していることを特徴とする請求項４に記載の半導体メモリ。
- 切子面（１２５）および絶縁カラー（５５）の上端部によって形成される環状の裂け目（１６０）には、溝（３０）の側壁に添加剤が拡散するのを防止する障壁層（１７０）が挿入されていることを特徴とする請求項４または５に記載の半導体メモリ。
- 埋め込み接触部（６０）と導電性の接続を確立するために、エピタキシャル成長した層（７５）、および、それに隣接する基板（２０）に添加剤が注入されていることを特徴とする請求項１〜６のいずれかに記載の半導体メモリ。
- 溝絶縁体（１００）が、絶縁層（１３０）を備え、埋め込み接触部（６０）およびエピタキシャル成長した層（７５）に配置されていることを特徴とする請求項７に記載の半導体メモリ。
- 絶縁カラー（５５）は、互いに選択的にエッチングできる２つの層を含んでなることを特徴とする請求項１〜８のいずれかに記載の半導体メモリ。
- 溝容量（１５）と選択トランジスタ（１０）とを有する半導体メモリ（５）の製造方法であって、
基板上表面（２５）を備え、上部領域（３１）を有する溝（３０）が配置されている基板（２０）を用意し、上記溝（３０）の側壁の上部領域（３１）に絶縁カラー（５５）を配置する工程と、
溝（３０）に導電性の溝充填物（５０）を形成し、続いて、上記導電性の溝充填物（５０）を上記溝（３０）に沈積する工程と、
導電性の溝充填物（５０）の上側の溝（３０）の側壁において、基板（２０）を露出させる工程と、
露出した溝（３０）の側壁にエピタキシャル層（７５）を成長させる工程と、
エピタキシャル成長した層（７５）に第１中間層（７０）を形成する工程と、
エピタキシャル成長した層（７５）に添加剤を注入する工程と、
溝容量（１５）、および、選択トランジスタ（１０）を形成する工程と、
からなる方法。 - 上記絶縁カラー（５５）の上側の部分を取り除くことにより、上記基板（２０）を溝（３０）の側壁において露出させることを特徴とする請求項１０に記載の方法。
- 上記基板（２０）を用意した後、導電性の溝充填物（５０）を形成する前に、誘電性容量の誘電性の層（３５）を、絶縁カラー（５５）に堆積し、導電性の溝充填物（５０）を、先ず第１沈積深度（１１０）まで溝（３０）に沈積し、続いて、第１沈積深度（１１０）の上側に位置している誘電性の層（３５）を、絶縁カラー（５５）から取り除き、次に、導電性の溝充填物（５０）を、基板（２０）が導電性の溝充填物（５０）の上側に露出する前に、第２沈積深度（１１５）まで溝（３０）に沈積することを特徴とする請求項１０または１１に記載の方法。
- 絶縁カラー（５５）の形成前に導入された誘電性容量を溝（３０）の下側の領域に既に備えている基板（２０）を用意し、絶縁カラー（５５）を形成した後にのみ、誘電性の層（３５）を絶縁カラー（５５）に堆積させることを特徴とする請求項１０または１１に記載の方法。
- 導電性の溝充填物（５０）を、先ず第１沈積深度（１１０）まで溝（３０）に沈積し、その後、第１沈積深度（１１０）の上側に位置している誘電性の層（３５）を、絶縁カラー（５５）から取り除き、次に、基板（２０）が導電性の溝充填物（５０）の上側に露出する前に、導電性の溝充填物（５０）を第２沈積深度（１１５）まで溝（３０）に沈積することを特徴とする請求項１３に記載の方法。
- 上記導電性の溝充填物（５０）を、先ず第１沈積深度（１１０）まで溝（３０）に沈積し、次に、基板（２０）を、溝（３０）の側壁において露出させ、その後、誘電性の層（３５）を、溝（３０）の露出された側壁に直接堆積し、続いて、導電性の溝充填物（５０）を、第２沈積深度（１１５）まで溝（３０）に沈積し、エピタキシャル層（７５）が成長する前に、誘電性の層（３５）を溝（３０）の側壁から取り除くことを特徴とする請求項１０，１１，または１３のいずれかに記載の方法。
- 溝絶縁体（１００）が、上記基板（２０）と上記溝（３０）とに形成されることを特徴とする請求項１０〜１５のいずれかに記載の方法。
- 上記エピタキシャル成長した層（７５）が、基板上表面（２５）に対して約４５度の角度を有する切子面（１２５）を形成するように成長していることを特徴とする請求項１０〜１６のいずれかに記載の方法。
- 溝（３０）の側壁へ添加剤が拡散するのを防止するために、添加剤を透過させない材料（１８０）を、溝（３０）に等方的に堆積し、その後、基板上表面（２５）に対して垂直な方向に異方性にエッチバックすることによって、切子面（１２５）と絶縁カラー（５５）の上端部とによって開口溝（３０）の周辺部に形成される環状の裂け目（１６０）に、障壁層（１７０）を挿入することを特徴とする請求項１７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10111498 | 2001-03-09 | ||
| PCT/DE2002/000788 WO2002073657A2 (de) | 2001-03-09 | 2002-03-05 | Halbleiterspeicherzelle mit grabenkondensator und verfahren zu ihrer herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004523918A true JP2004523918A (ja) | 2004-08-05 |
Family
ID=7676944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002572609A Pending JP2004523918A (ja) | 2001-03-09 | 2002-03-05 | 半導体メモリセルおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6828192B2 (ja) |
| EP (1) | EP1366517A2 (ja) |
| JP (1) | JP2004523918A (ja) |
| KR (1) | KR100631092B1 (ja) |
| TW (1) | TW554520B (ja) |
| WO (1) | WO2002073657A2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10136333A1 (de) * | 2001-07-26 | 2003-03-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor |
| TW589716B (en) * | 2003-06-10 | 2004-06-01 | Nanya Technology Corp | Method of fabricating memory device having a deep trench capacitor |
| TWI229940B (en) * | 2004-01-30 | 2005-03-21 | Nanya Technology Corp | Memory cell with a vertical transistor and fabrication method thereof |
| US7223653B2 (en) * | 2004-06-15 | 2007-05-29 | International Business Machines Corporation | Process for forming a buried plate |
| DE102004040046B4 (de) * | 2004-08-18 | 2008-04-30 | Qimonda Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle, und entsprechender Grabenkondensator |
| US20060151845A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | Method to control interfacial properties for capacitors using a metal flash layer |
| US20060151822A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | DRAM with high K dielectric storage capacitor and method of making the same |
| US7316962B2 (en) * | 2005-01-07 | 2008-01-08 | Infineon Technologies Ag | High dielectric constant materials |
| US20060228864A1 (en) * | 2005-04-12 | 2006-10-12 | Promos Technologies Inc. | Semiconductor devices having a bottle-shaped deep trench capacitor and methods for making the same using Epi-Si growth process |
| US7312114B2 (en) * | 2005-04-27 | 2007-12-25 | Infineon Technologies Ag | Manufacturing method for a trench capacitor having an isolation collar electrically connected with a substrate on a single side via a buried contact for use in a semiconductor memory cell |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360758A (en) | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
| US5641694A (en) | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
| US5543348A (en) | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
| US5827765A (en) | 1996-02-22 | 1998-10-27 | Siemens Aktiengesellschaft | Buried-strap formation in a dram trench capacitor |
| DE19620625C1 (de) * | 1996-05-22 | 1997-10-23 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| EP0971414A1 (de) * | 1998-06-15 | 2000-01-12 | Siemens Aktiengesellschaft | Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren |
| US6144054A (en) * | 1998-12-04 | 2000-11-07 | International Business Machines Corporation | DRAM cell having an annular signal transfer region |
| US6566177B1 (en) * | 1999-10-25 | 2003-05-20 | International Business Machines Corporation | Silicon-on-insulator vertical array device trench capacitor DRAM |
| DE10045694A1 (de) * | 2000-09-15 | 2002-04-04 | Infineon Technologies Ag | Halbleiterspeicherzelle mit Grabenkondensator und Auswahltransistor und Verfahren zu ihrer Herstellung |
-
2002
- 2002-03-05 JP JP2002572609A patent/JP2004523918A/ja active Pending
- 2002-03-05 EP EP02727188A patent/EP1366517A2/de not_active Withdrawn
- 2002-03-05 WO PCT/DE2002/000788 patent/WO2002073657A2/de active Application Filing
- 2002-03-05 KR KR1020037011590A patent/KR100631092B1/ko not_active IP Right Cessation
- 2002-03-08 TW TW091104370A patent/TW554520B/zh active
-
2003
- 2003-09-10 US US10/657,928 patent/US6828192B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040157389A1 (en) | 2004-08-12 |
| KR20030088449A (ko) | 2003-11-19 |
| WO2002073657A2 (de) | 2002-09-19 |
| EP1366517A2 (de) | 2003-12-03 |
| TW554520B (en) | 2003-09-21 |
| KR100631092B1 (ko) | 2006-10-02 |
| WO2002073657A3 (de) | 2003-05-22 |
| US6828192B2 (en) | 2004-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100532509B1 (ko) | ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법 | |
| KR100787685B1 (ko) | 트렌치 캐패시터용 매립 스트랩 제조 방법 | |
| US6319794B1 (en) | Structure and method for producing low leakage isolation devices | |
| US6177698B1 (en) | Formation of controlled trench top isolation layers for vertical transistors | |
| US5933748A (en) | Shallow trench isolation process | |
| US5960297A (en) | Shallow trench isolation structure and method of forming the same | |
| US7329924B2 (en) | Integrated circuits and methods of forming a field effect transistor | |
| US6974743B2 (en) | Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates | |
| US20060228864A1 (en) | Semiconductor devices having a bottle-shaped deep trench capacitor and methods for making the same using Epi-Si growth process | |
| JPH10178162A (ja) | Ｓｏｉ埋込プレート・トレンチ・キャパシタ | |
| KR101355858B1 (ko) | 수직형 트랜지스터의 매몰 비트라인 형성방법 | |
| US7524747B2 (en) | Floating gate memory device and method of manufacturing the same | |
| US6599798B2 (en) | Method of preparing buried LOCOS collar in trench DRAMS | |
| KR100523881B1 (ko) | 반도체 메모리 및 반도체 메모리 셀을 제조하는 방법 | |
| US20030005881A1 (en) | Method for forming contact plug of semiconductor device | |
| JP2004523918A (ja) | 半導体メモリセルおよびその製造方法 | |
| US6638815B1 (en) | Formation of self-aligned vertical connector | |
| JP2000188345A (ja) | 浅溝絶縁による半導体不揮発性メモリ装置の製作過程 | |
| JP4197576B2 (ja) | 半導体装置の製造方法 | |
| US6838335B2 (en) | Method for fabricating a vertical transistor, and semiconductor memory cell having a trench capacitor and an associated vertical selection transistor | |
| KR20030088454A (ko) | 트렌치를 포함하는 메모리셀 및 그 제조방법 | |
| US6936511B2 (en) | Inverted buried strap structure and method for vertical transistor DRAM | |
| US6586300B1 (en) | Spacer assisted trench top isolation for vertical DRAM's | |
| US7176511B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| EP0962972A1 (en) | DRAM trench capacitor and method of fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060817 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061122 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20061122 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |