TW554520B

TW554520B - Semiconductor memory cell and method for fabricating it

Info

Publication number: TW554520B
Application number: TW091104370A
Authority: TW
Inventors: Wolfgang Gustin; Von Schwerin Ulrike Gruening; Dietmar Temmler; Martin Schrems; Stefan Rongen
Original assignee: Infineon Technologies Ag
Priority date: 2001-03-09
Filing date: 2002-03-08
Publication date: 2003-09-21
Also published as: WO2002073657A2; US20040157389A1; US6828192B2; KR20030088449A; KR100631092B1; EP1366517A2; JP2004523918A; WO2002073657A3

Description

554520 A7 B7 五、發明説明（i 本專利申請案相關於一半導體記憶單元與其製造方法，半導體記憶單元包含一選擇電晶體及一形成於一渠溝内之渠溝電容器。記憶體裝置，諸如DRAMs(動態隨機存取記憶體），係包含一單元陣列及一定址周邊，個別之記憶單元則配置於單充陣列内。一 DRAM晶片含有一記憶單元矩陣，其配置成行列狀且由字元線及位元線定址，藉由啟動適當字元線及位元線，資料即讀自記憶單元或資料寫入記憶單元。一 DRAM記憶單元通常含有一連接於一電容器之電晶體，電晶體本身包含利用一閘極控制通道而彼此分離之二擴散區，一擴散區稱為没極區而另一擴散區稱為源極區。其中一擴散區連接於一位元線，另一擴散區則連接於一字元線。藉由施加適當電壓於閘極，電晶體即經控制以致於通過通道而流動於擴散區之間之電流導通及切斷。積合密度係受到記憶體裝置之日益迷你化而持續增加，積合岔度之持續增加意指每記憶單元之可用面積更進一步減少。右選擇電晶體例如形成一平坦電晶體，則選擇電晶體與“/冓電谷器之間之橫向距離會再進一步減少，導致選擇電晶體之阻制能力減低，其在考量於短通道效應上即難以利用減小之通道長度阻制之。增加之漏電流過早釋放渠溝電容器，結果使儲存於渠溝電容器及記憶單元内之資訊喪失。短通道效應係因一嵌埋帶之外擴散而加強，嵌埋帶通常

554520 A7 B7 五、發明説明（2 ) 配置於導電性渠溝填料上方之渠溝電容器内，且用於將導電性渠溝填料電連接於電晶體之一摻入區。在此例子中，通常實施摻雜物自嵌埋帶外擴散至基板及選擇電晶體之相鄰摻入區内，藉此形成電接觸。有關於習知嵌埋帶之缺點在於其加強發生之短通道效應。先前技藝之另一問題在於選擇電晶體之摻入區經常形成於單晶矽内，以避免電流漏過選擇電晶體。由於嵌埋帶通常係由多晶矽構成，其相鄰於選擇電晶體之摻入區之單晶矽，且在昇溫時晶體錯位即形成於起自多晶矽與單晶矽之間界面之單晶矽内，因而導致電流漏過選擇電晶體。關於一磊晶生長之嵌埋帶之缺點在於晶體錯位係形成於以早晶型式蠢晶生長之碎與以多晶型式生長之麥之間，此瑕疵之形成導致選擇電晶體内增加漏電流。在DRAM之進一步製造過程期間，錯位移動及使選擇電晶體短路。具有一渠溝電容器及選擇電晶體之DRAM記憶單元之製造方法例如係詳細說明於US 5,360,758、US 5,670,805及US 5,827,765 以及 Gruening 等人之 ”A Novel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap for 4 Gb/16 Gb”，IEDM，1999。本發明之目的在詳細說明一具有一渠溝電容器之記憶體及其製造方法，可改善嵌埋帶之摻入構型及避免選擇電晶體内之晶體瑕疵。依本發明所示，該目的係以半導體記憶體達成，其藉由一種半導體記憶體，具有一渠溝電容器及一選擇電晶體，本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） , 裝訂

554520 A7 B7 五、發明説明（包含： -基板，其具有一基板表面且其中配置一具有一上區之渠溝， -一絕緣頸圈，係配置於渠溝側壁上之上區内， -一導電性渠溝填料，係配置於渠溝内， -一磊晶生長層，係延伸至渠溝内，該層配置於渠溝之側壁上， _ 一嵌埋帶，係配置於渠溝内且將磊晶生長層電連接於導電性渠溝填料，及 _ 一第一中間層，係配置於磊晶生長層與嵌埋帶之間。一磊晶生長層之優點在於自嵌埋帶向外擴散之摻雜物係在磊晶生長層内具有一擴散長度，且較短於供形成選擇電晶體之相鄰主體矽内者，此結果為自嵌埋帶向外擴散之摻雜物不致於擴散入選擇電晶體之通道内，藉此防止選擇電晶體内之短通道效應增強。第一中間層之優點在於形成於嵌埋帶内之晶體錯位不致於生長入配置有選擇電晶體之單晶基板内，晶體瑕疵因而避免於電晶體之摻入區，使其可取得一具有小漏電流之改良電晶體。較佳為磊晶生長層係在基板表面之方向中配置於絕緣頸圈上方之渠溝側壁上，此可改善絕緣頸圈上方之外擴散之摻雜物構型。通常，一電容器介電質係配置於導電性渠溝填料與渠溝之間之渠溝内。本發明之另一改良處在提供選擇性磊晶生長層（SEG :選家科(CNS)域格(21Gx2977公 ~~- 554520

擇性蟲晶生長、以_ » τ & )u小平面，其相對於基板表面而具有一大約4 5度角。小平面優^在於電晶體之摻入區與導電性渠

溝填料之間之電阻孫去I 糸考$於小平面之幾何形狀而減小，小平面例如為奴—自然日日日體方位。 ^發月之又改良處在提供小平面位於絕緣頸圈上方之蠢曰曰生長層下端處，特別是，其提供—障壁層導入一由小平面與、’、邑緣頌圈上緣構成之環形間隙内，該障壁層防止摻雜物擴政至渠溝之側壁。由於蟲晶生長層之厚度係朝向上下緣而減小，其優點在導入渠溝填料之前，先以一阻制擴散材料填充環形間隙，環形間隙產生於下緣且由小平面與絕緣頸圈上緣構成，阻制擴散材料大致上由多晶矽與添加之摻雜物組成，其可擴散至渠溝侧壁以外之基板内。較佳為摻雜物係導入磊晶生長層與相鄰之基板内，以利形成一導電性電連接於嵌埋帶。導入之摻雜物優點在一低電阻之電力連接可達成於導電性渠溝填料與選擇電晶體之摻入區之間，導入之摻雜物一般視為嵌埋帶外擴散，因為其通常擴散出嵌埋帶而進入基板内。較佳為渠溝隔離具有一絕緣層配置於嵌埋帶上及小平面上’配置於嵌埋帶上及小平面上之絕緣層優點在於，在一平坦選擇電晶體之例子中，一隔絕於渠溝電晶體之被動字元線可配置於渠溝隔離上，而在一備有垂直選擇電晶體之記憶單元例子中，一用於驅動單元電晶體之主動字元線則行經渠溝上方。本發明之又一改良處在絕緣頸圈包含二層可以相關於彼本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 554520 A7

此而做選擇性蝕刻。關於方法’本發明之目的係以—種製造—半導體記憶體之方法達成，半導體記憶體具有一渠溝電容器及一選擇電晶體，其具有以下步驟： -提供一基板，其具有一基板表面且其中配置一具有一上區之渠溝，一絕緣頸圈係配置於渠溝侧壁上之上區内，开y成一導電性渠溝填料於渠溝内，導電性渠溝填料隨後沉入渠溝， -曝露出導電性渠溝填料上方之渠溝側壁處之基板， "生長一蠢晶生長層於渠溝之曝露側壁上， β形成一第一中間層於磊晶生長層上， -導入摻雜物至磊晶生長層内，及 -形成渠溝電容器及選擇電晶體。本發明之方法包含形成第一中間層及形成磊晶生長層之步驟’其具有相關於主旨所達成目的中之優點。較佳為基板係藉由去除絕緣頸圈之一上部而曝露渠溝之側壁，磊晶層因而可在基板表面之方向中施加於絕緣頸圈。較佳為提供基板後，一電容器介電質之介電質層係在形成導電性渠溝填料之前先沉積於絕緣頸圈上，及其中導電性渠溝填料先沉入渠溝内至一第一沉入深度，介電質層隨後自第一沉入深度上方之絕緣頸圈去除且導電性渠溝填料接著在基板曝露於導電性渠溝填料上方之前即沉入渠溝内至一第二沉入深度。在此例子中，絕緣頸圈之去除深度係本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

k 訂

554520 A7 _ B7 五、發明説明（6 ) ~ ' 藉由電容器介電質以設定之。另者，其可提供一基板且已具有一電容器介電質於渠溝之一下區内，該電容器介電質係在形成絕緣頸圈之前即已導入’及其中介電質層僅在形成絕緣頸圈之後才沉積於絕緣頸圈上。在此例子中，絕緣頸圈形成後，另一介電質層係施加以利於設定絕緣頸圈之去除深度。上述實施例之一第一變換型式為導電性渠溝填料係先沉入渠溝内至一第一沉入深度，介電質層隨後自第一沉入深度上方之絕緣頸圈去除且導電性渠溝填料接著在基板曝露於導電性渠溝填料上方之前即沉入渠溝内至一第二沉入深度。在此例子中，相似於電容器介電質之介電質層係在渠溝填料先回蝕後才去除，以利定義絕緣頸圈之去除深度。上述實施例之一第二變換型式為導電性渠溝填料係先沉入渠溝内至一第一沉入深度，基板隨後曝露於渠溝之侧壁處及一介電質層接著直接沉積於渠溝之曝露側壁上，及其中導電性渠溝填料沉入渠溝内至一第二沉入深度及介電質層係在蠢晶生長層生長前先自渠溝之側壁去除。在此例子中，絕緣頸圈並未由一介電質層覆蓋，而是僅在絕緣頸圈已局部去除後才直接施加於渠溝之側壁。在上述實施例之此變換型式中，介電質層具有在渠溝填料第二回蝕期間保護渠溝側壁之基板之功能。在上述實施例中，渠溝之侧壁在各例子中在渠溝之上區内之第一沉入深度皆未覆蓋，且導電性渠溝填料相隔於渠溝之曝露側壁有一距離，大約相當於第一及第二沉入深度 -10 ~ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 554520

渠溝隔離100 單元5隔離於相鄰之記憶單元，在此例子中，突伸至渠溝30内。基板20通常係由矽形成，電容器介電質35例如包含一氧化石夕、-1化石夕、-氮氧化妙、氧化組或具有介電常數大於10之介電質。嵌埋板40係基板20内之一區域供一高摻雜物濃度之!)或11摻雜物配置於其中。導電性渠溝填料5〇例如由多晶料成，料頸㈣例如含有氧切或氮化石夕，敌埋帶60例如含有摻雜或未摻雜之多晶或非晶梦或嫣或氮化鎢。磊晶生長層75通常包含生長於基板2〇上之摻雜或未摻雜之單晶矽，摻雜物外擴散80通常形成於單晶矽内，p*n摻雜物諸如砷、硼或磷係導入基板2〇及磊晶生長層75。第一及第二摻雜區85、90同樣包含導入基板2〇内之摻雜物。渠溝隔離100通常包含氧化石夕或氮化石夕，在圖1中，第二中間層6 5及導電性渠溝填料5 〇之沉入深度係配置於渠溝隔離之下緣105上方。用於製造一記憶單元之方法步驟係參考圖2以闡釋之，圖 3說明備有基板表面25之基板20。在渠溝30之上區31中，絕緣頸圈5 5配置於渠溝3 〇之側壁上，一介電質層3 5配置於絕緣頸圈5 5上。舉例而言，介電質層3 5可為電容器介電質’同樣地，其可令介電質層35形成分離且獨立於電容器介電質。在渠溝30中，導電性渠溝填料50已填入及沉入渠溝30内至一第一沉入深度H〇。光罩層配置於基板20之表面25上。 __- 13 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

訂

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舉例而言，若一平坦電晶體係在後一方法步驟中配置於渠溝電容器内，則第一沉入深度110即形成於基板表面25下方大約100毫微米處。若一垂直電晶體配置於渠溝電容器内，則第一沉入深度110即自基板表面25起沉入渠溝30至一大約350毫微米深度。針對備有一平面選擇電晶體之記憶單元，一被動字元線係配置於渠溝隔離（STI)i，及主動字元線行經渠溝外，以利驅動該處之平面選擇電晶體，此係詳細說明於圖9中。針對一垂直選擇電晶體，主動字元線配置於渠溝上方，以利接觸及驅動一配置於渠溝内之閘極，在此例子中被動字元線則行經渠溝外。請參閱圖3，介電質層3 5隨後去除，此例如可由濕性化學法達成，其中例如可以使用氫氟酸且利用乙烯乙二醇緩衝 (HF/EG)，以利去除一由氮氧化物組成之介電質層。請參閱圖4，導電性渠溝填料50沉入渠溝3〇内至一第二沉入深度115，一部分介電質層35係在製程中曝露。請參閱圖5，絕緣頸圈55隨後自渠溝30之侧壁去除，在此例子中’絕緣頸圈55仍留在渠溝30之側壁處以利用介電質層35而免於蝕刻。若絕緣頸圈55例如係以氧化矽組成，則絕緣頸圈可利用含有BHF(緩衝型HF :以ΝΗ4ΟΗ緩衝之氫氟酸）之濕性化學蝕刻去除，此項蝕刻可以相關於例如由氮化矽組成之介電質層3 5而選擇地實施，因此諸層依然存在。請參閱圖6，曝露之介電質層3 5隨後利用濕性化學法去 — -14 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 554520

製程步驟内及由相同材料形成。請參閱圖8，嵌埋帶60隨後藉由沉積多晶矽於基板2〇上及渠溝30内且沉入渠溝内至一第四沉入深度135而形成，舉例而言，第一中間層係在製程中自小平面1 2 5去除。為了以無皺縮孔之方式建構嵌埋帶6〇，渠溝30可先填以一仿形層，一皺縮孔先形成於渠溝3〇内。隨後，渠溝3〇利用一直接蝕刻而自由地蝕刻，填隙物仍留在磊晶層7 5下方，重新沉積一仿形層於渠溝3 〇内即可以無皺縮孔之方式形成嵌埋帶。清參閱圖9 ’通常適用於產生一備有平坦選擇電晶體之 DRA1VU己憶單元之方法步驟隨後實施，首先，摻雜物係自嵌埋帶60向外擴散，摻雜物擴散入磊晶生長層75及基板2〇，第一中間層70較遠離於選擇電晶體1〇及渠溝3〇侧壁之事實可避免選擇電晶體10内之短通道效應。渠溝隔離1〇〇隨後藉由先蝕刻一渠溝而於成一下緣105，接著填以氧化矽，在此例子中有利的是第二中間層65配置於渠溝隔離丨〇〇之下緣 1 05下方。此配置方式例如適用於形成一平坦電晶體於渠溝 3 0外，以完成記憶單元。在此例子中主動字元線配置於渠溝外，以驅動平坦選擇電晶體，被動字元線則例如配置於 (STI)渠溝隔離上。請參閱圖10，一配置方式係說明一垂直電晶體隨後形成於渠溝3 0内，關於此點，舉例而言，一習知方法係由u Gruening詳細說明於上述公告中。依本發明所示’亦稱為頂渠溝氣化物（Τ Τ Ο )之絕緣層 ____ - 16 - 本紙張尺度適用中國國家搽準(CNS) A4規格(210X 297公釐) 554520

22所7^在垂直於基板表面25之方向中呈各向異性地去除，阻止擴放材料仍在磊晶層7 5之小平面丨2 5與絕緣頸圈5 5之上緣之間無法通達之環形間隙16()内，錢者可防止此環形間隙160濃密之外擴散。方法之其餘部分係以圖了所示方式接續’ -開始為第一中間層7〇之沉積，其係與儲存節點上之區域65同時沉積。參考符號表 5 記憶單元 10 選擇電晶體 15 渠溝電容器 20 基板 25 基板表面 30 渠溝 3 1 上區 35 電容器介電質或介電質層 40 嵌埋板 45 嵌埋井 50 導電性渠溝填料 55 絕緣頸圈 60 嵌埋帶 70 第一中間層 75 蠢晶生長層 80 摻雜物外擴散 85 第一摻入區 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554520 A7 B7 五、發明説明（l6 ) 90 第換區 95 閘極 100 渠溝隔離 105 下緣 1 10 第一沉入深度 1 15 第二沉入深度 120 第三沉入深度 125 小平面 130 絕緣層 135 第四沉入深度 140 閘極接點 145 閘極氧化物 150 推入區 -20 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims

554520 A8 B8 C8 D8 、申請專利範園 1· 一種半導體記憶體（5)，具有一渠溝電容器（15)及一選擇電晶體（10)，包含： -一基板（20)，其具有一基板表面（25)且其中配置一具有一上區（31)之渠溝（30)， -一絕緣頸圈（55)，係配置於渠溝（30)側壁上之上區 (3 1)内， -一導電性渠溝填料（50)，係配置於渠溝（30)内， -一磊晶生長層（75)，係延伸至渠溝（30)内，該層配置於渠溝（3 0 )之側壁上， -一嵌埋帶（60)，係配置於渠溝（30)内且將磊晶生長層（75)電連接於導電性渠溝填料（5〇)，及 -一第一中間層（70)，係配置於磊晶生長層（75)與嵌埋帶（60)之間。 2·如申請專利範圍第1項之半導體記憶體，其特徵在蠢晶生長層（75)係在基板表面（25)之方向中配置於絕緣頸圈（55)上方之渠溝（3〇)側壁上。 3·如申請專利範圍第1或2項之半導體記憶體，其特徵在一電容器介電質（3 5)係配置於導電性渠溝填料（5〇)與渠溝（30)之間之渠溝（30)内。 4·如申請專利範圍第1或2項其中一項之半導體記憶體，其特徵在磊晶生長層（75)具有一小平面（125)，其相對於基板表 • 21 - 本紙張尺度適財a ®家標準(CNS) A4規格(加㈣了公釐) 554520

A8 B8 C8 D8 、申請專利範圍面（25)而具有一大約45度角。 5·如申請專利範圍第4項之半導體記憶體，其特徵在小平面（125)係位於絕緣頸圈（55)上方之磊晶生長層 (75)下端處。 6·如申請專利範圍第4項之半導體記憶體，其特徵在一 P早壁層（1 7 0 ),係導入一由小平面（丨2 5 )與絕緣頸圈 (55)上緣構成之環形間隙（160)内，該障壁層防止摻雜物擴散至渠溝（30)之側壁。 7 ·如申請專利範圍第1或2項其中一項之半導體記憶體，其特徵在摻雜物係導入磊晶生長層（75)與相鄰之基板（2〇)内，以利形成一導電性電連接於嵌埋帶（6〇)。 8 ·如申請專利範圍第7項之半導體記憶體，其特徵在渠溝隔離（100)具有一絕緣層（130)配置於嵌埋帶（6〇) 上及蠢晶生長層（75)上。 9·如申請專利範圍第丨或2項其中一項之半導體記憶體，其特徵在絕緣頸圈（5 5)包含二層可以相關於彼此而做選擇性蝕刻。 10· —種製造一半導體記憶體（5 )之方法，半導體記憶體具有一渠溝電容器（15)及一選擇電晶體（1〇),其具有以下步

訂

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554520 A8 B8 C8 _ D8 • 六、申請專利範園驟： -提供一基板（20)，其具有一基板表面（25)且其中配置一具有一上區（31)之渠溝（30)，一絕緣頸圈（5 5)係配置於渠溝（30)側壁上之上區（31)内， -形成一導電性渠溝填料（5 0)於渠溝（3 0)内，導電性渠溝填料（50)隨後沉入渠溝（30)， •曝露出導電性渠溝填料（50)上方之渠溝（30)側壁處之基板（20)， -生長一蟲晶生長層（75)於渠溝（30)之曝露側壁上， -形成一第一中間層（70)於磊晶生長層（75)上， -導入摻雜物至磊晶生長層（75)内，及 -形成渠溝電容器（15)及選擇電晶體（10)。 11·如申請專利範圍第1 〇項之方法，其特徵在基板（2 0)係藉由去除絕緣頸圈（55)之一上部而曝露渠溝（30)之侧壁。 12·如申請專利範圍第丨〇或丨丨項之方法，其特徵在提供基板（20)後，一電容器介電質之介電質層（35)係在形成導電性渠溝填料（50)之前先沉積於絕緣頸圈（5 5) 上，及其中導電性渠溝填料（50)先沉入渠溝（3〇)内至一第一沉入深度（110)，介電質層（35)隨後自第一沉入深度 (1 10)上方之絕緣頸圈（5 5)去除且導電性渠溝填料接著在基板（20)曝露於導電性渠溝填料（5〇)上方之前即沉 -23 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 一 554520 A8 B8 C8 申請專利範圍入渠溝（30)内至一第二沉入深度（115)。 u如申請專利範圍第10或1]t項之方法，其特徵在提供基板（2 0)，其已具有一電容器介電質於渠溝（3〇) 之下區内，該電容器介電質係在形成絕緣頸圈（55)之前即已導入，及其中介電質層（35)僅在形成絕緣頸圈（55) 之後才沉積於絕緣頸圈（55)上。 14·如申請專利範圍第1 3項之方法，其特徵在導電性渠溝填料（50)係先沉入渠溝（3〇)内至一第一沉入深度（110)，介電質層（35)隨後自第一沉入深度（11〇) 上方之絕緣頸圈（5 5 )去除且導電性渠溝填料（5 〇)接著在基板（20)曝露於導電性渠溝填料（5〇)上方之前即沉入渠溝（3 0)内至一第二沉入深度（j 15)。 15·如申請專利範圍第10或11項之方法，其特徵在導電性渠溝填料（50)係先沉入渠溝（3〇)内至一第一沉入深度（110)，基板（20)隨後曝露於渠溝（3〇)之側壁處及一介電質層（35)接著直接沉積於渠溝（3〇)之曝露側壁上’及其中導電性渠溝填料（50)沉入渠溝（3〇)内至一第一沉入深度（115)及介電質層（35)係在磊晶生長層（75)生長前先自渠溝（30)之側壁去除。 16·如申請專利範圍第10或11項之方法，其特徵在一渠溝隔離（100)係形成於基板（20)内及渠溝0)内。 17·如申請專利範圍第1 0或1 1項之方法，其特徵在 -24 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 554520 A8 B8 C8 D8

、申請專利範圍蟲晶生長層（7 5 )係生長以致於一小平面（i 2 5 )形成相對於基板表面（25)而具有一大約45度角。 18·如申請專利範圍第1 7項之方法，其特徵在一障壁層（170)，用於防止摻雜物擴散至渠溝（3〇)之側壁，係導入一由小平面（125)與絕緣頸圈（55)上緣構成之環形間隙（160)内，其係由一可供摻雜物滲透之材料（18〇) 設於開口渠溝（3 0 )之邊緣，呈各向異性地沉積入（3 〇 )及隨後在垂直於基板表面（25)之方向中呈各向異性地回钱0 -25 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)