KR20030088449A - 반도체 메모리 셀 및 그 제조 방법 - Google Patents

반도체 메모리 셀 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따라, 트렌치 커패시터는 기판(20) 내부에 배치된 트렌치(30) 내부에 형성된다. 트렌치(30)는 내부 커패시터 전극으로 사용되는 도전성 트렌치 충전물(50)로 채워진다. 에피택셜 층(75)은 기판(20)상에서 트렌치(30)의 측벽에 성장된다. 매립된 스트랩(60)은 제 2 중간층(65)을 가진 도전성 트렌치 충전물(50)과 에피택셜 성장층(75) 사이에 배치된다. 매립된 스트랩(60)으로부터 형성된 도펀트 외방 확산(80)이 에피택셜 성장층(75) 내부에 배치된다. 에피택셜 성장층(75)에 의해, 도펀트 외방 확산(80)이 트렌치 옆에 배치된 선택 트랜지스터(10)로부터 더 제거됨으로써, 선택 트랜지스터(10)에서 짧은 채널 효과가 방지된다.

Description

반도체 메모리 셀 및 그 제조 방법{SEMICONDUCTOR MEMORY LOCATION AND METHOD FOR THE PRODUCTION THEREOF}
예컨대 DRAM(Dynamic Random Access Memory)과 같은 메모리 소자는 셀 어레이와 어드레싱 주변장치로 구성된다. 상기 셀 어레이 내에는 개별 메모리 셀이 배치된다.
DRAM 칩은 행과 열의 형태로 배치되며, 워드 라인 및 비트라인에 의해 어드레싱되는 메모리 셀의 매트릭스를 포함한다. 메모리 셀로부터 데이터의 판독 또는 메모리 셀에 데이터의 기록은 적합한 워드 라인 및 비트 라인의 활성화에 의해 이루어진다.
통상적으로, DRAM 메모리 셀은 커패시터에 접속된 트랜지스터를 포함한다. 트랜지스터는 특히 게이트에 의해 제어되는 채널에 의해 서로 분리된 2개의 확산 영역으로 구성된다. 하나의 확산 영역은 드레인 영역이라 하고, 다른 확산 영역은 소오스 영역이라 한다.
확산 영역 중 하나는 비트 라인에 접속되고, 다른 확산 영역은 커패시터에접속되며, 게이트는 워드 라인에 접속된다. 게이트에 적합한 전압의 인가에 의해, 채널을 통한 확산 영역들 사이의 전류 흐름이 접속 및 차단되도록 트랜지스터가 제어된다.
메모리 소자의 소형화에 따라 집적도가 계속 증가된다. 집적도의 계속적인 증가는 메모리 셀 당 이용할 수 있는 면적이 점점 더 감소함을 의미한다. 따라서, 선택 트랜지스터가 예컨대 플레이너 트랜지스터로 형성되면, 선택 트랜지스터와 트렌치 커패시터 사이의 래터럴 간격이 점점 더 감소된다. 이것은 선택 트랜지스터의 차단 가능성을 감소시킨다. 상기 선택 트랜지스터는 채널 길이의 감소 시 짧은 채널 효과로 인해 양호하게 차단되지 않는다. 증가된 누설 전류는 트렌치 커패시터를 조기에 방전시키므로, 트랜치 커패시터 및 메모리 셀에 저장된 정보를 잃게 된다.
짧은 채널 효과는 매립된 스트랩(buried strap)의 외방 확산에 의해 커진다. 매립된 스트랩은 통상적으로 도전 트렌치 충전물의 상부에서 트렌치 커패시터 내에 배치되어, 도전 트렌치 충전물을 트랜지스터의 도핑 영역에 전기 접속시키는 역할을 한다. 이 경우, 통상적으로 매립된 스트랩으로부터 기판 및 선택 트랜지스터의 인접한 도핑 영역 내로 도펀트의 외방 확산이 일어남으로써, 전기 접촉이 형성된다. 종래의 매립된 스트랩의 단점은 그것이 발생하는 짧은 채널 효과를 증가시킨다는 것이다.
선행 기술에 공지된 다른 문제점은 선택 트랜지스터를 통한 누설 전류를 피하기 위해, 선택 트랜지스터의 도핑 영역이 통상적으로 단결정 실리콘 내에 형성된다는 것이다. 매립된 스트랩이 통상적으로 선택 트랜지스터의 도핑 영역의 단결정 실리콘에 인접한 다결정 실리콘으로 형성되기 때문에, 온도 증가 시 폴리실리콘과 단결정 실리콘 사이의 계면으로부터 결정 전위(轉位)가 단결정 실리콘 내에 형성되고, 상기 결정 전위는 선택 트랜지스터를 통한 누설 전류를 야기할 수 있다.
에피택셜 성장된 매립된 스트랩의 단점은 단결정 에피택셜 성장된 실리콘과 다결정 성장된 실리콘 사이의 전이부에 결정 전위가 형성된다는 것이다. 상기 결함 형성은 선택 트랜지스터에서 누설 전류를 증가시킨다. DRAM의 후속 제조 공정 동안 전위가 이동하여 선택 트랜지스터를 단락시킬 수 있다.
트렌치 커패시터와 선택 트랜지스터를 가진 DRAM 메모리 셀의 제조 공정은 예컨대 미국 특허 제5,360,758호, 제5,670,805호 및 제5,827,765호에, 그리고 U. Gruening 등 저 "A Novel Trench DRAM Cell with a Vertical Access Transistor and Buried Strap for 4 Gb/16Gb", IEDM, 1999에 개시되어 있다.
본 발명은 반도체 메모리 셀 및 그 제조 방법에 관한 것이다. 반도체 메모리 셀은 선택 트랜지스터와, 트렌치에 형성된 트렌치 커패시터를 포함한다.
도 1은 트렌치 커패시터 및 선택 트랜지스터를 가진 본 발명에 따른 메모리 셀.
도 2 내지 8은 트렌치 커패시터의 트렌치 내에 중간층 및 에피택셜 성장층을 형성하기 위한 단계.
도 9는 부가적으로 트렌치 절연물이 형성된, 플레이너 선택 트랜지스터를 가진 메모리 셀용 도 8의 장치.
도 10는 버티컬 선택 트랜지스터를 가진 메모리 셀용 도 8의 장치.
도 11는 선행 기술에 따른 메모리 셀을 SEM 촬영한 사진.
도 12는 본 발명에 따른 메모리 셀을 SEM 촬영한 사진.
도 13 내지 17는 도 2 내지 도 7에 도시된 프로세스 단계의 변형예.
도 18 내지 도 20은 도 2 내지 도 7에 도시된 프로세스 단계의 변형예.
도 21 및 도 22는 에피택셜 층 및 절연 칼라 사이의 환형 갭을 채우기 위한 단계.
본 발명의 목적은 매립된 스트랩의 개선된 도핑 프로파일 및 선택 트랜지스터 내의 결정 결함 방지를 가능하게 하는 트렌치 커패시터를 가진 메모리 및 그 제조 방법을 제공하는 것이다.
반도체 메모리와 관련한 상기 목적은 본 발명에 따라 트렌치 커패시터 및 선택 트랜지스터를 구비한 반도체 메모리에 있어서,
- 기판 표면을 가지며, 상부 영역을 갖는 트렌치가 배치되는 기판,
- 상기 상부 영역에서 트렌치의 측벽 상에 배치된 절연 칼라,
- 상기 트렌치 내에 배치된 도전성 트렌치 충전물,
- 상기 트렌치 내에 연장되며, 트렌치의 측벽에 배치된 에피택셜 성장층,
- 상기 트렌치 내에 배치되며 상기 에피택셜 성장층을 도전성 트렌치 충전물에 전기 접속시키는 매립된 스트랩, 및
- 상기 에피택셜 성장층과 매립된 스트랩 사이에 배치된 제 1 중간층을 포함하는 반도체 메모리에 의해 달성된다.
에피택셜 성장층의 장점은 매립된 스트랩으로부터 외방 확산된 도펀트가 에피택셜 성장층에서, 선택 트랜지스터가 형성된 인접한 벌크 실리콘에서 보다 작은 확산 길이를 갖는다는 것이다. 이것은 매립된 스트랩으로부터 외방 확산된 도펀트가 선택 트랜지스터의 채널에까지 확산되지 않아서, 선택 트랜지스터에서 짧은 채널 효과가 커지지 않게 한다. 제 1 중간층은 매립된 스트랩에서 형성된 결정 전위가 단결정 기판, 즉 선택 트랜지스터가 배치된 단결정 기판 내로 성장하지 않는다는 장점을 갖는다. 이로 인해, 트랜지스터의 도핑 영역에서 결정 결함이 피해짐으로써, 낮은 누설 전류를 가진 개선된 트랜지스터가 얻어질 수 있다.
바람직하게는 에피택셜 성장층이 기판 표면의 방향으로 절연 칼라의 상부에서 트렌치의 측벽 상에 배치된다. 이로 인해, 절연 칼라 상부에서 외방 확산의 도펀트 프로파일이 개선된다.
통상적으로 커패시터 유전체가 트렌치 내에서 도전성 트렌치 충전물과 기판 사이에 배치된다.
본 발명의 또 다른 실시예에서는 선택적으로 에피택셜 성장된 층(SEG:selective epitaxial growth)이 기판 표면에 대해 약 45도의 각을 가진 파셋(facet)을 갖는다. 상기 파셋은 파셋 구조로 인해 트랜지스터의 도핑 영역과 도전성 트렌치 충전물 사이의 전기 저항이 감소되는 장점을 갖는다. 상기 파셋은 예컨대 실리콘의 자연 결정 방위(natural crystall orientation)이다.
또 다른 실시예에서 파셋은 절연 칼라 상부에서 에피택셜 성장층의 하단부에 배치된다. 특히, 도펀트가 트렌치의 측벽으로 확산되는 것을 막는 배리어 층이 상기 파셋 및 절연 칼라의 상부 에지로 형성된 환형 갭에 도입된다. 상부 에지 및 하부 에지에 대한 에피택셜 성장층의 두께가 감소하기 때문에, 트렌치의 측벽 옆에서 기판 내로 확산될 수 있는 일반적으로 도펀트와 반응하는 폴리 실리콘으로 이루어진 트렌치 충전물이 도입되기 전에, 하부 에지에 형성되며 상기 파셋과 절연 칼라의 상부 에지에 의해 형성되는 환형 갭을 확산 차단 재료로 채우는 것이 바람직하다.
바람직하게는 매립된 스트랩에 대한 도전성 전기 접속부를 형성하기 위해, 도펀트가 에피택셜 층과 인접한 기판 내에 도입된다. 도입된 도펀트는 도전성 트렌치 충전물과 선택 트랜지스터의 도핑 영역 사이의 낮은 옴 저항 전기 접속이 가능해진다는 장점을 갖는다. 도입된 도펀트는 통상적으로 매립된 스트랩의 외방 확산이라 하는데, 그 이유는 그것이 통상적으로 매립된 스트랩으로부터 기판 내로 확산되기 때문이다.
트렌치 절연물은 매립된 스트랩 및 파셋 상에 배치된 절연층을 갖는 것이 바람직하다. 매립된 스트랩 및 파셋 상에 배치된 절연층은 플레이너 선택 트랜지스터에서 트렌치 커패시터로부터 절연된 패싱 워드 라인이 트렌치 절연물 상에 배치될 수 있다는 장점을 갖는다. 버티컬 선택 트랜지스터를 가진 메모리 셀에서, 셀 트랜지스터의 구동을 위한 액티브 워드 라인은 트렌치 상부에 연장된다.
본 발명의 또 다른 실시예에서, 절연 칼라는 서로 선택적으로 에칭될 수 있는 2개의 층으로 구성된다.
본 방법에 관하여, 본 발명에 따른 상기 목적은, 트렌치 커패시터 및 선택 트랜지스터를 구비한 반도체 메모리의 제조 방법에 의해 달성되는데, 상기 반도체 메모리의 제조 방법은,
- 기판 표면을 가지며, 상부 영역을 가진 트렌치가 배치되고, 절연 칼라가 상기 상부 영역에서 트렌치의 측벽 상에 배치되는 기판을 제공하는 단계;
- 트렌치 내에 도전성 트렌치 충전물을 형성한 다음, 상기 도전성 트렌치 충전물을 트렌치 내로 침전시키는 단계;
- 도전성 트렌치 충전물의 상부에 있는 트렌치의 측벽에서 기판을 노출시키는 단계;
- 트렌치의 노출된 측벽 상에 에피택셜 층을 성장시키는 단계;
- 에피택셜 성장층 상에 제 1 중간층을 형성하는 단계;
- 도펀트를 에피택셜 성장층 내로 도입시키는 단계;
- 트렌치 커패시터 및 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 방법은 제 1 중간층을 형성하는 단계 및 에피택셜 성장층을형성하는 단계를 포함하며, 상기 단계들은 상기 목적 달성과 관련해서 설명된 장점을 갖는다.
바람직하게는 절연 칼라의 상부 부분이 제거됨으로써, 트렌치의 측벽에 있는 기판이 노출된다. 에피택셜 층은 기판 표면의 방향으로 절연 칼라의 상부에 가해질 수 있다.
바람직하게는 기판의 제공 후에 커패시터 유전체의 유전층이 절연 칼라 상에 디포짓된 다음, 도전성 트렌치 절연물이 형성되고, 상기 도전성 충전물이 먼저 트렌치 내로 제 1 침전 깊이까지 침전되고, 그 다음에 제 1 침전 깊이 상부에 있는 유전층이 절연 칼라로부터 제거되고, 그 다음에 도전성 트렌치 충전물이 트렌치 내로 제 2 침전 깊이까지 침전된 후, 도전성 트렌치 충전물 상부에서 기판이 노출된다. 이 경우, 절연 칼라가 제거되는 깊이는 커패시터 유전체에 의해 조정된다.
이것에 대한 대안으로서, 절연 칼라의 형성 전에 도입되었던 커패시터 유전체를 트렌치의 하부 영역에 이미 포함하고 있는 기판이 제공되고, 절연 칼라의 형성 후에야 유전층이 절연 칼라 상에 디포짓된다. 이 경우, 절연 칼라의 형성 후, 절연 칼라가 제거되는 깊이를 조정하기 위해, 부가의 유전층이 상기 절연 칼라 상에 가해진다.
후술한 실시예의 제 1 변형예에서는 도전성 트렌치 충전물이 먼저 트렌치 내로 제 1 침전 깊이까지 침전된 다음, 제 1 침전 깊이 상부에 있는 유전층이 절연 칼라로부터 제거되고, 도전성 트렌치 충전물이 트렌치 내로 제 2 침전 깊이까지 침전된 후에, 도전성 트렌치 충전물 상부에서 기판이 노출된다. 여기서, 유전층(보통 커패시터 유전체)은 트렌치 충전물의 제 1 에칭백(etching-back) 후에 제거됨으로써, 절연 칼라가 제거되는 깊이가 정해진다.
후술한 실시예의 제 2 변형예에서는 도전성 트렌치 충전물이 먼저 트렌치 내로 제 1 침전 깊이로 침전된 다음, 트렌치의 측벽에 있는 기판이 노출되고, 유전층이 트렌치의 노출된 측벽 상에 직접 디포짓되고, 그 다음에 도전성 트렌치 충전물이 트렌치 내로 제 2 침전 깊이까지 침전되고, 유전층이 트렌치의 측벽으로부터 제거된 후에, 에피택셜 층이 성장된다. 여기서, 절연 칼라는 유전층에 의해 커버되지 않으며, 절연 칼라의 부분적인 제거 후에야 유전층이 직접 트렌치의 측벽 상에 가해진다. 이 변형예에서 유전층은 트렌치 충전물의 제 2 에칭백 동안 트렌치 측벽에 있는 기판을 보호하는 기능을 한다.
상기 실시예에서, 트렌치의 측벽은 트렌치의 상부 영역에서 제 1 침전 깊이까지만 노출되며, 도전성 트렌치 충전물은 제 1 침전 깊이와 제 2 침전 깊이 간의 차이에 근사적으로 상응하는 간격으로 상기 트렌치의 노출된 측벽으로부터 이격된다. 측벽의 노출에 의해, 트렌치가 형성되는 기판의 단결정 실리콘이 노출된다. 그리고 나서, 기판의 노출된 단결정 실리콘 상에 에피택셜 성장층이 성장된다. 나중에 통상적인 바와 같이 트렌치 절연물이 기판 및 트렌치 내에 형성된다. 트렌치 절연물은 메모리 셀을 인접한 메모리 셀로부터 절연시키므로, 누설 전류가 방지된다.
바람직하게는 파셋이 기판 표면에 대해 약 45도의 각으로 형성되도록, 에피택셜 층이 성장된다. 에피택셜 성장층의 파셋은 선택 트랜지스터의 도핑 영역에대한 도전성 트렌치 충전물의 전기 접속이 구조적 배치로 인해 낮은 옴 저항으로 형성될 수 있다는 장점을 갖는다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1에는 선택 트랜지스터(10) 및 트렌치 커패시터(15)를 포함하는 메모리 셀(5)이 도시된다. 이 경우, 선택 트랜지스터(10) 및 트렌치 커패시터(15)는기판(20)내에 형성된다. 상기 기판(20)은 기판 표면(25)를 갖는다. 트렌치(30)는 기판(20)내에 배치되며, 상기 트렌치(30)내에는 트렌치 커패시터(15)가 형성된다. 트렌치(30)는 상부 영역(31)을 갖는다.
커패시터 유전체(35)는 트렌치(30)내에 배치된다. 매립된 플레이트(40)는 외부 커패시터 전극으로서, 기판(20) 내에서 트렌치(30) 둘레에 배치된다. 매립된 플레이트(40)는 매립된 웰(well; 45)과 접촉된다. 매립된 플레이트(40) 및 매립된 웰(45) 모두는 도펀트에 의해 기판(20)내에 형성된다. 도전성 트렌치 충전물(50)이 트렌치(30)에 배치된다. 커패시터 유전체(35)는 매립된 플레이트(40)와 도전성 트렌치 충전물(50) 사이에 배치된다. 상기 도전성 트렌치 충전물(50)은 내부 커패시터 전극이다.
절연 칼라(55)는 트렌치(30)의 상부 영역(31)에 배치된다. 제 2 중간층(65)은 상기 도전성 트렌치 충전물(5)상에 배치되고, 상기 제 2 중간층 상에서 매립된 스트랩(60)은 트렌치(30)내에 배치된다. 트렌치(30)의 상부 영역에서, 트렌치(30)의 측벽에는 에피택셜 성장층(75)이 배치된다. 제 1 중간층(70)은 에피택셜 성장층(75)과 매립된 스트랩(60) 사이에 배치된다. 도펀트 외방 확산(80)은 에피택셜 성장층(75)과 기판(20) 내에 형성된다.
선택 트랜지스터(10)는 제 1 도핑 영역(85)과 제 2 도핑 영역(90)을 포함한다. 또한, 선택 트랜지스터(10)는 상기 선택 트랜지스터를 제어하는 게이트(95)를 포함한다. 제 1 도핑 영역(85)은 도펀트에 의해 도펀트 외방 확산(80)에 접속된다. 도 1에 도시된 메모리 셀(5)을 인접한 메모리 셀로부터 절연시키기 위해, 하부 에지(105)를 가진 트렌치 절연물(100)이 배치된다. 이 경우, 트렌치 절연물(100)은 트렌치(30) 내로 돌출한다.
통상적으로 기판(20)은 실리콘으로 형성된다. 커패시터 유전체(35)는 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 질화물, 탄탈 산화물 또는 10 보다 큰 유전 상수를 가진 유전체를 포함한다. 매립된 플레이트(40)는 p 또는 n 도펀트의 높은 도펀트 농도가 배치된 기판(20)내의 영역이다. 도전성 트렌치 충전물(50)은 예컨대 다결정 실리콘으로 형성된다. 절연 칼라(55)는 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함한다. 매립된 스트랩(60)은 예컨대 도핑된 또는 도핑되지 않은 다결정 또는 비정질 실리콘 또는 텅스텐 또는 텅스텐 질화물을 포함한다.
에피택셜 성장층(75)은 통상적으로 도핑된 또는 도핑되지 않은 단결정 실리콘을 포함하며, 상기 실리콘은 기판(20)상에서 성장된다. 도펀트 외방 확산(80)은 통상적으로 단결정 실리콘 내에 형성된다. 예컨대 비소 또는 붕소 또는 인과 같은 p 또는 n 도펀트가 기판(20) 및 에피택셜 성장층(75)내로 도입된다. 제 1 및 제 2 도핑 영역(85, 90)은 기판(20)내로 도입되는 도펀트도 포함한다.
트렌치 절연물(100)은 통상적으로 실리콘 산화물 또는 실리콘 질화물을 포함한다. 도 1에서, 제 2 중간층(65) 및 그에 따라 도전성 트렌치 충전물(50)의 침전 깊이는 트렌치 절연물의 하부 에지(105) 상부에 배치된다.
이하, 도 2를 참고로 메모리 셀을 제조하기 위한 단계를 설명한다. 도 3에는 기판 표면(25)을 가진 기판(20)이 도시된다. 트렌치(30)의 상부 영역(31)에서, 절연 칼라(55)는 트렌치(30)의 측벽 상에 배치된다. 상기 절연 칼라(55)상에는 유전층(35)이 배치된다. 예컨대, 유전층(35)은 커패시터 유전체일 수 있다. 마찬가지로, 유전층(35)이 커패시터 유전체와는 무관하게 별도로 형성되는 것도 가능하다. 트렌치(30)내에는 이미 도전성 트렌치 충전물(50)이 채워져있고 트렌치(30)내로 제 1 침전 깊이(110)로 침전된다. 기판(20)의 표면(25)상에 마스크 층들이 배치된다.
예컨대, 별도의 단계에서 플레이너 트랜지스터가 트렌치 커패시터 옆에 배치되면, 제 1 침전 깊이(110)가 기판 표면(25) 아래 약 100 nm에 형성된다. 버티컬 트랜지스터가 트렌치 커패시터 내에 배치되면, 제 1 침전 깊이(110)는 기판 표면(25)으로부터 트렌치(30)내로 약 350 nm 깊이로 침전된다.
플레이너 선택 트랜지스터를 가진 메모리 셀에서, 패싱 워드 라인은 트렌치 절연물(STI)상에 배치되고, 액티브 워드 라인이 트렌치 옆에 연장됨으로써, 거기서 플레이너 선택 트랜지스터를 구동한다. 이것은 도 9를 참조하여 상세히 설명된다.
버티컬 선택 트랜지스터에서는 트렌치 내에 배치된 게이트를 접촉시키고 구동하기 위해, 액티브 워드 라인이 트렌치 상부에 배치된다. 이 경우, 패싱 워드 라인은 트렌치 옆에 배치된다.
그리고 나서, 도 3에서와 같이 유전층(35)이 제거된다. 이것은 예컨대 습식 화학적으로 이루어질 수 있다. 예컨대, 옥시 질화물로 이루어진 유전층을 제거하기 위해, 에틸렌 글리콜로 완충된 불화수소산(HF/EG)이 사용될 수 있다.
도 4에 나타나는 바와 같이, 도전성 트렌치 충전물(50)이 트렌치(30)내로 제 2 침전 깊이(115)로 침전된다. 이 때, 유전층(35)의 일부가 노출된다.
그리고 나서, 도 5에서와 같이 절연 칼라(55)가 트렌치(30)의 측벽으로부터 제거된다. 이 경우, 절연 칼라(55)는 거기서 유전층(35)에 의해 에천트로부터 보호된 트렌치(30)의 측벽에 남는다. 절연 칼라(55)가 예컨대 실리콘 산화물로 이루어지면, 절연 칼라는 BHF(완충된 HF: NH4OH로 완충된 불화수소산)를 포함하는 습식 화학적 에칭에 의해 제거될 수 있다. 상기 에칭은 예컨대 실리콘 질화물로 이루어진 유전층(35)에 대해 선택적으로 이루어짐으로써, 상기 층들이 남는다.
그리고 나서, 노출된 유전층(35)이 도 6에 도시된 바와 같이 습식 화학적 수단으로 제거된다. 실리콘 옥시 질화물로 이루어진 유전층(35)에는 HF/EG가 에천트로서 적합하다. 도 6에서 기판(20)으로 이루어진 트렌치(30)의 측벽이 노출되고, 상기 노출된 부분에서 에피택셜 층이 기판(20)상에 성장된다. 절연 칼라(55)는 트렌치(30)의 노출된 측벽을 제 2 침전 깊이(150) 및 그에 따라 제 2 중간층(65)으로부터 이격시킨다. 이 경우, 절연 칼라(55)는 제 1 침전 깊이(110)과 제 2 침전 깊이(115) 사이에 배치된 제 3 침전 깊이(120)로 침전된다.
도 7에서, 설명된 선택적 에피택시 성장이 이루어진다. 예컨대, 선택적 에피택시는 트렌치(30)의 측벽으로부터 약 900℃의 온도로 예를 들어, 10 nm 내지 50 nm, 바람직하게는 30 nm 두께로 성장된다. 이것은 예컨대 SiH2Cl2-함유(디클로로실란:DCS) 및 수소 함유 분위기에서 수행된다. 마찬가지로, 급속 열 화학 기상 증착(RTCVD)이 반응 챔버 내에 적은 실란 및 수소를 가진 초고진공 상태로 700℃ 내지 850℃에서 수행된다. 마찬가지로 선택적 에피택시가 하나 보다 많은 웨이퍼를 위해 제공된 배치(batch)-반응기에서 500℃ 내지 800℃의 온도로 수행될 수 있다. 배치 프로세스도 UHV 상태로 수행될 수도 있다.
에피택셜 성장층(75)의 성장 시, 에피택셜 층의 자연적 성장 프론트가 형성되므로, 파셋(125)이 기판 표면(25) 및 트렌치(30)의 측벽으로부터 기판 표면에 대해 45도의 각으로 형성된다.
그리고 나서, 제 1 중간층(70)은 에피택셜 성장층(75)상에 형성된다. 이것은 예컨대 에피택셜 성장층의 열 질화에 의해 이루어질 수 있다. 마찬가지로 에피택셜 성장층(75)의 열 산화도 가능하다. 제 1 중간층(70)의 형성을 위한 다른 방법에서는 층이 디포짓된다. 상기 층은 예컨대 금속층 또는 금속-질화물 함유 층일 수 있다. 이것에는 예컨대 텅스텐 질화물, 티탄 질화물, 텅스텐, 텅스텐 규화물, 티탄 규화물 또는 코발트 규화물이 적합하다. 마찬가지로, 제 1 중간층(70) 및 제 2 중간층(65)이 동시에 하나의 프로세스 단계에서 동일한 재료로 형성된다.
그리고 나서, 도 8에서와 같이, 예컨대 폴리실리콘이 기판(20)상에 그리고 트렌치(30)내에 디포짓되어 상기 트렌치 내로 제 4 침전 깊이(135)로 침전됨으로써, 매립된 스트랩(60)이 형성된다. 예컨대, 상기 프로세스에서 제 1 중간층이 파셋(125)으로부터 제거된다.
매립된 스트랩(60)을 공동부(shrink holes) 없이 형성하기 위해, 트렌치(30)가 먼저 컨포멀 층으로 채워질 수 있다. 먼저, 트렌치(30)내에 공동부가 형성된다. 그리고 나서, 트렌치(30)가 방향성 에칭에 의해 에칭되고, 에피택셜 층(75) 하부에 스페이서가 남는다. 트렌치(30)내에 컨포멀 층을 다시 디포짓함으로써, 매립된 스트랩이 공동부 없이 형성된다.
그리고 나서, 도 9에서와 같이 통상적으로 플레이너 선택 트랜지스터를 가진 DRAM 메모리 셀을 제조하기에 적합한 단계들이 수행된다. 먼저, 도펀트가 매립된 스트랩(60)으로부터 외방 확산된다. 상기 도펀트는 에피택셜 성장층(75) 및 기판(20)내로 확산된다. 제 1 중간층(70)이 트렌치(30)의 측벽 보다 선택 트랜지스터(10)에 대한 더 큰 간격을 갖기 때문에, 선택 트랜지스터(10)에서 짧은 채널 효과가 피해진다. 그리고 나서, 먼저 트렌치가 에칭된 다음, 상기 트렌치가 실리콘 산화물로 채워짐으로써, 하부 에지(105)를 가진 트렌치 절연물(100)이 형성된다. 이 경우, 제 2 중간층(65)이 트렌치 절연물(100)의 하부 에지(105) 아래 배치되는 것이 바람직하다. 이러한 배치는 예컨대, 메모리셀을 완전하게 하기 위해 트렌치(30) 옆에 플레이너 트랜지스터를 형성하는데 적합하다. 이 경우, 플레이너 선택 트랜지스터를 구동하기 위해, 액티브 워드 라인이 트렌치 옆에 배치된다. 패싱 워드 라인은 예컨대 트렌치 절연물(STI)상에 배치된다.
도 10에는 후속해서 버티컬 트랜지스터가 트렌치(30)내에 형성된 배치가 도시된다. 이것을 위해, 예컨대 상기 U. Gruening의 간행물에 공지된 방법이 적용된다.
본 발명에 따라 탑 트렌치 산화물(TTO)이라 하는 절연층(130)이 매립된 스트랩(60)상에 배치된다. 절연층(130)의 상부에서 에피택셜 성장층(75)상에 게이트 산화물(145)이 배치된다. 절연층(130)의 상부에서 게이트 산화물(145) 옆에 게이트(140)가 배치되고, 상기 게이트는 트렌치의 상부에 연장된 워드 라인에 접속되어버티컬 선택 트랜지스터를 제어한다.
도 11은 선행 기술에 따른 메모리 셀의 SEM(scanning electron microscope) 촬영 사진이다. 2개의 워드 라인을 가진 2개의 폴리실리콘 게이트는 기판 표면에 나타난다. 우측 워드 라인 아래에는 STI가 형성되고, 상기 STI 상에 우측 워드 라인이 배치된다. 우측 하단에는 절연 칼라(상단부에서 하얀 홀을 가진 수직선)를 가진 트렌치 커패시터가 나타난다. 트렌치 옆에 배치된 실리콘에서 결정 전위 및 스트레인이 곡선으로 명확히 나타나며, 이것은 좌측 워드 라인 아래 배치된 선택 트랜지스터를 손상시킬 수 있다.
도 12는 본 발명에 따른 메모리 셀의 선택적 성장층(75)의 영역을 확대하여 나타낸다. 단결정 벌크 실리콘 및 에피택셜 성장층(75)은 어둡게 표시된다. 본 발명에 따른 중간층(70)으로 인해, 결정 전위 및 스트레인들이 피해지거나 방지된다.
도 2 내지 도 6에 도시된 프로세스 단계의 2가지 변형예가 도 13 내지 17 및 도 18 내지 20에 도시된다. 2가지 변형예는 절연 칼라의 형성 전에 커패시터 유전체가 도입된 기판을 전제로 하므로, 절연 칼라가 에칭백되는 깊이를 결정하기 위해서는 또 다른 층이 필요하다.
도 13 내지 17에 따른 제 1 변형예는 도 2에 따른 단계에 상응하지만, 도 2와는 달리 커패시터가 커패시터 유전체(35a) 및, 절연 칼라(55)의 제 1 폴리실리콘 충전물로 이루어진 메모리 노드(50a) 상부에 남아있는 바닥면에도 가해진다. 상기 커패시터는 부가의 유전층(35)에 의해 커버되고, 상기 유전층 위에는 도전성 트렌치 충전물(50), 즉 제 2 폴리실리콘 충전물이 도입된다. 상기 충전물은 도 13에 도시된 바와 같이, 제 1 침전 깊이까지 에칭백됨으로써, 도 14에 따라 그 위의 유전층(35)이 제거된다. 도 15에 따라 트렌치 충전물(50)이 제 2의, 보다 큰 최종 침전 깊이(115)까지 에칭백된다. 절연 칼라(55) 상부에 에피택셜 층(75)을 제공하기 위해, 돌출한 유전층(35)에 의해 절연 칼라(55)가 제 1 침전 깊이 보다는 다소 크고, 제 2 침전 깊이 보다는 작은 제 3 침전 깊이(120)까지 에칭백될 수 있다. 그전에, 도 16에 따라 돌출한 유전층(35)이 제거된다(도 17). 후속 공정은 도 7 이하와 같이 속행된다.
도 2 내지 6에 대한 제 2 변형예, 즉 도 18 내지 20에 따른 변형예는 도 2 내지 6 및 전술한 변형예와는 달리 유전층이 절연 칼라(55)상에 제공되지 않는다. 그 대신에, 절연 칼라(55)의 침전 깊이(120)가 도 18에 따라 에칭백된 트렌치 충전물(50)(메모리 노드(50a) 위의 제 2 폴리실리콘 충전물)에 의해 직접 에칭백된다. 즉, 제 1 침전 깊이(110)에 비해 약간 더 큰 침전 깊이(120)까지 에칭백된다(도 19). 트렌치(30)의 노출된 측벽은 유전층(35)에 의해 직접 커버되는데, 이 유전층은 후속해서 트렌치 충전물(50)을 제 2 침전 깊이(115)까지 에칭백하는 동안 측벽을 보호하는 역할을 한다(도 20). 침전된 절연 칼라에 비해 많은 트렌치 충전물 재료 상에 존재하는 유전 재료는 트렌치 충전물과 동시에 에칭백된다. 공정은 도 7에 따라 속행된다.
도 20 및 도 21은 에피택셜 층(75)과 절연 칼라(55) 사이의 환형 갭을 채우기 위한 단계들을 도시한다. 상기 절연 칼라는 절연 칼라(55)에 대한 에피택셜층(75)의 파셋 형성으로 인해 형성된다. 거기서, 도펀트를 통과시키는, 매립된 스트랩(60)의 충전 재료는 트렌치 측벽과의 공간적 근접으로 인해 기판(20)내로 보다 강한 외방 확산을 일으킨다. 이것을 피하기 위해, 도 7을 전제로, 도 21에 따라 먼저 확산을 차단하는 재료, 바람직하게는 실리콘 질화물과 같은 질화물로 이루어진 층(180)이 등방성으로 디포짓된다. 등방성 디포짓된 확산 배리어는 도 22에 따라 기판 표면(25)에 대해 수직인 방향으로 이방성으로 제거된다. 확산 차단 재료는 에피택셜 층(75)의 파셋(125)과 절연 칼라(55)의 상부 에지 사이의 접근하기 어려운 환형 갭(160)내에 남아서 나중에 상기 환형 갭(160)으로부터의 강한 외방 확산을 방지한다. 후속 공정은 메모리 노드 상의 영역(65)에 동시에 디포짓되는 제 1 중간층(70)의 디포짓으로 시작해서 도 7에 도시된 바와 같이 속행된다.

Claims (18)

  1. 트렌치 커패시터(15) 및 선택 트랜지스터(10)를 구비한 반도체 메모리에 있어서,
    - 기판 표면(25)을 가지며, 상부 영역(31)을 갖는 트렌치(30)가 배치되는 기판(20),
    - 상기 상부 영역(31)에서 트렌치(30)의 측벽 상에 배치된 절연 칼라(55),
    - 상기 트렌치(30) 내에 배치된 도전성 트렌치 충전물(50),
    - 상기 트렌치(30) 내에 연장되며, 트렌치(30)의 측벽에 배치된 에피택셜 성장층(75),
    - 상기 트렌치(30) 내에 배치되며, 상기 에피택셜 성장층(75)을 도전성 트렌치 충전물(50)에 전기 접속시키는 매립된 스트랩(60), 및
    - 상기 에피택셜 성장층(75)과 매립된 스트랩(60) 사이에 배치된 제 1 중간층(70)을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    상기 에피택셜 성장층(75)이 기판 표면(25)의 방향으로 절연 칼라(55)의 상부에서 트렌치(30)의 측벽 상에 배치되는 것을 특징으로 하는 반도체 메모리.
  3. 제 1항 또는 제 2항에 있어서,
    커패시터 유전체(35)가 트렌치(30)내에서 도전성 트렌치 충전물(50)과 기판(20) 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 에피택셜 성장층(75)은 기판 표면(25)에 대해 약 45도의 각을 가진 파셋(125)를 갖는 것을 특징으로 하는 반도체 메모리.
  5. 제 4항에 있어서,
    상기 파셋(125)이 절연 칼라(55)의 상부에서 에피택셜 성장층(75)의 하단부에 배치되는 것을 특징으로 하는 반도체 메모리.
  6. 제 4항 또는 제 5항에 있어서,
    상기 파셋(125)과 절연 칼라(55)의 상부 에지로 형성된 환형 갭(160)내에 배리어 층(170)이 도입되며, 상기 배리어 층(170)은 트렌치(30)의 측벽으로 도펀트의 확산을 막는 것을 특징으로 하는 반도체 메모리.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 매립된 스트랩(60)에 대한 도전성 전기 접속을 형성하기 위해, 도펀트가 에피택셜 성장층(75) 및 인접한 기판(20)에 도입되는 것을 특징으로 하는 반도체 메모리.
  8. 제 7항에 있어서,
    상기 트렌치 절연물(100)이 절연층(130)을 가지며, 상기 절연층(130)은 매립된 스트랩(60)과 에피택셜 성장층(75)상에 배치되는 것을 특징으로 하는 반도체 메모리.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 절연 칼라(55)는 서로 선택적으로 에칭될 수 있는 2개의 층으로 구성되는 것을 특징으로 하는 반도체 메모리.
  10. 트렌치 커패시터(15) 및 선택 트랜지스터(10)를 구비한 반도체 메모리(5)의 제조 방법에 있어서,
    - 기판 표면(25)을 가지며, 상부 영역(31)을 가진 트렌치(30)가 배치되고, 절연 칼라(55)가 상기 상부 영역(31)에서 트렌치(30)의 측벽 상에 배치되는 기판(20)을 제공하는 단계,
    - 트렌치(30)내에 도전성 트렌치 충전물(50)을 형성한 다음, 상기 도전성 트렌치 충전물(50)을 트렌치(30)내로 침전시키는 단계,
    - 도전성 트렌치 충전물(50)의 상부에 있는 트렌치(30)의 측벽에서 기판(20)을 노출시키는 단계,
    - 트렌치(30)의 노출된 측벽 상에 에피택셜 층(75)을 성장시키는 단계,
    - 에피택셜 성장층(75) 상에 제 1 중간층(70)을 형성하는 단계,
    - 도펀트를 에피택셜 성장층(75)내로 도입시키는 단계, 및
    - 트렌치 커패시터(15) 및 선택 트랜지스터(10)를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  11. 제 10항에 있어서,
    상기 절연 칼라(55)의 상부 부분이 제거됨으로써, 트렌치(30)의 측벽에 있는 기판(20)이 노출되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  12. 제 10항 또는 제 11항에 있어서,
    상기 기판(20)의 제공 후에, 커패시터 유전체의 유전층(35)이 절연 칼라(55)상에 디포짓된 다음, 도전성 트렌치 충전물(50)이 형성되고, 상기 도전성 트렌치 충전물(50)이 트렌치(30)내로 먼저 제 1 침전 깊이(110)까지 침전된 다음, 제 1 침전 깊이(110) 상부의 유전층(35)이 절연 칼라(55)로부터 제거되고, 그 다음에 도전성 트렌치 충전물(50)이 트렌치(30)내로 제 2 침전 깊이(115)까지 침전된 후, 도전성 트렌치 충전물(50) 상부의 기판(20)이 노출되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  13. 제 10항 또는 제 11항에 있어서,
    상기 절연 칼라(55)의 형성 전에 도입되었던 커패시터 유전체를 트렌치(30)의 하부 영역에 이미 포함하고 있는 기판(20)이 제공되고, 절연 칼라(55)의 형성 후에야 유전층(35)이 절연 칼라(55)상에 디포짓되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  14. 제 13항에 있어서,
    상기 도전성 트렌치 충전물(50)이 트렌치(30)내로 먼저 제 1 침전 깊이(110)까지 침전된 다음, 상기 제 1 침전 깊이(110) 상부의 유전층(35)이 절연 칼라(55)로부터 제거되고, 그 다음에 도전성 트렌치 충전물(50)이 트렌치(30)내로 제 2 침전 깊이(115)내로 침전된 후, 상기 도전성 트렌치 충전물(50)의 상부에 있는 기판(20)이 노출되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  15. 제 10항, 제 11항 또는 제 13항에 있어서,
    상기 도전성 트렌치 충전물(50)이 트렌치(30)내로 먼저 제 1 침전 깊이(110)까지 침전된 다음, 트렌치(30)의 측벽에 있는 기판(20)이 노출되고, 유전층(35)이 트렌치(30)의 노출된 측벽 상에 직접 디포짓되며, 그 다음에 도전성 트렌치 충전물(50)이 트렌치 내로 제 2 침전 깊이(115)까지 침전되고, 유전층(35)이 트렌치(30)의 측벽으로부터 제거된 후, 에피택셜 층(75)이 성장되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  16. 제 10항 내지 제 15항 중 어느 한 항에 있어서,
    트렌치 절연물(100)이 기판(20) 및 트렌치(30)내에 형성되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  17. 제 10항 내지 제 16항 중 어느 한 항에 있어서,
    상기 에피택셜 성장층(75)은 파셋(125)이 기판 표면(25)에 대해 약 45도의 각으로 형성되도록 성장되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
  18. 제 17항에 있어서,
    트렌치(30)의 측벽내로의 도펀트 확산을 막기 위한 배리어 층(170)은, 도펀트를 통과시키지 않는 재료(180)가 트렌치(30)내에 등방성으로 디포짓된 다음 기판 표면(25)에 대해 수직 방향으로 이방성 에칭백됨으로써, 개방된 트렌치(30)의 에지에서, 파셋(125)과 절연 칼라(55)의 상부 에지로 형성된 환형 갭(160)내로 도입되는 것을 특징으로 하는 반도체 메모리의 제조 방법.
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