KR20000017093A - 반도체 장치 - Google Patents

Abstract

DRAM의 캐패시터의 축적 전극의 인출 전극 등의 도전체(56)와, 선택 트랜지스터의 소스 영역 등의 반도체 영역(61)을 상호 양호하게 전기적 접속한다.

도전체(56)와 반도체 영역(61) 사이에, 도전체(56) 및 반도체 영역(61)과는 결정 구조가 다르고 막 두께가 0.1㎚ 내지 2㎚인 박막(41)을 형성한다. 박막(41)의 존재에 따라 도전체(56)와 반도체 영역(61)의 계면으로부터 에피택셜 성장이 시작되는 것이 억제되고, 도전체(56)와 반도체 영역(69)과의 계면 근방에서의 결정 결함의 발생과 성장이 저감된다. 따라서 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 도전체와 반도체 영역과의 양호한 전기적 접속을 실현하기 위한 구조에 관한 것으로, 특히 다이내믹 RAM (DRAM) 등의 고집적화가 요구되는 반도체 장치의 새로운 구조에 관한 것이다.

최근 반도체 집적 회로는 고집적 밀도화가 진행되고, 특히 DRAM에서 기가 비트 레벨의 고집적 밀도가 요구되고 있다. 이러한 반도체 집적 회로의 고집적 밀도화에 따라, 배선의 미세화 및 다층화 기술이 필수적으로 요구되고 있다. 또한, 동시에 반도체 장치의 구조는 평면적 구조로부터 입체적 구조로의 채용이 불가피해지고 있고, 평면적으로는 지금까지보다 작은 투영 면적으로, 실질적으로는 지금까지와 동등 또는 그 이상의 접촉 면적을 얻는 기술이 채용되고 있다. 통상 1셀 1트랜지스터형의 DRAM은, 반도체 기판 내에 또는 층간 절연막 내에 형성된 전하 축적 용량부와, 이 전하 축적 용량부에 접속된 선택 트랜지스터로 메모리 셀이 구성되어 있다. 이 경우, 선택 트랜지스터의 주전극 영역과 전하 축적 용량부를 접속하기 위한 구조는, 메모리 사이즈가 미세화됨에 따라, 더욱 미세한 구조가 요구되고 있다. 따라서 이 접속부의 구조나 이것에 필요한 프로세스에 대해 많은 연구가 요구되고 있다.

이하에 종래의 DRAM의 기판 콘택트의 문제점을 전하 축적 용량부와 선택 트랜지스터의 소스 영역을 접속하는 부분에 주목하여 설명한다.

도 12는, DRAM의 메모리 셀부의 일부의 단면도이다. 도 12에 도시된 바와 같이, p^-웰(52) 상에, n⁺소스 영역(61) 및 n⁺드레인 영역(62)으로 이루어지는 선택 트랜지스터가 배치되어 있다. 또한, n⁺소스 영역(61)의 좌측에는, 일부 도시를 생략한 전하 축적 용량부 (트렌치 캐패시터)의 한쪽 전극(55), 및 그 위의 전극(56)이 위치하고, n⁺매립 콘택트(69)에 의해 n⁺소스 영역(61)과 트렌치 캐패시터는 전기적으로 접속되어 있다. 또한, 다른 메모리 셀 선택 트랜지스터와의 절연을 취하기 위해, 각 메모리 셀의 주위는 소자 분리 절연막 (STI 영역 : 2)이 배치되어 있다 (도 12에서는 전하 축적 용량부의 좌측에 그 일부가 도시되어 있음). n⁺드레인 영역(62)과 비트선(92)은 콘택트 플러그(12)를 통해 상호 접속되어 있다. 이 구조에서, n⁺매립 콘택트(69)와 p^-웰(52)은 역방향 바이어스가 걸려 전류는 흐르지 않게 되어 있다.

도 12에 도시된 DRAM의 제조 공정은 이하와 같다.

(a) 우선, (100)면의 실리콘 기판 상에 플레이트 영역이 되는 n형 영역 (도시 생략)을 형성하고, 그 위에 p^-웰(52)을 형성한다. 이어서 도 14에 도시된 바와 같이 전하 축적 용량부 형성용의 트렌치를 플레이트 영역에 도달할 때까지 형성한다. 트렌치 측벽에는 (110)면의 실리콘이 노출된다. 이 실리콘이 노출된 트렌치 측벽 및 저면에 용량 절연막 (도시 생략)을 형성하고, 또한 전하 축적 용량부가 되는 비소를 도핑한 제1 n⁺폴리실리콘 (도시 생략)을 형성한다. 그리고 제1 n⁺폴리실리콘을 에치 백하고, 트렌치 상부의 측벽에 컬러 산화막 (실리콘 산화막 : 54)을 형성하고, 제1 n⁺폴리실리콘 위에는 비소를 도핑한 제2 n⁺폴리실리콘(55)을 형성한다.

(b) 이어서, 컬러 산화막(54)과 제2 n⁺폴리실리콘(55)을 에치 백하고, 여기에 비도핑된 비정질 실리콘(a-Si)을 온도 500℃ 정도의 조건에서 CVD한다. 그리고, 도 15에 도시된 바와 같이 이 비정질 실리콘의 상부를 에치 백하여 비정질 실리콘 영역(56)을 형성한다.

(c) 이어서, 도 16에 도시된 바와 같이 온도 900℃ 정도의 열처리를 행하면, 제2 n⁺폴리실리콘(55) 중의 비소가 비정질 실리콘 영역(56)으로 확산되고, 도전체(56)가 완성된다. 또한 이 비소는 도전체(56)를 빠져나가 p^-웰(52)중으로까지 확산되고, 매립 콘택트(69)가 형성된다. 또한, 이 후 도 16에 도시된 바와 같이 소자 분리 절연막 (STI 영역 : 2)을 형성한다. 이어서 온도 900℃ 정도의 조건하에서 게이트 산화막(3)을 형성한다.

(d) 이어서, 도 17에 도시된 바와 같이 게이트 전극 (워드선 : 81, 82)과 실리콘 질화막(4)을 형성한다. 이어서, 게이트 전극(81, 82)과 실리콘 질화막(4)을 마스크로 하여 인을 이온 주입하고, 그 후 온도 900℃ 정도의 열처리를 행하여, n⁺소스 영역(61)과 n⁺드레인 영역(62)을 형성한다.

(e) 여기서 도 12로 되돌아가 설명한다. 즉, 도 12에 도시된 바와 같이 층간 절연막 (BPSG막 : 8)을 실리콘 질화막(4) 위에 성막한다. 그리고, 온도 900℃ 정도로 리플로우를 행한다. 그리고 층간 절연막(8) 중에 콘택트 플러그(12)를 형성하고, 마지막으로 비트선(92)을 형성하면, 도 12에 도시된 DRAM의 비트선의 배선이 완성된다.

그러나, 본 발명자 등의 검토에 따르면, n⁺매립 콘택트(69) 근방에서의 누설 전류가 발생하는 경우가 발견되었다. 이 누설이 발생하면 전하 축적 용량부에 축적된 전하가 선택 트랜지스터의 개폐에 상관없이 n⁺드레인 영역(62)에 흘러 동작 불량이 된다. 따라서, 본 발명자 등은 이 누설의 원인을 상세히 조사하였다. 그 결과 n⁺매립 콘택트(69) 근방에서의 누설의 원인은, n⁺매립 콘택트(69) 및 그 근방에 결정 결함(202)이 발생하고, 이 결정 결함에 따라 누설 전류가 흘렀기 때문임을 알았다.

매립 콘택트(69) 주위의 확대도를 도 13에 도시한다. 에치 피트의 관찰이나 SEM 관찰 등에 따르면 매립 콘택트(69)에 결정 결함(202)이 발생하여, p^-웰(52)까지 연장되는 것을 알 수 있다. 결정 결함(201)은 도전체(56)에도 발생하고 있다. 그리고, 매립 콘택트(69) 내에 발생한 결함(202)은, 도전체(56) 내에 발생한 결정 결함(201)으로부터 연속하여 형성되어 있음을 알 수 있다. 그리고, 이 결정 결함(202)은, 매립 콘택트(69)와 p^-웰(52)의 계면에 달하지 않아도, 매립 콘택트(69) 내의 공핍 영역에 달하기만 하면 누설 전류의 원인이 될 수 있는 것이다. 이하, 상술한 도 15 내지 도 17 그리고 도 13에 도시한 제조 공정의 순서에 따라 이 결함의 생성 과정을 설명한다.

우선 도 15의 단계에서는, 도전체(56)는 비정질(a-Si)이고 결정 결함은 존재하지 않는다. 또한, 이후 형성되는 매립 콘택트(69) 위치의 p^-웰(52)에도 결정 결함은 존재하지 않는다.

모든 공정에서의 열공정에 의해 결정화가 진행되는 것이지만, 우선 도 16의 단계에서는, 도전체(56)는 2회의 온도 900℃ 정도의 처리를 행함에 따라, 결정화가 개시된다. 그리고 이 결정화는 a-Si56과 실리콘 (매립 콘택트 : 69)과의 계면으로부터 개시되어, 도전체(56)의 내부를 향해 에피택셜 성장하도록 진행한다. a-Si56 결정화에 수반하여 도전체(56)의 내부 응력이 높아지고, 도전체(56)의 내부에 도 16에 도시한 바와 같은 결정 결함(201)이 발생한다. 이 결정 결함(201)을 통해 에피택셜 성장의 기판이 된 매립 콘택트(69)에도 내부 응력이 전파되어 결정 결함(202)을 발생시킨다.

이어서 도 17의 단계에서는, n⁺소스 영역(61) 등의 활성화를 위한 열처리 등에서 다시 a-Si56의 결정화가 진행되고, 내부 응력이 축적되므로 완화를 위해 결정 결함(201, 202)이 더욱 발생하고 성장한다.

마지막으로 도 13의 단계에서 리플로우 등에서 다시 a-Si56의 결정화가 진행되고, 내부 응력이 축적되므로 완화를 위해 결정 결함(201, 202)이 더욱 발생하고 성장한다. 최종적으로 결정 결함(202)은 매립 콘택트(69)를 관통하여 p^-웰(52)에 달한다.

본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 그 목적으로 하는 바는 내부 전극이나 플러그 전극 등으로서 기능하는 도전체와 반도체 영역과의 계면에서의 결정 결함의 발생과 성장을 저감시켜, 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있는 고 집적 밀도 반도체 집적 회로 등의 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은, 제1 반도체 영역 중에 설치된 오목부에 매립된 도전체와 제2 반도체 영역이 접촉되는 구조에서, 도전체와 제2 반도체 영역과의 계면에서의 결정 결함의 발생과 성장을 저감시켜, 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있는 고 집적 밀도 반도체 집적 회로 등의 반도체 장치를 제공하는 것에 있다.

본 발명의 또 다른 목적은, 도전체와 반도체 영역의 계면이 반도체 영역에 설치된 오목부에 있는 구조로서, 도전체와 반도체 영역과의 계면에서의 결정 결함의 발생과 성장을 저감시켜, 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있는 고 집적 밀도 반도체 집적 회로 등의 반도체 장치를 제공하는 것에 있다.

우선, 과제를 명확하게 하기 위해 결정 결함의 발생 기구에 대해 고찰한다. 그리고, (a) 도전체에 다른 면방위에 의존한 에피택셜 성장이 진행하여 결정 결함이 발생하는 과정과, (b) 발생한 결정 결함이 매립 콘택트(69)에 연장되는 과정으로 나누어 검토한다.

(a) 에피택셜 성장은 도전체에 이용하는 비정질 실리콘이나 다결정 실리콘이 반도체 영역과 접촉하고, 반도체 장치 제조에 필요한 여러가지 열처리를 거침에 따라 반도체 영역과의 계면으로부터 시작된다. 이 에피택셜 성장은 본 발명자 등의 검토에 따르면 온도 900℃ 정도로부터 시작된다. 또한, 주위에 존재하는 소자 분리 절연막(2) 등과 도전체(56)와의 열팽창율의 차에 따라 열처리 시에 내부 응력이 생긴다.

결정 결함이 발생하는 장소는 도전체와 반도체 영역과의 계면 형상에 의존하고, 특히 도전체의 각(角) 부분에서 많이 볼 수 있다. 이것을 도 18의 (a)를 간략화한 구조로 설명한다. 여기서는, 주표면의 면방위가 (100)면인 제1 반도체 영역(52)과 제2 반도체 영역(61)에 형성된 홈 내에 도전체(56)가 매립되어 있다고 한다. 또한, 홈의 바닥에는 제2 반도체 영역의 결정면(100)이 나오고, 홈의 측면에는 제2 반도체 영역의 결정면(110)이 나오는 것으로 한다. 이 상태에서 도전체(56)를 열처리하면 홈의 바닥과 측면의 각각의 계면으로부터 에피택셜 성장이 개시된다. 이 때 홈의 바닥으로부터의 상측 방향(〈100〉 방향)으로의 성장 속도와 측면으로부터의 가로 방향(〈110〉 방향)으로의 성장 속도는 상호 다르다. 즉, 별개의 면방위를 구비한 성장면이 충돌하고, 이 계면에는 결정 구조의 불규칙성이 발생한다. 이것이 소위 적층 결함으로 이번의 결정 결함에 상당한다.

(b) 이어서 결정 결함은 열처리에 따라 진행되어 전파된다. 따라서 소정의 반도체 제조 프로세스 중의 열처리 공정을 거치는 동안에 도 18의 (b)와 마찬가지로 제2 반도체 영역(61)에도 결정 결함이 생성된다. 또한, 통상은 에피택셜 성장의 기판으로 이루어져 있는 제2 반도체 영역에도 층간 절연막과의 계면이나 소자 분리 절연막과의 계면에 응력이 발생하는 경우가 많고, 이 응력에 따라 결정 결함의 전파가 조장되는 효과가 더해진다.

이상, 2개의 과정으로부터, 결정 결함의 발생과 성장을 억제하기 위해서는 도전체와 반도체 영역과의 계면으로부터 에피택셜 성장을 개시시키지 않는다는 것을 알 수 있다.

이러한 사실을 기초로 하여, 본 발명의 제1 특징에 따르면, 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역의 표면의 일부에 설치된 제2 도전형의 제2 반도체 영역과, 제2 반도체 영역과 접하여, 제1 반도체 영역 내에 설치된 오목부와, 이 오목부에 매립된 도전체 영역과, 이 도전체 영역과 제2 반도체 영역과의 계면에 설치되며 도전체 영역 및 제2 반도체 영역과는 결정 구조가 다른 두께 0.1㎚ 내지 2㎚의 박막과, 도전체 영역과 제1 반도체 영역과의 계면에 설치된 절연막을 적어도 구비한 반도체 장치가 제공된다. 여기서, 제1 도전형과 제2 도전형은 상호 반대의 도전형이다. 예를 들면, 제1 도전형을 n형으로 하면, 제2 도전형은 p형이고, 제1 도전형을 p형으로 하면, 제2 도전형은 n형이다. 또한, 제1 반도체 영역은 반도체 기판 그 자체라도 좋고, 웰 영역이라도 좋다. 제1 및 제2 반도체 영역의 재료로는 예를 들면 단결정 실리콘이나 단결정 갈륨 비소(GaAs) 등이 대표적이다. 제1 및 제2 반도체 영역을 단결정 실리콘으로 한 경우에는, 도전체의 재료로는 예를 들면 비정질 실리콘이나 다결정 실리콘 등을 이용하는 경우가 본 발명의 적응 범위로서 적당하지만, 에피택셜 성장이 가능하면 금속이라도 괜찮다. 「도전체 영역과 제1 반도체 영역과의 계면에 설치된 절연막」은 예를 들면 DRAM의 트렌치 캐패시터의 컬러 산화막이나 용량 절연막 등을 상정하면 된다.

본 발명의 제1 특징에서, 박막은 도전체 영역 및 제2 반도체 영역과는 결정 구조가 다르므로, 도전체와 제2 반도체 영역과의 계면으로부터 에피택셜 성장이 개시되는 일은 없다. 또한, 박막의 막 두께 2㎚ 이상은 도전체와 제2 반도체 영역간의 오믹 콘택트를 저해하므로 바람직하지 못하다. 특히, 박막의 막 두께는 1㎚ 이하인 것이 도전체와 제2 반도체 영역간의 양호한 오믹 콘택트를 얻기 위해 바람직하다. 또한, 도 16에 도시된 바와 같은 자기 정합적인 매립 콘택트를 형성하는 공정에 대해서는, 이 박막이 확산 방지막으로서 기능하므로, 박막의 두께가 2㎚ 이상은 바람직하지 못하다. 또한, 여기서의 막 두께는 평균적인 막 두께를 의미한다. 따라서 0.1㎚ 등의 외관상은 1원자층보다도 얇은 막 두께, 즉 고르지 못한 박막이라도 본 발명의 효과를 얻을 수 있다.

본 발명의 제2 특징에 따르면, 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역의 일부에 설치된 제2 도전형의 제2 반도체 영역과, 적어도 제2 반도체 영역의 표면의 일부에 설치된 오목부와, 오목부에 전부 또는 일부가 매립된 도전체 영역과, 적어도 도전체 영역과 제2 반도체 영역과의 계면에 설치되며 도전체 영역 및 제2 반도체 영역과는 결정 구조가 다른 두께 0.1㎚ 내지 2㎚의 박막을 적어도 구비한 반도체 장치가 제공된다. 여기서, 제1 특징에서 설명한 바와 같이 제1 도전형과 제2 도전형은 상호 반대의 도전형이다. 또한, 제1 반도체 영역은 반도체 기판 그 자체라도 좋고, 웰 영역이라도 좋다. 제1 및 제2 반도체 영역의 재료로서, 예를 들면 단결정 실리콘을 이용한 경우에는, 도전체의 재료로서는 예를 들면 비정질 실리콘이나 다결정 실리콘을 이용한 경우가, 본 발명의 적응 범위로서 적당하다. 그러나, 에피택셜 성장이 가능하면 도전체는 금속이라도 좋다.

본 발명의 제2 특징에서, 박막은 도전체 영역 및 제2 반도체 영역과는 결정 구조가 다르므로, 도전체와 제2 반도체 영역의 계면으로부터 에피택셜 성장이 개시되는 일은 없다. 또한, 박막의 막 두께 2㎚ 이상은 도전체와 제2 반도체 영역간의 오믹 콘택트를 저해하므로 바람직하지 못하다. 특히, 박막의 막 두께는 1㎚ 이하인 것이 도전체와 제2 반도체 영역간의 양호한 오믹 콘택트를 얻기 위해서는 바람직하다. 또한, 여기서의 막 두께는 평균적인 막 두께를 의미하고, 1원자층보다도 얇은 막 두께의 경우, 즉 고르지 못한 박막이라도 본 발명의 효과를 얻을 수 있다.

본 발명의 제1 및 제2 특징의 박막의 산소의 표면 농도가 1×10⁺¹⁵㎝^-2이상 4× 10⁺¹⁵㎝^-2이하인 것이 바람직하다. 이것은, 산소의 표면 농도가 1×10⁺¹⁵㎝^-2이상 4×10⁺¹⁵㎝^-2이하에서는 누설 전류는 발생하지 않지만, 이것을 벗어나면 누설 전류가 발생한다는 것이 실험적으로 확인되었기 때문이다. 이것은 산소의 표면 농도가 1×10⁺¹⁵㎝^-2미만에서는 박막의 격자 상수가 제2 반도체 영역의 격자 상수에 비해 크게 변화하지 않아, 이 박막 상에 도전체가 에피택셜 성장하기 때문이라고 판단된다. 또한, 산소의 표면 농도가 4×10⁺¹⁵㎝^-2를 넘으면 박막의 결정 구조가 크게 변하므로 박막의 주변의 물질간에서 큰 응력이 생겨 결정 결함이 발생하기 쉬워지기 때문이라고 판단된다. 또한, 박막이 질소를 포함하는 막이므로 본 발명의 제1 및 제2 특징은 보다 유리한 효과를 발휘한다.

도 1은 본 발명의 제1 실시예에 따른 DRAM의 단면도.

도 2는 본 발명의 제1 실시예에 따른 DRAM의 단면도로서, 박막의 주변부의 확대도.

도 3은 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 1)에 따른 단면도.

도 4는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 2)에 따른 단면도.

도 5는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 3)에 따른 단면도.

도 6은 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 4)에 따른 단면도.

도 7은 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 5)에 따른 단면도.

도 8은 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 6)에 따른 단면도.

도 9는 본 발명의 제1 실시예에 따른 DRAM의 제조 방법을 설명하는 공정도 (공정 7)에 따른 단면도.

도 10은 본 발명의 제2 실시예에 따른 반도체 장치(DRAM)의 단면도.

도 11은 본 발명의 제3 실시예에 따른 반도체 장치 (바이폴라 트랜지스터)의 단면도.

도 12는 종래의 반도체 장치(DRAM)의 단면도.

도 13은 종래의 반도체 장치(DRAM)의 결정 결함의 발생 부분을 설명하는 단면도.

도 14는 종래의 반도체 장치(DRAM)의 제조 방법과 결정 결함의 생성 과정을 설명하는 공정 단면도 (공정 1).

도 15는 종래의 반도체 장치(DRAM)의 제조 방법과 결정 결함의 생성 과정을 설명하는 공정 단면도 (공정 2).

도 16은 종래의 반도체 장치(DRAM)의 제조 방법과 결정 결함의 생성 과정을 설명하는 공정 단면도 (공정 3).

도 17은 종래의 반도체 장치(DRAM)의 제조 방법과 결정 결함의 생성 과정을 설명하는 공정 단면도 (공정 4).

도 18은 결정 결함의 생성 과정을 모식적으로 설명하는 단면도로서, 도 18의 (a)는 결정 결함의 발생 과정을 설명하는 도면이고, 도 18의 (b)는 결정 결함의 성장 과정을 설명하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

2 : 소자 분리 절연막 (STI 영역)

3 : 게이트 산화막

4, 29, 58 : 실리콘 질화막

6 : 전하 축적 용량부 (트렌치 캐패시터부)

8 : 층간 절연막

11 : 배리어 메탈

12 : 콘택트 플러그

41, 441, 541 : 박막

51 : n^-매립층 (n^-플레이트 전극)

52 : p^-웰

53, 425 : 축적 전극 (제1 n⁺도프트 폴리실리콘)

54 : 실리콘 산화막 (컬러 산화막)

55 : 제2 n⁺도프트 폴리실리콘

56 : 도전체

57, 426 : 용량 절연막

59 : n⁺확산층

61 : n⁺소스 영역

62 : n⁺드레인 영역

69 : n⁺매립 콘택트

81∼83, 86∼88 : 워드선

92 : 비트선

101, 102 : p형(100) 실리콘 기판

201, 202 : 결정 결함

427 : 전하 축적 용량부 전극

563 : p 베이스 영역

564 : n⁺에미터 영역

565 : n 콜렉터 영역

566 : n⁺매립 콜렉터 영역

569 : p⁺베이스 콘택트 영역

591 : 콜렉터 전극

592 : 에미터 전극

593 : 베이스 전극

이하 도면을 참조하여, 본 발명의 실시예를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여한다. 단, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다르다는 점에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한 도면 상호간에도 서로의 치수 관계나 비율이 다른 부분이 포함되는 것은 물론이다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 DRAM의 단면도이다. 본 발명의 제1 실시예에 따른 DRAM은, 다수의 기억 소자 요소 (메모리 셀)를 X-Y 매트릭스 형태로 배치하여 구성된다. 그리고, 각각의 메모리 셀은 하나의 선택 트랜지스터와 하나의 전하 축적 용량부 (캐패시터부)로 이루어져 있다. 도 1은 그 중 하나의 메모리 셀을 나타내는 부분도이다. 이 2개의 메모리 셀의 중앙에 배치된 콘택트 플러그(12)가 좌우로 연장하고 있는 비트선(92)과 접속하고 있다. 그리고, 중앙의 콘택트 플러그(12)의 좌측에, n⁺소스 영역(61) 및 n⁺드레인 영역(62)으로 이루어지는 선택 트랜지스터가 배치되어 있다. 또한, n⁺소스 영역(61)의 좌측에는, 전하 축적 용량부 (트렌치 캐패시터 : 6)가 위치하고, 매립 콘택트(69)에 의해 상호 접속되어 있다.

도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 DRAM은, 도시를 생략한 p형(100) 실리콘 기판 상에 형성된 n^-매립층(51)을 플레이트층으로 하고 있다. 그리고, 이 플레이트층 위에 p^-웰(52)을 배치하고, p^-웰(52)의 표면에, DRAM의 유닛 셀의 선택 트랜지스터를 구성하고 있다. p^-웰(52)은, STI법 등에 따라 형성된, 소자 분리용의 실리콘 산화막 등의 절연막(2)에 의해 주변을 둘러싸고, 그 내부를 활성 영역으로 하고 있다. 이 활성 영역 내의 p^-웰(52) 표면에, 선택 트랜지스터의 n⁺소스 영역(61) 및 n⁺드레인 영역(62)이 배치되어 있다. 선택 트랜지스터 n⁺소스 영역(61) 및 n⁺드레인 영역(62)간의 p^_웰(52)이 채널 영역이 된다. 이 채널 영역의 상부에는 게이트 산화막(3)을 통해, 폴리실리콘 등의 게이트 전극(81, 82, 83)이 형성되어 있다. 폴리 실리콘 게이트 전극(81, 82, 83)은 워드선을 겸하고 있고, 비트선(92)과 직행하는 방향으로 연장하고 있다. 게이트 전극(81, 82, 83)을 피복하도록 함으로써 실리콘 질화막(Si₃N₄: 4)이 형성되어 있다. 그리고, 실리콘 질화막 : 4) 위에는, BPSG 등의 층간 절연막(8)이 형성되고 있다. 그리고, 층간 절연막(8) 위에는, 배리어 메탈(11)과 비트선(92)이 배치되어 있다.

n⁺드레인 영역(62)의 상부에는 콘택트 플러그(12)가 접속되고, 또한 콘택트 플러그(12)는 비트선(92)에 접속되어 있다. 콘택트 플러그(12)는, 층간 절연막(8) 내에 형성된 콘택트 홀에 매립되어 있다.

n⁺소스 영역(61)의 근방에는 p^_웰(52)을 관통하여, n^_플레이트층(51) 내를 더욱 파낸 트렌치가 형성되고, 트렌치 내벽에는 용량 절연막(57)이 되는 두께가 3∼8㎚인 NO 막이 형성되어 있다. 이 용량 절연막(57)의 표면에는, 트렌치를 매립하도록 축적 전극이 되는 제1 n⁺도프트 폴리실리콘 [또는 도프트 비정질 실리콘(a-Si) : 53]이 형성되어 있다. 제1 n⁺도프트 폴리실리콘(53)을 대신하여 W, Ti, Mo 등의 고융점 금속이나 이들의 실리사이드(WSi₂, TiSi₂, MoSi₂) 등을 이용해도 좋다. 혹은 다결정 실리콘과 실리사이드막의 적층막 (폴리사이드막)이라도 좋다. 트렌치 바닥부의 근방에는 n⁺확산층(59)이 형성되어 있다. 제1 n⁺도프트 폴리실리콘(53)으로 이루어지는 축적 전극과 용량 절연막(57)과 n⁺확산층(59) [n⁺확산층(59)은 n^_플레이트층(51)의 일부로 이해할 수 있음]에 따라, 본 발명의 제1 실시예에 따른 DRAM의 전하 축적 용량부 (트렌치 캐패시터부 : 6)가 구성되어 있다. 이 트렌치 캐패시터부의 축적 전극(53)과, 선택 트랜지스터의 n⁺소스 영역(61)이, 제2 n⁺도프트 폴리실리콘 [또는 도프트 비정질 실리콘(a-Si) : 55], 도전체 [제3 n⁺도프트 폴리실리콘 또는 비정질 실리콘(a-Si) : 56] 및 n⁺매립 콘택트(69)에 의해 접속되어 있다.

도 2에 n⁺매립 콘택트(69) 근방의 확대도를 도시한다. 그리고, 도전체(56)와 n⁺매립 콘택트(69) 사이에는 본 발명에 따른 박막(41)이 형성되어 있다. 제2 n⁺도프트 폴리실리콘(55)과 p^_웰(52) 사이에는, 컬러 산화막 (두꺼운 실리콘 산화막 : 54)이 형성되어 있다. 컬러 산화막(54)은, n⁺소스 영역(61)과 n⁺확산층(59)/n^_플레이트층(51) 사이에 형성되는 기생 트랜지스터에 의한 누설 전류를 억제하기 위한 실리콘 산화막이다.

상기한 바와 같이 구성하면 박막(41)의 존재에 의해, 도전체 내에 n⁺매립 콘택트(69)와의 계면으로부터 에피택셜 성장이 시작되는 것을 방지할 수 있다. 따라서, 이 에피택셜 성장에 기인한 결정 결함의 발생이 억제되어, n⁺매립 콘택트(69) 근방의 누설 전류를 저감할 수 있다.

또, 박막(41)의 막 두께는 1㎚ 이하인 것이 바람직하다. 1㎚ 이상이 되면 도전체(56)와 n⁺매립 콘택트(69) 사이의 오믹 콘택트를 취하기 어렵게 되기 때문이다. 또한, 0.1㎚의 막 두께로는 박막(41)이 고르지 못하게 성막되는 것을 평균적인 막 두께로서 표기했으므로 1원자층보다도 얇은 막 두께로 이루어져 있다. 그리고 비록 고르지 못해도 0.1㎚ 이상이면 에피택셜 성장 방지 등의 본 발명의 효과를 얻을 수 있었다.

또한, 박막(41)은 막 단면에 나타나는 산소의 표면 농도가 1×10⁺¹⁵㎝^-2이상 4×10⁺¹⁵㎝^-2이하인 것이 중요하다. 산소의 표면 농도로 나타낸 것은 SIMS에서 박막표면을 균일하게 스패터링하면서 박막 표면에 나타나는 산소 원자를 카운트하고 있기 때문이다. 따라서 이 값은 박막 내의 산소 농도에 1 대 1로 대응하는 것으로 생각되어진다. 그리고, 산소의 표면 농도가 1×10⁺¹⁵㎝^-2이상 4×10⁺¹⁵㎝^-2이하에서는 누설 전류는 발생하지 않지만, 이것을 벗어나면 누설 전류가 발생한다. 이것은 산소의 표면 농도가 1×10⁺¹⁵㎝^-2미만에서는 결정 구조가 실리콘에 대해 크게 변화하지 않고, 이 박막 상에 실리콘이 에피택셜 성장하므로 누설 전류가 발생해 버린다. 한편, 산소의 표면 농도가 4×10⁺¹⁵㎝^-2를 넘으면 박막의 결정 구조가 크게 변하므로 박막의 주변의 물질간에서 응력이 생겨 결정 결함이 발생하기 때문에 누설 전류가 발생하고 만다. 산소의 표면 농도의 제어는 산소와 캐리어 가스 질소의 유량을 변화시킴으로써 행한다.

본 발명의 제1 실시예에 따른 DRAM은 이하와 같은 제조 공정으로 제조할 수 있다.

(a) 우선 p(100) 기판 중에 비소(⁷⁵As⁺)를 1 내지 10MeV 이온 주입하고, 그 후 어닐함으로써 n^-매립층(51)을 형성한다. MeV 클래스의 고에너지 이온 주입법을 사용하지 않고 확산으로 형성해도 좋다. 이 경우에는, n^-매립층(51)의 확산층의 표면에 p^-층 (p^-웰 : 52)을 확산할 필요가 있다. 또는, 선택 에피택셜 성장으로, n^-매립층(51) 및 이 위의 p^-웰(52)을 퇴적해도 좋다. 이어서, p^-웰(52)의 표면에 실리콘 산화막을 형성한다. 그리고, 포트리소그래피를 이용하여, 트렌치 (U 홈) 형성 예정부 이외에 포토레지스트를 형성하고, 예를 들면 CF₄, CF₄/H₂또는 C₃F₈등을 이용한 ECR 이온 에칭 또는 RIE에서 p^-웰(52) 표면의 실리콘 산화막을 에칭한다. 그리고, 이 실리콘 산화막을 마스크로 하여, CF₄, SF₆, CBrF₃, SiCl₄또는 CCl₄등에 의한 ECR 이온 에칭 또는 RIE에 의해, 깊이 5 내지 10㎛의 캐패시터부 형성용의 트렌치를 형성한다. 트렌치 에칭시에 기판을 -110℃ 내지 130℃로 냉각하는 것도 유효하다. 그리고, 이 트렌치의 바닥부에 비소(⁷⁵As⁺)를 이온 주입하고, 트렌치 바닥부 근방에 n⁺확산층(59)을 형성한다.

(b) 그리고, 이 트렌치 내에 용량 절연막(57)이 되는 두께 3 내지 8㎚의 NO 막을 형성한다. 이어서, 트렌치의 내부에 제1 n⁺도프트 폴리실리콘(53)을 매립한다. 도프트 폴리실리콘(53) 대신 비정질 실리콘(a-Si)이라도 좋다. 그 후, RIE로 제1 n⁺도프트 폴리실리콘(53)을 약 1㎛ 에치 백한다. 그리고 이 에치 백한 트렌치의 내벽을 열산화하여 두꺼운 컬러 산화막(54)을 형성한다. 그 후 지향성이 높은 RIE를 이용하여 n⁺도프트 폴리실리콘(53)의 상부의 산화막만을 선택적으로 제거한다. 그리고 제2 n⁺도프트 폴리실리콘 [또는 n⁺도프트 비정질 실리콘(a-Si) : 55]을 매립한다. 제1 및 제2 n⁺도프트 폴리실리콘(53, 55)의 매립은 감압 CVD에서 행하면 된다. 그 후 제2 n⁺도프트 폴리실리콘(55)의 상부를 매립 콘택트(69)의 깊이만큼 에치 백한다. 그리고 도 3에 도시한 바와 같이 다시 노출된 컬러 산화막(54)을 제거한다.

그리고 도 4에 도시한 바와 같이 트렌치 상부에 두께 0.1㎚ 내지 2㎚의 박막(41)을 형성한다. 박막(41)은 종형 로(縱型 爐)에서 산소와 캐리어 가스에 질소를 이용하는 실리콘 표면의 산화, 또는 산소와 암모니아(NH₃)와 캐리어 가스에 질소를 이용하는 실리콘 표면의 산화 질화에 의해 형성하면 된다. 박막(41)의 두께를 정확히 제어할 필요가 있는 경우는 분자층 에피택시(MLE)의 방법을 이용하면 된다. 즉, 10^-7Pa 내지 10^-8Pa에 진공 배기한 상태에서, 트렌치 상부에 10^-1Pa 내지 10^-3Pa의 압력으로 실란(SiH₄), 디실란(Si₂H₆), 디클로로실란(SiH₂Cl₂) 또는 유기 실리콘 등의 실리콘을 포함하는 화합물의 가스를 5초 내지 30초 도입하고 진공 배기한다. 계속해서 10^-1Pa 내지 10^-3Pa의 압력으로 산소(O₂)를 5초 내지 30초 도입하고 진공 배기한다. 이 도입/배기/도입/배기의 사이클을 반복하면, 이 1사이클에서 1분자층의 산화막을 형성할 수 있다. 이것은 표면 흡착 현상을 이용하므로, 자동적으로 1분자층의 두께로 성막이 정지되고, 막 두께 모니터를 아무것도 이용하지 않아도 된다. MBE의 방법을 이용하여, 동일한 방법도 가능하다. 즉, 원자층 에피택시(ALE)의 방법을 이용하는 것도 가능하지만, 이 경우는 증착을 기초로 하므로 스텝 커버리지가 나쁘다.

또, 가장 간편하게 성막하는 방법은 산화 로 내의 잔류 산소 성분을 이용하는 방법이다. 두께가 0.1㎚ 내지 2㎚인 박막은 이 방법에 따라 간단하게 성막할 수 있다.

그 후, 도 5에 도시한 바와 같이 지향성이 높은 RIE를 이용하여 제2 n⁺도프트 폴리실리콘(55)의 상부의 박막(41)만을 선택적으로 제거한다. 단, 이 공정은 반드시 필요하지는 않다. 박막(41)이 얇으면 박막(41)을 제2 n⁺도프트 폴리실리콘(55)의 상부에 남겨도 된다.

(c) 그리고 도 6에 도시한 바와 같이 도전체(56)를 매립한다. 도전체(56)의 매립은 온도 500℃ 내지 600℃에서 디실란을 원료 가스로 이용한 감압 CVD로 비정질 실리콘(a-Si) 또는 도프트 폴리실리콘을 성막하면 된다. 그 후 도 6에 도시한 바와 같이 STI 영역(2)에 필요한 깊이만큼 에치 백한다.

(d) 또한 포토리소그래피법 및 RIE 법을 이용하여 활성 영역의 주위의 p^-층(52)을 에칭 제거한다. 또한, 트렌치 상부의 여분의 도전체(56)를 제거한다. 이렇게 함으로써 형성한 얕은 트렌치 내에 실리콘 질화막(Si₃N₄: 58)을 형성하고, 또한 실리콘 산화막(SiO₂) 등의 절연막(2)을 매립하고, 도 7에 도시한 바와 같은 STI 영역을 형성한다.

(e) 이어서, 게이트 절연막(3), 인을 도핑한 두께 100 내지 300㎚의 n⁺도프트 폴리실리콘(81, 82, 83) 및 두께 150 내지 200㎚의 실리콘 질화막(Si₃N₄: 4)을 퇴적시키고, 레지스트를 마스크로 하여 실리콘 질화막(Si₃N₄: 4) 및 n⁺도프트 폴리실리콘(81, 82, 83)을 드라이 에칭하여 도 8에 도시한 바와 같이 게이트 전극(81, 82, 83)을 형성한다. 이어서, 게이트 전극(81, 82, 83)을 마스크로 하여, 예를 들면 인(³¹p⁺)을 이온 주입한다.

(f) 이온 주입 후, 소정의 열 공정을 행함으로써 nMOSFET의 n⁺소스 영역(61), n⁺드레인 영역(62)을 형성한다. 이것은 MOSFET의 잘 알려진 제조 공정과 동일하다. 또, 도 8에 도시한 것 외의 다른 구조나, 많은 유사 방법을 채용할 수 있다. 예를 들면, 이온 주입을 2회 행하여 LDD 구조의 MOSFET을 설치해도 좋다. 이어서, 두께 150 내지 250㎚의 실리콘 질화막(Si₃N₄: 4)을 퇴적하고, 실리콘 질화막(Si₃N₄: 4)을 에치 백하여 도 8에 도시한 바와 같이 게이트 전극(81, 82, 83)에 측벽(4)을 형성한다.

(g) 이어서, 도 9에 도시한 바와 같이 BPSG 등의 층간 절연막을 퇴적한다. 그 후, 리플로우를 행하고, 소정의 층간 절연막(8)의 두께, 예를 들면 400 내지 600㎚가 되도록 평탄화한다. 그리고, 층간 절연막(8) 위에 레지스트를 스핀 코트하고, 포토리소그래피법을 이용하여 이 레지스트의 패터닝을 행한다. 이 레지스트의 패턴을 마스크로 하여 RIE를 행하여 콘택트 홀을 개공한다. 이 콘택트 홀의 직경은 0.15 내지 0.5㎛로 하면 된다. 그리고, 그 후 레지스트의 박리를 행한다.

(h) 이어서, 도 1에 도시한 바와 같이 콘택트 홀 내에 n⁺도프트 폴리실리콘을 매립하여 콘택트 플러그(12)를 형성한다. 마지막으로, 배리어 메탈(11)을 형성하고, 그 위해 배선 (비트선)을 형성한다.

또한, 박막(41)의 존재에 따라 도전체(56)로부터의 n형 도펀트의 확산이 저해되는 것이 우려될 경우에는, (c)의 공정에서 도전체(56)를 매립하기 전에, 트렌치 상부에, n⁺매립 콘택트(69)가 형성되는 부분에 기판의 경사 상측 방향으로부터 인(³¹P⁺) 또는 비소(⁷⁵As⁺)를 이온 주입하는 것이 바람직하다. 또한, 상기 (c)의 공정에서, 비도핑된 폴리실리콘 또는 비정질 실리콘(a-Si)을 CVD하는 대신에 n형으로 고농도 도핑된 도프트 폴리실리콘 또는 도프트 비정질 실리콘(a-Si)을 CVD하는 것도 유효하다.

(제2 실시예)

제1 실시예에서는, 트렌치형의 DRAM에 대해 설명했지만, 이것은 어디까지나 예시이고, 스택형 DRAM, 와인형 DRAM 등의 여러가지 DRAM에 적용할 수 있는 것은 물론이다.

도 10은 본 발명의 제2 실시예에 따른 핀형 DRAM의 모식적인 단면도이다. 도 10에서는, p형(100) 실리콘 기판(101)의 표면에 STI법 등에 따라 형성된 소자 분리 영역(2)에 의해 주위를 둘러싸인 활성 영역을 구비하고 있다. 이 활성 영역의 표면에 선택 트랜지스터의 n⁺소스 영역(61) 및 n⁺드레인 영역(62)이 배치되어 있다. 선택 트랜지스터의 n⁺소스 영역(61)과 n⁺드레인 영역(62) 사이가 채널 영역이 된다. 이 채널 영역의 상부에는 게이트 산화막(3)을 통해, 폴리실리콘 등의 게이트 전극(86, 87, 88)이 형성되어 있다. 폴리실리콘 게이트 전극(86, 87, 88)은 워드선을 겸하고 있고, 비트선(92)과 직행하는 방향으로 연장되어 있다. 게이트 전극(86, 87, 88)의 상측 및 측벽에는, 실리콘 질화막(Si₃N₄: 29)이 형성되어 있다. 그리고, 실리콘 질화막(Si₃N₄: 29) 위에는, BPSG나 SiO₂등의 층간 절연막(8)이 형성되어 있다. 층간 절연막(8) 위에는 비트선(92)이 배치되어 있다. 또한, n⁺드레인 영역(62)의 상부에는 콘택트 플러그(12)가 설치되어 있다. 또한 콘택트 플러그(12)는 비트선(92)에 접속되어 있다.

전하 축적 용량부 (캐패시터부)는 축적 전극(425), 용량 절연막(426)과 플레이트 전극(427)에 의해 구성되어 있다. 용량 절연막(426)으로서는, 실리콘 산화막(SiO₂)은 물론, 실리콘 질화막(Si₃N₄), 탄탈 산화막(Ta₂O₃), 티탄산 스트론튬막(SrTiO₃), 티탄산 바륨막(BaTiO₃) 등의 여러가지 유전체가 사용 가능하다. 또한, 용량 절연막(426)으로서, 지르콘산 티탄산연(PZT)이나 티탄산 바륨 스트론튬막(Ba_XSr_1-XTiO₃) 등의 강유전체막을 이용하면, FRAM으로서 동작한다.

p형(100) 실리콘 기판(101)과 그 일부에 설치된 선택 트랜지스터의 n⁺소스 영역(61)에서 pn 접합이 형성되고 있다. 그리고, 콘택트 저항을 저감시키는 등의 목적으로 n⁺소스 영역(61)의 표면의 일부에 오목부가 형성되고, 그 오목부에 전하 축적 용량부의 축적 전극(425)인 도전체의 일부가 매립되어 있다. 축적 전극 (도전체 : 425)과 n⁺소스 영역(61)은, 두께가 0.1㎚ 내지 2㎚의 박막(441)을 통해 접속되어 있다. 이 박막(441)은 n⁺소스 영역(61)과는 결정 구조가 다른 막으로, 예를 들면 산화막(SiO₂)이나 질화막(Si₃N₄) 또는 산화 질화막(SiON) 등을 이용하면 된다.

박막(441)의 존재에 의해, n⁺소스 영역(61)과 도전체(425)와의 계면으로부터 에피택셜 성장이 시작되는 것을 방지할 수 있다. 따라서, 이 에피택셜 성장에 기인한 결정 결함의 발생이 억제되어, n⁺소스 영역(61) 근방의 누설 전류의 발생을 방지할 수 있다. 이 때문에 양호한 핀형 DRAM의 동작을 보증할 수 있다.

다음에, 이 접속부는 이하와 같은 제조 공정으로 제조할 수 있다.

우선, 종래의 nMOS 트랜지스터와 동일한 공정으로 n⁺소스 영역(61)까지 형성한다. 이어서 실리콘 질화막을 퇴적하고, 에치 백함으로써 실리콘 질화막의 측벽(29)을 형성한다. 이어서, 포토리소그래피를 이용하여 축적 전극(425)과 n⁺소스 영역(61)의 접속부의 형성 예정부 외에 포토레지스트를 형성하고, 실리콘 질화막(29)을 가이드로 하여, CF₄, SF₆, CBrF₃, SiCl₄또는 CCl₄등에 의한 ECR 이온 에칭 또는 RIE에 의해, 깊이 0.1 내지 0.5㎛의 매립 콘택트 형성용의 트렌치를 형성한다. 이어서 트렌치 상부에 두께 0.1㎚ 내지 2㎚의 박막(41)을 형성한다. 박막(41)은 종형 로에서 산소와 캐리어 가스에 질소를 이용하는 실리콘 표면의 산화, 또는 산소와 암모니아(NH₃)와 캐리어 가스에 질소를 이용하는 실리콘 표면의 산화 질화에 의해 형성한다. 또는 제1 실시예와 동일한 성막 방법을 적용할 수 있다. 이어서, 도전체(425)를 매립한다. 도전체(425)의 매립은 온도 500℃ 내지 800℃로 디실란 또는 모노실란을 원료 가스에 이용한 감압 CVD로 비정질 실리콘(a-Si) 또는 폴리실리콘을 성막하면 된다.

그리고, 핀형의 전하 축적 용량부 (캐패시터부)의 축적 전극 (도전체 : 425), 용량 절연막(426)과 플레이트 전극(427)을 형성하기 위해 핀을 1매씩 소정 매수만큼 형성한다. 핀 각 층의 형성에는 각각 CVD 등의 고온 열처리 공정이 필요하다. 이렇게 함으로써 핀 구조가 형성되면, 층간 절연막(8)을 CVD법에 의해 형성하고, 콘택트 홀을 개공하고, 이 콘택트 홀 내에 콘택트 플러그를 형성한다. 마지막으로 콘택트 플러그와 접하도록 비트선(92)을 형성하면, 도 10의 DRAM이 완성된다. 이와 같이 핀형 DRAM에서는 고온의 열처리 공정이 수회 반복된다. 따라서 박막(441)의 존재는, n⁺소스 영역(61)과 축적 전극(425)과의 계면으로부터 발생하는 에피택셜 성장의 소자에 매우 유효하게 된다.

(제3 실시예)

본 발명은 제1 및 제2 실시예에 나타낸 기억 장치에 한정되는 것은 아니다. 또한, 제1 및 제2 실시예에 나타낸 MOS 집적 회로에 한정되는 것은 아니다. 도 11은, 본 발명의 제3 실시예에서의 바이폴라 집적 회로의 단면도이다. 이 바이폴라 집적 회로는, 일례로서 TTL 논리 회로의 일부를 나타내는 것이다. 도 11에서 p형(100) 실리콘 기판(102) 상에 n⁺매립층 (매립 콜렉터 영역 : 566)이 형성되고, 그 n⁺매립 콜렉터 영역(566) 위에 n 웰 영역 (콜렉터 영역 : 565)이 형성되어 있다. 콜렉터 영역(565) 위에는 p 베이스 영역(563)과 n⁺에미터 영역(564)이 형성된다. p 베이스 영역(563)의 표면의 일부에는 p⁺베이스 콘택트 영역(569)이 형성되어 있다. 또한, n 콜렉터 영역(565) 위에는 STI법 등에 따라 형성된 소자 분리 영역(2)이 형성되어 있다. n 콜렉터 영역(565), p⁺베이스 영역(563), n⁺에미터 영역(564)과 소자 분리 영역(2) 상에는 층간 절연막(8)이 형성되어 있다. p⁺베이스 콘택트 영역(569)과 n⁺에미터 영역(564)의 위에는 베이스 전극(593)과 에미터 전극(592)이 형성되어 있다. n⁺매립 콜렉터 영역(566)은 도전체 (인출용 전극 : 56)를 통해 콜렉터 전극(591)에 접속된다.

p형(100) 실리콘 기판(102)과 그 일부에 설치된 n⁺매립 콜렉터 영역(566)에서 pn 접합이 형성되어 있다. 그리고, 전극을 반도체 표면에 인출하는 등의 목적으로 n⁺매립 콜렉터 영역(566)의 표면의 일부에 오목부가 형성되고, 그 오목부에 콜렉터의 인출용 전극(56)인 n⁺도프트 비정질 실리콘 또는 n⁺도프트 폴리실리콘으로 이루어지는 도전체의 전부가 매립되어 있다. 콜렉터의 인출용 전극 (도전체 : 56)과 n⁺매립 콜렉터 영역(566)과의 계면에는 도전체, n⁺매립 콜렉터 영역(566), n 콜렉터 영역(565)과는 결정 구조가 다르고, 두께가 0.1㎚ 내지 2㎚인 박막(541)이 형성되어 있다.

박막(541)으로서는 산화막(SiO₂), 질화막(Si₃N₄), 산화질화막(SiON) 등을 이용하면 된다. 박막(541)을 콜렉터 인출 전극(541)과 n⁺매립 콜렉터 영역(566)과의 계면 및 콜렉터 인출 전극(541)과 n 콜렉터 영역(565)과의 계면에 형성하므로, 이들 계면으로부터 n⁺도프트 비정질 실리콘 또는 n⁺도프트 폴리실리콘에 대한 에피택셜 성장이 시작되는 것을 방지할 수 있다. 따라서, 이 에피택셜 성장에 기인한 결정 결함의 발생 및 전파가 억제된다. 이 결과, 콜렉터 인출 전극(541) 근방의 누설 전류의 발생을 방지할 수 있다.

이어서 이 접속부는 이하와 같은 제조 공정으로 제조할 수 있다.

우선, 종래의 npn 바이폴라 트랜지스터와 동일한 공정으로 n⁺매립 콜렉터 영역(566)과 n 콜렉터 영역(565)을 형성한다. 이어서, 포토리소그래피를 이용하여 콜렉터의 인출 전극(56)의 형성 예정부 외에 포토레지스트를 형성하고, CF₄, SF₆, CBrF₃, SiCl₄또는 CCl₄등에 의한 ECR 이온 에칭 또는 RIE에 의해, 깊이 0.5 내지 2㎛의 인출 전극 형성용의 트렌치를 형성한다. 이어서 트렌치 내벽에 두께 0.1㎚ 내지 2㎚의 박막(541)을 형성한다. 박막(541)은 종형 로에서 산소와 캐리어 가스에 질소를 이용하는 실리콘 표면의 산화, 또는 산소와 암모니아(NH₃)와 캐리어 가스에 질소를 이용하는 실리콘 표면의 산화 질화에 따라 형성한다. 또는 제1 실시예와 동일한 성막 방법을 적용할 수 있다. 이어서, 도전체(56)를 성막하고, 에치 백함으로써 매립한다. 도전체(56)의 성막은 온도 500℃ 내지 800℃에서 디실란 또는 모노실란을 원료 가스로 이용한 감압 CVD로 비정질 실리콘(a-Si) 또는 폴리실리콘을 성막하면 된다. 이 때 도펀트 가스로서 AsH₃또는 PH₃를 이용하면 n⁺도프트 비정질 실리콘 또는 n⁺도프트 폴리실리콘을 퇴적시킬 수 있다.

그 후 STI 영역(2)을 RIE 및 CVD를 이용하여 형성한다. 그리고 p 베이스 영역(563) 형성용으로 붕소(¹¹B⁺)를 이온 주입하고 어닐한다. 또한 n⁺에미터 영역(564) 형성용으로 비소(⁷⁵As⁺)를, p⁺베이스 콘택트 영역(569) 형성용으로 붕소(¹¹B⁺) 또는⁴⁹BF₂ ⁺를 이온 주입하고, 그 후 열처리한다. 또한, CVD 법에 따라 SiO₂, PSG, BPSG 등의 층간 절연막(8)을 형성한다. 그리고, 이 층간 절연막(8) 내에 콘택트 홀을 개공하여, 각각의 콜렉터 전극(591), 에미터 전극(592), 베이스 전극(593)을 형성한다.

이와 같이 콜렉터 인출 전극(56)의 형성 후에 많은 열처리 공정이 이루어지지만, 박막(541)이 존재하기 때문에, 콜렉터 인출 전극(56)과 n⁺매립 콜렉터 영역(566)과의 계면 및 콜렉터 인출 전극(56)과 n 콜렉터 영역(565)과의 계면으로부터 에피택셜 성장이 개시되는 것을 저지할 수 있다.

(그 밖의 실시예)

상기한 바와 같이, 본 발명은 제1 내지 제3 실시예에 따라 기재했지만, 이 개시된 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것이라고 이해하면 안된다. 이 개시로부터 당업자에게는 여러 가지의 대체 실시 형태, 실시예 및 응용 기술이 분명해질 것이다.

본 발명은 제1 내지 제3 실시예에 기재된 집적 회로에 한정되는 것은 아니고, 예를 들면 단일체의 파워 디바이스나 고주파용의 트랜지스터의 전극 부분 등에 이용하는 것이 가능하다. 또한, 반도체 재료로서 실리콘을 대표예로서 나타냈지만, 갈륨 비소(GaAs) 등의 화합물 반도체에도 적용할 수 있음은 물론이다.

이와 같이, 본 발명은 여기서는 기재하지 않은 여러 가지 실시예 등을 포함한다는 것을 이해해야한다. 따라서, 본 발명은 이 개시로부터 타당한 특허 청구 범위에 따른 발명 특정 사항에 의해서만 한정된다.

이상 상술된 바와 같이, 본 발명에 따르면, 도전체와 반도체 영역과의 계면으로부터 에피택셜 성장이 시작되는 것을 억제함으로써, 도전체와 반도체 영역과의 계면 근방에서의 결정 결함의 발생 및 전파를 저감시킬 수 있다. 따라서 이 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있다.

또한, 본 발명에 따르면, 트렌치 내부에 매립된 도전체와 반도체 영역이 접촉하는 구조에서, 도전체와 반도체 영역과의 계면으로부터 에피택셜 성장이 시작되는 것이 억제된다. 따라서, 도전체와 반도체 영역과의 계면에서의 결정 결함의 발생과 성장을 저감시켜, 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있다. 이 때문에, 특히 트렌치 구조를 갖는 다이내믹 RAM(DRAM) 등의 고 집적 밀도 반도체 집적 회로 등의 반도체 장치를 제공할 수 있다.

또한, 본 발명에 따르면, 도전체와 반도체 영역의 계면이 반도체 영역에 설치된 오목부에 있는 구조에서, 도전체에 대해 반도체 영역과의 계면으로부터 에피택셜 성장이 시작되는 것이 억제된다. 이 때문에 전극부가 되는 도전체와 트랜지스터의 주전극 영역과의 계면에서의 결정 결함의 발생과 성장을 저감시켜, 결정 결함에 기인하여 발생하는 pn 접합의 누설 전류를 저감시킬 수 있다. 따라서 미세 구조에서 전극부가 양호한 전기적 접속이 필요한 고 집적 밀도 반도체 집적 회로나 고주파용 트랜지스터등의 반도체 장치의 특성을 향상시킬 수 있다.

Claims (6)

1. 제1 도전형의 제1 반도체 영역,

   상기 제1 반도체 영역의 표면의 일부에 설치된 제2 도전형의 제2 반도체 영역,

   상기 제2 반도체 영역과 접하여, 상기 제1 반도체 영역 중에 설치된 오목부,

   상기 오목부에 매립된 도전체 영역,

   상기 도전체 영역과 상기 제2 반도체 영역과의 계면에 설치되고, 상기 도전체 영역 및 상기 제2 반도체 영역과는 결정 구조가 다른, 두께 0.1㎚ 내지 2㎚의 박막, 및

   상기 도전체 영역과 상기 제1 반도체 영역과의 계면에 설치된 절연막

   을 적어도 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1 도전형의 제1 반도체 영역,

   상기 제1 반도체 영역의 일부에 설치된 제2 도전형의 제2 반도체 영역,

   적어도 상기 제2 반도체 영역의 표면의 일부에 설치된 오목부,

   상기 오목부에 전부 또는 일부가 매립된 도전체 영역, 및

   적어도 상기 도전체 영역과 상기 제2 반도체 영역과의 계면에 설치되고, 상기 도전체 영역 및 상기 제2 반도체 영역과는 결정 구조가 다른, 두께 0.1㎚ 내지 2㎚의 박막

   을 적어도 구비하는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제2 반도체 영역이 메모리 셀을 구성하는 트랜지스터의 한쪽의 주전극 영역으로서 기능하고,

   상기 도전체가 전하 축적 용량부의 1 전극으로서 기능하는 것을 특징으로 하는 반도체 장치.
4. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 반도체 영역은 단결정 실리콘으로 이루어지는 영역이고,

   상기 도전체 영역은 비정질 실리콘 및 다결정 실리콘 중의 적어도 한쪽으로 이루어지는 영역인 것을 특징으로 하는 반도체 장치.
5. 제1항 또는 제2항에 있어서, 상기 박막의 산소의 표면 농도가 1×10⁺¹⁵㎝^-2이상 4×10⁺¹⁵㎝^-2이하인 것을 특징으로 하는 반도체 장치.
6. 제1항 또는 제2항에 있어서, 상기 박막이 질소를 포함하는 막인 것을 특징으로 하는 반도체 장치.