JP2002532879A - 環状信号転送領域を有するdramセル - Google Patents
環状信号転送領域を有するdramセルInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
基板内のメモリ素子が、基板内に形成される側壁を有するトレンチを有し、ビットライン導体及びワードライン導体を含む。信号記憶ノードが、第1の電極と、トレンチ内に形成される第2の電極と、電極間に形成されるノード誘電体とを有する。信号転送素子が、i)トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端部とを有する環状信号転送領域と、ii)信号転送領域の第1の端部を信号記憶ノードの第2の電極に結合する第1の拡散領域と、iii)信号転送領域の第2の端部をビットライン導体に結合する第2の拡散領域と、iv)信号転送領域の内面を被覆するゲート絶縁体と、v)ゲート絶縁体を被覆し、ワードライン導体に結合されるゲート導体とを有する。導電結合部材が、信号転送領域を基準電圧に結合し、浮動体効果を低減する。
Description
【0001】
本発明は一般にダイナミック・ランダム・アクセス・メモリ(DRAM)素子
に関し、特に、環状信号転送領域を有するDRAM素子に関する。
に関し、特に、環状信号転送領域を有するDRAM素子に関する。
【0002】
半導体業界では、メモリ密度及び性能を向上させようとする絶え間ない希望が
ある。これらの目標はしばしば、ダイナミック・ランダム・アクセス・メモリ(
DRAM)素子をより小さな寸法及び動作電圧にスケールすることにより達成さ
れる。
ある。これらの目標はしばしば、ダイナミック・ランダム・アクセス・メモリ(
DRAM)素子をより小さな寸法及び動作電圧にスケールすることにより達成さ
れる。
【0003】 DRAMセルは、埋め込みストラップにより深トレンチ記憶キャパシタに結合
される、水平の平坦なMOSFET(金属酸化物半導体電界効果トランジスタ)
を含む。こうしたDRAMセルは、8F2の基板表面積を占有し(Fは最小リソ
グラフィック寸法)、1F×2Fの断面積を有するトレンチ・キャパシタを含む
8F2の表面積が7F2に低減されると、トレンチ・キャパシタの断面積は一般
に、1F×1Fに低減される。8F2設計に比較して(例えば、分離及びノード
・イン・トレンチ併合すなわちMINT(merged-isolation and node-in-trenc
h)設計)と比較して、7F2設計は、主にGC−DT(ゲート導体−深トレン
チ間)オーバレイ公差による、大きなしきい値電圧(Vt)変化の影響を受けや
すい。
される、水平の平坦なMOSFET(金属酸化物半導体電界効果トランジスタ)
を含む。こうしたDRAMセルは、8F2の基板表面積を占有し(Fは最小リソ
グラフィック寸法)、1F×2Fの断面積を有するトレンチ・キャパシタを含む
8F2の表面積が7F2に低減されると、トレンチ・キャパシタの断面積は一般
に、1F×1Fに低減される。8F2設計に比較して(例えば、分離及びノード
・イン・トレンチ併合すなわちMINT(merged-isolation and node-in-trenc
h)設計)と比較して、7F2設計は、主にGC−DT(ゲート導体−深トレン
チ間)オーバレイ公差による、大きなしきい値電圧(Vt)変化の影響を受けや
すい。
【0004】 前記の例では、トレンチ断面積に関する2縮小の要因が存在する。世代間基本
ルール・スケーリングに起因する2縮小の追加の要因が存在し得る。例えば、世
代間基本ルール・スケーリングが、最小フィーチャ・サイズを0.7倍に縮小す
る場合、1F×2F=2F2トレンチ・コンデンサは最初に1F×1F=1F2
に縮小され、次に更に、0.7F×0.7F=0.49F2に縮小される。こう
したスケーリングは記憶キャパシタンスの低減、動作電圧の低減、しきい値電圧
(Vt)の非スケーラビリティ、及び大きなVt変化を生じる。これらの要因の
複合作用が、検出信頼性、並びにノイズ及びソフト・エラーに対する耐性の減少
を生じる。
ルール・スケーリングに起因する2縮小の追加の要因が存在し得る。例えば、世
代間基本ルール・スケーリングが、最小フィーチャ・サイズを0.7倍に縮小す
る場合、1F×2F=2F2トレンチ・コンデンサは最初に1F×1F=1F2
に縮小され、次に更に、0.7F×0.7F=0.49F2に縮小される。こう
したスケーリングは記憶キャパシタンスの低減、動作電圧の低減、しきい値電圧
(Vt)の非スケーラビリティ、及び大きなVt変化を生じる。これらの要因の
複合作用が、検出信頼性、並びにノイズ及びソフト・エラーに対する耐性の減少
を生じる。
【0005】 記憶キャパシタンスの低減は、DRAMセルをより小さな寸法にスケーリング
することにより、直接引き起こされる。なぜなら、キャパシタが小さくなると、
記憶する電荷量が減少するからである。更に、記憶キャパシタンスは信頼性条件
により、キャパシタ・ノード誘電体の厚さが比例的にスケールされないことによ
っても低減される。
することにより、直接引き起こされる。なぜなら、キャパシタが小さくなると、
記憶する電荷量が減少するからである。更に、記憶キャパシタンスは信頼性条件
により、キャパシタ・ノード誘電体の厚さが比例的にスケールされないことによ
っても低減される。
【0006】 記憶キャパシタンスを低減することなく、メモリ密度を増加するために、垂直
メモリ素子が提案された。垂直メモリ素子は、トレンチ内に形成される信号記憶
ノード及び信号転送素子を有することにより形成される。図1は、Kimuraらによ
る米国特許第5177576号で開示されるように、基板10内のトレンチ内に
形成される垂直メモリ素子100を表す。
メモリ素子が提案された。垂直メモリ素子は、トレンチ内に形成される信号記憶
ノード及び信号転送素子を有することにより形成される。図1は、Kimuraらによ
る米国特許第5177576号で開示されるように、基板10内のトレンチ内に
形成される垂直メモリ素子100を表す。
【0007】 図1に示されるメモリ素子100の信号記憶ノードは、トレンチ内に形成され
る第1の電極及び第2の電極の両方を有する。第1の電極11は、絶縁層9及び
14に覆われている。第2の電極15は、絶縁層14の内側上に形成される。第
1の電極11は拡散層12により、他の装置の第1の電極に結合される。
る第1の電極及び第2の電極の両方を有する。第1の電極11は、絶縁層9及び
14に覆われている。第2の電極15は、絶縁層14の内側上に形成される。第
1の電極11は拡散層12により、他の装置の第1の電極に結合される。
【0008】 信号記憶ノード第2の電極15は、信号転送素子によりビットライン20、2
8に結合される。信号転送素子は拡散領域23、24と、チャネル領域22とを
含む。チャネル領域22はトレンチの側壁に沿った絶縁膜19、及びトレンチの
内側において絶縁層25で覆われている。図1のメモリ素子100のチャネル領
域22は、ゲート電極26に結合されるワードライン30により制御される。ゲ
ート電極26の底部は絶縁体251により、信号記憶ノードから分離される。
8に結合される。信号転送素子は拡散領域23、24と、チャネル領域22とを
含む。チャネル領域22はトレンチの側壁に沿った絶縁膜19、及びトレンチの
内側において絶縁層25で覆われている。図1のメモリ素子100のチャネル領
域22は、ゲート電極26に結合されるワードライン30により制御される。ゲ
ート電極26の底部は絶縁体251により、信号記憶ノードから分離される。
【0009】 図1に示されるメモリ素子100は、浮動体(floating body)(浮動チャネ
ル)効果により、長期保存時間のDRAMアプリケーションでは動作できない。
浮動体効果は、絶縁体上シリコン(SOI:silicon-on-insulator)技術におい
て、長期保存時間DRAMアプリケーションにとって、非常に有害であると認識
されている。図1のメモリ素子100はSOI技術を使用しないが、セルの形状
は、SOI技術における浮動体に類似した設計をもたらす。なぜなら、チャネル
領域22が基準電圧に結合されないからである。例えば、本体電荷が基板10か
ら分離されているので、チャネル領域22内の本体電荷は、信号転送素子の動作
履歴に応じて変化し得る。この構成は、信号記憶ノードからの動的な電荷リーク
を生じ得、このことが長期保存時間アプリケーションにおいて、メモリ素子10
0の確実な動作を妨げる。
ル)効果により、長期保存時間のDRAMアプリケーションでは動作できない。
浮動体効果は、絶縁体上シリコン(SOI:silicon-on-insulator)技術におい
て、長期保存時間DRAMアプリケーションにとって、非常に有害であると認識
されている。図1のメモリ素子100はSOI技術を使用しないが、セルの形状
は、SOI技術における浮動体に類似した設計をもたらす。なぜなら、チャネル
領域22が基準電圧に結合されないからである。例えば、本体電荷が基板10か
ら分離されているので、チャネル領域22内の本体電荷は、信号転送素子の動作
履歴に応じて変化し得る。この構成は、信号記憶ノードからの動的な電荷リーク
を生じ得、このことが長期保存時間アプリケーションにおいて、メモリ素子10
0の確実な動作を妨げる。
【0010】
従って、本発明の第1の態様に従い提供されるメモリ素子は、 ビットライン導体と、 ワードライン導体と、 基板内に形成される側壁を有するトレンチを含む基板と、 第1の電極と、前記トレンチ内に形成される第2の電極と、前記第1及び第2
の電極間に形成されるノード誘電体とを有する信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有する環状信号転送領域と、 ii)前記信号転送領域の前記第1の端部を前記信号記憶ノードの前記第2の電
極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含む、信号転送素子と、 前記信号転送領域の外面の一部を基準電位に結合する導電結合部材と を含む。
の電極間に形成されるノード誘電体とを有する信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有する環状信号転送領域と、 ii)前記信号転送領域の前記第1の端部を前記信号記憶ノードの前記第2の電
極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含む、信号転送素子と、 前記信号転送領域の外面の一部を基準電位に結合する導電結合部材と を含む。
【0011】 好適には、メモリ素子はトレンチに隣接して、基板内に形成される信号記憶ノ
ードの第1の電極を有する。好適には、メモリ素子は同じp型シリコンまたはn
型シリコンから構成される第1の電極及び第2の電極を有する。
ードの第1の電極を有する。好適には、メモリ素子は同じp型シリコンまたはn
型シリコンから構成される第1の電極及び第2の電極を有する。
【0012】 メモリ素子において好適には、信号転送素子の信号転送領域が、完全空乏化モ
ードで動作する不純物濃度にドープされる。
ードで動作する不純物濃度にドープされる。
【0013】 メモリ素子において好適には、信号転送素子の第1の拡散領域が、トレンチの
側壁の内部に形成される。
側壁の内部に形成される。
【0014】 メモリ素子は好適には、トレンチの側壁に隣接する外面と、第2の電極の上部
に隣接する内面と、ノード誘電体の端部に隣接する第1の端部と、信号転送領域
の第1の端部に隣接する第2の端部とを有する環状カラー酸化物を含み、第2の
電極が多結晶シリコンを含み、信号転送領域がエピタキシャル・シリコンから成
り、第2の電極及び信号転送領域が併合領域内で併合し、第1の拡散領域が併合
領域内において、トレンチの側壁の内部に形成される。
に隣接する内面と、ノード誘電体の端部に隣接する第1の端部と、信号転送領域
の第1の端部に隣接する第2の端部とを有する環状カラー酸化物を含み、第2の
電極が多結晶シリコンを含み、信号転送領域がエピタキシャル・シリコンから成
り、第2の電極及び信号転送領域が併合領域内で併合し、第1の拡散領域が併合
領域内において、トレンチの側壁の内部に形成される。
【0015】 メモリ素子において好適には、信号転送素子が、トレンチの側壁の周囲の距離
として定義される幅と、第1の拡散領域から第2の拡散領域までの距離として定
義される長さと、2:1よりも大きな幅対長さの比とを有する。
として定義される幅と、第1の拡散領域から第2の拡散領域までの距離として定
義される長さと、2:1よりも大きな幅対長さの比とを有する。
【0016】 メモリ素子は好適には、更に、信号転送領域の外面に隣接する酸化物分離領域
を含む。
を含む。
【0017】 本発明の第2の態様に従い提供されるメモリ素子は、 ビットライン導体と、 ワードライン導体と、 トレンチ内に形成される側壁を有するトレンチを含む基板と、 第1の電極と、前記トレンチ内に形成される多結晶シリコンから成る第2の電
極と、前記第1及び第2の電極間に形成されるノード誘電体とを有する信号記憶
ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有し、エピタキシャル・シリコンから成る環状信号転送領域と、 ii)前記トレンチの側壁の内部にあって、前記信号転送領域の前記第1の端部
を前記信号記憶ノードの前記第2の電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含む、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と、 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物と、 を含み、 前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第1の拡散
領域が前記併合領域内に形成される。
極と、前記第1及び第2の電極間に形成されるノード誘電体とを有する信号記憶
ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有し、エピタキシャル・シリコンから成る環状信号転送領域と、 ii)前記トレンチの側壁の内部にあって、前記信号転送領域の前記第1の端部
を前記信号記憶ノードの前記第2の電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含む、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と、 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物と、 を含み、 前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第1の拡散
領域が前記併合領域内に形成される。
【0018】 第2の態様のメモリ素子では、信号転送素子の信号転送領域が、好適には、完
全空乏化モードで動作する不純物濃度にドープされる。
全空乏化モードで動作する不純物濃度にドープされる。
【0019】 第2の態様のメモリ素子は、好適には更に、導電結合部材に結合される一部を
除き、信号転送領域の外面に隣接する酸化物分離領域を含む。
除き、信号転送領域の外面に隣接する酸化物分離領域を含む。
【0020】 本発明の第3の態様によれば、メモリ素子のアレイが提供され、各メモリ素子
は、 ビットライン導体と、 ワードライン導体と、 基板内に形成される縁部の無い側壁を有するトレンチを含む基板と、 前記トレンチに隣接して前記基板内に形成される第1の電極と、前記トレンチ
内に形成される多結晶シリコンから成る第2の電極と、前記第1及び第2の電極
間に形成されるノード誘電体とを有し、前記第1の電極及び第2の電極の両方が
同一のp型シリコンまたはn型シリコンから構成される、信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有し、完全空乏化モードで動作する不純物濃度にドープされる、エピタキ
シャル・シリコンから成る環状信号転送領域と、 ii)前記トレンチの側壁の内部にあって、前記信号転送領域の前記第1の端部
を、前記信号記憶ノードの前記第2の電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含み、 前記信号転送素子が前記トレンチの側壁の周囲の幅と、前記第1の拡散領域か
ら前記第2の拡散領域までの長さと、2:1よりも大きな幅対長さの比とを有す
る、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位と、前記メモリ素子のアレイ内
の少なくとも1つの他のメモリ素子の前記信号転送領域とに結合する導電結合部
材と、 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物とを含み、 前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第1の拡散
領域が併合領域内に形成されており、更に、 前記導電結合部材に結合される前記外面の一部を除き、前記信号転送領域の前
記外面に隣接して形成される酸化物分離領域と を含む。
は、 ビットライン導体と、 ワードライン導体と、 基板内に形成される縁部の無い側壁を有するトレンチを含む基板と、 前記トレンチに隣接して前記基板内に形成される第1の電極と、前記トレンチ
内に形成される多結晶シリコンから成る第2の電極と、前記第1及び第2の電極
間に形成されるノード誘電体とを有し、前記第1の電極及び第2の電極の両方が
同一のp型シリコンまたはn型シリコンから構成される、信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有し、完全空乏化モードで動作する不純物濃度にドープされる、エピタキ
シャル・シリコンから成る環状信号転送領域と、 ii)前記トレンチの側壁の内部にあって、前記信号転送領域の前記第1の端部
を、前記信号記憶ノードの前記第2の電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含み、 前記信号転送素子が前記トレンチの側壁の周囲の幅と、前記第1の拡散領域か
ら前記第2の拡散領域までの長さと、2:1よりも大きな幅対長さの比とを有す
る、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位と、前記メモリ素子のアレイ内
の少なくとも1つの他のメモリ素子の前記信号転送領域とに結合する導電結合部
材と、 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物とを含み、 前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第1の拡散
領域が併合領域内に形成されており、更に、 前記導電結合部材に結合される前記外面の一部を除き、前記信号転送領域の前
記外面に隣接して形成される酸化物分離領域と を含む。
【0021】 本発明の第4の態様によれば、メモリ素子を製造するプロセスが提供され、こ
れは、 a)基板を提供するステップと、 b)側壁を有するトレンチを前記基板内に形成するステップと、 c)第1の電極と、前記第1の電極からノード誘電体及びカラー酸化物層によ
り分離されて、前記トレンチ内に形成される第2の電極とを有する信号記憶ノー
ドを形成するステップと、 d)前記第2の電極に結合される第1の拡散領域と、前記第1の拡散領域に結
合される第1の端部を有し、前記トレンチの側壁に隣接して形成される信号転送
領域と、前記信号転送領域の第2の端部に結合される第2の拡散領域とを有する
信号転送素子を、前記トレンチ内に形成するステップと、 e)前記信号転送領域を基準電位に結合する導電結合部材を形成するステップ
と を含む。
れは、 a)基板を提供するステップと、 b)側壁を有するトレンチを前記基板内に形成するステップと、 c)第1の電極と、前記第1の電極からノード誘電体及びカラー酸化物層によ
り分離されて、前記トレンチ内に形成される第2の電極とを有する信号記憶ノー
ドを形成するステップと、 d)前記第2の電極に結合される第1の拡散領域と、前記第1の拡散領域に結
合される第1の端部を有し、前記トレンチの側壁に隣接して形成される信号転送
領域と、前記信号転送領域の第2の端部に結合される第2の拡散領域とを有する
信号転送素子を、前記トレンチ内に形成するステップと、 e)前記信号転送領域を基準電位に結合する導電結合部材を形成するステップ
と を含む。
【0022】 第4の態様に従いメモリ素子を製造するプロセスにおいて、ステップd)が、
環状信号転送領域を半導体のエピタキシャル成長により製造するステップを含む
。
環状信号転送領域を半導体のエピタキシャル成長により製造するステップを含む
。
【0023】 第4の態様に従いメモリ素子を製造するプロセスにおいて、環状信号転送領域
が、半導体の低温エピタキシャル成長により形成される。
が、半導体の低温エピタキシャル成長により形成される。
【0024】 第4の態様に従いメモリ素子を製造するプロセスが、好適には更に、トレンチ
の側壁に隣接して、信号転送領域の反対側に酸化物分離領域を形成するステップ
を含む。
の側壁に隣接して、信号転送領域の反対側に酸化物分離領域を形成するステップ
を含む。
【0025】 第4の態様に従いメモリ素子を製造するプロセスが、好適には更に、信号転送
領域を、完全空乏化モードで動作する不純物濃度にドープするステップを含む。
領域を、完全空乏化モードで動作する不純物濃度にドープするステップを含む。
【0026】 第4の態様に従いメモリ素子を製造するプロセスにおいて、好適には、第2の
電極がポリシリコンを含み、 ステップc)が、トレンチの側壁に隣接する外面と、第2の電極の上部に隣接
する内面と、ノード誘電体の端部に隣接する第1の端部と、信号転送領域の第1
の端部に隣接する第2の端部とを有する環状カラー酸化物を形成するステップを
含み、 ステップd)が、環状エピタキシャル信号転送領域をトレンチの側壁に隣接し
て、及びカラー酸化物の第2の端部に隣接して成長させるステップを含み、ポリ
シリコンが第2の電極上に凝集して(nucleate)、第2の電極を増大させ、エピ
タキシャル領域と併合して、併合領域を形成し、第1の拡散領域が併合領域内に
形成される。
電極がポリシリコンを含み、 ステップc)が、トレンチの側壁に隣接する外面と、第2の電極の上部に隣接
する内面と、ノード誘電体の端部に隣接する第1の端部と、信号転送領域の第1
の端部に隣接する第2の端部とを有する環状カラー酸化物を形成するステップを
含み、 ステップd)が、環状エピタキシャル信号転送領域をトレンチの側壁に隣接し
て、及びカラー酸化物の第2の端部に隣接して成長させるステップを含み、ポリ
シリコンが第2の電極上に凝集して(nucleate)、第2の電極を増大させ、エピ
タキシャル領域と併合して、併合領域を形成し、第1の拡散領域が併合領域内に
形成される。
【0027】 第4の態様に従いメモリ素子を製造するプロセスにおいて、ステップb)は、
トレンチの側壁の周囲の幅Wを有するトレンチを形成するステップを含み、ステ
ップd)は、第1の拡散領域から第2の拡散領域までの長さLを有する環状信号
転送領域を形成するステップを含み、W:Lの比が2:1よりも大きい。
トレンチの側壁の周囲の幅Wを有するトレンチを形成するステップを含み、ステ
ップd)は、第1の拡散領域から第2の拡散領域までの長さLを有する環状信号
転送領域を形成するステップを含み、W:Lの比が2:1よりも大きい。
【0028】 本発明の第5の態様によれば、メモリ素子を製造するプロセスが提供され、こ
れは、 a)基板を提供するステップと、 b)側壁を有するトレンチを基板内に形成するステップと、 c)第1の電極と、第1の電極からノード誘電体及び環状カラー酸化物層によ
り分離され、前記トレンチ内に形成されるポリシリコンの第2の電極とを有する
信号記憶ノードを形成するステップであって、前記カラー酸化物層が前記トレン
チの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面と、前記ノー
ド誘電体の端部に隣接する第1の端部と、第2の端部とを有し、 d)信号転送素子を形成するステップであって、 i)前記トレンチの側壁に隣接する外面と、内面と、前記カラー酸化物の前
記第2の端部に隣接する第1の端部と、第2の端部と、中央エピタキシャル領域
とを有する環状エピタキシャル領域を成長させるステップと、 ii)ポリシリコンを前記第2の電極上に凝集して、前記第2の電極を増大さ
せ、前記エピタキシャル領域の前記第1の端部と併合させて、前記トレンチの側
壁の内部に、前記カラー酸化物に隣接して併合領域を形成するステップと、 iii)ドーパントを前記エピタキシャル領域の前記第2の端部内に拡散し、
第2の拡散領域を形成するステップと、 iv)前記中央エピタキシャル領域を、前記信号転送素子が完全空洞化モード
で動作する不純物濃度にドープするステップと v)ゲートを形成して、前記信号転送素子を制御するステップと を含み、 e)前記中央エピタキシャル領域の前記外面を基準電位に結合する導電結合部
材を形成するステップと、 f)前記トレンチの側壁に隣接して、前記信号転送領域の反対側に酸化物分離
領域を形成するステップと を含む。
れは、 a)基板を提供するステップと、 b)側壁を有するトレンチを基板内に形成するステップと、 c)第1の電極と、第1の電極からノード誘電体及び環状カラー酸化物層によ
り分離され、前記トレンチ内に形成されるポリシリコンの第2の電極とを有する
信号記憶ノードを形成するステップであって、前記カラー酸化物層が前記トレン
チの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面と、前記ノー
ド誘電体の端部に隣接する第1の端部と、第2の端部とを有し、 d)信号転送素子を形成するステップであって、 i)前記トレンチの側壁に隣接する外面と、内面と、前記カラー酸化物の前
記第2の端部に隣接する第1の端部と、第2の端部と、中央エピタキシャル領域
とを有する環状エピタキシャル領域を成長させるステップと、 ii)ポリシリコンを前記第2の電極上に凝集して、前記第2の電極を増大さ
せ、前記エピタキシャル領域の前記第1の端部と併合させて、前記トレンチの側
壁の内部に、前記カラー酸化物に隣接して併合領域を形成するステップと、 iii)ドーパントを前記エピタキシャル領域の前記第2の端部内に拡散し、
第2の拡散領域を形成するステップと、 iv)前記中央エピタキシャル領域を、前記信号転送素子が完全空洞化モード
で動作する不純物濃度にドープするステップと v)ゲートを形成して、前記信号転送素子を制御するステップと を含み、 e)前記中央エピタキシャル領域の前記外面を基準電位に結合する導電結合部
材を形成するステップと、 f)前記トレンチの側壁に隣接して、前記信号転送領域の反対側に酸化物分離
領域を形成するステップと を含む。
【0029】 本発明の第6の態様に従い提供されるメモリ素子は、 ビットライン導体と、 ワードライン導体と、 基板内に形成される側壁を有するトレンチを含むp型シリコン基板と、 n+ポリシリコン第1電極と、前記トレンチ内に形成されるn+ポリシリコン
第2電極と、前記第1及び第2の電極間に形成される酸化物ノード誘電体とを有
する信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有する環状p型エピタキシャル・シリコン信号転送領域と、 ii)前記信号転送領域の前記第1の端部を、前記信号記憶ノードの前記第2の
電極に結合するn+第1拡散領域と、 iii)前記信号転送領域の前記第2の端部を、前記ビットライン導体に結合す
るn+第2拡散領域と、 iv)前記信号転送領域の内面を被覆する酸化物ゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体とを含む、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と を含む。
第2電極と、前記第1及び第2の電極間に形成される酸化物ノード誘電体とを有
する信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有する環状p型エピタキシャル・シリコン信号転送領域と、 ii)前記信号転送領域の前記第1の端部を、前記信号記憶ノードの前記第2の
電極に結合するn+第1拡散領域と、 iii)前記信号転送領域の前記第2の端部を、前記ビットライン導体に結合す
るn+第2拡散領域と、 iv)前記信号転送領域の内面を被覆する酸化物ゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体とを含む、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と を含む。
【0030】 本発明は従って1態様では、基板内に形成されるメモリ素子が、基板内に形成
される側壁を有するトレンチを含む。メモリ素子は、ビットライン導体及びワー
ドライン導体を含む。信号記憶ノードが第1の電極と、トレンチ内に形成される
第2の電極と、第1及び第2の電極間に形成されるノード誘電体を有する。信号
転送素子が、i)トレンチの側壁に隣接する外面と、内面と、第1の端部と、第
2の端部とを有する環状信号転送領域と、ii)信号転送領域の第1の端部を信号
記憶ノードの第2の電極に結合する第1の拡散領域と、iii)信号転送領域の第
2の端部をビットライン導体に結合する第2の拡散領域と、iv)信号転送領域の
内面を被覆するゲート絶縁体と、v)ゲート絶縁体を被覆し、ワードライン導体
に結合されるゲート導体とを含む。導電結合部材が信号転送領域の外面の一部を
、基準電位に結合する。
される側壁を有するトレンチを含む。メモリ素子は、ビットライン導体及びワー
ドライン導体を含む。信号記憶ノードが第1の電極と、トレンチ内に形成される
第2の電極と、第1及び第2の電極間に形成されるノード誘電体を有する。信号
転送素子が、i)トレンチの側壁に隣接する外面と、内面と、第1の端部と、第
2の端部とを有する環状信号転送領域と、ii)信号転送領域の第1の端部を信号
記憶ノードの第2の電極に結合する第1の拡散領域と、iii)信号転送領域の第
2の端部をビットライン導体に結合する第2の拡散領域と、iv)信号転送領域の
内面を被覆するゲート絶縁体と、v)ゲート絶縁体を被覆し、ワードライン導体
に結合されるゲート導体とを含む。導電結合部材が信号転送領域の外面の一部を
、基準電位に結合する。
【0031】 様々な態様において、本発明は従って、改善された電荷保存特性を有するDR
AM素子、こうしたDRAM素子を製造するプロセス、縮小された半導体表面積
を占有する一方、十分な記憶ノード・キャパシタンスを保持するDRAM素子、
大きな幅対長さの比を有する信号転送素子を有するDRAM素子、環状信号転送
領域を有する信号転送素子を有するDRAM素子、ワードライン上に高架された
ビットライン導体を有するDRAM素子、更に、ほぼ理想的な準Vt勾配及びほ
ぼ0の基板感度のために、完全空乏化動作が可能なDRAM素子を提供する。
AM素子、こうしたDRAM素子を製造するプロセス、縮小された半導体表面積
を占有する一方、十分な記憶ノード・キャパシタンスを保持するDRAM素子、
大きな幅対長さの比を有する信号転送素子を有するDRAM素子、環状信号転送
領域を有する信号転送素子を有するDRAM素子、ワードライン上に高架された
ビットライン導体を有するDRAM素子、更に、ほぼ理想的な準Vt勾配及びほ
ぼ0の基板感度のために、完全空乏化動作が可能なDRAM素子を提供する。
【0032】
素子: 図面を通じて、同一の参照番号は同一の要素を表す。図2は、本発明の典型的
な実施例に従うメモリ素子200の上面図である。図2に示される典型的な実施
例では、2つのメモリ素子200が互いに結合領域201を通じて結合される。
直線2B−2B、2C−2C、及び2D−2Dに沿う典型的なメモリ素子200
の断面が、それぞれ図3、図4及び図5に示される。
な実施例に従うメモリ素子200の上面図である。図2に示される典型的な実施
例では、2つのメモリ素子200が互いに結合領域201を通じて結合される。
直線2B−2B、2C−2C、及び2D−2Dに沿う典型的なメモリ素子200
の断面が、それぞれ図3、図4及び図5に示される。
【0033】 図3、図4及び図5に示されるように、典型的なメモリ素子200は、側壁2
12を有する深トレンチ(DT:deep trench)を用いて形成される。DTはp
型シリコン基板203内に形成される。当業者であればわかるように、本発明の
教示は、n型シリコン基板内おけるメモリ素子の形成にも適用可能であり、また
他の半導体材料を使用してもよい。従って、本発明は、典型的な実施例の説明に
おいて使用される特定の材料に限られるものではない。
12を有する深トレンチ(DT:deep trench)を用いて形成される。DTはp
型シリコン基板203内に形成される。当業者であればわかるように、本発明の
教示は、n型シリコン基板内おけるメモリ素子の形成にも適用可能であり、また
他の半導体材料を使用してもよい。従って、本発明は、典型的な実施例の説明に
おいて使用される特定の材料に限られるものではない。
【0034】 メモリ素子200の信号記憶ノードは、第1の電極202を含み、これはノー
ド誘電体206及びカラー酸化物210により、第2の電極204から分離され
る。1メモリ素子200の第1の電極202は、導電バンド208により、他の
メモリ素子200の第1の電極に結合される。当業者には既知のように、第1の
電極202を形成するプロセスは、別のメモリ素子200の第1の電極202と
併合する1メモリ素子200の第1の電極202を生成するために、変更され得
る。別のメモリ素子200の第1の電極202が併合するとき、導電バンド20
8が除去される。カラー酸化物210はトレンチの側壁212に沿って、第2の
電極204の上部205に隣接して形成される。
ド誘電体206及びカラー酸化物210により、第2の電極204から分離され
る。1メモリ素子200の第1の電極202は、導電バンド208により、他の
メモリ素子200の第1の電極に結合される。当業者には既知のように、第1の
電極202を形成するプロセスは、別のメモリ素子200の第1の電極202と
併合する1メモリ素子200の第1の電極202を生成するために、変更され得
る。別のメモリ素子200の第1の電極202が併合するとき、導電バンド20
8が除去される。カラー酸化物210はトレンチの側壁212に沿って、第2の
電極204の上部205に隣接して形成される。
【0035】 信号転送素子は、第1の拡散領域218と、第2の拡散領域220と、信号転
送領域222とを含む。第1及び第2の拡散領域218、220は、信号転送領
域222により一緒に結合される。信号転送素子のチャネルは、メモリ素子20
0の動作の間に、信号転送領域222内に形成される。信号転送領域222は環
状の形を取り、トレンチの側壁212に沿って形成される。好適な実施例では、
信号転送領域222はエピタキシャル・シリコン領域である。
送領域222とを含む。第1及び第2の拡散領域218、220は、信号転送領
域222により一緒に結合される。信号転送素子のチャネルは、メモリ素子20
0の動作の間に、信号転送領域222内に形成される。信号転送領域222は環
状の形を取り、トレンチの側壁212に沿って形成される。好適な実施例では、
信号転送領域222はエピタキシャル・シリコン領域である。
【0036】 好適な実施例では、図3及び図4に示されるように、信号転送素子の第1の拡
散領域218が、信号転送領域222及びカラー酸化物210により、トレンチ
の側壁212から分離される。従って、第1の拡散領域218は、カラー酸化物
210の角部の背後に"タック"(tuck)される。トレンチの側壁212からの第
1の拡散領域218の分離は、1メモリ素子200の第1の拡散領域218と、
別のメモリ素子200の第1の拡散領域218との間のリーク電流を低減する。
散領域218が、信号転送領域222及びカラー酸化物210により、トレンチ
の側壁212から分離される。従って、第1の拡散領域218は、カラー酸化物
210の角部の背後に"タック"(tuck)される。トレンチの側壁212からの第
1の拡散領域218の分離は、1メモリ素子200の第1の拡散領域218と、
別のメモリ素子200の第1の拡散領域218との間のリーク電流を低減する。
【0037】 トレンチ側壁212に沿って、第1の拡散領域218(図3参照)と導電バン
ド208との間に、寄生MOSFETが形成され、第2の導体256(図9参照
)などの、カラー酸化物210に隣接する第2の電極204の一部によりゲート
される。カラー酸化物210の高さは、この寄生MOSFETのしきい値電圧V
tを上げるように設計される。第1の拡散領域218は環状信号転送領域222
の内面上に"タック"されるので、寄生MOSFETの有効チャネル長は増加され
る。この構成はカラー酸化物210の高さの低減を可能にする。
ド208との間に、寄生MOSFETが形成され、第2の導体256(図9参照
)などの、カラー酸化物210に隣接する第2の電極204の一部によりゲート
される。カラー酸化物210の高さは、この寄生MOSFETのしきい値電圧V
tを上げるように設計される。第1の拡散領域218は環状信号転送領域222
の内面上に"タック"されるので、寄生MOSFETの有効チャネル長は増加され
る。この構成はカラー酸化物210の高さの低減を可能にする。
【0038】 寄生MOSFETのしきい値電圧Vtは、第1の拡散領域218の"タック"位
置により、更に増加される。寄生MOSFETのチャネル電流は、信号転送領域
222と基板203との界面において、屈曲部を回って経路を取らなければなら
ない。この経路は、寄生MOSFETの第2の導体256に対して凹形になるの
で、Vtは更に増加される。
置により、更に増加される。寄生MOSFETのチャネル電流は、信号転送領域
222と基板203との界面において、屈曲部を回って経路を取らなければなら
ない。この経路は、寄生MOSFETの第2の導体256に対して凹形になるの
で、Vtは更に増加される。
【0039】 ゲート絶縁体224は信号転送素子を第1のゲート導体226から絶縁する。
ワードライン導体230は第2のゲート導体228により、第1のゲート導体2
26に結合される。ワードライン導体230に印加される信号が、信号転送領域
222内のチャネルの形成を制御する。ビットライン・スタッド導体232が、
第3の拡散領域234により、信号転送素子の第2の拡散領域222に結合され
る。ビットライン導体246(図6)に印加される信号は、ビットライン・スタ
ッド導体232を通じて、メモリ素子200に結合される。ワードライン酸化物
キャップ276がワードライン導体230(図3及び図4)を覆う。
ワードライン導体230は第2のゲート導体228により、第1のゲート導体2
26に結合される。ワードライン導体230に印加される信号が、信号転送領域
222内のチャネルの形成を制御する。ビットライン・スタッド導体232が、
第3の拡散領域234により、信号転送素子の第2の拡散領域222に結合され
る。ビットライン導体246(図6)に印加される信号は、ビットライン・スタ
ッド導体232を通じて、メモリ素子200に結合される。ワードライン酸化物
キャップ276がワードライン導体230(図3及び図4)を覆う。
【0040】 この典型的な実施例では、1メモリ素子200の信号転送領域222が、導電
結合部材236により、別のメモリ素子200の信号転送領域222に結合され
て、メモリ素子200のリンク対を形成する。本発明の教示は、3つ以上のメモ
リ素子200の信号転送領域222を結合する導電結合部材236を有する実施
例にも適用することができる。メモリ素子200のリンク対の信号転送領域22
2が、導電領域272により、メモリ素子200の他のリンク対の信号転送領域
222に結合される。典型的な実施例では、導電領域272が基準電圧Vrefに
接続される。
結合部材236により、別のメモリ素子200の信号転送領域222に結合され
て、メモリ素子200のリンク対を形成する。本発明の教示は、3つ以上のメモ
リ素子200の信号転送領域222を結合する導電結合部材236を有する実施
例にも適用することができる。メモリ素子200のリンク対の信号転送領域22
2が、導電領域272により、メモリ素子200の他のリンク対の信号転送領域
222に結合される。典型的な実施例では、導電領域272が基準電圧Vrefに
接続される。
【0041】 本発明によるメモリ素子200における浮動体効果は、信号転送領域222を
基準電圧Vrefに接続することにより低減される。信号転送領域222から導電
結合部材236及び導電領域272を通じて、基準電圧Vrefに至る導電経路が
、信号転送領域222内の電荷が迅速に均衡することを可能にする。この迅速な
均衡は、浮動体効果により生じる動的データ保存問題を軽減する。
基準電圧Vrefに接続することにより低減される。信号転送領域222から導電
結合部材236及び導電領域272を通じて、基準電圧Vrefに至る導電経路が
、信号転送領域222内の電荷が迅速に均衡することを可能にする。この迅速な
均衡は、浮動体効果により生じる動的データ保存問題を軽減する。
【0042】 図6は、本発明の典型的な実施例に従うメモリ素子200のアレイの上面図で
ある。図6の各メモリ素子200は、ビットライン・スタッド導体232を別の
メモリ素子200と共用する。ビットライン・スラッド導体232はビットライ
ン導体246により、ビットライン信号(図示せず)に接続される。
ある。図6の各メモリ素子200は、ビットライン・スタッド導体232を別の
メモリ素子200と共用する。ビットライン・スラッド導体232はビットライ
ン導体246により、ビットライン信号(図示せず)に接続される。
【0043】 図6に示される典型的な実施例では、ビットライン導体246がメモリ素子2
00の主軸F−Fに対して斜めに走行するように、パターン化されている。この
構成は、非常に広いビットライン導体246間間隔(BLS)を可能にする。図
6に示される典型的な実施例では、ビットライン間隔BLSが2.6Fである。
より広いビットライン間隔BLSは、ビットライン導体246間で結合され得る
ノイズを最小化する。
00の主軸F−Fに対して斜めに走行するように、パターン化されている。この
構成は、非常に広いビットライン導体246間間隔(BLS)を可能にする。図
6に示される典型的な実施例では、ビットライン間隔BLSが2.6Fである。
より広いビットライン間隔BLSは、ビットライン導体246間で結合され得る
ノイズを最小化する。
【0044】 基板203内に形成されるトレンチ252(図6)は、トレンチ幅TW及びト
レンチ長TLを有する。図6に示される典型的な実施例では、各トレンチ252
が1F×2Fに等しいサイズTW×TLを有し、各DRAMセルが、境界286
により画定される6F2に等しい基板203の表面積を占有する。
レンチ長TLを有する。図6に示される典型的な実施例では、各トレンチ252
が1F×2Fに等しいサイズTW×TLを有し、各DRAMセルが、境界286
により画定される6F2に等しい基板203の表面積を占有する。
【0045】 各メモリ素子200は浅トレンチ分離(STI)領域240(図3、図4、図
5参照)により、隣接メモリ素子200から絶縁される。ビットライン・スタッ
ド導体232は、窒化物層242上に形成される酸化物スペーサ244に覆われ
ている。第2のゲート電極228は酸化物スペーサ229に覆われている。
5参照)により、隣接メモリ素子200から絶縁される。ビットライン・スタッ
ド導体232は、窒化物層242上に形成される酸化物スペーサ244に覆われ
ている。第2のゲート電極228は酸化物スペーサ229に覆われている。
【0046】 製造プロセス: 本発明に従いメモリ素子200を製造するプロセスについて、図7乃至図20
を参照して述べることにする。図7乃至図14、及び図17乃至図20のそれぞ
れは、図2の直線2B−2Bに沿ったメモリ素子200の断面図に対応する。
を参照して述べることにする。図7乃至図14、及び図17乃至図20のそれぞ
れは、図2の直線2B−2Bに沿ったメモリ素子200の断面図に対応する。
【0047】 図7に示されるように、犠牲酸化物層248がp型シリコン基板203上に形
成される。次に、基板203の上面にドーパントが打ち込まれ、犠牲酸化物層2
48の下方にN+第3拡散領域234が形成される。当業者であればわかるよう
に、メモリ素子200が形成されるチップ領域への打ち込みを分離するために、
厳密でない(non-critical)マスクが使用されてもよい。製造プロセスの以下の
ステップで述べるように、打ち込み領域は第3の拡散領域234(図3参照)を
形成するために使用される。
成される。次に、基板203の上面にドーパントが打ち込まれ、犠牲酸化物層2
48の下方にN+第3拡散領域234が形成される。当業者であればわかるよう
に、メモリ素子200が形成されるチップ領域への打ち込みを分離するために、
厳密でない(non-critical)マスクが使用されてもよい。製造プロセスの以下の
ステップで述べるように、打ち込み領域は第3の拡散領域234(図3参照)を
形成するために使用される。
【0048】 図8に示されるように、犠牲酸化物層248が除去され、窒化物層242(ま
たは窒化物パッド)が、第3の拡散領域234の露出面上に形成される。典型的
な実施例では、犠牲酸化物層248が除去されず、窒化物層242が犠牲酸化物
層248の露出面上に形成される。次に、例えばエッチングにより、側壁212
を有するトレンチ252が基板203内に形成される。窒化物層242は、トレ
ンチ252の外側の基板203の領域を、続く処理ステップから保護する。
たは窒化物パッド)が、第3の拡散領域234の露出面上に形成される。典型的
な実施例では、犠牲酸化物層248が除去されず、窒化物層242が犠牲酸化物
層248の露出面上に形成される。次に、例えばエッチングにより、側壁212
を有するトレンチ252が基板203内に形成される。窒化物層242は、トレ
ンチ252の外側の基板203の領域を、続く処理ステップから保護する。
【0049】 標準のトレンチ記憶DRAM処理と同様、DTマスクがパッド・スタックをパ
ターン化するために使用される。犠牲酸化物層248が除去されない典型的な実
施例では、パッド・スタックが犠牲酸化物層248及び窒化物層242を含む。
ターン化するために使用される。犠牲酸化物層248が除去されない典型的な実
施例では、パッド・スタックが犠牲酸化物層248及び窒化物層242を含む。
【0050】 次に、トレンチ252の底部に、信号記憶ノードが形成される。信号記憶ノー
ドの第1の電極202は、トレンチ252の底部に隣接するように、基板203
内に形成される。当業者であればわかるように、第1の電極202は、ドーピン
グ原料物質の層をトレンチ252の底部に付着し、(例えばアニーリングにより
)ドーピング原料物質の層内の拡散元素を基板203内へ外部拡散し、次にドー
ピング原料物質を除去することにより形成される。
ドの第1の電極202は、トレンチ252の底部に隣接するように、基板203
内に形成される。当業者であればわかるように、第1の電極202は、ドーピン
グ原料物質の層をトレンチ252の底部に付着し、(例えばアニーリングにより
)ドーピング原料物質の層内の拡散元素を基板203内へ外部拡散し、次にドー
ピング原料物質を除去することにより形成される。
【0051】 導電バンド208は、隣接メモリ素子200の第1の電極202に結合する。
導電バンド208は、パッド窒化物層242が形成される前に、図3に示される
ような素子内に、深いN+層を形成する打ち込みにより形成される。例えば、1
.5MeV乃至2.0MeVのエネルギ・レベルでのリンの打ち込みが実行され
、約1.5×1013cm-2乃至約3.0×1013cm-2のドーピング量を有する
導電バンド208を形成する。当業者であればわかるように、第1の電極202
を形成するプロセスは、1メモリ素子200の第1の電極202が、別のメモリ
素子200の第1の電極202と併合するように、変更されてもよい。第1の電
極202が併合するとき、導電バンド208が除去される。
導電バンド208は、パッド窒化物層242が形成される前に、図3に示される
ような素子内に、深いN+層を形成する打ち込みにより形成される。例えば、1
.5MeV乃至2.0MeVのエネルギ・レベルでのリンの打ち込みが実行され
、約1.5×1013cm-2乃至約3.0×1013cm-2のドーピング量を有する
導電バンド208を形成する。当業者であればわかるように、第1の電極202
を形成するプロセスは、1メモリ素子200の第1の電極202が、別のメモリ
素子200の第1の電極202と併合するように、変更されてもよい。第1の電
極202が併合するとき、導電バンド208が除去される。
【0052】 次に、複合窒化物/酸化物層などのノード誘電体206が、トレンチ252の
底部に形成される。トレンチ252は、N+ポリシリコンなどの第1の導体25
4により充填され、窒化物層242の頂部に合わせて平坦化される。第1の導体
254が、基板203の上面より低い位置までへこませられ、信号転送素子を形
成するための十分な深さをトレンチ252内に確保する。
底部に形成される。トレンチ252は、N+ポリシリコンなどの第1の導体25
4により充填され、窒化物層242の頂部に合わせて平坦化される。第1の導体
254が、基板203の上面より低い位置までへこませられ、信号転送素子を形
成するための十分な深さをトレンチ252内に確保する。
【0053】 次に、トレンチ252の側壁212に沿って、カラー酸化物210が形成され
る。カラー酸化物210は、例えば化学気相蒸着(CVD)により、酸化物をト
レンチ252内に付着することにより形成される。次に、反応性イオン・エッチ
ング(RIE)により、酸化物をトレンチ252の中央部分からエッチングし、
トレンチ252の側壁212に沿って、カラー酸化物210を保持する。
る。カラー酸化物210は、例えば化学気相蒸着(CVD)により、酸化物をト
レンチ252内に付着することにより形成される。次に、反応性イオン・エッチ
ング(RIE)により、酸化物をトレンチ252の中央部分からエッチングし、
トレンチ252の側壁212に沿って、カラー酸化物210を保持する。
【0054】 図9に示されるように、第2の導体256がトレンチ252内に付着される。
第2の導体256が窒化物層242の上面に合わせて平坦化され、次にへこませ
られる。典型的な実施例では、第2の導体256が第1の導体254の頂部上、
約0.5μm乃至約1.0μmの深さまでへこませられる。次に、露出されたカ
ラー酸化物210が、等方性エッチングにより除去される。
第2の導体256が窒化物層242の上面に合わせて平坦化され、次にへこませ
られる。典型的な実施例では、第2の導体256が第1の導体254の頂部上、
約0.5μm乃至約1.0μmの深さまでへこませられる。次に、露出されたカ
ラー酸化物210が、等方性エッチングにより除去される。
【0055】 図10に示されるように、次に、第2の導体256の頂部が、残りのカラー酸
化物210の頂部よりも低い位置までへこませられる。典型的な実施例では、へ
こみの距離は、トレンチ252の側壁212に沿って後に形成される信号転送領
域222の厚さにほぼ等しい。カラー酸化物210より低い位置まで、第2の導
体256をへこませることにより、(続いて形成される)第1の拡散領域218
が、実質的にカラー酸化物210の背後にへこませられる。この構成は、1つの
メモリ素子200の第1の拡散領域218と、別のメモリ素子200の第1の拡
散領域218との間の、改善された分離を提供する。第1の拡散領域218がカ
ラー酸化物210の背後にへこませられる構成は、分離を改善する。なぜなら、
隣接メモリ素子200の第1の拡散領域218との間の距離が増加され、またフ
ィールド・ラインがカラー酸化物210により、部分的にシールドされるからで
ある。
化物210の頂部よりも低い位置までへこませられる。典型的な実施例では、へ
こみの距離は、トレンチ252の側壁212に沿って後に形成される信号転送領
域222の厚さにほぼ等しい。カラー酸化物210より低い位置まで、第2の導
体256をへこませることにより、(続いて形成される)第1の拡散領域218
が、実質的にカラー酸化物210の背後にへこませられる。この構成は、1つの
メモリ素子200の第1の拡散領域218と、別のメモリ素子200の第1の拡
散領域218との間の、改善された分離を提供する。第1の拡散領域218がカ
ラー酸化物210の背後にへこませられる構成は、分離を改善する。なぜなら、
隣接メモリ素子200の第1の拡散領域218との間の距離が増加され、またフ
ィールド・ラインがカラー酸化物210により、部分的にシールドされるからで
ある。
【0056】 図11に示されるように、選択的エピタキシャル・シリコンすなわちepi2
60が、トレンチ252の露出された側壁212上に成長される。典型的な実施
例では、epi260が低温エピタキシャル成長プロセスにより成長される。側
壁212上のepi260の成長の間、ポリシリコンが第2の導体256の露出
面上に凝集し、第3の導体258を形成する。好適な実施例では、epi260
が本来真性的に付着され、非シリコン面に対するその選択性を向上させる。
60が、トレンチ252の露出された側壁212上に成長される。典型的な実施
例では、epi260が低温エピタキシャル成長プロセスにより成長される。側
壁212上のepi260の成長の間、ポリシリコンが第2の導体256の露出
面上に凝集し、第3の導体258を形成する。好適な実施例では、epi260
が本来真性的に付着され、非シリコン面に対するその選択性を向上させる。
【0057】 トレンチ252の側壁212から成長されるepi260は、基板203から
のドーパントの拡散により、そのドーピングを獲得する。例えば、ホウ素がドー
プされたp型基板では、ホウ素がepi260内に拡散する。典型的な実施例で
は、信号転送領域222のドーピングを個別に適合化するために、epi260
層内のホウ素ドーピングが、epi260成長に続く斜めの打ち込みにより増強
される。或いは、epi260の成長の間に、epi260のドーピングが、そ
の場(in-situ)ドーピングにより増強されてもよい。
のドーパントの拡散により、そのドーピングを獲得する。例えば、ホウ素がドー
プされたp型基板では、ホウ素がepi260内に拡散する。典型的な実施例で
は、信号転送領域222のドーピングを個別に適合化するために、epi260
層内のホウ素ドーピングが、epi260成長に続く斜めの打ち込みにより増強
される。或いは、epi260の成長の間に、epi260のドーピングが、そ
の場(in-situ)ドーピングにより増強されてもよい。
【0058】 典型的な実施例では、epi260のドーピング濃度が、第3の導体258内
のドーピング濃度よりもほぼ2桁小さい。典型的な実施例では、epi260が
1×1016cm-3乃至1×1017cm-3の不純物濃度範囲にドープされ、第3の
導体258は、5×1019cm-3乃至1×1020cm-3のドーパント濃度を有す
る。この関係により、第3の導体258のドーピング濃度は、epi260に導
入されるドーパントにより、無視できる程度にしか影響を受けない。第3の導体
258のドーピング濃度は、第2の導体256からの外部拡散により決定される
。
のドーピング濃度よりもほぼ2桁小さい。典型的な実施例では、epi260が
1×1016cm-3乃至1×1017cm-3の不純物濃度範囲にドープされ、第3の
導体258は、5×1019cm-3乃至1×1020cm-3のドーパント濃度を有す
る。この関係により、第3の導体258のドーピング濃度は、epi260に導
入されるドーパントにより、無視できる程度にしか影響を受けない。第3の導体
258のドーピング濃度は、第2の導体256からの外部拡散により決定される
。
【0059】 第3の導体258の凝集N+ポリシリコン面は、epi260ポリシリコン面
と併合し、信号転送素子と信号記憶ノードとの間に、ストラップを形成する。第
3の導体258のN+ポリシリコン面内のn型ドーパントは、多結晶と単結晶と
の間の界面を横断して拡散し、第1の拡散領域218を形成する。N+第3拡散
領域234内のn型ドーパントは、トレンチ側壁212を横断して拡散し、第2
の拡散領域220を形成する。第1の拡散領域218と第2の拡散領域220と
の間のepi260は、信号転送領域222を形成し、メモリ素子200の動作
の間、ここにチャネルが形成される。
と併合し、信号転送素子と信号記憶ノードとの間に、ストラップを形成する。第
3の導体258のN+ポリシリコン面内のn型ドーパントは、多結晶と単結晶と
の間の界面を横断して拡散し、第1の拡散領域218を形成する。N+第3拡散
領域234内のn型ドーパントは、トレンチ側壁212を横断して拡散し、第2
の拡散領域220を形成する。第1の拡散領域218と第2の拡散領域220と
の間のepi260は、信号転送領域222を形成し、メモリ素子200の動作
の間、ここにチャネルが形成される。
【0060】 図12に示されるように、第1及び第2の拡散領域218及び220、信号転
送領域222、及び第3の導体258上に、ゲート絶縁体224が形成される。
典型的な実施例では、ゲート絶縁体224は、酸化物層を成長させることにより
形成される。酸化物層は第3の導体258上では、第1及び第2の拡散領域21
8、220、及び信号転送領域222と比較して、その高ドーピング濃度により
、厚く成長する。酸化条件に応じて、第3の導体258上にゲート絶縁体224
を形成する酸化物の厚さと、epi260上にゲート絶縁体224を形成する酸
化物の厚さの比は、例えば10:1である。
送領域222、及び第3の導体258上に、ゲート絶縁体224が形成される。
典型的な実施例では、ゲート絶縁体224は、酸化物層を成長させることにより
形成される。酸化物層は第3の導体258上では、第1及び第2の拡散領域21
8、220、及び信号転送領域222と比較して、その高ドーピング濃度により
、厚く成長する。酸化条件に応じて、第3の導体258上にゲート絶縁体224
を形成する酸化物の厚さと、epi260上にゲート絶縁体224を形成する酸
化物の厚さの比は、例えば10:1である。
【0061】 第3の導体258上のゲート絶縁体224の酸化物の厚さが増加すると、(続
いて形成される)第1のゲート導体226と、第3の導体258との間の分離が
増加し、ゲート・キャパシタンスが減少する。ゲート絶縁体224を成長させる
前に、ゲート絶縁体224としてのより厚い酸化物が、例えば酸化物の平行(co
llimated)スパッタリングまたはHDP(high density plasma:高密度プラズ
マ)付着を用いて、方向性付着(directional deposition)により、第3の導体
258上に形成されてもよい。方向性付着は酸化物をもっぱら水平面上に形成す
るが、ゲート絶縁体224を成長させる前に、等方性エッチングを用いて、垂直
面(epi260など)から付着酸化物を除去してもよい。
いて形成される)第1のゲート導体226と、第3の導体258との間の分離が
増加し、ゲート・キャパシタンスが減少する。ゲート絶縁体224を成長させる
前に、ゲート絶縁体224としてのより厚い酸化物が、例えば酸化物の平行(co
llimated)スパッタリングまたはHDP(high density plasma:高密度プラズ
マ)付着を用いて、方向性付着(directional deposition)により、第3の導体
258上に形成されてもよい。方向性付着は酸化物をもっぱら水平面上に形成す
るが、ゲート絶縁体224を成長させる前に、等方性エッチングを用いて、垂直
面(epi260など)から付着酸化物を除去してもよい。
【0062】 図13に示されるように、トレンチ252の残りの部分に、N+ポリシリコン
などの第1のゲート導体226が充填される。次に、第1のゲート導体226が
平坦化され、epi260の頂部より低い位置までへこませられる。次に、ep
i260の露出部分に、N+打ち込みが行われる。トレンチ252の外側の基板
203の領域が、窒化物層242によりマスクされる。この打ち込みは更に、ビ
ットライン・スタッド導体232に結合される第2の拡散領域220のドーピン
グを画定する。
などの第1のゲート導体226が充填される。次に、第1のゲート導体226が
平坦化され、epi260の頂部より低い位置までへこませられる。次に、ep
i260の露出部分に、N+打ち込みが行われる。トレンチ252の外側の基板
203の領域が、窒化物層242によりマスクされる。この打ち込みは更に、ビ
ットライン・スタッド導体232に結合される第2の拡散領域220のドーピン
グを画定する。
【0063】 図14に示されるように、酸化物スペーサ229が、窒化物層242の露出さ
れた側壁上に、露出されたepi260に隣接して形成される。N+ポリシリコ
ンなどの第2のゲート導体228が付着され、窒化物層242の頂部に合わせて
平坦化される。酸化物キャップ262が、露出された第2のゲート導体228上
に成長される。低温高圧酸化により酸化物キャップ262を形成し、熱収支(he
at budget)を最小化してもよい。酸化物キャップ262は、続くエッチングの
間に、トレンチ252内の第2のゲート導体228を保護する。
れた側壁上に、露出されたepi260に隣接して形成される。N+ポリシリコ
ンなどの第2のゲート導体228が付着され、窒化物層242の頂部に合わせて
平坦化される。酸化物キャップ262が、露出された第2のゲート導体228上
に成長される。低温高圧酸化により酸化物キャップ262を形成し、熱収支(he
at budget)を最小化してもよい。酸化物キャップ262は、続くエッチングの
間に、トレンチ252内の第2のゲート導体228を保護する。
【0064】 図15乃至図17を参照して、準最小幅の結合領域201(図2参照)の形成
について述べる。結合領域201は必ずしも準最小幅を有さず、特定の素子要件
に従い変更され得る。例えば、狭い幅は環状信号転送領域222が低いしきい値
電圧を有する割合を高め、このことは信号転送領域を大きな電流が流れることを
許容する。逆に、広い幅は導電結合部材236への確実な接続、並びに改善され
た電荷転送効率をもたらす。
について述べる。結合領域201は必ずしも準最小幅を有さず、特定の素子要件
に従い変更され得る。例えば、狭い幅は環状信号転送領域222が低いしきい値
電圧を有する割合を高め、このことは信号転送領域を大きな電流が流れることを
許容する。逆に、広い幅は導電結合部材236への確実な接続、並びに改善され
た電荷転送効率をもたらす。
【0065】 ポリシリコンの層が、好適には低温(例えば500℃乃至700℃)において
、基板上に付着され、次にパターン化されて、図15に示されるような、ストラ
イプ264を形成する。これらのポリシリコンのストライプ264は、結合領域
201の幅、及び導電結合部材236(図3)の幅を画定するスペーサのマンド
レル(mandrel)として作用する。他の材料もマンドレルとして使用可能である
。好適には、マンドレル材料は、続くスペーサ材料及び下側の材料に対して選択
的にエッチングされる。
、基板上に付着され、次にパターン化されて、図15に示されるような、ストラ
イプ264を形成する。これらのポリシリコンのストライプ264は、結合領域
201の幅、及び導電結合部材236(図3)の幅を画定するスペーサのマンド
レル(mandrel)として作用する。他の材料もマンドレルとして使用可能である
。好適には、マンドレル材料は、続くスペーサ材料及び下側の材料に対して選択
的にエッチングされる。
【0066】 パラリン(paralyne)の層がマンドレル・ストライプ264上に付着され、反
応性イオン・エッチングによりエッチングされて、マンドレル・ストライプ26
4の各側に、スペーサ266が形成される。スペーサ266の厚さ及びマンドレ
ル・ストライプ264の厚さは、導電結合部材236及び結合領域201の幅を
決定する。スペーサ材料の選択は、パラリンに限られるものではない。好適には
、スペーサ材料は、下側の酸化物及び窒化物を損傷することなく形成され、窒化
物及びシリコンのための、結合領域201のエッチングに耐えることができる。
他の典型的なスペーサ材料には、ポリイミドなどのポリマ、及びフォトレジスト
が含まれる。
応性イオン・エッチングによりエッチングされて、マンドレル・ストライプ26
4の各側に、スペーサ266が形成される。スペーサ266の厚さ及びマンドレ
ル・ストライプ264の厚さは、導電結合部材236及び結合領域201の幅を
決定する。スペーサ材料の選択は、パラリンに限られるものではない。好適には
、スペーサ材料は、下側の酸化物及び窒化物を損傷することなく形成され、窒化
物及びシリコンのための、結合領域201のエッチングに耐えることができる。
他の典型的なスペーサ材料には、ポリイミドなどのポリマ、及びフォトレジスト
が含まれる。
【0067】 結合領域201を形成することが所望される際、スペーサ266をエッチング
から保護するために、カット・マスク268またはトリム・マスクが使用される
。カット・マスク268は、結合領域201を含むマンドレル・ストライプ26
4の一部分を画定する。
から保護するために、カット・マスク268またはトリム・マスクが使用される
。カット・マスク268は、結合領域201を含むマンドレル・ストライプ26
4の一部分を画定する。
【0068】 次に、マンドレル・ストライプ264が、スペーサ266、酸化物及び窒化物
に対して、選択的に除去される。この除去は、スペーサ266の準最小幅のライ
ンを残し、図16に示されるように、メモリ素子200のアレイにおいて、結合
領域201を画定するパラリン・マスク270を形成する。図17は、メモリ素
子200の横断面図において、パラリン・マスク270を示す。
に対して、選択的に除去される。この除去は、スペーサ266の準最小幅のライ
ンを残し、図16に示されるように、メモリ素子200のアレイにおいて、結合
領域201を画定するパラリン・マスク270を形成する。図17は、メモリ素
子200の横断面図において、パラリン・マスク270を示す。
【0069】 パラリン・マスク270を用いて、窒化物層242内の結合領域201を画定
するために、保護されていない窒化物層242が、酸化物に対して選択的に、下
方の基板203の表面に向けてエッチングされる。酸化物キャップ262がトレ
ンチ252を覆うので、正味のパターンはパラリン・マスク270とトレンチ2
52の合体である。露出された基板203が、カラー酸化物210の頂部より僅
かに下に位置する深さまでエッチングされる。
するために、保護されていない窒化物層242が、酸化物に対して選択的に、下
方の基板203の表面に向けてエッチングされる。酸化物キャップ262がトレ
ンチ252を覆うので、正味のパターンはパラリン・マスク270とトレンチ2
52の合体である。露出された基板203が、カラー酸化物210の頂部より僅
かに下に位置する深さまでエッチングされる。
【0070】 酸化物スペーサが、続くP+打ち込みからの保護のために、シリコンの露出さ
れた垂直側壁上に形成される。基板203の露出された水平面はドーパントを打
ち込まれ、図18に示されるようなP+導電領域272を形成する。このP+導
電領域272は、導電結合部材236を互いに結合し、更に基準電圧(図示せず
)に結合する。次にSTI領域240は、P+導電領域272上に形成される。
例えばSTI領域240は、CVDまたはHDPにより形成されてもよい。図1
8に示されるように、STI領域240が付着された後、メモリ素子200は、
トレンチ252上の酸化物キャップ262(図17)が除去され、下側の第2の
ゲート導体228の上面が露出されるまで平坦化される。
れた垂直側壁上に形成される。基板203の露出された水平面はドーパントを打
ち込まれ、図18に示されるようなP+導電領域272を形成する。このP+導
電領域272は、導電結合部材236を互いに結合し、更に基準電圧(図示せず
)に結合する。次にSTI領域240は、P+導電領域272上に形成される。
例えばSTI領域240は、CVDまたはHDPにより形成されてもよい。図1
8に示されるように、STI領域240が付着された後、メモリ素子200は、
トレンチ252上の酸化物キャップ262(図17)が除去され、下側の第2の
ゲート導体228の上面が露出されるまで平坦化される。
【0071】 図19に示されるように、ワードライン導体230及びワードライン酸化物キ
ャップ276を含むワードライン・スタックが付着され、パターン化される。好
適には、ワードライン・スタックは、金属やケイ化物などの高導電材料と、上側
の酸化物層とから成る。酸化物スペーサ244が、ワードライン・スタックの側
壁上に形成される。窒化物278の層、好適には窒化ケイ素が付着され、ワード
ライン酸化物キャップ276の頂部に合わせて平坦化される。
ャップ276を含むワードライン・スタックが付着され、パターン化される。好
適には、ワードライン・スタックは、金属やケイ化物などの高導電材料と、上側
の酸化物層とから成る。酸化物スペーサ244が、ワードライン・スタックの側
壁上に形成される。窒化物278の層、好適には窒化ケイ素が付着され、ワード
ライン酸化物キャップ276の頂部に合わせて平坦化される。
【0072】 図20に示されるように、ビットライン・スタッド導体232が付着されるバ
イア282をエッチングするために、マスク280が形成される。エッチングは
、酸化物及びシリコンに対して選択的に行われる。エッチングの後、矢印284
により示されるように、n型ドーパントがバイア282内に打ち込まれる。打ち
込みは、第3の拡散領域234の中央部分のドーパント濃度及びサイズを増加す
る。典型的な実施例では、導電結合部材236にホウ素などのp型ドーパントが
打ち込まれ、その電荷転送効率を改善する。ビットライン・スタッド導体232
が次に付着され、平坦化されて、図3に示される構造が生成される。
イア282をエッチングするために、マスク280が形成される。エッチングは
、酸化物及びシリコンに対して選択的に行われる。エッチングの後、矢印284
により示されるように、n型ドーパントがバイア282内に打ち込まれる。打ち
込みは、第3の拡散領域234の中央部分のドーパント濃度及びサイズを増加す
る。典型的な実施例では、導電結合部材236にホウ素などのp型ドーパントが
打ち込まれ、その電荷転送効率を改善する。ビットライン・スタッド導体232
が次に付着され、平坦化されて、図3に示される構造が生成される。
【0073】 前述の製造プロセスは、トレンチ252に自己整合されるワードライン導体2
30を提供する。このフィーチャは、ビットライン・スタッド導体232のため
の十分な領域を提供する一方で、トレンチ252間の間隔を最小化することを可
能にする。
30を提供する。このフィーチャは、ビットライン・スタッド導体232のため
の十分な領域を提供する一方で、トレンチ252間の間隔を最小化することを可
能にする。
【0074】 典型的な製造プロセスは、周囲の分離に自己整合される信号転送素子を形成す
るために使用される。この特徴は、レイアウト密度の改善と、信号転送素子の有
効幅の増加と、分離に関連付けられる端部寄生(edge parasitics)の除去を可
能にする。典型的な実施例では、ビットライン・コンタクトがワードラインに対
して境界が無く、メモリ素子密度の増加を可能にする。
るために使用される。この特徴は、レイアウト密度の改善と、信号転送素子の有
効幅の増加と、分離に関連付けられる端部寄生(edge parasitics)の除去を可
能にする。典型的な実施例では、ビットライン・コンタクトがワードラインに対
して境界が無く、メモリ素子密度の増加を可能にする。
【0075】 本発明の典型的な実施例によれば、1F×2F記憶キャパシタを含む6F2基
板表面積と、スケーリング能力とを有するDRAMメモリ素子200が提供され
る。典型的な実施例におけるSTI領域240は、グローバル・カラー分離(gl
obal collar isolation)と呼ばれる。グローバル・カラー分離は、分離領域が
、結合領域201とトレンチ252との合体によって含まれない全ての領域によ
り形成される事実を言及する。
板表面積と、スケーリング能力とを有するDRAMメモリ素子200が提供され
る。典型的な実施例におけるSTI領域240は、グローバル・カラー分離(gl
obal collar isolation)と呼ばれる。グローバル・カラー分離は、分離領域が
、結合領域201とトレンチ252との合体によって含まれない全ての領域によ
り形成される事実を言及する。
【0076】 添付の図面に示されたトレンチ252は、鋭い角部を有するが、これらの縁部
は、当業者であればわかるように、丸められてもよい。また、用語"側壁"(side
wall)は、トレンチ252が丸みのある角部、及び単一の連続的な側壁を有す
る場合も包含する。縁部の無い単一の信号転送素子は、縁部寄生も、また幅及び
分離の変化によるVt変化のいずれも生じない。
は、当業者であればわかるように、丸められてもよい。また、用語"側壁"(side
wall)は、トレンチ252が丸みのある角部、及び単一の連続的な側壁を有す
る場合も包含する。縁部の無い単一の信号転送素子は、縁部寄生も、また幅及び
分離の変化によるVt変化のいずれも生じない。
【0077】 典型的な実施例では、6F2の表面積を有する素子において、信号転送素子が
、トレンチ252の周囲として定義される幅(W)と、第1の拡散領域218か
ら第2の拡散領域220までの距離として定義される長さ(L)と、2:1より
も大きな幅W対長さLの比とを有する。別の典型的な実施例では、W対Lの比は
5:1よりも大きい。
、トレンチ252の周囲として定義される幅(W)と、第1の拡散領域218か
ら第2の拡散領域220までの距離として定義される長さ(L)と、2:1より
も大きな幅W対長さLの比とを有する。別の典型的な実施例では、W対Lの比は
5:1よりも大きい。
【0078】 典型的な実施例では、信号転送領域222が、完全空乏化動作を可能にする不
純物濃度にドープされる。完全空乏化動作は、達成するのが容易である。なぜな
ら、第1のゲート導体226の大部分が、導電結合部材236と接触しない信号
転送領域222の部分上にあるからである。完全空乏化モードで動作するとき、
本体内のイオン化された不純物電荷によるVtへの寄与は小さく、P+ゲートま
たは負のワードライン列が、所望のオフ電流を達成するために使用される。この
ように、ほぼ理想的な準Vt勾配、及び無視できる基板感度を有する素子動作が
可能になる。
純物濃度にドープされる。完全空乏化動作は、達成するのが容易である。なぜな
ら、第1のゲート導体226の大部分が、導電結合部材236と接触しない信号
転送領域222の部分上にあるからである。完全空乏化モードで動作するとき、
本体内のイオン化された不純物電荷によるVtへの寄与は小さく、P+ゲートま
たは負のワードライン列が、所望のオフ電流を達成するために使用される。この
ように、ほぼ理想的な準Vt勾配、及び無視できる基板感度を有する素子動作が
可能になる。
【0079】 前述の典型的な実施例は、接触体(contacted body)SOI素子に電気的に等
価である。従って、本発明による素子は浮動体効果による、動的データ保存問題
を有さない。例えば典型的な実施例では、信号転送領域222の電位が、障害の
後、約5nsで迅速に均衡する。
価である。従って、本発明による素子は浮動体効果による、動的データ保存問題
を有さない。例えば典型的な実施例では、信号転送領域222の電位が、障害の
後、約5nsで迅速に均衡する。
【0080】 本発明に従う典型的な素子は、チャネル長変化に対して、無視できるVt感度
で動作する。この利点が可能になる理由は、トレンチ252内に形成される信号
転送領域222の長さが、最小フィーチャ・サイズ及び基板表面積の制限から、
切り離されるからである。こうして、素子が長いチャネル振舞いを示す。
で動作する。この利点が可能になる理由は、トレンチ252内に形成される信号
転送領域222の長さが、最小フィーチャ・サイズ及び基板表面積の制限から、
切り離されるからである。こうして、素子が長いチャネル振舞いを示す。
【0081】 典型的な実施例では、メモリ素子200が基板−プレート−トレンチ設計(S
PT)を使用する。この設計は、スタックド・イン・トレンチ設計で見られるよ
うな、複数層に起因するトレンチ252の最小寸法の制限を回避する。典型的な
実施例では、信号記憶ノードの第1及び第2の電極202、204の両方が、n
型シリコンである。この選択は、第1の電極202としてP+基板を使用するよ
りも好ましい。なぜならこの場合、高い組み込みフィールド及び限られたバイア
ス・オプションにより、ノード誘電体の信頼性が劣化するからである。第1の電
極202としてP+基板を使用して、同等の信頼性を達成するためには、ノード
誘電体206を相当厚く形成しなければならず、その結果、記憶キャパシタンス
が低下してしまう。
PT)を使用する。この設計は、スタックド・イン・トレンチ設計で見られるよ
うな、複数層に起因するトレンチ252の最小寸法の制限を回避する。典型的な
実施例では、信号記憶ノードの第1及び第2の電極202、204の両方が、n
型シリコンである。この選択は、第1の電極202としてP+基板を使用するよ
りも好ましい。なぜならこの場合、高い組み込みフィールド及び限られたバイア
ス・オプションにより、ノード誘電体の信頼性が劣化するからである。第1の電
極202としてP+基板を使用して、同等の信頼性を達成するためには、ノード
誘電体206を相当厚く形成しなければならず、その結果、記憶キャパシタンス
が低下してしまう。
【図1】 垂直メモリ素子の断面図である。
【図2】 本発明の典型的な実施例に従うメモリ素子の上面図である。
【図3】 図2の直線2B−2Bに沿ったメモリ素子の断面図である。
【図4】 図2の直線2C−2Cに沿ったメモリ素子の断面図である。
【図5】 図2の直線2D−2Dに沿ったメモリ素子の断面図である。
【図6】 本発明の典型的な実施例に従うメモリ素子の上面図である。
【図7】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図8】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図9】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図10】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図11】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図12】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図13】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図14】 本発明の典型的な実施例に従う製造プロセスを示す断面図である。
【図15】 本発明の別の典型的な実施例に従う製造プロセスを示す上面図である。
【図16】 本発明の別の典型的な実施例に従う製造プロセスを示す上面図である。
【図17】 本発明に従う更に別の製造プロセスを示す断面図である。
【図18】 本発明に従う更に別の製造プロセスを示す断面図である。
【図19】 本発明に従う更に別の製造プロセスを示す断面図である。
【図20】 本発明に従う更に別の製造プロセスを示す断面図である。
9、14 絶縁層 10 基板 11 第1電極 12 拡散層 15 第2電極 19 絶縁膜 20、28 ビットライン 22 チャネル領域 23、24 拡散領域 26 ゲート電極 30 ワードライン 201 結合領域 202 信号記憶ノード第1電極 203 p型シリコン基板 204 信号記憶ノード第2電極 206 ノード誘電体 208 導電バンド 210 カラー酸化物 212 トレンチ側壁 218 第1拡散領域 220 第2拡散領域 222 信号転送領域 234 第3拡散領域 236 導電結合部材 226 第1ゲート導体 228 第2ゲート導体 229、244 酸化物スペーサ 230 ワードライン導体 232 ビットライン・スタッド導体 242 窒化物パッド 246 ビットライン導体 251 絶縁体 252 トレンチ 254 第1の導体 256 第2の導体 258 第3の導体 266 スペーサ 268 カット・マスク 270 パラリン・マスク 272 導電領域 276 ワードライン酸化物キャップ 280 マスク
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),OA(BF,BJ ,CF,CG,CI,CM,GA,GN,GW,ML, MR,NE,SN,TD,TG),AP(GH,GM,K E,LS,MW,SD,SL,SZ,TZ,UG,ZW ),EA(AM,AZ,BY,KG,KZ,MD,RU, TJ,TM),AE,AL,AM,AT,AU,AZ, BA,BB,BG,BR,BY,CA,CH,CN,C R,CU,CZ,DE,DK,DM,EE,ES,FI ,GB,GD,GE,GH,GM,HR,HU,ID, IL,IN,IS,JP,KE,KG,KP,KZ,L C,LK,LR,LS,LT,LU,LV,MD,MG ,MK,MN,MW,MX,NO,NZ,PL,PT, RO,RU,SD,SE,SG,SI,SK,SL,T J,TM,TR,TT,UA,UG,UZ,VN,YU ,ZA,ZW (72)発明者 シュー、ルイス アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・コート 7 (72)発明者 マンデルマン、ジャック アメリカ合衆国12582、ニューヨーク州ス トームビル、ジャミー・レーン 5 Fターム(参考) 5F083 AD17 GA09 JA04 NA01
Claims (21)
- 【請求項1】 ビットライン導体と、 ワードライン導体と、 基板内に形成される側壁を有するトレンチを含む基板と、 第1の電極と、前記トレンチ内に形成される第2の電極と、前記第1及び第2
の電極間に形成されるノード誘電体とを有する信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有する環状信号転送領域と、 ii)前記信号転送領域の前記第1の端部を、前記信号記憶ノードの前記第2の
電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を、前記ビットライン導体に結合す
る第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含む、信号転送素子と、 前記信号転送領域の外面の一部を基準電位に結合する導電結合部材と を含むメモリ素子。 - 【請求項2】 前記信号記憶ノードの前記第1の電極が、前記トレンチに隣接して、前記基板
内に形成される、請求項1記載のメモリ素子。 - 【請求項3】 前記第1の電極及び前記第2の電極の両方が、同一のp型シリコンまたはn型
シリコンから構成される、請求項1または請求項2記載のメモリ素子。 - 【請求項4】 前記信号転送素子の前記信号転送領域が、完全空乏化モードで動作する不純物
濃度にドープされる、請求項1乃至請求項3のいずれかに記載のメモリ素子。 - 【請求項5】 前記信号転送素子の前記第1の拡散領域が、前記トレンチの側壁の内部に形成
される、請求項1乃至請求項4のいずれかに記載のメモリ素子。 - 【請求項6】 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物を含み、前記第2
の電極が多結晶シリコンを含み、前記信号転送領域がエピタキシャル・シリコン
から成り、前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第
1の拡散領域が前記併合領域内において、前記トレンチの側壁の内部に形成され
る、請求項1乃至請求項5のいずれかに記載のメモリ素子。 - 【請求項7】 前記信号転送素子が、前記トレンチの側壁の周囲の距離として定義される幅と
、前記第1の拡散領域から前記第2の拡散領域までの距離として定義される長さ
と、2:1よりも大きな幅対長さの比とを有する、請求項1乃至請求項6のいず
れかに記載のメモリ素子。 - 【請求項8】 前記信号転送領域の前記外面に隣接する酸化物分離領域を含む、請求項1乃至
請求項7のいずれかに記載のメモリ素子。 - 【請求項9】 ビットライン導体と、 ワードライン導体と、 トレンチ内に形成される側壁を有するトレンチを含む基板と、 第1の電極と、前記トレンチ内に形成される多結晶シリコンから成る第2の電
極と、前記第1及び第2の電極間に形成されるノード誘電体とを有する信号記憶
ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有し、エピタキシャル・シリコンから成る環状信号転送領域と、 ii)前記トレンチの側壁の内部にあって、前記信号転送領域の前記第1の端部
を、前記信号記憶ノードの前記第2の電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を、前記ビットライン導体に結合す
る第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含む、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と、 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物と、 を含み、 前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第1の拡散
領域が前記併合領域内に形成される、メモリ素子。 - 【請求項10】 前記信号転送素子の前記信号転送領域が、完全空乏化モードで動作する不純物
濃度にドープされる、請求項9記載のメモリ素子。 - 【請求項11】 前記導電結合部材に結合される前記一部を除き、前記信号転送領域の前記外面
に隣接する酸化物分離領域を含む、請求項9または請求項10記載のメモリ素子
。 - 【請求項12】 メモリ素子のアレイであって、各メモリ素子が、 ビットライン導体と、 ワードライン導体と、 基板内に形成される縁部の無い側壁を有するトレンチを含む基板と、 前記トレンチに隣接して前記基板内に形成される第1の電極と、前記トレンチ
内に形成される多結晶シリコンから成る第2の電極と、前記第1及び第2の電極
間に形成されるノード誘電体とを有し、前記第1の電極及び第2の電極の両方が
同一のp型シリコンまたはn型シリコンから構成される、信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有し、完全空乏化モードで動作する不純物濃度にドープされる、エピタキ
シャル・シリコンから成る環状信号転送領域と、 ii)前記トレンチの側壁の内部にあって、前記信号転送領域の前記第1の端部
を、前記信号記憶ノードの前記第2の電極に結合する第1の拡散領域と、 iii)前記信号転送領域の前記第2の端部を前記ビットライン導体に結合する
第2の拡散領域と、 iv)前記信号転送領域の前記内面を被覆するゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体と を含み、 前記信号転送素子が前記トレンチの側壁の周囲の幅と、前記第1の拡散領域か
ら前記第2の拡散領域までの長さと、2:1よりも大きな幅対長さの比とを有す
る、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位と、前記メモリ素子のアレイ内
の少なくとも1つの他のメモリ素子の前記信号転送領域とに結合する導電結合部
材と、 前記トレンチの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面
と、前記ノード誘電体の端部に隣接する第1の端部と、前記信号転送領域の前記
第1の端部に隣接する第2の端部とを有する環状カラー酸化物とを含み、 前記第2の電極及び前記信号転送領域が併合領域内で併合し、前記第1の拡散
領域が併合領域内に形成され、更に、 前記導電結合部材に結合される前記外面の一部を除き、前記信号転送領域の前
記外面に隣接して形成される酸化物分離領域と を含む、メモリ素子のアレイ。 - 【請求項13】 メモリ素子を製造するプロセスであって、 a)基板を提供するステップと、 b)側壁を有するトレンチを前記基板内に形成するステップと、 c)第1の電極と、前記第1の電極からノード誘電体及びカラー酸化物層によ
り分離されて、前記トレンチ内に形成される第2の電極とを有する信号記憶ノー
ドを形成するステップと、 d)前記第2の電極に結合される第1の拡散領域と、前記第1の拡散領域に結
合される第1の端部を有し、前記トレンチの側壁に隣接して形成される信号転送
領域と、前記信号転送領域の第2の端部に結合される第2の拡散領域とを有する
信号転送素子を、前記トレンチ内に形成するステップと、 e)前記信号転送領域を基準電位に結合する導電結合部材を形成するステップ
と を含むプロセス。 - 【請求項14】 ステップd)が、環状信号転送領域を半導体のエピタキシャル成長により形成
するステップを含む、請求項13記載のプロセス。 - 【請求項15】 前記環状信号転送領域が半導体の低温エピタキシャル成長により形成される、
請求項14記載のプロセス。 - 【請求項16】 前記トレンチの側壁に隣接して、前記信号転送領域の反対側に酸化物分離領域
を形成するステップを含む、請求項13乃至請求項15のいずれかに記載のプロ
セス。 - 【請求項17】 前記信号転送領域を、完全空乏化モードで動作する不純物濃度にドープするス
テップを含む、請求項13乃至請求項16のいずれかに記載のプロセス。 - 【請求項18】 前記第2の電極がポリシリコンから成り、 ステップc)が、前記トレンチの側壁に隣接する外面と、前記第2の電極の上
部に隣接する内面と、前記ノード誘電体の端部に隣接する第1の端部と、前記信
号転送領域の前記第1の端部に隣接する第2の端部とを有する環状カラー酸化物
を形成するステップを含み、 ステップd)が、環状エピタキシャル信号転送領域を前記トレンチの側壁に隣
接して、及び前記カラー酸化物の前記第2の端部に隣接して成長させるステップ
を含み、ポリシリコンが前記第2の電極上に凝集して、前記第2の電極を増大さ
せ、エピタキシャル領域と併合して、併合領域を形成し、前記第1の拡散領域が
前記併合領域内に形成される、請求項13乃至請求項17のいずれかに記載のプ
ロセス。 - 【請求項19】 ステップb)が、前記トレンチの側壁の周囲の幅Wを有するトレンチを形成す
るステップを含み、ステップd)が、前記第1の拡散領域から前記第2の拡散領
域までの長さLを有する環状信号転送領域を形成するステップを含み、W:Lの
比が2:1よりも大きい、請求項13乃至請求項17のいずれかに記載のプロセ
ス。 - 【請求項20】 メモリ素子を製造するプロセスであって、 a)基板を提供するステップと、 b)側壁を有するトレンチを基板内に形成するステップと、 c)第1の電極と、第1の電極からノード誘電体及び環状カラー酸化物層によ
り分離され、前記トレンチ内に形成されるポリシリコンの第2の電極とを有する
信号記憶ノードを形成するステップであって、前記カラー酸化物層が前記トレン
チの側壁に隣接する外面と、前記第2の電極の上部に隣接する内面と、前記ノー
ド誘電体の端部に隣接する第1の端部と、第2の端部とを有し、 d)信号転送素子を形成するステップであって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、前記カ
ラー酸化物の前記第2の端部に隣接する第1の端部と、第2の端部と、中央エピ
タキシャル領域とを有する環状エピタキシャル領域を成長させるステップと、 ii)ポリシリコンを前記第2の電極上に凝集して、前記第2の電極を増大さ
せ、前記エピタキシャル領域の前記第1の端部と併合させて、前記トレンチの側
壁の内部に、前記カラー酸化物に隣接して併合領域を形成するステップと、 iii)ドーパントを前記エピタキシャル領域の前記第2の端部内に拡散し、
第2の拡散領域を形成するステップと、 iv)前記中央エピタキシャル領域を、前記信号転送素子が完全空洞化モード
で動作する不純物濃度にドープするステップと v)ゲートを形成して、前記信号転送素子を制御するステップと を含み、 e)前記中央エピタキシャル領域の前記外面を基準電位に結合する導電結合部
材を形成するステップと、 f)前記トレンチの側壁に隣接して、前記信号転送領域の反対側に酸化物分離
領域を形成するステップと を含むプロセス。 - 【請求項21】 ビットライン導体と、 ワードライン導体と、 基板内に形成される側壁を有するトレンチを含むp型シリコン基板と、 n+ポリシリコン第1電極と、前記トレンチ内に形成されるn+ポリシリコン
第2電極と、前記第1及び第2の電極間に形成される酸化物ノード誘電体とを有
する信号記憶ノードと、 信号転送素子であって、 i)前記トレンチの側壁に隣接する外面と、内面と、第1の端部と、第2の端
部とを有する環状p型エピタキシャル・シリコン信号転送領域と、 ii)前記信号転送領域の前記第1の端部を、前記信号記憶ノードの前記第2の
電極に結合するn+第1拡散領域と、 iii)前記信号転送領域の前記第2の端部を、前記ビットライン導体に結合す
るn+第2拡散領域と、 iv)前記信号転送領域の内面を被覆する酸化物ゲート絶縁体と、 v)前記ゲート絶縁体を被覆し、前記ワードライン導体に結合されるゲート導
体とを含む、信号転送素子と、 前記信号転送領域の前記外面の一部を基準電位に結合する導電結合部材と を含む、メモリ素子。
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