JP2000138354A - モノリシック・メモリデバイス - Google Patents

モノリシック・メモリデバイス

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Abstract

(57)【要約】 【課題】 トレンチ・セル・キャパシタへのアクセスを
制御する埋込みストラップ領域の電界効果制御される多
数キャリア空乏化を用いるメモリセル構造を提供する。 【解決手段】 メモリセル構造は、基板内の空乏領域お
よびトレンチ上部を有するゲート端子１０００を有する
電界効果スイッチを備えている。空乏領域の範囲は、ゲ
ート端子に加えられた電圧の関数として変化する。さら
に、分離カラー４００およびキャパシタを有する記憶デ
バイスを備え、電界効果スイッチがオフ状態であると
き、空乏領域は分離カラーに重なり、電界効果スイッチ
がオン状態であるとき、空乏領域は分離カラーに重なら
ない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体メモリデ
バイスに関し、特に、トレンチ・セル・キャパシタへの
アクセスを制御するために、埋込ストラップ領域の電界
効果制御される多数キャリア空乏化を用いるメモリセル
構造に関する。
【０００２】
【従来の技術】ここ数年の間に、ダイナミック・ランダ
ムアクセス・メモリデバイス（ＤＲＡＭ）およびマイク
ロプロセッサのような高密度かつ高速のメモリセルデバ
イスに通常使用されるトレンチ記憶デバイスのエレクト
ロニクス産業に関心が高まってきている。高速、かつ小
型のデバイスを開発するために、研究および開発の努力
が、発展的になされている。
【０００３】ＤＲＡＭは、記憶キャパシタ構造に接続さ
れたスイッチング・トランジスタを典型的に有してい
る。最近、トレンチ記憶デバイスは、トレンチ構造に関
係したウエハ製造の際に得られる高度の平坦性のため
に、ＤＲＡＭ製品においてありふれたものになってきて
いる。
【０００４】トレンチＤＲＡＭの作製に関係する課題の
１つは、トレンチ・キャパシタとアレイデバイス・パス
・トランジスタの拡散領域との間の電気接続の形成であ
る。
【０００５】盛んに利用されてきたトレンチＤＲＡＭ
は、セルフアライメントされた（ボーダーレスとも称さ
れる）ビットライン・コンタクトを特徴とする小型デバ
イスであり、埋込みストラップ・デバイス（ＢｕｒｉＥ
Ｄ ＳＴｒａｐ ｄｅｖｉｃｅ）（ＢＥＳＴ）と呼ばれ
る。このＤＲＡＭは、１９９３ ＩＥＤＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．６２７〜６３０に発表
されたＮｅｓｂｉｔらによる記事“Ａ ０．６μｍ2
２５６Ｍｂ Ｔｒｅｎｃｈ ＤＲＡＭ”に記載されてい
る。このＢＥＳＴセルは、Ｔｈｅ １９９２ Ｓｙｍｐ
ｏｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄ
ｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ
ｐｐ．１４〜１５に発表された記事 “Ａ ｂｕｒｉｅ
ｄ−ｐｌａｔｅ ｔｒｅｎｃｈ ｃｅｌｌ ｆｏｒ ａ
６４−Ｍｂ ＤＲＡＭ”にＫｅｎｎｅｙらによって開
示された、合体したアイソレーションおよびノード・ト
レンチ（Ｍｅｒｇｅｄ Ｉｓｏｌａｔｉｏｎ ａｎｄ
Ｎｏｄｅ Ｔｒｅｎｃｈ（ＭＩＮＴ））セルに基づいて
いる。ＢＥＳＴセルは、記憶トレンチとアレイデバイス
との間の交差部に形成されるセルフアライメントされた
埋込みストラップの特有の形態を有するものと説明され
ている。アレイデバイスのチャネル領域は、埋込みスト
ラップの外方拡散された領域から分離されなければなら
ない電界効果トランジスタによってゲートされる。した
がって、埋込みストラップ接続が、トレンチの上部と拡
散領域との間に形成される。埋込みストラップ接続の利
点は、別個のリソグラフィック・パターニングレベルを
排除することにある。このことは、デバイスの製造に関
係するコストを低下させ、デバイスの全体的な信頼性を
改良する。
【０００６】一例として、セルフアライメントされた埋
込みストラップを有する従来技術のＭＩＮＴ−ＢＥＳＴ
セルを図１および図２に示す。Ｎ接合拡散領域とストラ
ップ拡散領域とは合体して、図の左側の能動アレイデバ
イス・トランジスタ（ポリシリコンのワードライン・ゲ
ート導体）と深トレンチ・キャパシタとの間に、電気的
接続を形成する。図１の右側の非能動（すなわち“受
動”）ワードライン・ゲート導体は、記憶トレンチ上を
通り、および浅トレンチ分離（ＳＴＩ）誘電体の延長に
より、ストラップ領域とトレンチ領域とから電気的に分
離される。
【０００７】深トレンチは、基板５０と薄膜１００（例
えば、Ｓｉ3Ｎ4）内に、ＮＦ3 ，ＨＢｒ，Ｏ2 ，Ｎ2 ，
Ｃｌ2 ,およびＨＣｌのような供給ガスを用いるフォト
リソグラフィと反応性イオンエッチング（ＲＩＥ）を用
いて、一般的に形成される。表面は、典型的にはＨＦを
含むウエット溶液を用いて洗浄される。次に、薄いノー
ドキャパシタ誘電体２００が、トレンチ表面上に形成さ
れる。一例が、ソースガスのＮＨ3 およびジクロロシラ
ンを用いて付着された減圧化学蒸着（ＬＰＣＶＤ）窒化
物である。次に、トレンチは、導電体で充填され、キャ
パシタの１つのプレートを形成する。図１および図２に
示す構造において、ＬＰＣＶＤのｎ+ ドープされた第１
のポリシリコン充填材３００が、このプレートを形成す
るために用いられる。ＳＦ6 のような供給ガスを用いる
ドライエッチングは、ポリシリコンを平坦化し、トレン
チ内部を下方にリセスする。薄いキャパシタノード誘電
体は、もはやポリシリコンで充填されていないトレンチ
の上部から取り除かれる。次に、カラー酸化物４００
が、酸素を含む９００℃〜１１００℃の雰囲気下におい
て、熱酸化を用いて形成される。トレンチカラーを形成
する誘電体は、好適にはＬＰＣＶＤを用いて付着され
る。カラー誘電体の異方性エッチングが、カラースペー
サ４００を作成する。エッチングは、ＣＨＦ3 ，ＣＦ
4 ，Ｃ4 Ｆ8 ，Ｃ3ＦＨ8 ,Ｃ2 Ｆ6 ，Ｎ2 ，Ｏ2 ，およ
び／またはＣＯのような供給ガスを用いる反応性イオン
エッチングとすることができる。これらの工程は、トレ
ンチ・キャパシタ形成の当業者に周知であるため、図面
により説明しない。
【０００８】当業者は、カラーを他の手段によってもま
た形成できるが、このことはこの発明の主題ではないこ
とが容易に分かるであろう。
【０００９】前述した文献に開示されているＭＩＮＴ−
ＢＥＳＴセルは、以下のような様々な欠点を有してい
る。 （１）能動アレイデバイスのゲート導体（ＧＣ）に対す
る、埋込みストラップ外方拡散とトレンチ配置の変動と
の存在は、しきい電圧およびオフ電流のようなトランジ
スタの電気特性を損なう。 （２）トレンチ上部の受動ワードラインの位置の変動
は、トレンチに最も近いアレイ・トランジスタ接合を形
成するために使用されるイオン注入を阻止する。 （３）アレイセル領域のコンパクト化は、ストラップ外
方拡散領域と能動デバイスのチャネル領域との間に物理
的な分離を維持するための要求により、制限を受ける。
【００１０】多数キャリアデバイスの空乏化を説明する
他の関連記事を、１９９０年３月９日にＫａｔｏらに発
行された米国特許第４，９０７，４０７号明細書にみる
ことができる。この特許明細書では、空乏層トランジス
タは、厚い絶縁体層上に設けられ、チャネル領域とチャ
ネル領域に形成された誘電体薄膜とにより、互いに分離
されたソース領域とドレイン領域とを有している。この
トランジスタデバイスは、ＤＲＡＭセルの記憶キャパシ
タに接続される。
【００１１】１９９３年３月３０日にＤｅｎｎａｒｄに
発行された米国特許第５，１９８，９９５号明細書は、
ｐ+ ポリシリコンゲートを有する軽度に空乏化されたＰ
ＭＯＳアクセスデバイスを有する基板−プレート・トレ
ンチ・キャパシタ型セル構造を開示している。ＤＲＡＭ
セルに、減少した電界を与え、または一定の電界に対し
高蓄積電荷を与える利点を有するデバイスが開示されて
いる。
【００１２】ＤＲＡＭが記憶容量を増加するにつれて、
データの各ビットを記憶するために要求されるチップ面
積の大きさを減少することが望まれる。アレイの面積
は、１チップ当たりのＤＲＡＭビット・カウントを調整
するために適切に縮小することが要求される。トレンチ
ＤＲＡＭアレイセル構造に関係する潜在的な縮小制限
は、パス・トランジスタにより要求される面積によって
与えられる。したがって、アレイセルの面積を減少する
ためには、トレンチの上に直接に、またはトレンチ記憶
キャパシタに極めて近接してアレイ・トランジスタを配
置することが有利である。
【００１３】トレンチ記憶キャパシタ付近にアレイ・ト
ランジスタを配置する多様な構造が進歩してきた。例え
ば、米国特許第５，５５５，２０６号，第５，１４８，
３９３号，および第３，９８６，１８０号明細書におい
て、ＤＲＡＭセル内の空乏モードデバイスは、記憶キャ
パシタに直列に配置される。あるいは、米国特許第５，
３２１，２８５号明細書に開示された構造は、トランジ
スタのソース／ドレイン領域に隣接する空乏領域が、メ
モリアレイ内の記憶セルとして用いられている。
【００１４】しかし、前述した構造は、トランジスタ領
域およびキャパシタ領域がレイアウト隣接領域を占め、
重ならないという欠点を有している。したがって、従来
技術の例は、セル縮小とさらなる小型化とを受け入れる
ようにコンパクト化することができない。さらに、前述
した構造は、チャネル領域内の導通状態を調整するため
の反転層の形成に頼っている。
【００１５】
【発明が解決しようとする課題】この発明の目的は、ト
レンチ・セル・キャパシタへのアクセスを制御する埋込
みストラップ領域を有する電界効果制御される多数キャ
リア空乏化デバイスを提供することにある。
【００１６】この発明の他の目的は、トレンチ・キャパ
シタに重なる、またはトレンチ・キャパシタ上に直接に
配置されるゲートを有する空乏トランスファ・デバイス
を提供することにある。
【００１７】この発明のさらに他の目的は、深トレンチ
（ＤＴ）パターンがデバイスの能動領域（ＡＡ）と交差
し、トレンチの上部が漏洩量を小さくするために、単結
晶質材料を含む領域内のトレンチ・キャパシタとビット
ライン・コンタクトとの間に埋込みストラップ接続を有
することにある。
【００１８】この発明のさらに他の目的は、構造および
構造の作製方法が、トレンチ記憶キャパシタとアレイ・
パス・トランジスタとを、ＤＲＡＭアレイセル面積を減
少させるために、埋込みストラップ上に直接に、または
埋込みストラップに重なるように形成できるようにする
ことにある。
【００１９】
【課題を解決するための手段】この発明によれば、ＤＲ
ＡＭアレイに用いられる通常のチャネルＭＯＳＦＥＴ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌ
ｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）デバイス
が、デバイスのゲートにより発生された電界の制御の下
で、埋込みストラップ領域内の多数キャリアを空乏化ま
たは蓄積するゲート制御される電界効果デバイスに取っ
て代わられる。デバイス下の空乏領域の深さを、デバイ
スゲート上の電圧により、およびゲート下の領域内のド
ーピング・プロファイルの設計により制御することがで
きる。
【００２０】アレイデバイスがオフ状態にあるとき、ゲ
ート下の領域はトレンチ分離カラーの深さ以下に空乏化
され、空乏領域を経る多数キャリア導通は最小とされ、
信号電荷はトレンチ・キャパシタ内に保持される。トレ
ンチは、ビットライン・コンタクトから電気的に分離さ
れる。オフ状態では、電荷はトレンチ・キャパシタ内に
蓄積される。アレイデバイスがオン状態にあるとき、ゲ
ート下の領域は多数キャリアの蓄積を保持し、導通路
が、ビットライン・コンタクトと記憶キャパシタとの間
に形成される。オン状態では、電荷は記憶キャパシタに
書き込まれ、または読み取られる。
【００２１】この発明の第１の態様においは、基板内に
形成されたモノリシック・メモリデバイスであって、ゲ
ート端子を有する電界効果スイッチを備え、ゲート端子
は基板内に空乏領域を有し、空乏領域の範囲は、ゲート
端子に加えられた電圧の関数として変化し、分離カラー
およびキャパシタを有する記憶デバイスを備え、電界効
果スイッチがオフ状態であるとき、空乏領域は分離カラ
ーに重なり、電界効果スイッチがオン状態であるとき、
空乏領域は分離カラーに重ならないようにしたモノリシ
ック・メモリデバイスが提供される。
【００２２】この発明の第２の態様においては、基板内
に形成されたモノリシック・メモリデバイスであって、
ゲート端子を有する電界効果スイッチを備え、ゲート端
子は基板内に空乏領域を有し、空乏領域の範囲は、ゲー
ト端子に加えられた電圧の関数として変化し、分離カラ
ーおよびキャパシタを有する記憶デバイスを備え、分離
カラーの部分と合体する空乏領域の範囲は、電界効果ス
イッチのオフ状態を生起するようにしたモノリシック・
メモリデバイスが提供される。
【００２３】
【発明の実施の形態】次に、この発明による構造と構造
を作製する方法を説明する。初めに、トレンチ，ノード
誘電体，および誘電体トレンチカラーが、図１に基づい
て従来の技術において前述したように形成される。
【００２４】上記の工程の次に、ＬＰＣＶＤによるｎ+
ポリシリコン５００が、付着され、平坦化されて、トレ
ンチを充填する。このとき、ポリシリコンはトレンチを
取り囲む材料と同一平面となるようにする。これは、例
えば、化学機械研磨（ＣＭＰ）のようないかなる周知技
術を用いても実現できる。次に、ポリシリコンは、トレ
ンチ上部から選択的にエッチング、すなわち下方にリセ
スされる。エッチングは、ドライ・プラズマを用いて好
適に行われる。次に、トレンチの上部のカラー誘電体
は、好適には異方性のウェット・ケミカルエッチングを
用いて、ポリシリコン表面の深さまでエッチングされ
る。この段階で得られる構造を図３に示す。
【００２５】図４に、分離カラー４００の上端以下にリ
セスされた第２のポリシリコンを示す。これは、ＳＦ6
を用いる異方性のドライ・プラズマエッチングにより行
われる。第２のポリシリコン５００は、ストラップ領域
のために付着される次のシリコンが、第２のポリシリコ
ンのランダム結晶粒配向にではなく、単結晶基板に従う
ようにエピタキシャル的に付着されるということを考慮
して、分離カラーの上端以下にリセスされなければなら
ない。これは、低漏洩の空乏ストラップ・デバイスを実
現するために必要である。エピタキシャル付着の直前
に、８５０℃〜１１００℃の温度でＨ2 を含むプリベー
クを用いて、単結晶基板の側壁表面から自然酸化物を除
去することができる。
【００２６】図５に示すエピタキシャルシリコン６００
を、ストラップ領域内に化学的蒸着（ＣＶＤ）を用いて
形成することができる。エピタキシャル成長の条件は、
例えば、ソースガスにＨＣｌを含有させることによっ
て、誘電体薄膜１００の表面上への付着を禁止するよう
に選択される。この選択的エピタキシャル付着は、この
発明の中心的な特徴ではない。第２のポリシリコン５０
０に近接して成長したシリコン６００の微結晶質領域ま
たは多結晶質領域は、カラーの上端以下に局在化されて
いる。
【００２７】次に、シリコン６００を、ＣＭＰを用い
て、またはドライ・プラズマエッチングを用いて平坦化
して、トレンチを取り囲む誘電体薄膜１００に対して平
坦化することができる。シリコン６００は、シリコン基
板誘電体薄膜１００の界面のレベルまでリセスされる
（図５）。ｎ型ドーピングの選択的なバンド７００を、
この時にイオン注入することができる。シリコンの上部
表面（ｐ型にドープされる）と基板（この場合、またｐ
型である）との間に接合分離を与える。次に、さらにデ
バイスを分離するウエルが注入される。ｎ型にドープさ
れた埋込みストラップの場合、ウエルはｐ型であり、ｐ
型にドープされた埋込みストラップの場合、ウエルはｎ
型である。ウエルは、デバイス動作を最適化するように
設計された表面濃度およびドーピング・プロファイルで
注入される。ウエルのための典型的な表面濃度は、１×
１０17／ｃｍ3 〜１×１０18／ｃｍ3 である。ウエルの
深さが、常に、埋込みプレートまで及ぶ（典型的には、
５００〜１０００ｎｍ）ことに留意する必要がある。
【００２８】図６に、ＲＩＥと、ＬＰＣＶＤのような誘
電体付着またはＣＭＰのような平坦化とにより、浅いト
レンチ分離（ＳＴＩ）８００の形成後のトレンチ・キャ
パシタと空乏ストラップ・デバイスとを示す。ＳＴＩ
は、ウエハ領域を隣接領域から電気的に分離するのに役
立つ。トランジスタ・ゲート酸化物１１００は、通常の
熱酸化により成長される。ＬＰＣＶＤゲートスタック１
０００の導電体は、通常のリソグラフ方法および通常の
ドライエッチング方法を用いて形成される。同様に、ビ
ットライン拡散コンタクト（ＣＢ）２０００は、通常の
処理方法を使用してデバイスに隣接して形成され、ｐウ
エル９００は、イオン注入方法および通常の方法を用い
て構成される。
【００２９】図６において、浅いトレンチ８００がフォ
トリソグラフィおよびレジストを用いて定められる。レ
ジストマスクは、覆われたカラー上のトレンチの一部を
残して、キャパシタの端部およびキャパシタ中央部に重
なる開口を有している。シリコンおよび酸化物をエッチ
ングする反応性イオンエッチング（ＲＩＥ）を行って、
ＤＴカラーの上端以下にトレンチをエッチングする。レ
ジストマスクは除去される。次に、浅いトレンチは、ウ
エハ上に酸化物を付着し、好適にはＣＭＰを用いて、酸
化物をエッチバックし、および酸化物を平坦化すること
により、充填される。浅いトレンチは、トレンチとデバ
イスとの間に分離を与える。次に、パッド窒化物は、除
去される。
【００３０】次に、ゲート酸化物が、典型的に２〜１０
ｎｍの厚さに成長され、次に、空乏ストラップ・デバイ
スのゲート導体が形成される。ポリシリコン，ポリサイ
ド，または高融点金属のような導電性材料（ＧＣ１００
０）が、約１００〜２００ｎｍの厚さに付着される。典
型的に１００〜３００ｎｍの厚さの誘電体キャップが、
ゲート導体の上部に付着される。レジストおよびフォト
リソグラフィは、ゲート導体（ＧＣ）の形状を定める。
ＧＣの形状は、シリコン基板およびトレンチ上部６００
の部分を覆わなければならない。ゲート導体は、ゲート
酸化物で停止するドライエッチングでエッチングされ
る。次に、１０〜５０ｎｍの厚さの誘電体を付着し、垂
直表面を除くすべての水平表面から誘電体が除去される
まで、異方性エッチングでエッチングすることにより、
ＧＣ側壁にスペーサー２１００が形成される。
【００３１】コンタクトは、トレンチ・キャパシタのよ
うにゲートの反対側のシリコン内の拡散領域に対して形
成されなければならない。このコンタクトは、ビットラ
イン・コンタクトＣＢと呼ばれる。コンタクトは、さら
にゲートＧＣ１０００にセルフアライメントされなけれ
ばならない。ＣＢコンタクトは、種々の方法を用いて形
成できる。１つの方法は、初めに、ＧＣライン間のスペ
ースを充填し、ＧＣライン１０００を電気的に分離する
誘電体または誘電体層を付着することである。低温酸化
物ＢＳＧまたはＢＰＳＧを用いることができる。誘電体
は、平坦な表面を形成しなければならない。あるいは、
ＣＭＰ、またはいくつかの他の既知のグローバル平坦化
方法が、誘電体を平坦化するために用いられる。次に、
ＣＢ形状が、フォトリソグラフィとレジストとを用いて
パターニングされる。誘電体は、側壁スペーサー２１０
０，ＧＣ上のキャップ誘電体，およびシリコン基板に対
するエッチバック選択性で、ＲＩＥエッチングされる。
ＣＢ形状のみが、セルのビットライン側部と接触する。
このＧＣ導電体は、好適には高融点金属、あるいは他の
金属、またはドープされたポリシリコンである。ドープ
されたポリシリコンが用いられるならば、ドーパント
は、埋込みストラップと同じ導電型でなければならな
い。次に、熱サイクルが開始されて、ドーパントをシリ
コン内およびゲート端のすぐ下に拡散させる。導電体が
ＣＢホール内に形成されると、構造は完成したものとみ
なされる。当業者は、デバイス構造を完成させるために
は、金属ラインおよび誘電体を、ＧＣおよびＣＢコンタ
クトに接続しなければならないことを、完全に理解する
であろう。
【００３２】キャパシタに信号を書き込み、または前述
の構造のキャパシタ内に記憶された信号を読み取るため
には、バイアスをゲートに供給する。バイアスは、ゲー
トの下のシリコン内に電子を蓄積する。（注意：表面キ
ャリアの導電型が多数キャリアの導電型に一致すると
き、電子の蓄積が生じる）。図７に示すように、ｎ型の
埋込みストラップおよびＣＢの場合において、埋込みス
トラップに対して、すなわちゲートに対して正の電位を
与えて、埋込みストラップ領域のシリコン内に電子を蓄
積する。電子は、ビットライン・コンタクトとトレンチ
・キャパシタの内部電極との間に電気接続１２００を形
成する。ゲート電圧Ｖg は、デバイスのフラットバンド
電圧Ｖfbよりも大きくなければならない。信号が書き込
まれた後に、キャパシタに電荷を保持するためには、バ
イアスをゲートに供給して、ゲート酸化物１１００を横
切る電界を発生させ、ゲート１０００の下のすべてのキ
ャリアを空乏化する。空乏領域３０００は、シリコン基
板５０の表面下に延び、その深さＷd は、シリコン基板
と内部電極との間の分離カラー４００の上端の深さより
深くなければならない（図８）。このバイアス状態下で
は、ビットライン・コンタクトと内部トレンチ電極５０
０との間に連続的な電気接続がなく、電荷は、キャパシ
タ内に蓄積される。すべての単一トランジスタＤＲＡＭ
セルと同様に、キャパシタからの漏洩が生じる。
【００３３】埋込みストラップ内のドーピング・プロフ
ァイルは、ビットライン・コンタクトとトレンチ内部の
導電性プレートとの間に適当な低い抵抗値を与えるよう
に選ばれなければならない。同時に、ドーピング濃度
は、ゲート誘電体とのシリコン界面とカラー上端との間
の多数キャリアを、ゲート誘電体を損傷しない電圧で完
全に空乏化することができることを保証するために、十
分に低くなければならない。
【００３４】埋込みストラップ内のドーピング・プロフ
ァイルは、デバイスがスイッチオンのときに、ビットラ
イン・コンタクトとトレンチ内部の導電性プレートとの
間に適当な低い抵抗値を与えるように選ばれなければな
らない。同時に、ドーピング・プロファイルは、ゲート
誘電体とカラー上端との間の多数キャリアが、デバイス
がスイッチオフのときに、ゲート誘電体を損傷しないよ
うに選択される適切な電圧で完全に空乏化できることを
保証するために、十分に低くくなければならない。埋込
みストラップのドーピングは、ｐ型またはｎ型とするこ
とができる。さらに、ドーピング・プロファイルを、セ
ルの性能を最適化するように、不均一化し、調整するこ
とができる。ドーピング範囲は、典型的には１×１０17
／ｃｍ3〜１×１０18／ｃｍ3 である。
【００３５】空乏ストラップ・デバイスの動作状態の例
を以下の表１に示す。
【００３６】 表１ 動作モード：電圧制御されたストラップ抵抗値 Ｗd 〜 ２０ｎｍ Ｎd ＝１×１０18／ｃｍ3 ，３００oＫ で、 ｒｈｏ 〜 ０．０１Ω−ｃｍ Ｎd ＝１×１０18／ｃｍ3 で、 ヒ素またはアンチモン・ドーパント（減少した外方拡散）を使用 して、 Ｖt 〜 −１．１Ｖ Ｎd ＝１×１０18／ｃｍ3 ，Ｔox＝６ｎｍで、 カラー上のストラップ・セグメントの抵抗： 〜 ｒｈｏ×（カラー幅）／（ストラップ高さ×１Ｆ） ＝（０．０１Ω−ｃｍ×３０ｎｍ）／（２０ｎｍ×１５０ｎｍ） ＝１ｋΩ しかし、これだけがデバイスに可能な実施例ではない。
均一にドープされた埋込みストラップおよび６ｎｍ厚さ
の二酸化シリコンについての第２の実施例は、０．０３
Ω−ｃｍのストラップ抵抗値，３０００Ωのカラー酸化
物の上部のシリコン内の埋込みストラップ抵抗値，−
１．０Ｖのデバイスのしきい電圧，および３９ｎｍの最
大の空乏領域深さを与える３×１０17／ｃｍ3 である。
あるいは、ドーピング・プロファイルを、セルの性能を
最適化するように不均一化し、調整することができる。
ドーピング範囲は、典型的には１×１０17／ｃｍ3 〜１
×１０19／ｃｍ3 である。
【００３７】この発明を、特に、その好適な実施例に基
づいて説明したが、ストラップ・デバイスの構造，電気
パラメータ，動作状態などの形態と細部における種々の
変更を、この発明の趣旨と範囲から逸脱することなく行
なうことができることは、当業者に理解されるであろ
う。
【００３８】まとめとして、この発明の構成に関して以
下の事項を開示する。 （１）基板内に形成されたモノリシック・メモリデバイ
スにおいて、ゲート端子を有する電界効果スイッチング
手段を備え、前記ゲート端子は前記基板内に空乏領域を
有し、前記空乏領域の範囲は、前記ゲート端子に加えら
れた電圧の関数として変化し、分離カラーおよびキャパ
シタを有する記憶手段を備え、前記電界効果スイッチン
グ手段がオフ状態であるとき、前記空乏領域は前記分離
カラーに重なり、前記電界効果スイッチング手段がオン
状態であるとき、前記空乏領域は前記分離カラーに重な
らない、ことを特徴とするモノリシック・メモリデバイ
ス。 （２）前記ゲート端子は、絶縁層によって前記基板から
分離された導電体を有することを特徴とする上記（１）
に記載のモノリシック・メモリデバイス。 （３）前記記憶手段は、トレンチ内に形成されたキャパ
シタであることを特徴とする上記（１）に記載のモノリ
シック・メモリデバイス。 （４）前記キャパシタは、第１のプレートと第２のプレ
ートとを有し、前記第１のプレートは前記トレンチを充
填する導電材料からなり、前記第２のプレートは前記基
板であることを特徴とする上記（３）に記載のモノリシ
ック・メモリデバイス。 （５）前記第１のプレートは、前記分離カラーおよびノ
ード誘電性絶縁体により前記第２のプレートから分離さ
れることを特徴とする上記（４）に記載のモノリシック
・メモリデバイス。 （６）前記ノード誘電性絶縁体は、前記第１のプレート
と前記第２のプレートとの間に電荷蓄積を与えることを
特徴とする上記（５）に記載のモノリシック・メモリデ
バイス。 （７）前記記憶手段を前記電界効果スイッチング手段に
接続するストラップをさらに備えることを特徴とする上
記（１）に記載のモノリシック・メモリデバイス。 （８）前記ストラップは、前記電界効果スイッチング手
段に一体化されていることを特徴とする上記（７）に記
載のモノリシック・メモリデバイス。 （９）前記空乏領域は、ｐ型基板とｎ型拡散領域との間
の接合により形成されることを特徴とする上記（８）に
記載のモノリシック・メモリデバイス。 （１０）前記電界効果スイッチング手段に第２の端子を
与える拡散コンタクトをさらに備えることを特徴とする
上記（９）に記載のモノリシック・メモリデバイス。 （１１）前記トレンチは、前記電界効果スイッチング手
段に第３の端子を与えることを特徴とする上記（１０）
に記載のモノリシック・メモリデバイス。 （１２）前記ｎ型拡散領域は、前記ストラップ領域から
前記基板内へのｎ型外方拡散により、および前記拡散コ
ンタクトの下部に位置するｎ型拡散により、前記トレン
チの上部領域からなることを特徴とする上記（１１）に
記載のモノリシック・メモリデバイス。 （１３）前記トレンチの上部領域はｎ型ドープされ、前
記空乏領域は、前記ゲート端子に加えられた電圧の関数
として前記分離カラーの領域に重なることを特徴とする
上記（１２）に記載のモノリシック・メモリデバイス。 （１４）基板内に形成されたモノリシック・メモリデバ
イスにおいて、ゲート端子を与えられた電界効果スイッ
チング手段を備え、前記ゲート端子は前記基板内に空乏
領域を有し、前記空乏領域の範囲は、前記ゲート端子に
加えられた電圧の関数として変化し、分離カラーおよび
キャパシタを有する記憶手段を備え、前記分離カラーの
部分と合体する前記空乏領域の範囲は、前記電界効果ス
イッチング手段にオフ状態を生起することを特徴とする
モノリシック・メモリデバイス。 （１５）基板内に形成されたモノリシック・メモリデバ
イスにおいて、ゲート端子を与えられた電界効果スイッ
チング手段を備え、前記ゲート端子は前記基板内に空乏
領域を有し、前記空乏領域の範囲は、前記ゲート端子に
加えられた電圧の関数として変化し、分離カラーおよび
キャパシタを有する記憶手段を備え、前記電界効果スイ
ッチング手段が、オン状態であるとき、前記空乏領域
が、前記分離カラーの部分に侵入しないことを特徴とす
るモノリシック・メモリデバイス。 （１６）前記ｎ型拡散領域および前記ｐ型基板は、ｐ型
拡散領域およびｎ型基板にそれぞれ置き換えられること
を特徴とする上記（９）に記載のモノリシック・メモリ
デバイス。 （１７）前記ｎ型拡散領域と前記ｐ型基板は、ｐ型拡散
領域とｎ型基板にそれぞれ置き換えられることを特徴と
する上記（１２）に記載のモノリシック・メモリデバイ
ス。 （１８）前記ｎ型拡散領域と前記ｐ型基板は、ｐ型拡散
領域とｎ型基板にそれぞれ置き換えられることを特徴と
する上記（１３）に記載のモノリシック・メモリデバイ
ス。
【図面の簡単な説明】
【図１】トレンチの上部領域を示す従来技術のＭＩＮＴ
セルの断面図であり、ドープされたシリコンの付着がト
レンチの外面を取り囲むカラー内になされる状態を示す
図である。
【図２】分離カラーの形成後の、従来技術のトレンチと
部分的なポリシリコン充填を示す図である。
【図３】パット誘電体の下にリセスされたトレンチの上
部領域内の従来技術の充填と、トレンチの上部領域から
除去された分離カラーとを示す図である。
【図４】この発明により、分離カラーの上端以下にリセ
スされたポリシリコンの断面図である。
【図５】平坦化し基板のレベルまでリセスした後のスト
ラップ領域内のｎエピタキシャル・シリコンを示す図で
ある。
【図６】浅いトレンチ分離（ＳＴＩ）の形成後のトレン
チ・キャパシタと空乏ストラップ・デバイスを示す図で
ある。
【図７】ゲート下のストラップ領域内に多数キャリアを
が蓄積されたオン状態のデバイスを示す図である。
【図８】オフ状態の図７のデバイスを示す図である。
【符号の説明】
５０ 基板 １００ 薄膜 ２００ ノードキャパシタ誘電体 ３００ 第１のポリシリコン ４００ カラー ５００ 第２のポリシリコン ６００ シリコン単結晶 ７００ バンド ８００ ＳＴＩ ９００ ウェル １０００ ゲート導体 １１００ ゲート酸化物 １２００ 電気接続 ２０００ ビットライン拡散コンタクト（ＣＢ） ２１００ 側壁スペーサー ２２００ 誘電体 ３０００ 空乏領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール・ジェイ・レイデンス アメリカ合衆国 12540 ニューヨーク州 ラグランジュビル カシュラー ドライ ブ 35 (72)発明者 メアリー・イー・ウェイブライト アメリカ合衆国 12569 ニューヨーク州 プレザント ヴァレイ ブレナー リッ ジ ロード ７

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】基板内に形成されたモノリシック・メモリ
    デバイスにおいて、 ゲート端子を有する電界効果スイッチング手段を備え、
    前記ゲート端子は前記基板内に空乏領域を有し、前記空
    乏領域の範囲は、前記ゲート端子に加えられた電圧の関
    数として変化し、 分離カラーおよびキャパシタを有する記憶手段を備え、
    前記電界効果スイッチング手段がオフ状態であるとき、
    前記空乏領域は前記分離カラーに重なり、 前記電界効果スイッチング手段がオン状態であるとき、
    前記空乏領域は前記分離カラーに重ならない、ことを特
    徴とするモノリシック・メモリデバイス。
  2. 【請求項２】前記ゲート端子は、絶縁層によって前記基
    板から分離された導電体を有することを特徴とする請求
    項１記載のモノリシック・メモリデバイス。
  3. 【請求項３】前記記憶手段は、トレンチ内に形成された
    キャパシタであることを特徴とする請求項１記載のモノ
    リシック・メモリデバイス。
  4. 【請求項４】前記キャパシタは、第１のプレートと第２
    のプレートとを有し、前記第１のプレートは前記トレン
    チを充填する導電材料からなり、前記第２のプレートは
    前記基板であることを特徴とする請求項３記載のモノリ
    シック・メモリデバイス。
  5. 【請求項５】前記第１のプレートは、前記分離カラーお
    よびノード誘電性絶縁体により前記第２のプレートから
    分離されることを特徴とする請求項４記載のモノリシッ
    ク・メモリデバイス。
  6. 【請求項６】前記ノード誘電性絶縁体は、前記第１のプ
    レートと前記第２のプレートとの間に電荷蓄積を与える
    ことを特徴とする請求項５記載のモノリシック・メモリ
    デバイス。
  7. 【請求項７】前記記憶手段を前記電界効果スイッチング
    手段に接続するストラップをさらに備えることを特徴と
    する請求項１記載のモノリシック・メモリデバイス。
  8. 【請求項８】前記ストラップは、前記電界効果スイッチ
    ング手段に一体化されていることを特徴とする請求項７
    記載のモノリシック・メモリデバイス。
  9. 【請求項９】前記空乏領域は、ｐ型基板とｎ型拡散領域
    との間の接合により形成されることを特徴とする請求項
    ８記載のモノリシック・メモリデバイス。
  10. 【請求項１０】前記電界効果スイッチング手段に第２の
    端子を与える拡散コンタクトをさらに備えることを特徴
    とする請求項９記載のモノリシック・メモリデバイス。
  11. 【請求項１１】前記トレンチは、前記電界効果スイッチ
    ング手段に第３の端子を与えることを特徴とする請求項
    １０記載のモノリシック・メモリデバイス。
  12. 【請求項１２】前記ｎ型拡散領域は、前記ストラップ領
    域から前記基板内へのｎ型外方拡散により、および前記
    拡散コンタクトの下部に位置するｎ型拡散により、前記
    トレンチの上部領域からなることを特徴とする請求項１
    １記載のモノリシック・メモリデバイス。
  13. 【請求項１３】前記トレンチの上部領域はｎ型ドープさ
    れ、前記空乏領域は、前記ゲート端子に加えられた電圧
    の関数として前記分離カラーの領域に重なることを特徴
    とする請求項１２記載のモノリシック・メモリデバイ
    ス。
  14. 【請求項１４】基板内に形成されたモノリシック・メモ
    リデバイスにおいて、 ゲート端子を与えられた電界効果スイッチング手段を備
    え、前記ゲート端子は前記基板内に空乏領域を有し、前
    記空乏領域の範囲は、前記ゲート端子に加えられた電圧
    の関数として変化し、 分離カラーおよびキャパシタを有する記憶手段を備え、
    前記分離カラーの部分と合体する前記空乏領域の範囲
    は、前記電界効果スイッチング手段にオフ状態を生起す
    ることを特徴とするモノリシック・メモリデバイス。
  15. 【請求項１５】基板内に形成されたモノリシック・メモ
    リデバイスにおいて、 ゲート端子を与えられた電界効果スイッチング手段を備
    え、前記ゲート端子は前記基板内に空乏領域を有し、前
    記空乏領域の範囲は、前記ゲート端子に加えられた電圧
    の関数として変化し、 分離カラーおよびキャパシタを有する記憶手段を備え、
    前記電界効果スイッチング手段が、オン状態であると
    き、前記空乏領域が、前記分離カラーの部分に侵入しな
    いことを特徴とするモノリシック・メモリデバイス。
  16. 【請求項１６】前記ｎ型拡散領域および前記ｐ型基板
    は、ｐ型拡散領域およびｎ型基板にそれぞれ置き換えら
    れることを特徴とする請求項９記載のモノリシック・メ
    モリデバイス。
  17. 【請求項１７】前記ｎ型拡散領域と前記ｐ型基板は、ｐ
    型拡散領域とｎ型基板にそれぞれ置き換えられることを
    特徴とする請求項１２記載のモノリシック・メモリデバ
    イス。
  18. 【請求項１８】前記ｎ型拡散領域と前記ｐ型基板は、ｐ
    型拡散領域とｎ型基板にそれぞれ置き換えられることを
    特徴とする請求項１３記載のモノリシック・メモリデバ
    イス。 【０００１】
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