JP2023153349A - メモリセル構造 - Google Patents
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Abstract
【課題】 本発明は、メモリセル構造を開示する。【解決手段】 メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタは、シリコン表面に結合され、トランジスタは、ゲート構造、第1の導電領域、及び第2の導電領域を含む。キャパシタはストレージ電極を持ち、キャパシタはトランジスタの上にあり、ストレージ電極はトランジスタの第2の導電領域に電気的に結合されている。キャパシタはキャパシタ外縁を含み、該キャパシタ外縁内に上記トランジスタが配置されている。【選択図】 図67
Description
本発明は、メモリセル構造に関し、特に、より密な構造、より小さな面積、より低いリーク電流、より高いキャパシタンスなどを持つメモリセル構造に関する。
最も重要な揮発性メモリ集積回路の1つは、1T1Cメモリセルを用いたDRAM(ダイナミックランダムアクセスメモリ)であり、これは、コンピューティング及び通信用途向けのメインメモリ及び/又はバッファメモリとして最良のコストパフォーマンス機能を提供するだけでなく、シリコン上の最小フィーチャサイズを数マイクロメートルから20ナノメートル程度まで縮小することによって、ムーアの法則を維持するための技術スケーリングダウンの最良のドライバとしての役割も果たしてきた。最近、内蔵SRAM(スタティックランダムアクセスメモリ)をスケーリングダウンドライバとして使い続けるロジック技術が、5ナノメートル近くの最先端テクノロジノードの達成を製造に持ち込むとの主張を表明している。比較して、DRAMのテクノロジノードの最良の主張は、依然として10-12ナノメートルより上である。主な問題は、非常に挑戦的な設計ルール、スケーリングされたアクセストランジスタ(すなわち1T)設計、及び、例えばアクセストランジスタ及びアイソレーション領域の部分上の積層キャパシタ又は非常に深いトレンチキャパシタなどの、三次元ストレージキャパシタ(すなわち1C)を使用しても、1T1Cメモリセルの構造は更に縮小するのが非常に困難なことである。
1T1Cメモリセルに関する難しさは、巨額の資金、並びに技術、設計及び設備についての研究開発投資の下でもよく知られた問題ではあるが、それらをここで詳しく述べる。困難さの例を少し挙げると、(1)アクセストランジスタの構造は、例えばDRAMリフレッシュ時間を短くするなど1T1Cメモリセル記憶機能を劣化させる不可避のいっそう深刻な電流リーク問題を被る、(2)それらの幾何学的及びトポグラフィック構造の上のワードライン、ビットライン及びストレージキャパシタ、並びにアクセストランジスタのゲート、ソース及びドレインへの接続を配置することの複雑さが、スケーリングダウンのために更に悪化する、(3)トレンチキャパシタが深さ対開口サイズの過大なアスペクト比に悩まされ、14nmノードでほぼ止まっている、(4)積層キャパシタがトポグラフィの悪化に悩まされ、活性領域を20度から50度を超えるまでねじった後にストレージキャパシタからアクセストランジスタのソースへの間のコンタクトスペースのための空間が殆ど存在しないことなどである。さらに、アクセストランジスタのドレインへのビットラインコンタクトのために許される空間がとても小さくなってきているが、なおもセルフアライン性を維持するために苦労しなければならず、(5)リーク電流問題の悪化が、ストレージキャパシタンス向けの遥かにhigh-kの誘電絶縁体材料を発見することができない限り、キャパシタンスを増やし、より大きいキャパシタンス面積を持つようにキャパシタの高さを増やし続けることを要求し、(6)上の問題を解決するテクノロジブレークスルーがなければ、より高い密度/容量及び性能をますます求めるDRAMチップのより良い信頼性、品質及びレジリエンスに対する増加する要求の全てを満たすことがますます困難になるなどである。
本発明は、1T-1Cメモリセル構造を実装するためのプロセスを用いて、新しいHCoT(アクセストランジスタ(すなわち、1T)をクランプするために真上に配置されたH形キャパシタ(すなわち、1C))を提供する。
本発明の一実施形態はメモリセル構造を提供する。当該メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタは、シリコン表面に結合され、トランジスタは、ゲート構造、第1の導電領域、及び第2の導電領域を含む。キャパシタはストレージ電極を持ち、キャパシタはトランジスタの上にあり、ストレージ電極はトランジスタの第2の導電領域に電気的に結合されている。キャパシタはキャパシタ外縁を含み、該キャパシタ外縁内に上記トランジスタが配置されている。
本発明の他の一態様によれば、ストレージ電極は外周を有し、該外周内に上記トランジスタが配置されている。
本発明の他の一態様によれば、キャパシタは更に、トランジスタを覆う対向電極を含む。
本発明の他の一態様によれば、当該メモリセル構造は更に、トランジスタの第1の導電領域に電気的に結合されたビットラインを含み、ビットラインはシリコン表面よりも下に位置する。
本発明の他の一態様によれば、当該メモリセル構造は更に、ブリッジコンタクトを介してトランジスタの第1の導電領域に電気的に結合されたビットラインを含み、ブリッジコンタクトはシリコン表面よりも下に位置し、ブリッジコンタクトの第1の側壁がビットラインのエッジとアライメントされ、ブリッジコンタクトは上部及び下部を有し、ブリッジコンタクトの上部はシリコン基板に当接し、ブリッジコンタクトの下部は第1の分離層によってシリコン基板から離隔される。
本発明の他の一態様によれば、キャパシタは、第1の突出領域、第2の突出領域、及び接続領域を含み、接続領域は、トランジスタのゲート構造の上にあり、且つ第1の突出領域と第2の突出領域とを接続し、第1の突出領域と第2の突出領域とでトランジスタを閉じ込める。
本発明の他の一態様によれば、トランジスタは更に、ゲート構造の第1の側面を覆い且つシリコン表面の上に位置する第1のスペーサと、ゲート構造の第2の側面を覆い且つシリコン表面の上に位置する第2のスペーサと、を含み、キャパシタの第2の突出領域が、シリコン表面から上方に延在して第2のスペーサに当接し、キャパシタの第1の突出領域が、第1のスペーサに当接し、且つシリコン表面上にある分離領域から上方に延在する。
本発明の他の一実施形態はメモリセル構造を提供する。当該メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタはシリコン表面に結合され、トランジスタは、ゲート構造、第1の導電領域、及び第2の導電領域を含む。トランジスタの第2の導電領域にキャパシタが電気的に結合され、キャパシタはトランジスタを完全に覆う。
本発明の他の一態様によれば、キャパシタはストレージ電極を含み、該ストレージ電極は、第1の突出領域と、第2の突出領域と、垂直方向にトランジスタの頂面の上に積層されて第1の突出領域と第2の突出領域とを接続する接続領域と、を含み、第2の突出領域が、トランジスタの第2の導電領域に接続する。
本発明の他の一態様によれば、第1の突出領域と第2の突出領域とでトランジスタをクランプする。
本発明の他の一態様によれば、当該メモリセル構造は更に、対向電極と、複数の第1のトランジスタと、該複数の第1のトランジスタにそれぞれ対応する複数の第1のストレージ電極と、を含み、対向電極は、複数の第1のトランジスタ及び複数の第1のストレージ電極を覆い、且つ対向電極は第1の電圧源に結合される。
本発明の他の一態様によれば、当該メモリセル構造は更に、トランジスタの第1の導電領域に電気的に結合されたビットラインを含み、ビットラインは、シリコン表面よりも下に位置し、ブリッジコンタクトを介してトランジスタの第1の導電領域に電気的に結合される。
本発明の他の一態様によれば、ブリッジコンタクトは、シリコン表面よりも下に位置し、ブリッジコンタクトの第1の側壁がビットラインのエッジとアライメントされる。
本発明の他の一態様によれば、ブリッジコンタクトは上部及び下部を含み、ブリッジコンタクトの上部はシリコン基板に当接し、ブリッジコンタクトの下部は第1の分離層によってシリコン基板から離隔される。
本発明の他の一態様によれば、トランジスタは更に第1のスペーサ及び第2のスペーサを含み、第1のスペーサは、ゲート構造の第1の側面を覆い且つシリコン表面の上に位置し、第2のスペーサは、ゲート構造の第2の側面を覆い且つシリコン表面の上に位置する。ストレージ電極の第2の突出領域は、シリコン表面から上方に延在して第2のスペーサに当接し、ストレージ電極の第1の突出領域は、第2のスペーサに当接し、且つシリコン表面上にある分離領域から上方に延在する。
本発明の他の一態様によれば、第1の突出領域の頂面は矩形状の形状であり、第2の突出領域の頂面は別の矩形状の形状である。
本発明の他の一実施形態は、セル領域と該セル領域内の内側領域とを含むメモリセル構造を提供する。当該メモリセル構造はトランジスタ及びキャパシタを含む。トランジスタは内側領域内にある。キャパシタはセル領域内にあり、キャパシタは、複数の突出領域と接続領域とを含み、接続領域は、トランジスタの上にあり、上記複数の突出領域を接続する。
本発明の他の一態様によれば、セル領域は矩形状の形状であり、1つの突出領域の頂面は別の別の矩形状の形状である。
本発明の他の一態様によれば、トランジスタは、ゲート構造と、該ゲート構造の上のキャップ分離層と、第1の導電領域と、第2の導電領域とを含み、上記複数の突出領域のうちの第1の突出領域が、キャップ分離層の頂面から上方及び下方に延在する。
本発明の他の一態様によれば、上記複数の突出領域のうちの第2の突出領域が、キャップ分離層の頂面から上方及び下方に延在し、第2の突出領域が、トランジスタの第2の導電領域に接続する。
本発明の他の一態様によれば、上記複数の突出領域がトランジスタを閉じ込める。
本発明の他の一実施形態はメモリセル構造を提供する。当該メモリセル構造は、シリコン基板、トランジスタ、及びキャパシタを含む。シリコン基板はシリコン表面を持つ。トランジスタは、シリコン表面に結合され、ゲート構造、該ゲート構造の上のキャップ分離層、第1の導電領域、及び第2の導電領域を含む。キャパシタはトランジスタの第2の導電領域に電気的に結合され、キャパシタは、トランジスタの上にあり、且つ矩形状の形状であるキャパシタ外縁を有する。
本発明の他の一態様によれば、トランジスタはキャパシタ外縁内に配置される。
本発明の他の一態様によれば、キャパシタは更にストレージ電極を含み、該ストレージ電極は、第1の突出領域と、第2の突出領域と、キャップ分離層の上にあって第1の突出領域と第2の突出領域とを接続する接続領域と、を含み、第1の突出領域及び第2の突出領域は、キャップ分離層の頂面から上方及び下方に延在する。
本発明の他の一態様によれば、第1の突出領域は、キャップ分離層の頂面から上方に、接続領域よりも高い位置まで延在し、且つキャップ分離層の頂面から下方に、シリコン表面上にある分離領域まで延在する。
本発明の他の一態様によれば、第2の突出領域は、キャップ分離層の頂面から上方に、接続領域よりも高い別の位置まで延在し、且つキャップ分離層の頂面から下方にシリコン表面まで延在する。
本発明の他の一実施形態はメモリセル構造を提供する。当該メモリセル構造は、対向電極と、複数の第1のトランジスタと、複数の第1のストレージ電極と、を含む。複数の第1のストレージ電極は、複数の第1のトランジスタにそれぞれ対応し、対向電極は、上記複数の第1のトランジスタ及び上記複数の第1のストレージ電極を覆い、対向電極は第1の電圧源に結合される。
本発明のこれら及び他の目的は、様々な図及び図面に例示される好適実施形態の以下の詳細な説明を読んだ後に当業者には疑いなく明らかになる。
図1A-1Fを参照されたく、図1Aは、本発明の一実施形態に従ったHCoTセルアレイの製造方法を示すフローチャートである。
工程10:開始。
工程15:基板(例えば、p型シリコン基板)に基づき、DRAMセルアレイの活性領域を画成し、且つシャロートレンチアイソレーション(STI)を形成する。
工程20:活性領域の側壁に沿って非対称スペーサを形成する。
工程25:非対称スペーサの間且つ水平シリコン表面(HSS)の下にアンダーグラウンド導電ライン(例えばビットラインなど)を形成する。
工程30:ワードライン及びDRAMセルアレイのアクセストランジスタのゲートを形成する。
工程35:DRAMセルアレイのアクセストランジスタのドレイン領域(すなわち、第1の導電領域)及びソース領域(すなわち、第2の導電領域)を画成する。
工程40:アンダーグラウンドビットラインとアクセストランジスタのドレイン領域との間の接続を形成する。
工程45:ドレイン領域及びソース領域を形成する。
工程50:アクセストランジスタの上にキャパシタタワーを形成する。
工程55:終了。
工程10:開始。
工程15:基板(例えば、p型シリコン基板)に基づき、DRAMセルアレイの活性領域を画成し、且つシャロートレンチアイソレーション(STI)を形成する。
工程20:活性領域の側壁に沿って非対称スペーサを形成する。
工程25:非対称スペーサの間且つ水平シリコン表面(HSS)の下にアンダーグラウンド導電ライン(例えばビットラインなど)を形成する。
工程30:ワードライン及びDRAMセルアレイのアクセストランジスタのゲートを形成する。
工程35:DRAMセルアレイのアクセストランジスタのドレイン領域(すなわち、第1の導電領域)及びソース領域(すなわち、第2の導電領域)を画成する。
工程40:アンダーグラウンドビットラインとアクセストランジスタのドレイン領域との間の接続を形成する。
工程45:ドレイン領域及びソース領域を形成する。
工程50:アクセストランジスタの上にキャパシタタワーを形成する。
工程55:終了。
図1B及び図2を参照されたい。工程15は、以下を含み得る:
工程102:基板の水平シリコン表面(以下、“HSS”)208の上にパッド酸化物層204及びパッド窒化物層206を堆積させる。
工程104:DRAMセルアレイの活性領域を定め、活性領域の外側の水平シリコン表面208に対応する基板材料(例えばシリコン材料など)の部分を除去してトレンチ210を作り出す。
工程106:トレンチ210内に酸化物層214を堆積させ、酸化物層214をエッチバックして、水平シリコン表面208よりも下にシャロートレンチアイソレーション(STI)を形成する。
工程102:基板の水平シリコン表面(以下、“HSS”)208の上にパッド酸化物層204及びパッド窒化物層206を堆積させる。
工程104:DRAMセルアレイの活性領域を定め、活性領域の外側の水平シリコン表面208に対応する基板材料(例えばシリコン材料など)の部分を除去してトレンチ210を作り出す。
工程106:トレンチ210内に酸化物層214を堆積させ、酸化物層214をエッチバックして、水平シリコン表面208よりも下にシャロートレンチアイソレーション(STI)を形成する。
図1C及び図3-5を参照されたい。工程20は、以下を含み得る:
工程108:窒化物1層が堆積及びエッチバックされて窒化物1スペーサを形成する(図3)。
工程110:スピンオン誘電体(SOD)304が、トレンチ210内に堆積され、化学機械研磨(CMP)技術によって平坦化される(図3)。
工程112:フォトレジスト層306が、SOD304及びパッド窒化物層206の上に堆積される(図3)。
工程114:フォトレジスト層306によって覆われていない上縁窒化物1スペーサ及びSOD304がエッチング除去される(図4)。
工程116:フォトレジスト層306及びSOD304が剥離され、酸化物1層502が、例えば熱成長などで成長される(図5)。
工程108:窒化物1層が堆積及びエッチバックされて窒化物1スペーサを形成する(図3)。
工程110:スピンオン誘電体(SOD)304が、トレンチ210内に堆積され、化学機械研磨(CMP)技術によって平坦化される(図3)。
工程112:フォトレジスト層306が、SOD304及びパッド窒化物層206の上に堆積される(図3)。
工程114:フォトレジスト層306によって覆われていない上縁窒化物1スペーサ及びSOD304がエッチング除去される(図4)。
工程116:フォトレジスト層306及びSOD304が剥離され、酸化物1層502が、例えば熱成長などで成長される(図5)。
図1D及び図6-10を参照されたい。工程25は、以下を含み得る:
工程118:金属層602が、トレンチ210内に堆積され、CMP技術によって平坦化される(図6)。
工程120:フォトレジスト層702が堆積及びパターニングされる(図7)。
工程122:活性領域の端部に対応する金属層602がエッチングされて複数の導電ラインを形成する(図8)。
工程124:フォトレジスト層702が除去され、金属層602(複数の導電ライン)がエッチバックされて、アンダーグラウンドビットライン(UGBL)902又はアンダーグラウンド導電ラインを形成する(図9)。
工程126:酸化物2層1002がトレンチ210内に堆積され、CMP技術によって平坦化される(図10)。
工程118:金属層602が、トレンチ210内に堆積され、CMP技術によって平坦化される(図6)。
工程120:フォトレジスト層702が堆積及びパターニングされる(図7)。
工程122:活性領域の端部に対応する金属層602がエッチングされて複数の導電ラインを形成する(図8)。
工程124:フォトレジスト層702が除去され、金属層602(複数の導電ライン)がエッチバックされて、アンダーグラウンドビットライン(UGBL)902又はアンダーグラウンド導電ラインを形成する(図9)。
工程126:酸化物2層1002がトレンチ210内に堆積され、CMP技術によって平坦化される(図10)。
図1E及び図11-15を参照されたい。工程30は、以下を含み得る:
工程128:厚い酸化物3層1102、厚い窒化物2層1104、及びパターニングされたフォトレジスト層1106が堆積され、次いで、酸化物3層1102及び窒化物2層1104の不要部分がエッチング又は除去される(図11)。
工程130:パターニングされたフォトレジスト層1106、パッド窒化物層206、及びパッド酸化物層204が除去され、HSSが露わにされ得る(図12)。
工程132:露わにされたHSSが、U字形の凹部を作り出すようにエッチングされ、high-k絶縁体層1304が形成され、ゲート材料1306(例えばタングステンなど)が堆積され、次いでエッチバックされて、ワードライン及びアクセストランジスタのゲート構造を形成する(図13)。このようなアクセストランジスタは、Uトランジスタと呼ばれ得る。
工程134:窒化物3層1402を堆積させ、次いでエッチバックし、続いて酸化物4層1404を堆積させ、次いで酸化物4層1404をエッチバック又は平坦化する(図14)。
工程136:窒化物2層1104及び酸化物3層1102をエッチング除去する(図15)。
工程128:厚い酸化物3層1102、厚い窒化物2層1104、及びパターニングされたフォトレジスト層1106が堆積され、次いで、酸化物3層1102及び窒化物2層1104の不要部分がエッチング又は除去される(図11)。
工程130:パターニングされたフォトレジスト層1106、パッド窒化物層206、及びパッド酸化物層204が除去され、HSSが露わにされ得る(図12)。
工程132:露わにされたHSSが、U字形の凹部を作り出すようにエッチングされ、high-k絶縁体層1304が形成され、ゲート材料1306(例えばタングステンなど)が堆積され、次いでエッチバックされて、ワードライン及びアクセストランジスタのゲート構造を形成する(図13)。このようなアクセストランジスタは、Uトランジスタと呼ばれ得る。
工程134:窒化物3層1402を堆積させ、次いでエッチバックし、続いて酸化物4層1404を堆積させ、次いで酸化物4層1404をエッチバック又は平坦化する(図14)。
工程136:窒化物2層1104及び酸化物3層1102をエッチング除去する(図15)。
図1F及び図16-22を参照されたい。工程35は、以下を含み得る:
工程138:パッド窒化物層206を除去し、CVD-STI-oxide2をパッド酸化物層204の頂部までエッチバックする。
工程140:窒化物4層1602、酸化物5層1604、及びポリシリコン1層1606をそれぞれ堆積及び異方性エッチングする(図16)。
工程142:スピンオン誘電体(SOD)1702を堆積させ、次いでCMPし、ポリシリコン1層1606の上部をエッチングし、そして、キャップ酸化物1層1704を堆積させ、次いでCMPする(図17)。
工程144:SOD1702を除去し、次いで、窒化物5層1802を堆積させる(図18)。
工程146:SOD1902を堆積させ、次いでCMPし、フォトレジスト1904を堆積させ、次いで、不所望のSOD1902をエッチバックする(図19)。
工程148:露出された窒化物5層1802、パッド酸化物層204、及びHSS-1/3に対応するシリコン材料をエッチング除去して、穴1/3を生成する(図20)。
工程150:フォトレジスト1904を除去し、酸化物7層2102を熱成長させる(図21)。
工程152:酸化物7層2102上に別のSOD層2202を堆積させ、次いで、別のSOD層2202をエッチバックする(図22)。
工程138:パッド窒化物層206を除去し、CVD-STI-oxide2をパッド酸化物層204の頂部までエッチバックする。
工程140:窒化物4層1602、酸化物5層1604、及びポリシリコン1層1606をそれぞれ堆積及び異方性エッチングする(図16)。
工程142:スピンオン誘電体(SOD)1702を堆積させ、次いでCMPし、ポリシリコン1層1606の上部をエッチングし、そして、キャップ酸化物1層1704を堆積させ、次いでCMPする(図17)。
工程144:SOD1702を除去し、次いで、窒化物5層1802を堆積させる(図18)。
工程146:SOD1902を堆積させ、次いでCMPし、フォトレジスト1904を堆積させ、次いで、不所望のSOD1902をエッチバックする(図19)。
工程148:露出された窒化物5層1802、パッド酸化物層204、及びHSS-1/3に対応するシリコン材料をエッチング除去して、穴1/3を生成する(図20)。
工程150:フォトレジスト1904を除去し、酸化物7層2102を熱成長させる(図21)。
工程152:酸化物7層2102上に別のSOD層2202を堆積させ、次いで、別のSOD層2202をエッチバックする(図22)。
図1G及び図23-33を参照されたい。工程40は、以下を含み得る:
工程154:フォトレジスト2302を堆積させ、露出したSOD1902、露出した窒化物5層1802、及び露出したパッド酸化物層204を除去し、次いで、HSS-1/2に対応するシリコン材料を掘削及び除去して穴1/2を生成する(図23)。
工程156:フォトレジスト2302を除去し、酸化物8層2402を熱成長させる(図24及び図25)。
工程158:下縁窒化物1スペーサを除去してアンダーグラウンドビットラインの側壁を露わにし、窒化物5層1802を除去する(図26及び図27)。
工程160:穴1/2内に金属層2802を堆積させてUGBLの側壁に接触させ、次いで、窒化物6層2804を堆積及びエッチバックして窒化物6スペーサを作り出す(図28)。
工程162:金属層2802の上部をエッチバックする(図29及び図30)。
工程164:酸化物8層2402の上部をエッチバックして、穴1/2に対応するシリコン材料を露わにする(図31)。
工程166:露わにされたシリコン材料に基づいて、n+インサイチュドープシリコン層3202を横方向に成長させてドレイン領域及びタングステンプラグに接触させる(図32)。
工程168:n+インサイチュドープシリコン層3202の上に酸化物9層3302を熱成長させる(図33)。
工程154:フォトレジスト2302を堆積させ、露出したSOD1902、露出した窒化物5層1802、及び露出したパッド酸化物層204を除去し、次いで、HSS-1/2に対応するシリコン材料を掘削及び除去して穴1/2を生成する(図23)。
工程156:フォトレジスト2302を除去し、酸化物8層2402を熱成長させる(図24及び図25)。
工程158:下縁窒化物1スペーサを除去してアンダーグラウンドビットラインの側壁を露わにし、窒化物5層1802を除去する(図26及び図27)。
工程160:穴1/2内に金属層2802を堆積させてUGBLの側壁に接触させ、次いで、窒化物6層2804を堆積及びエッチバックして窒化物6スペーサを作り出す(図28)。
工程162:金属層2802の上部をエッチバックする(図29及び図30)。
工程164:酸化物8層2402の上部をエッチバックして、穴1/2に対応するシリコン材料を露わにする(図31)。
工程166:露わにされたシリコン材料に基づいて、n+インサイチュドープシリコン層3202を横方向に成長させてドレイン領域及びタングステンプラグに接触させる(図32)。
工程168:n+インサイチュドープシリコン層3202の上に酸化物9層3302を熱成長させる(図33)。
図1H及び図34-42を参照されたい。工程45は、以下を含み得る:
工程170:酸化物9層3302をエッチバックし、ポリシリコンa層3402を堆積及びエッチバックする(図34)。
工程171:窒化物6スペーサを除去し、ポリシリコンb層3502を堆積及びエッチバックする(図35)。
工程172:全てのSOD及び窒化物5層1802を除去する(図36)。
工程173:金属層(例えば、タングステン)3802を堆積及びエッチバックする(図38)。
工程174:キャップ酸化物1層1704、ポリシルコン1スペーサ、及びパッド酸化物層204をエッチング除去する(図39)。
工程175:選択エピタキシシリコン成長技術を用いることによって高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dの双方を成長させる(図40)。
工程176:酸化物5スペーサをエッチング除去し、酸化物a層4102を熱成長及びエッチングする(図41)。
工程177:高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dの露出シリコン表面を用いることによって、高位置化ソース電極EH-2S及び高位置化ドレイン電極EH-2Dを成長させる(図42)。
工程170:酸化物9層3302をエッチバックし、ポリシリコンa層3402を堆積及びエッチバックする(図34)。
工程171:窒化物6スペーサを除去し、ポリシリコンb層3502を堆積及びエッチバックする(図35)。
工程172:全てのSOD及び窒化物5層1802を除去する(図36)。
工程173:金属層(例えば、タングステン)3802を堆積及びエッチバックする(図38)。
工程174:キャップ酸化物1層1704、ポリシルコン1スペーサ、及びパッド酸化物層204をエッチング除去する(図39)。
工程175:選択エピタキシシリコン成長技術を用いることによって高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dの双方を成長させる(図40)。
工程176:酸化物5スペーサをエッチング除去し、酸化物a層4102を熱成長及びエッチングする(図41)。
工程177:高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dの露出シリコン表面を用いることによって、高位置化ソース電極EH-2S及び高位置化ドレイン電極EH-2Dを成長させる(図42)。
図1I、1J及び図43-67を参照されたい。工程50は、以下を含み得る:
工程178:SOD-1層4302を堆積及びエッチバックする(図43)。
工程179:Wバッファ壁(WBW)をエッチング除去する(図44)。
工程180:窒化物a層4502を堆積及びエッチングする(図45)。
工程181:ポリシリコンa層3402及びポリシリコンb層3502を除去し、等方性エッチング技術を用いることによって高位置化ドレイン電極EH-1Dの一部底部をエッチングする(図46)。
工程182:酸化物bb層4702を熱成長させる(図47)。
工程183:等方性エッチング技術を用いることによって窒化物スペーサ及びSOD-1層4302を除去する(図48)。
工程184:high-k誘電絶縁体1層4902を形成する(図49)。
工程185:金属層5002を堆積及びエッチバックしてMCEPW-1を生成する(図50)。
工程186:酸化物4層1404の上のhigh-k誘電絶縁体1 4902を除去し、酸化物4層1404をエッチング除去する(図51)。
工程187:窒化物3層1402及び窒化物4スペーサをエッチングする(図52)。
工程188:EH-2電極の露出シリコン側壁を用いることによって、窒化物3層1402の上にn+インサイチュドープシリコン材料を横方向に成長させる(図53)。
工程189:窒化物cc層5402を堆積させる(図54)。
工程190:MCEPW-1を除去する(図55)。
工程191:露出したLGS-2D及び露出したLGS-2Sをシードとして用いることによって、ツインタワー状ストレージ電極を作り出す選択エピタキシシリコン成長を実行する(図56)。
工程192:酸化物d層5702を熱成長及び異方性エッチングし、窒化物cc層5402を除去する(図57)。
工程193:選択エピタキシシリコン成長技術を用いることによって、LGS-2D及びLGS-2Sの双方の露出シリコン領域から横方向及び垂直方向に、より高濃度なn+インサイチュドープシリコン層を成長させる(図58)。
工程194:酸化物dスペーサを除去する(図59)。
工程195:high-k誘電絶縁体1 4902を除去し、high-k誘電絶縁体2 6002を形成する(図60)。
工程196:金属層(例えば、タングステン)6102を堆積させ、次いで、CMP技術を用いて金属層6102を研磨する(図61)。
工程197:MCEPW-2をエッチバックし、次いで、STSEC-1の頂部上のhigh-k誘電絶縁体2 6002をエッチング除去する(図62)。
工程198:より高い高濃度n+インサイチュドープシリコンタワー6301を成長させ、high-k誘電絶縁体2 6002をエッチングし、high-k誘電絶縁体3 6302を形成する(図63)。
工程199:フォトレジスト6402を形成する(図64)。
工程200:MCEPW-2の露出エッジ領域上のhigh-k誘電絶縁体3 6302をエッチング除去する(図65)。
工程201:フォトレジスト6402を除去する(図66)。
工程202:厚い金属層6702を堆積及びエッチバックしてHCoTセルを完成させる(図67)。
工程178:SOD-1層4302を堆積及びエッチバックする(図43)。
工程179:Wバッファ壁(WBW)をエッチング除去する(図44)。
工程180:窒化物a層4502を堆積及びエッチングする(図45)。
工程181:ポリシリコンa層3402及びポリシリコンb層3502を除去し、等方性エッチング技術を用いることによって高位置化ドレイン電極EH-1Dの一部底部をエッチングする(図46)。
工程182:酸化物bb層4702を熱成長させる(図47)。
工程183:等方性エッチング技術を用いることによって窒化物スペーサ及びSOD-1層4302を除去する(図48)。
工程184:high-k誘電絶縁体1層4902を形成する(図49)。
工程185:金属層5002を堆積及びエッチバックしてMCEPW-1を生成する(図50)。
工程186:酸化物4層1404の上のhigh-k誘電絶縁体1 4902を除去し、酸化物4層1404をエッチング除去する(図51)。
工程187:窒化物3層1402及び窒化物4スペーサをエッチングする(図52)。
工程188:EH-2電極の露出シリコン側壁を用いることによって、窒化物3層1402の上にn+インサイチュドープシリコン材料を横方向に成長させる(図53)。
工程189:窒化物cc層5402を堆積させる(図54)。
工程190:MCEPW-1を除去する(図55)。
工程191:露出したLGS-2D及び露出したLGS-2Sをシードとして用いることによって、ツインタワー状ストレージ電極を作り出す選択エピタキシシリコン成長を実行する(図56)。
工程192:酸化物d層5702を熱成長及び異方性エッチングし、窒化物cc層5402を除去する(図57)。
工程193:選択エピタキシシリコン成長技術を用いることによって、LGS-2D及びLGS-2Sの双方の露出シリコン領域から横方向及び垂直方向に、より高濃度なn+インサイチュドープシリコン層を成長させる(図58)。
工程194:酸化物dスペーサを除去する(図59)。
工程195:high-k誘電絶縁体1 4902を除去し、high-k誘電絶縁体2 6002を形成する(図60)。
工程196:金属層(例えば、タングステン)6102を堆積させ、次いで、CMP技術を用いて金属層6102を研磨する(図61)。
工程197:MCEPW-2をエッチバックし、次いで、STSEC-1の頂部上のhigh-k誘電絶縁体2 6002をエッチング除去する(図62)。
工程198:より高い高濃度n+インサイチュドープシリコンタワー6301を成長させ、high-k誘電絶縁体2 6002をエッチングし、high-k誘電絶縁体3 6302を形成する(図63)。
工程199:フォトレジスト6402を形成する(図64)。
工程200:MCEPW-2の露出エッジ領域上のhigh-k誘電絶縁体3 6302をエッチング除去する(図65)。
工程201:フォトレジスト6402を除去する(図66)。
工程202:厚い金属層6702を堆積及びエッチバックしてHCoTセルを完成させる(図67)。
前述のプロセス工程で使用される金属層(例えば、図6にアンダーグラウンドビットラインに関して、図13にワードライン、電極、及び/又はキャパシタの対向電極に関して示すものなど)の取り得る材料は、タングステンとし得るが、酸化物又は酸化プロセスに対するタングステン材料の影響の受けやすさのため、タングステン層を別のTiN層又は好適な層で覆うといっそう良い。この発明では、タングステン層についての詳細な保護プロセスは記載しないが、タングステン層を含む金属層はその直上での酸化を避けるために良好に取り扱われると仮定する。当然ながら、集積プロセスに好適に挿入されない特定タイプの金属材料に限られるのではなく、アンダーグラウンドビットライン及びワードラインに好適に使用される好適な金属層がいくつか存在する。
上述の製造方法の詳細な説明は、以下の通りである。p型シリコンウエハ(すなわち、p型基板202)から開始する。工程102にて、図2(a)に示すように、水平な表面208(すなわち、基板がシリコン基板である場合、水平シリコン表面(horizontal silicon surface;HSS)又はオリジナルシリコン表面(original silicon surface;OSS)と呼び、以下では、例として水平シリコン表面又はHSSを使用する)の上にパッド酸化物層204が形成され、次いで、パッド酸化物層204の上にパッド窒化物層206が堆積される。
工程104にて、フォトリソグラフィマスク技術によってDRAMセルアレイの活性領域を画成することができ、図2(a)に示すように、DRAMセルアレイの活性領域は、パッド酸化物層204及びパッド窒化物層206に対応し、それに従って活性領域パターンの外側の水平シリコン表面208が露出される。活性領域パターンの外側の水平シリコン表面208が露出されるので、活性領域パターンの外側の水平シリコン表面208に対応するシリコン材料の部分を、異方性エッチング技術によって除去して、トレンチ(又はカナル(運河状のもの))210を作り出すことができ、例えば、トレンチ210は、HSSから下に250nm深さとすることができる。
工程106にて、トレンチ210を完全に充たすように酸化物層214が堆積され、次いで、トレンチ210の内部のSTIがHSSよりも下に形成されるように酸化物層214がエッチバックされる。また、図2(b)は、図2(a)に対応する上面図であり、図2(a)は、図2(b)に示すX方向に沿った断面図である。さらに、図2(a)に示すように、例えば、STIは、約50nmの厚さを持ち、STIの頂面は、トレンチ210がHSSから下に250nm深さである場合に、HSSから下に約200nmの深さである。
工程108にて、図3(a)に示すように、トレンチ210の両側のエッジ(すなわち、上縁及び下縁)に沿って窒化物1スペーサを作り出すよう、窒化物1層が堆積され、異方性エッチングによってエッチバックされる。工程110にて、図3(a)に示すように、トレンチ210を充たすようにSTIの上でトレンチ210内にSOD304が堆積される。次いで、SOD304の頂面をパッド窒化物層206の頂面と同じ高さにするよう、CMP技術によってSOD304が平坦化される。
工程112において、図3(a)に示すように、窒化物1スペーサのうちトレンチ210の下縁に沿った下縁窒化物1スペーサは、フォトリソグラフィマスク技術を利用することによってフォトレジスト層306によって保護され、窒化物1スペーサのうちトレンチ210の上縁に沿った上縁窒化物1スペーサは保護されない。すなわち、SOD304及びパッド窒化物層206の上にフォトレジスト層306が堆積された後、上縁窒化物1スペーサの上のフォトレジスト層306の部分は除去されるが、下縁窒化物1スペーサの上のフォトレジスト層306の部分は保持されるので、下縁窒化物1スペーサを保護するとともに、後に上縁窒化物1スペーサを除去することができる。また、図3(b)は、図3(a)に対応する上面図であり、図3(a)は、図3(b)に示すY方向の切断線に沿った断面図である。工程114にて、図4に示すように、フォトレジスト層306によって覆われていない上縁窒化物1スペーサ及びSOD304が、エッチングプロセスによってエッチング除去される。
工程116にて、図5に示すように、フォトレジスト層306及びSOD304の両方が剥離され、ここで、SOD304は、熱酸化膜及び一部の堆積酸化物のエッチングレートよりもはるかに高いエッチングレートを持つ。次に、トレンチ210の上縁を覆う酸化物1スペーサを形成するよう、酸化物1層502が熱成長され、ここで、酸化物1層502はパッド窒化物層206の上には成長せず、STIは、その上に遥かに薄い酸化物層を加えられるのみである(酸化物1/STI層504と呼ぶ)。図5に示すように、工程116は、トレンチ210の2つの対称なエッジ(上縁及び下縁)上に、それぞれ、非対称なスペーサ(下縁窒化物1スペーサ及び酸化物1スペーサ)をもたらす。例えば、酸化物1スペーサの厚さは4nmであり、下縁窒化物1スペーサの厚さは3nmである。換言すれば、活性領域の側壁に沿って非対称スペーサが形成される。非対称スペーサ(図5に示す)の構造及び上述の関連する工程は、本発明の重要発明であり、非対称スペーサ・オン・トレンチ又はカナルの2つの対称エッジ(asymmetric spacers on two symmetrical edges of a trench or a canal;ASoSE)と呼ぶ。
工程118にて、図6に示すように、金属層602(又は後続処理条件に耐える必要がある導電材料)が、トレンチ210を完全に充たすように堆積され、そして、金属層602の頂面をパッド窒化物層206の頂面と等しく平らにするよう(図6に示す)、CMP技術によって平坦化される。また、本発明の一実施形態において、金属層602は、Wと略すタングステンとすることができる。
工程120にて、図7に示すように、下縁窒化物1スペーサ及び酸化物1スペーサの両方を覆うが、活性領域の端部に対応する下縁窒化物1スペーサ及び酸化物1スペーサの2つのエッジを露出させるフォトレジスト層702が堆積される。
工程122にて、図8に示すように、活性領域の端部に対応する金属層602が、酸化物1/STI層504の頂部が露出されて複数の導電ライン(すなわち、金属層602)を分離するまでエッチングされる。
工程124にて、図9(a)に示すように、フォトレジスト層702が除去された後、金属層602が、導電ライン又はアンダーグラウンドビットライン(underground bit line;UGBL)902を形成するようにトレンチ210の内部に妥当な厚さのみ残してエッチバックされ、ここで、アンダーグラウンドビットライン902の頂面は、HSSよりも遥か下にある(例えば、アンダーグラウンドビットライン902の厚さは約40nmである)。また、図9(a)に示すように、アンダーグラウンドビットライン902は、STIの上にあり、アンダーグラウンドビットライン902の両側壁が、非対称スペーサ、すなわち、下縁窒化物1スペーサ及び酸化物1スペーサによってそれぞれ境界付けられる。また、図9(a)は、図9(b)に示すY方向に沿った断面図である。
工程126にて、図10(図9(b)に示すY方向に沿った断面図)に示すように、酸化物2層1002(CVD-STI-oxide2と呼ぶ)は、アンダーグラウンドビットライン902上でトレンチ210を充たすのに十分な厚さである必要があり、次いで、酸化物2層1002は、パッド窒化物層206の頂面と同じ高さにされた部分を確保するように研磨され、下縁窒化物1スペーサ及び酸化物1スペーサの両方を覆う。図10に示すように、工程126は、アンダーグラウンドビットライン902(すなわち、相互接続ライン)を、トレンチ210の内部の全ての絶縁体(すなわち、アイソレーション(分離)領域)によって埋め込んで境界付けることができ(そして、後に、アンダーグラウンドビットライン902は、DRAMセルアレイのアクセストランジスタのドレインに接続されることになる)、これを、絶縁体によって取り囲まれたアンダーグラウンドビットライン(UGBL)と呼ぶ。UGBLは、本発明の別の重要発明である。
以下の説明は、DRAMセル(1T1Cセル)アレイのアクセストランジスタ及びワードラインの両方をどのように形成するのかを紹介するものであり、ワードラインは、セルフアライメント法によってアクセストランジスタの全ての関連するゲート構造を同時に接続し、従って、ゲート構造及びワードラインの両方が、例えばタングステン(W)などの一体の金属として接続される。
工程128にて、図11(a)に示すように、先ず、厚い酸化物3層1102、厚い窒化物2層1104、及びパターニングされたフォトレジスト1106が堆積される。次いで、エッチング技術を用いることによって、酸化物3層1102及び窒化物2層1104の不要部分が除去される。トランジスタ/ワードラインパターンが酸化物3層1102と窒化物2層1104との複合層によって画成されることになり、酸化物3層1102と窒化物2層1104との複合層は、活性領域の方向に垂直な方向の複数のストライプで構成される。従って、図11(a)及び図11(b)に示すように、アクセストランジスタ及びワードラインを画成する長手方向(Y方向)ストライプ(酸化物3層1102及び窒化物2層1104)が形成され、活性領域は、長手方向ストライプ間のクロスポイントスクエアに位置する。図11(a)は、図11(b)に示すX方向に沿った断面図である。
図11(b)に示すように、上面図は、パッド窒化物層206及びパッド酸化物層204の上の酸化物3層1102と窒化物2層1104との長手方向ストライプを有する織物のようなチェッカーボードパターンを明らかにしており、活性領域及びSTIはどちらも水平方向(すなわち、図11(b)に示すX方向)にある。活性領域は、一種のセルフアライン技術によってアクセストランジスタが製造されることを可能にする。アクセストランジスタのゲート構造とワードラインとを1つの処理工程で製造するセルフアライン構造を作るためのこのようなチェッカーボード織物提案は、本発明の別の重要発明である。
工程130にて、図12(a)に示すように、フォトレジスト層1106がそのままにされて、パッド窒化物層206はエッチングされるがパッド酸化物層204は保持されるようにし、そして、図12(b)に示すように、フォトレジスト層1106及びパッド酸化物層204の両方が除去される。結果として、活性領域に対応するクロスポイントスクエア(図12(b)に示す)の位置で、水平シリコン表面208(すなわち、HSS)が露わにされる。
工程132にて、図13に示すように、クロスポイントスクエア位置で露出されたHSSが、凹部(例えばU字形など)を形成するように異方性エッチング技術によってエッチングされ、ここで、U字形の凹部は、アクセストランジスタのU字形チャネル1302のためのものであり、例えば、U字形の凹部の垂直深さは、HSSから約60nmとすることができる。アクセストランジスタのこのU字形凹部は露出されているので、後続のhigh-k金属ゲート構造形成後に、アクセストランジスタの所望の閾値電圧のためにU字形凹部のU字形チャネル1302をドーピングするために、チャネルドーピング設計を、幾分良く設計されたボロン(p型ドーパント)濃度によって達成することができる。好適なhigh-k絶縁体層1304が、アクセストランジスタのゲート誘電体層として形成され、high-k絶縁体層1304の2つのエッジの頂面はHSSよりも高い。その後、ワードラインのコンダクタンスに好適であるとともに、より低い閾値電圧を持つようにアクセストランジスタの狙った仕事関数性能を達成することができる好適なゲート材料1306を選択する(好適なゲート材料1306を選択することの目標は、ブーストされたワードライン電圧レベルを可能な限り低く下げるが、キャパシタ内に十分な量の電荷が復元されることを完成させる一方で信号センシングのためにいっそう速い電荷転送を支援するのに十分なデバイス駆動を提供することである)。
ゲート材料1306は、2つの隣接する長手方向ストライプ(酸化物3層1102及び窒化物2層1104)の間のU字形凹部(図13に示す)を充たすのに十分な厚さである。次いで、2つの隣接する長手方向ストライプ(酸化物3層1102及び窒化物2層1104)の間に挟まれた長手方向(Y方向)ワードラインをもたらすように、ゲート材料1306がエッチバックされる。例えば、ゲート材料1306は、好適なチャネルドーピング濃度を有する場合にアクセストランジスタに望ましい低めの閾値電圧の設計を可能にするhigh-k金属ゲート構造を形成するタングステン(W)とすることができる。
U字形チャネル1302を有する新たに提案するアクセストランジスタ(以下、Uトランジスタと呼ぶ)は、最先端の埋め込みワードライン設計において一般的に使用されるリセス化されたトランジスタとは異なる。Uトランジスタは、そのボディを両側で、Y方向(すなわち、チャネル幅方向)に沿ったCVD-STI-oxide2によって境界付けられ、そのチャネル長が、Uトランジスタのドレインに対応する側のU字形チャネル1302の1つのエッジの深さと、U字形チャネル1302の底面の長さと、Uトランジスタのソースに対応する側のU字形チャネル1302の別のエッジの深さとを含む。例えば、U字形凹部の垂直深さが約60nmであり、U字形凹部のU開口がX方向(すなわち、チャネル長方向)に沿って約7nmである場合、Uトランジスタの全チャネル長は約127nmである。対照的に、リセス化トランジスタのチャネル長は、リセス化トランジスタのゲート材料がどれくらい深くリセス化されるか、及びリセス化トランジスタのソース及びドレインジャンクションがどれくらい深く形成されるかに、より大きく依存しなければならない。
Uトランジスタとリセス化トランジスタとの間の構造の違いのために、Uトランジスタのチャネル長は、特にUトランジスタのチャネル長がUトランジスタのゲートの高さに依存しない場合に、遥かに良好に制御されることができる。さらに、Uトランジスタのドレイン及びソースをどのように完成させるかについて後述するように、HSSが固定されているので、より明瞭に明らかにされるようにデバイス設計パラメータのバラつきが小さいことで、Uトランジスタのドレイン及びソースのそれぞれのドーパント濃度プロファイルが遥かに制御可能である。さらに、2つの隣接する長手方向ストライプ(酸化物3層1102及び窒化物2層1104)の間にセルフアラインによって長手方向にUトランジスタのゲート構造とワードラインとを同時に形成することは、ワードラインがHSSよりも下でないようにするものであり、ワードラインがHSSよりも下でないことは、一般的に使用される埋込ワードラインとはかなり異なる設計及び性能パラメータを呈する。加えて、ワードライン(すなわち、ゲート材料1306)の高さが、エッチバック技術(図13に示す)を使用することによって複合層(酸化物3層1102と窒化物2層1104とで構成される)の高さよりも低くなるように設計される。ワードラインにセルフアラインで接続されるUトランジスタのゲート構造の構造設計は、本発明の別の重要発明である。
工程134にて、図14に示すように、窒化物3層1402(すなわち、誘電体キャップ)が堆積され、続いて酸化物4層1404が堆積され、ここで、窒化物3層1402及び酸化物4層1404は、2つの隣接する長手方向ストライプ(酸化物3層1102及び窒化物2層1104)の間の空きを充たすのに十分な大きさの合計厚さで積層される。次いで、ワードライン(すなわち、ゲート材料1306)の真上に酸化物4層1404と窒化物3層1402とで構成される複合スタックを形成するよう、酸化物4層1404及び窒化物3層1402が、窒化物2層1104の頂面と平らになるようにエッチバック(又はポリッシュバック)される。
工程136にて、図15に示すように、異方性エッチング技術によって窒化物2層1104がエッチング除去され、酸化物4層1404/窒化物3層1402がワードラインの上に残される。次いで、酸化物3層1102も異方性エッチングによってエッチング除去され、パッド窒化物層206が露出される。ゲート構造(例えば酸化物4層1404/窒化物3層1402/ゲート材料1306など)が、長手方向(すなわち、Y方向)に、U字形凹部内のUトランジスタのゲート及びワードラインの両方に対して達成される。
工程138にて、図16に示すように、パッド窒化物層206があらゆる場所で除去され、パッド酸化物層204が残される。CVD-STI-oxide2(すなわち、酸化物2層1002)が、パッド酸化物層204の頂面と同じ高さになるようにエッチバックされる。
工程140にて、図16に示すように、窒化物4層1602が堆積され、異方性エッチング技術によってエッチングされて、よく設計された好適厚さを有する窒化物4スペーサが作り出される。次に、酸化物5層1604が堆積され、異方性エッチング技術によってエッチングされて、酸化物5スペーサが作り出される。次いで、ポリシリコン1層1606(真性且つアンドープ)が、表面全体を覆って堆積され、異方性エッチング技術によってエッチングされてポリシリコン1スペーサが作り出され、ポリシリコン1スペーサにワードライン(例えば、word line-1、word line-2、word line-3)を囲ませる。従って、要約すると、ポリシリコン1スペーサが酸化物5スペーサの外側にあり、酸化物5スペーサが窒化物4スペーサの外側にあり、上述のスペーサの全てが、ゲート構造(例えば酸化物4層1404/窒化物3層1402/ゲート材料1306など)に沿って囲まれる。
図16、17に示すように、ワードライン及びビットラインを有するDRAMセルアレイを説明することの便宜及び明瞭さのため、中心に位置するワードラインにword line-1(アクセストランジスタAQ1に対応)なるラベルを付し、word line-1の左隣のワードラインにword line-2(アクセストランジスタAQ1の左隣のアクセストランジスタAQ2に対応)なるラベルを付し、パッド酸化物層204によって依然として覆われた、word line-1とword line-2との間のドレイン領域(drain-1及びdrain-2)は、アクセストランジスタAQ1のドレイン及びアクセストランジスタAQ2のドレインのために確保される。word line-1の右隣のワードラインに、word line-3(アクセストランジスタAQ1の右隣のアクセストランジスタAQ3に対応する)なるラベルを付し、パッド酸化物層204によって依然として覆われた、word line-1とword line-3との間のソース領域(source-1及びsource-3)は、アクセストランジスタAQ1のソース及び右アクセストランジスタAQ3のソースのために確保される。
工程142にて、図17に示すように、SOD1702が堆積され、SOD1702は、ワードライン間の空き(ドレイン領域及びソース領域に対応)を充たすのに十分な厚さであり、次いで、CMP技術によって、SOD1702が、酸化物4層1404の頂面と平坦な高さまで研磨される。次いで、ポリシリコン1層1606の一部上部が、異方性エッチング技術によってエッチングされる。次いで、キャップ酸化物1層1704が、ポリシリコン1スペーサの上の空きを充たすように堆積され、次いで、酸化物4層1404の頂面と同じ高さになるようにCMP技術によって平坦化される。
工程144にて、図18に示すように、SOD1702がエッチング除去され、ここで、SOD1702は、堆積された又は熱成長された酸化物層のエッチングレートよりも遥かに高いエッチングレートを持ち、それら酸化物は良好に保たれる。次いで、図18に示す表面全体を覆って窒化物5層1802が堆積される。
工程146にて、図19に示すように、全てのワードライン間の空きを充たすのに十分な厚さのSOD1902が堆積され、次いで、SOD1902が、窒化物5層1802の頂面と平坦なレベルまで研磨される。次いで、その平坦な面上に、ドレイン領域(すなわち、drain-1及びdrain-2)用に確保された領域を覆い且つソース領域(すなわち、source-1及びsource-3)用に確保された領域を露出させるよう、フォトレジスト1904が堆積される。次いで、ソース領域用に確保された領域に対応するSOD1902が、全てのワードラインを取り囲む窒化物5層1802をセルフアラインマスクとして利用することによって除去される。所望のパターンがSOD1902に転写されると、全ての不要なフォトレジストが除去され、従って、図19に示すようにSOD1902は平坦化されている。
工程148にて、図20に示すように、2つのワードライン(word line-1及びword line-3)の間のソース領域の中心に露出した窒化物5層1802及びパッド酸化物層204が、HSSを露出させるようにエッチング除去される。露出されたHSSは、アクセストランジスタAQ1のsource-1とアクセストランジスタAQ3のsource-3との間に位置するので、source-1とsource-3との間の露出したHSSをHSS-1/3と呼ぶことができる。図20に示すように、word line1とword line2との間のHSS-1/2は、drain-1(すなわち、アクセストランジスタAQ1のドレイン)及びdrain-2(すなわち、アクセストランジスタAQ2のドレイン)用の場所として使用されることになるとともに、アクセストランジスタAQ1、AQ2を垂直方向にUGBLに接続するための場所としても使用されることになる。さらに、word line-1の他方の右側では、word line-1とword line-3との間のHSS-1/3が、source-1(すなわち、アクセストランジスタAQ1のソース)及びsource-3(すなわち、アクセストランジスタAQ3のソース)に使用されることになるが、source-1とsource-3は分離されており接続されることはできない。というのは、source-1及びsource-3は後にそれぞれ追加のセルストレージノードCSN1、CSN3(図20には示さず)に接続されることになるからである。
さらに、要約すると、このフォトリソグラフィマスク技術は、HSS-1/2の上でそれを覆うために使用されるが、このフォトリソグラフィマスク技術によって利用されるマスクは、クリティカルなマスクではなく、その機能は、HSS-1/2の上での処理とは分けてHSS-1/3を処理することを可能にすることだけである。上述のように、平滑な表面トポロジを成すのに十分な厚さでSOD1902が堆積され、次いで、フォトレジスト1904が、ドレイン領域を覆うSOD1902を保護するがソース領域を露出させるマスク材料として作用するように堆積される。また、SODを用いる理由は、SODは、非常に高いエッチングレートを持つことで、存在する他の材料を傷つけることなく除去されるとともに、SODは、フォトレジスト以外の熱プロセスに耐性があるからである。
図20に示すように、HSS-1/3の下のシリコン材料(ソース領域の中心に対応)が、異方性エッチング技術によって掘削されて、2つの反対側の側面(図20には示されない)で下縁窒化物1スペーサ及び酸化物1スペーサによって囲まれ、且つ他の2つの反対側の側面でシリコン基板202によって囲まれた穴1/3(hole-1/3)が生成される。
次いで、工程150にて、図21に示すように、フォトレジスト1904が除去され、穴1/3を充たすように酸化物7層2102が熱成長される。酸化物7層2102は部分的にキャップ酸化物1層1704の上に成長され、窒化物5層1802上では酸化物の成長がないために他の場所では成長されない。穴1/3を充たす酸化物7層2102を酸化物7プラグ(oxide-7 plug)と呼び、これは、パッド酸化物層204の頂面と同じ高さにされた平滑表面を持つ。
工程152にて、図22に示すように、別のSOD層2202が堆積され、この別のSOD層2202は、hole-1/3内の酸化物7層2102の上の空きを充たすのに十分な厚さであり、この別のSOD層2202の頂面が窒化物5層1802の頂面と同じ高さで平らになるまで、この別のSOD層2202の頂部材料がCMP技術によって除去される。
工程154にて、図23に示すように、ソース領域に対応する領域を覆い、且つドレイン領域用に確保された領域を露出させるように、フォトレジスト2302が堆積される。工程154で使用されるマスクは、クリティカルなマスクではなく、その機能は、HSS-1/3の上での処理とは分けてHSS-1/2を処理することを可能にすることだけである。次いで、HSS(すなわち、HSS-1/2)を露出させるために、露出されたSOD1902、露出された窒化物5層1802、及びその下の露出されたパッド酸化物層204が除去される。次いで、HSS-1/2に対応するシリコン材料が、異方性エッチングによって掘削されて除去されて、穴1/2(hole-1/2)が生成される。穴1/2は、2つの反対側の側面をそれぞれシリコン基板202によって物理的に囲まれ、第3の側面を下縁窒化物1スペーサによって囲まれ、そして、第4の側面を酸化物1スペーサによって囲まれる。第3の側面及び第4の側面はどちらも更に、外側をCVD-STI-oxide2(図23には示されない)によって境界付けられる。
工程156にて、図24に示すように、フォトレジスト2302が除去され、そして、下縁窒化物1スペーサによって覆われた第3の側壁を除く、穴1/2の4つの側壁のうちの3つの側壁と、穴1/2の底とを覆う酸化物8スペーサを生成するよう、酸化物8層2402が熱成長される。さらに、酸化物8層2402は、部分的に、キャップ酸化物1層1704の上に成長される。図25は、穴1/2の中心に沿ってX方向に垂直に延在するY2方向に沿ったDRAMセルアレイの断面図を示す図であり、図25に示すように、活性領域は、CVD-STI-oxide2、ビットライン(UGBL)、酸化物1スペーサ、及び下縁窒化物1スペーサによって挟み込まれる。
工程158にて、図26、27に示されるように、穴1/2内の第3の側壁上の下縁窒化物1スペーサが等方性エッチング技術によって除去されるとともに、窒化物5層1802が同時に除去される(図27に示されるように、下縁窒化物1スペーサは非常に薄いので、この等方性エッチング技術は、HSSの上の他の構造を傷つけないはずであり、穴1/2内の酸化物8層2402も除去しないはずである)。
工程160にて、図28に示すように、穴1/2を充たすのに十分な厚さの金属層(例えば、タングステン)2802が堆積され、次いで、HSSの上の全ての金属層2802が等方性エッチング技術によってエッチバックされて、穴1/2内にタングステンプラグ(Tungsten plug)を残す。該タングステンプラグは、元々は下縁窒化物1スペーサによって覆われていた穴1/2の第3の側壁にある開口を通してUGBLに接続される。次いで、窒化物6層2804が堆積され、異方性エッチング技術によってエッチングされて、確保されたドレイン領域に対応するポリシリコン1スペーサを取り囲む窒化物6スペーサが作り出される。
工程162にて、図29に示すように、HSSの下のタングステンプラグの一部上部がエッチバックされる。図30に示すように、タングステンプラグは、当該タングステンプラグの側壁から穴1/2内のUGBLの側壁へと、UGBLに接続される。
工程164にて、図31に示すように、酸化物8層2402の上部が、異方性エッチング技術を通じて、よく設計された量だけ除去され、それに従ってタングステンプラグの高さよりも低い高さを持つ酸化物8スペーサがもたらされる。図31に示すように、キャップ酸化物1層1704の一部が同様にエッチングされ得る。
工程166にて、図32に示すように、選択エピタキシシリコン成長(SEG)技術を利用することによって、(酸化物8層2402及びタングステンプラグの上に隣接して)2つの露出したシリコンエッジから横方向にn+インサイチュドープシリコン層3202が成長され、故に、それぞれアクセストランジスタAQ1、AQ2のdrain-1及びdrain-2として、及びUGBLとアクセストランジスタAQ1、AQ2との間の導電ブリッジ(すなわち、ブリッジコンタクト)としても、穴1/2の両側のHSSに接続するネックレス型の導電性n+シリコンドレイン(n+シリコンドレインカラーと呼ぶ)がもたらされる。
工程168にて、図33に示すように、HSS-1/2のキャップとなるよう、n+シリコンドレインカラー上に局所的に、よく設計された厚さを有する酸化物9層3302が熱成長される(そして、このような酸化物9層3302はキャップ酸化物1層1704を覆い得る)。UGBLとdrain-1(drain-2)との間の下線ブリッジコンタクトを作製するものである上の接続方法は、本発明の別の重要発明であり、drain-1及びdrain-2は、酸化物キャップされたn+ドレインである。
工程170にて、図34に示すように、n+シリコンドレインカラーを覆う酸化物9層3302の一部が、その高さをパッド酸化物204の高さとする厚さにエッチバックされ得るとともに、キャップ酸化物1層1704を覆う酸化物9層3302がエッチング除去される。次いで、穴1/2の上の酸化物9層3302の上の空きの中に厚い真性ポリシリコンa層3402を堆積させ、ポリシリコンa層3402をエッチバックする。
工程171にて、図35に示すように、等方性エッチング技術によって窒化物6スペーサ(窒化物6層2804)を除去する。真性ポリシリコンb層3502を堆積させ、次いで、異方性エッチング技術を用いてポリシリコンb層3502をエッチバックして、ポリシリコンa層3402にすぐ隣接する空きを充たす残留物を残すとともに、ポリシリコンa層3402及びポリシリコンb層3502の両方でほぼ同じ厚さを形成する。
工程172にて、図36に示すように、全てのSOD(すなわち、SOD層1902及び別のSOD層2202)が除去され、窒化物5層1802が等方性エッチング技術によって除去される。また、図37は、このステージに至るHCoTセルアレイの構造の上面図を、特に、ワードライン(word line-1、word line-2、word line-3)、アンダーグラウンドビットライン(UGBL)、アクセストランジスタAQ1、AQ3のソース領域(source-1及びsource-3)、及びアクセストランジスタAQ1、AQ2のドレイン領域(drain-1及びdrain-2)の幾何学的配置について示している。
工程173にて、図38に示すように、金属層(例えば、タングステン)3802が堆積され、金属層3802の一部がエッチバックされてWバッファ壁(W-Buffer-Wall;WBW)を形成する。
工程174にて、図39に示すように、ポリシリコン1スペーサの上のキャップ酸化物1層1704が除去される。次いで、ポリシルコン1スペーサがエッチング除去され、さらに、ポリシリコン1スペーサの下のパッド酸化物層204が除去され、故に、ソース領域及びドレイン領域に対応するHSS(ソース及びドレイン領域用のシードHSS領域、SHARと呼ぶ)がそれぞれ露出される。
工程175にて、図40に示すように、露出したHSS(SHAR)をシードとして用いることによって、選択エピタキシシリコン成長技術を用いて、高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dの両方を、それぞれ、HSSの上に垂直方向に成長させる。高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dは、露出したHSS(SHAR)をシードとして使用することにより徐々に良好に成長されるので、多結晶又は非晶質のシリコン材料ではなく純粋なシリコン材料となり得る。高位置化ソース電極EH-1Sと高位置化ドレイン電極EH-1Dはどちらも、WBWと、X方向に沿った左側壁及び右側壁上の酸化物5スペーサとによって囲まれる。Y方向に沿った他の2つの側壁は広く開放されているが、CVD-STI-oxide2は、選択エピタキシャルシリコンを上に成長させるシード機能を提供することはできず、従って、この選択エピタキシシリコン成長は、CVD-STI-oxide2のエッジで停止し、隣接し合う電極同士の接続を引き起こす可能性のない、横方向に幾分オーバー成長された純粋シリコン材料を有する結果になるはずである。さらに、高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dが成長された後、高位置化ソース電極EH-1S又は高位置化ドレイン電極EH-1Dがトランジスタのチャネル領域に対していっそう良好な電気接続を持つように、オプションのRTA(急速温度アニーリング)工程を利用して、高位置化ソース電極EH-1S又は高位置化ドレイン電極EH-1Dの下にNLDD(n+低濃度ドープドレイン)4012を形成することができる。
高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dを達成する新たな処理設計は、次のように説明される:(1)選択エピタキシシリコン成長技術によって高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dを成長させるシードとしてSHARを用いることにより、重要となるのは、シリコン成長中の好適なインサイチュn型ドーピング濃度を設計し、そして、急速温度アニーリングプロセスを用いて、アクセストランジスタのチャネル領域の適切な界面コンダクタンス(これは、ゲート誘電体直下のシリコン表面、窒化物4/酸化物5スペーサ下のHSS、及び高位置化ソース電極EH-1S若しくは高位置化ドレイン電極EH-1Dそれぞれのコンダクタンスを含む)を達成するとともに、特にゲート誘起ドレインリーク(GIDL)、ドレイン誘起障壁低下(DIBL)、短チャネル効果によるサブスレッショルドリーク、及びジャンクションリークについて、より低いリーク電流を達成することである。
(2)図40に示すように、高位置化ソース電極EH-1S及び高位置化ドレイン電極EH-1Dは、最終的なEH-1+2電極(すなわち、高位置化ソース電極EH-1+2S及び高位置化ドレイン電極EH-1+2D)の高さよりも低い指定高さまで成長される。工程176にて、図41に示すように、先ず、酸化物5スペーサが等方性エッチング技術によってエッチングされて、窒化物4スペーサと高位置化ドレイン電極EH-1Dとの間(及び窒化物4スペーサと高位置化ソース電極EH-1Sとの間)の継ぎ目が残される。次いで、高位置化ドレイン電極EH-1D(又は高位置化ソース電極EH-1S)を、WBWによって境界付けられた最後の第4の側壁を除く3つの側壁とその頂面で覆うように(酸化物aキャップ層と呼ぶ)、酸化物a層4102が熱成長される。以下に記載するような慎重な段階的ソース電極形成プロセスを実行することの目的は、熱酸化膜a層が、非常に高品質の二酸化シリコン-シリコン電極間結合を持つことによって、高性能な酸化物-シリコン界面を持つソース電極EH-1Sの頂面(又はドレイン電極EH-1Dの頂面)が達成されることを確保することである(紛れもないことには、選択エピタキシシリコン成長プロセスから、代わりに非晶質の又は低品質のシリコン材料が得られ、それが、アクセストランジスタがオンにされるときに十分なオン電流を供給できない低下したキャリア移動度又はアクセストランジスタがオフにされるときにリーク増加させ得る追加の欠陥量を生じさせていたというシリコンソース電極の品質を劣化させるかもしれないという疑念がある)。次いで、酸化物a層4102のキャップ部分が、異方性エッチング技術によってエッチングされて、窒化物4スペーサとソース電極EH-1Sとの間(又は窒化物4スペーサとドレイン電極EH-1Dとの間)に存在する酸化物a層4102が残される。
(3)工程177にて、図42に示すように、ソース電極EH-1S及びドレイン電極EH-1Dの露出シリコン表面を高品質のシリコンシードとして用いることによって、第2の選択エピタキシャルシリコン成長を実行し、それぞれ、高位置化ソース電極EH-2S及び高位置化ドレイン電極EH-2Dを成長させる。第2の選択エピタキシャルシリコン成長中に、高位置化ソース電極EH-2S(又は高位置化ドレイン電極EH-2D)と後に作製される積層ストレージキャパシタ(stacked storage capacitor;SSC)のストレージ電極との間の低抵抗接続のための準備とすべく、高位置化ソース電極EH-2S及び高位置化ドレイン電極EH-2D内に、よく設計された、より高濃度のインサイチュn+ドーピング濃度を達成することができる。高位置化ソース電極EH-1Sと高位置化ソース電極EH-2Sとの組み合わせを、高位置化ソース電極EH-1+2Sと呼ぶ(同様に、高位置化ドレイン電極EH-1Dと高位置化ドレイン電極EH-2Dとの組み合わせを、高位置化ドレイン電極EH-1+2Dと呼ぶ)。さらに、高位置化ソース電極EH-1+2Sを例にとるに、図42に示すように、高位置化ソース電極EH-1+2Sの上部、すなわち、高位置化ソース電極EH-2Sは、1つの側壁上で窒化物4スペーサに直に当接し、反対側の側壁がWBWに当接し、且つ他の2つの側壁が長手方向ワードラインに沿ってY方向で広く開かれた、高品質のn+ドープシリコン材料を持つ。高位置化ソース電極EH-1+2Sの高さ(高位置化ドレイン電極EH-1+2Dの高さ)は、窒化物4スペーサの高さよりも低くなるようによく設計される。
工程178にて、図43に示すように、高位置化ドレイン電極EH-2D及び高位置化ソース電極EH-2Sの表面の上にそれぞれ厚いSOD-1層4302を堆積させ、SOD-1層4302をエッチバックする。
工程179にて、図44に示すように、ウエハ表面全体上でWBWがエッチング除去される。
工程180にて、図45に示すように、窒化物a層4502が堆積され、異方性エッチング技術を用いることによってエッチングされて、高位置化ソース電極EH-1+2S及び高位置化ドレイン電極EH-1+2Dそれぞれの全ての側壁を取り囲む窒化物aスペーサが形成される。違いは、高位置化ソース電極EH-1+2S(高位置化ドレイン電極EH-1+2D)を取り囲む窒化物aスペーサは、マットレス層のように作用するポリシリコンa層3402及びポリシリコンb層3502の上に立っていることである(しかし、高位置化ソース電極EH-1+2S(高位置化ドレイン電極EH-1+2D)の側面には、マットレス層のように作用するそのようなポリシリコンa層3402及びポリシリコンb層3502は存在しない)。
工程181にて、図46に示すように、先ず、異方性シリコンエッチング技術を用いて、ポリシリコンa層3402を除去する(この時、例えば高位置化ドレイン電極EH-2D及び高位置化ソース電極EH-2Sなどのシリコン領域の残りは、それぞれ、SOD-1層4302及び窒化物aスペーサによって十分に保護される)。次いで、除去されたポリシリコンa層3402及びポリシリコンb層3502の占有していた厚さによるバッファ空間によって生じる継ぎ目(又は空きのような)により、等方性エッチング技術を用いて、ポリシリコンb層3502及び高位置化ドレイン電極EH-1Dの一部底部をエッチング除去する。留意されたいことには、(1)高位置化ドレイン電極EH-1Dの残存する底部が、高品質のシリコン結合力により、高位置化ドレイン電極EH-1Dの上部を保持する強度を維持し、また、(2)窒化物aスペーサが、それらの足がCVD-STI-oxide2(すなわち、酸化物2層1002)の上に立って、及び化学結合による窒化物aスペーサの強力な接着を有して、EH-1+2電極を取り囲むので、窒化物aスペーサは空気上に完全に吊られるわけではない。この新規なプロセス設計を作り出すことが狙う最終結果は、高位置化ドレイン電極EH-1Dの下のHSSが露出されるようにすることである。
工程182にて、図47に示すように、熱酸化プロセスを実行して、図46に示した露出HSSの表面に、シリコンと二酸化シリコンとの間での熱化学反応によって高品質の酸化物bb層4702を成長させ、故に、ストレージキャパシタ用のストレージ電極の一部としてもはや使用されることができるEH-1+2D電極の底部からドレイン領域を十分にアイソレートする酸化物アイソレーションがもたらされる。
工程183にて、図48に示すように、等方性エッチング技術を用いて、EH-1+2電極(すなわち、高位置化ソース電極EH-1+2S及び高位置化ドレイン電極EH-1+2D)に関係する窒化物aスペーサ及びSOD-1層4302を除去する。次いで、工程184にて、図49に示すように、high-k誘電絶縁体1層4902を形成する。
工程185にて、図50に示すように、厚い金属層(例えばタングステンなど)5002が堆積され、そして、EH-1+2電極(すなわち、高位置化ソース電極EH-1+2S及び高位置化ドレイン電極EH-1+2D)よりも僅かに高いが窒化物4スペーサのような高さくらいの高さをもたらすようによく設計されたその残存部を残すようにエッチバックされる。ウエハ表面上に広がる金属層5002を、金属対向電極プレート&壁1(metal-counter-electrode-plate&wall-1;MCEPW-1)と呼ぶ。MCEPW-1は、EH-1+2電極の上のhigh-k誘電絶縁体1 4902のhigh-kキャップ1を覆うものであるが、複合スタックの酸化物4層1404及び窒化物4スペーサの頂面を覆い得る。
工程186にて、図51に示すように、酸化物4層1404上のhigh-k誘電絶縁体1 4902が、異方性エッチング技術によって除去され、次いで、複合スタックの頂部層である酸化物4層1404が、MCEPW-1によって覆われたhigh-kキャップ1及びhigh-k誘電絶縁体1 4902にダメージを与えることなくエッチング除去される。それ故に、2つの側面に窒化物4スペーサを持つ複合スタックの上にカナル状の凹部領域が存在し、窒化物4スペーサは、窒化物3層1402の厚さより上の高さを有して、より高くフェンスのように立つが、カナル状の凹部領域に面する方向で露出された上部を持つ。
工程187にて、図52に示すように、複合スタックより上のよく設計された厚さ分の窒化物3層1402の上部が、等方性エッチング技術によって除去される。同時に、残った窒化物4スペーサの頂面及び窒化物3層1402の頂面が窒化物3層1402及び窒化物4スペーサの両方の水平な平坦面と等しい高さとなるように、窒化物4スペーサの上部も等方性エッチング技術によって除去される。窒化物4スペーサがその上部を失った後に窒化物4スペーサの高さが低下されることを生じさせた等方性エッチング技術により、窒化物4スペーサに面するEH-2電極の上部のシリコン側壁が露出される。
工程188にて、図53に示すように、ワードライン方向に面するEH-2電極(すなわち、高位置化ソース電極EH-2S及び高位置化ドレイン電極EH-2D)の露出シリコン側壁を用いることにより、選択エピタキシャルシリコン成長技術を使用して、窒化物3層1402の上にn+インサイチュドープシリコン材料を横方向に成長させる。word line-1を基準にすると、word line-1の一方側に高位置化ソース電極EH-1+2Sがあり、word line-1の他方側に高位置化ドレイン電極EH-1+2Dがある。成長時間を制御することにより、高位置化ソース電極EH-2Sから横方向成長されたエピタキシャルシリコン(LGS-2Sと呼ぶ)と、高位置化ドレイン電極EH-2Dから横方向成長されたエピタキシャルシリコン(LGS-2Dと呼ぶ)との両方が、word line-1の中心で互いに出会うことは許されず、代わりに、水平空間(又は空き)内によく設計されたギャップが存在する。
工程189にて、図54に示すように、厚い高品質の窒化物cc層5402を堆積させ、そして、CMP技術を用いて、LGS-2DとLGS-2Sとを完全に分離するようにLGS-2DとLGS-2Sとの間に窒化物ccアイソレーション層(窒化物cc層5402)を残存させて、LGS-2D及びLGS-2Sの両方を露出させる。同時に、MCEPW-1及びhigh-k誘電絶縁体1 4902の両方の上部が、CMP技術又はエッチバックのいずれかによって除去され、残存部分がそれぞれLGS-2D及びLGS-2Sの高さと同じにされる。
工程190にて、図55に示すように、MCEPW-1(すなわち、金属層5002)を除去する。
工程191にて、図56に示すように、露出したLGS-2D及び露出したLGS-2Sをシード(ストレージ電極摩天楼を成長させるためのシーディングベース(Seeding Base for Growing Storage-Electrode Skyscraper)としてのSBSESなる略語を用いて、それぞれ、SBSES-D及びSBSES-Sと呼ぶ)として用いることによって、どのように完成されるかを以下の説明で示すストレージキャパシタ用のツインタワー状ストレージ電極を作り出す選択エピタキシシリコン成長を実行する(ここでは、LGS-2D-Towerと呼ぶドレイン側の高く隆起された電極と、LGS-2S-Towerと呼ぶソース側の他の高く隆起された電極との、電極の2つのツインタワーがある)。
工程192にて、図57に示すように、薄い酸化物d層5702を熱成長させ、そして、異方性エッチング技術を用いて、LGS-2D-Tower及びLGD-2S-Towerの上の酸化物d層5702を除去し、酸化物dスペーサを形成する。LGS-2D及びLGS-2Sの側縁をそれぞれ露出させるように、等方性エッチング技術を用いて窒化物cc層5402を除去する。
工程193にて、図58に示すように、選択エピタキシシリコン成長技術を用いて、LGS-2D及びLGS-2Sの双方の露出シリコン領域から、新たに接続されたシリコン層(LGS-2DSと呼ぶ)が形成されるまで、より高濃度のn+インサイチュドープシリコン層を横方向に成長させる。さらに、図58に示すように、やはり選択エピタキシシリコン成長技術を用いて、LGS-2D-Tower及びLGD-2S-Towerの頂面から、より高濃度のn+インサイチュドープシリコン層を垂直方向に成長させる。図58に示すように、(LGS-2DSを含み得る)水平接続領域は、Hキャパシタの一方の垂直突出領域(例えば、高位置化ドレイン電極EH-1+2D)と他方の垂直突出領域(例えば、高位置化ソース電極EH-1+2S)とを接続する。水平接続領域は、各突出領域の中央に結合される必要はなく、より高くても低くてもよい。
次いで、工程194にて、図59に示すように、酸化物dスペーサを除去する。工程195にて、図60に示すように、等方性エッチング技術を用いて、high-k誘電絶縁体1 4902を除去し、そして、成長させたツインタワーストレージ電極を取り囲むhigh-k誘電絶縁体2 6002を形成する。
工程196にて、図61に示すように、厚い金属層(例えば、タングステン)6102(MCEPW-2)を堆積させ、次いで、金属層6102をエッチバックするか、あるいはCMP技術を用いて金属層6102を研磨して、平面状の表面を生じさせる。これは、固定電圧(例えば、VCCの半分)にバスされる対向電極プレート金属層(すなわち、金属層6102)で外側を完全に囲まれたhigh-k誘電絶縁体2 6002で完全に囲まれたツインタワー状の(ストレージキャパシタの)H形ストレージ電極を有した、新たに発明したHCoTセルを示している。図61に示すように、新しく構築されたストレージキャパシタは、アクセストランジスタAQ1上にしっかりとクランプされたサドルのように、アクセストランジスタAQ1を包囲し、ストレージ電極の十分に拡張された表面領域が、アクセストランジスタAQ1の高位置化ソース電極EH-1Sの底部のHSSから、ストレージキャパシタの信号タワーストレージ電極(STSEC-1と呼ぶ)の頂部まで真っ直ぐ立ち上がり、LGS-2S-Towerの全ての表面領域を取り囲み、そして、LGS-2Sの他の3つの側壁を通って、アクセストランジスタAQ1の高位置化ドレイン電極の底部の酸化物bb層4702の頂部まで下方にLGS-2D-Towerの4つ全ての側壁を横切る。ツインタワーを取り囲む4つの側壁表面の全てが、ほぼ、ストレージキャパシタのストレージキャパシタンスを可能な限り大きくするための、最大に近い誘電領域を生成するために使用される。
また、ツインタワー状ストレージノードの高さを更に延ばさなければならない場合には、図62から図67までのプロセスを用いてストレージノードの高さを延ばして、ストレージキャパシタのストレージキャパシタンスを更に増加させることができる。さらに、Hキャパシタの2つの突出領域間の接続領域は、図62から図67までのプロセスを数回繰り返した後に複数の水平サブ接続領域を含むことができる。各サブ接続領域が、Hキャパシタの2つの突出領域を接続し得る。
工程197にて、図62に示すように、MCEPW-2が、ストレージ電極(すなわち、STSEC-1)の高さよりも低い高さまでエッチバックされる。次いで、STSEC-1の上のhigh-k誘電絶縁体2 6002が、異方性エッチング技術によってエッチング除去され、STSEC-1を取り囲むhigh-k誘電絶縁体2 6002のみが保持される。
工程198にて、図63に示すように、STSEC-1の頂面の露出シリコン材料をシードとすることによって、選択エピタキシャルシリコン成長技術を利用して、ストレージキャパシタのストレージ電極として、より高い高濃度n+インサイチュドープシリコンタワー6301が成長される。次いで、等方性エッチング技術によってhigh-k誘電絶縁体2 6002をエッチングし、そして、露出したn+ドープシリコンストレージ電極からMCEPW-2への如何なる起こり得る電気接続又はリーク機構も許すことなく、より高い高濃度n+インサイチュドープシリコンタワーの全側壁及び頂面を覆うように、high-k誘電絶縁体3 6302を形成する。
工程199にて、図64に示すように、MCEPW-2のエッジ領域を露出させることを除いて、全てのセルアレイ領域を覆うようにフォトレジスト6402を形成する。次いで、工程200にて、図65に示すように、MCEPW-2の露出させたエッジ領域上のhigh-k誘電絶縁体3 6302をエッチング除去する。次いで、工程201にて、図66に示すように、フォトレジスト6402を除去する。
工程202にて、図67に示すように、厚い金属(例えば、タングステンW)層6702を堆積及びエッチバックし、金属層6702は、より高いn+インサイチュドープシリコンタワー及びシリコン表面の上の他の谷状領域の全ての側壁を包み込んで平面状の高台となり、これをMCEPW-3と呼ぶ。MCEPW-3と、既存のMCEPW-2とを、それらのエッジ領域を全て接続して足し合わせたものが、例えばVCCの半分などの定電圧レベルにバイアスされる対向電極プレートとしてだけでなく、金属ヒートシンクのようにいっそう良好な放熱を達成することができるとともに、ワードライン及びアクセストランジスタのゲート構造に関してノイズを抑制したりノイズ耐性を向上させたりすることができる(何故なら、電界をいっそう均等に分散及び分布させ、且つキャパシタプレートにわたって遮蔽することができるからである)金属シールドプレートとしても、良好に機能し得る。図67は、新たに発明したHCoTセルを示しており、アクセストランジスタをクランプするそのストレージキャパシタは、H字形のツインタワー状ストレージ電極によって最大化されたキャパシタストレージ面積を有する。図68は、HCoTセルの概略図を示している。
図69は、HCoTセル(1T1Cセル)の簡略化した上面図を示しており、その底部を下にアクセストランジスタの高位置化ソース電極まで通して接続したツインタワー状キャパシタストレージ電極に焦点を当てている。HCoTセルのセル領域は矩形状の形状であり、Hキャパシタは、同様に矩形状の形状であるキャパシタ外縁を含み、アクセストランジスタは、キャパシタ外縁内に位置する。キャパシタのフットプリントは、隣接するストレージ電極を分けるためにいくらかのアイソレーション公差を必要とすることを除いて、セル面積とほぼ同じ大きさである。これは、本発明者が知る限り、1T1Cセルの平面の面積に対するストレージキャパシタの平面の面積の比についての最も効率的な設計であるはずである。
要約すると、本発明は、DRAMセルのサイズを小さくするだけでなく、DRAM動作中の信号対雑音比をも高めるDRAMセルの新しいアーキテクチャを提供する。キャパシタがアクセストランジスタの上に位置して大部分がアクセストランジスタを包囲しており、また、DRAMセル内のこれら基本的な微細構造の幾何学構成を配置及び接続する垂直方向及び水平方向の双方でのセルフアライン技術を発明したので、この新HCoTセルアーキテクチャは、最小物理的フィーチャサイズが10ナノメートルより遥かに小さくなっても、少なくとも4-10スクエアユニットのメリットを確保することができる。Hキャパシタの面積は、HCoTセル面積の50%かた70%を占め得る。
また、この新HCoTセルアーキテクチャにおけるキャパシタの金属電極は、放熱のための効率的なルートを提供し、それ故に、それに従って動作中のHCoTセルの温度を低くすることができ、そのような低めの温度は、キャパシタからのリーク電流及び熱/動作ノイズの両方を低減させることになる。加えて、金属電極は更に、アクセストランジスタを通り抜けるワードラインを包囲しており、このような包囲されたワードラインと、シリコン表面よりも下に作製されたアンダーグラウンドビットライン(UGBL)との組み合わせは、複数の異なるワードライン/ビットラインの間でのクロスカップリングノイズを効果的に遮蔽することができ、それ故に、伝統的なDRAMセルアレイ動作における厄介なパターン感度問題が劇的に低減され得る。
また、GIDLリークも、よく設計されたトランジスタ構造により低減されることができ、このような低減されたGIDLリークと、より低い動作温度から得られるリークの低減との組み合わせは、信号対雑音比を更に高くし得るとともに、記憶したデータの信頼性に悪影響を及ぼすことなくHCoTセル内で遥かに小さいサイズのキャパシタを使用する可能性をもたらし得る。
他にも、本発明のシリコン表面よりも下のUGBLは、ビットラインの抵抗率及びキャパシタンスを柔軟に低下させることができ、従って、キャパシタとビットラインとの間の電荷共有期間中の信号感度を改善することができ、従って、新アーキテクチャのHCoTセルの動作速度も同様に高め得る。
要約して、本発明のHCoTセルを、図67に対応する図68にて概略的に説明する。最先端のDRAMセル構造とは対照的に、新しいHCoTセル構造は、10ナノメートル未満で4から10スクエアユニット程度のセルサイズを達成するのを助ける以下の特徴を明らかにする:(1)アクセストランジスタを包囲するストレージキャパシタのストレージ電極;(2)アクセストランジスタを包含するとともにセルアレイ全体を覆う対向電極プレート;(3)セルトポグラフィを小さくするHSSよりも下のアンダーグラウンドビットライン;(4)セルリークを最小化するための、チャネルのエッジに対するセルフアラインによる、調整可能コンダクタンスを有する高位置化ソース電極;(5)セルフアラインによるキャパシタタワーを有するサドルのような、高位置化ソースから延びてアクセストランジスタの上にまたがった、セルフアラインによるストレージ電極;(6)殆どのセルフィーチャが、十分な信頼性及び品質を有する実績ある材料及び処理工程でスケーラブルである;(7)開示されたDRAMセルの大部分について(本発明者の知る限り)、セル形状が、L(長さ)×W(幅)としてシリコンダイの平面表面を占有する矩形として非常に効率的に保たれ、このHCoTセルは、異なるメモリセルの隣接するキャパシタの間でストレージ電極のアイソレーションのために幾らかの距離を確保しなければならないことを除いて、このL×Wのランドスケープの上でストレージキャパシタ領域の最大の広がりを持つと考えられる;(8)実施形態にて説明したように、ストレージ電極の高さは、発明したような複数のテクノロジ及び技術を用いることにより、望ましくて良好な直線状のタワー形状で段階的に築き上げることができ;デバイススケーリング要求によって更に縮小されたセル面積において、セルの平面領域に対する、キャパシタの表面積を拡大するために増大するセル高さの比が、効果的に高められる;(9)突出形状で複数のストレージ電極を作り出し、DRAMキャパシタストレージノードとして接続することで、ストレージ領域を拡大することができ、故に、セルの、限られた、縮小された平面表面積内で、大きいキャパシタンスをもたらすことができる。
実施形態を参照して本発明を図示して説明したが、理解されるべきことには、本発明は、開示された実施形態に限定されず、対照的に、添付の請求項の精神及び範囲に含まれる様々な変更及び均等な構成に及びことが意図される。
Claims (15)
- オリジナル半導体表面を持つ半導体基板と、
前記オリジナル半導体表面に結合されたトランジスタであり、ゲート構造、第1の導電領域、及び第2の導電領域を有するトランジスタと、
ストレージ電極を有するキャパシタであり、当該キャパシタは前記トランジスタの上にあり、前記ストレージ電極が前記トランジスタの前記第2の導電領域に電気的に結合されたている、キャパシタと、
を有し、
前記ストレージ電極は、前記ゲート構造を覆い、選択成長されている、
メモリセル構造体。 - 前記ストレージ電極は、第1の突出領域と、前記トランジスタの前記第2の導電領域に接続された第2の突出領域と、前記第1の突出領域と前記第2の突出領域とを接続する接続領域と、を有し、前記第2の突出領域は前記第2の導電領域から選択成長されている、請求項1に記載のメモリセル構造体。
- 前記接続領域は、前記第1の突出領域及び前記第2の突出領域から横方向に選択成長されている、請求項2に記載のメモリセル構造体。
- 前記接続領域は前記ゲート構造の頂面の上にあり、前記第1の突出領域が前記ゲート構造の1つの側壁を覆い、前記第2の突出領域が前記ゲート構造の別の側壁を覆っている、請求項2に記載のメモリセル構造体。
- 当該メモリセル構造体は更に、前記トランジスタの前記第1の導電領域に電気的に結合されたビットラインを有し、前記ビットラインは、前記オリジナル半導体表面よりも下に位置する、請求項1に記載のメモリセル構造体。
- 当該メモリセル構造体は更に、ブリッジコンタクトを介して前記トランジスタの前記第1の導電領域に電気的に結合されたビットラインを有し、前記ブリッジコンタクトは、前記オリジナル半導体表面よりも下に位置し、前記ブリッジコンタクトの第1の側壁が、前記ビットラインのエッジとアライメントされ、前記ブリッジコンタクトは上部及び下部を有し、前記ブリッジコンタクトの前記上部は、前記トランジスタの前記第1の導電領域に当接し、前記ブリッジコンタクトの前記下部は、第1の分離層によって前記半導体基板から離隔されている、請求項1に記載のメモリセル構造体。
- 前記トランジスタは更に、前記ゲート構造の第1の側面を覆い且つ前記オリジナル半導体表面の上に位置する第1のスペーサと、前記ゲート構造の第2の側面を覆い且つ前記オリジナル半導体表面の上に位置する第2のスペーサとを有し、前記第2の突出領域は、前記オリジナル半導体表面から上方に延在して前記第2のスペーサに当接し、前記第1の突出領域は、前記第1のスペーサに当接し、且つ前記オリジナル半導体表面上にある分離領域から上方に延在している、請求項2に記載のメモリセル構造体。
- トランジスタ及びキャパシタを有するメモリセルを形成する方法であって、
オリジナル半導体表面を持つ半導体基板を準備し、
前記オリジナル半導体表面に結合されたトランジスタを形成し、該トランジスタは、ゲート構造、第1の導電領域、及び第2の導電領域を有し、
前記キャパシタのストレージ電極を選択成長させ、該ストレージ電極は前記トランジスタを覆い、且つ前記トランジスタの前記第2の導電領域に電気的に結合され、
前記ストレージ電極上に前記キャパシタの誘電体層及び前記キャパシタの対向電極を形成する、
ことを有する方法。 - 前記ストレージ電極を選択成長させる工程は、
前記第1の導電領域に基づいて第1の突出領域を選択的に成長させ、且つ前記第2の導電領域に基づいて第2の突出領域を選択成長させ、
前記第1の突出領域を前記第1の導電領域から切り離し、
前記第1の突出領域及び前記第2の突出領域に基づいて接続領域を選択成長させ、該接続領域が横方向に前記第1の突出領域と前記第2の突出領域とを接続する、
ことを有する、請求項8に記載の方法。 - 前記第1の突出領域を前記第1の導電領域から切り離す工程は、
前記第1の突出領域の下部をエッチングし、
前記第1の導電領域と前記第1の突出領域の残存部との間に絶縁領域を形成する、
ことを有する、請求項9に記載の方法。 - 前記接続領域は前記ゲート構造の頂面の上にあり、前記第1の突出領域が前記ゲート構造の1つの側壁を覆い、前記第2の突出領域が前記ゲート構造の別の側壁を覆う、請求項9に記載の方法。
- 前記オリジナル半導体表面の下にビットラインを形成し、
前記トランジスタの前記第1の導電領域を前記ビットラインに電気的に結合するブリッジコンタクトを形成する、
ことを更に有する請求項8に記載の方法。 - 前記ブリッジコンタクトは、前記オリジナル半導体表面よりも下に位置し、前記ブリッジコンタクトの第1の側壁が、前記ビットラインのエッジとアライメントされ、前記ブリッジコンタクトは上部及び下部を有し、前記ブリッジコンタクトの前記上部は、前記トランジスタの前記第1の導電領域に当接し、前記ブリッジコンタクトの前記下部は、第1の分離層によって前記半導体基板から離隔される、請求項12に記載の方法。
- 前記ビットラインを形成する工程は、
2つの活性領域と、該2つの活性領域の間のトレンチとを形成し、
前記トレンチの底部内の第1の絶縁層と、前記トレンチの1つの側壁上の第1のスペーサと、前記トレンチの別の側壁上の第2のスペーサとを形成し、該第1のスペーサの材料は該第2のスペーサの材料とは異なり、
前記トレンチ内に前記ビットラインを形成し、前記ビットラインは、前記第1の絶縁層、前記第1のスペーサ、及び前記第2のスペーサによって囲まれ、
前記トレンチ内かつ前記ビットラインの上に第2の絶縁層を形成する、
ことを有する、請求項12に記載の方法。 - 前記ブリッジコンタクトを形成する工程は、
それに基づいて前記トランジスタが形成される1つの活性領域内に凹部を形成して、該凹部内に前記第1のスペーサ及び前記第2のスペーサが露出されるようにし、
前記凹部内に絶縁層を形成し、該絶縁層の材料は前記第2のスペーサの材料と同じであり、該絶縁層は前記第1の絶縁層を覆わず、
前記凹部内で前記第1の絶縁層をエッチングして、前記凹部内で前記ビットラインの1つの側壁を露出させ、
前記凹部内に前記ブリッジコンタクトを形成して、前記トランジスタの前記第1の導電領域を前記ビットラインに電気的に結合する、
ことを有する、請求項14に記載の方法。
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