KR20180056031A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20180056031A
KR20180056031A KR1020160153726A KR20160153726A KR20180056031A KR 20180056031 A KR20180056031 A KR 20180056031A KR 1020160153726 A KR1020160153726 A KR 1020160153726A KR 20160153726 A KR20160153726 A KR 20160153726A KR 20180056031 A KR20180056031 A KR 20180056031A
Authority
KR
South Korea
Prior art keywords
film
trench
gate insulating
capping
air gap
Prior art date
Application number
KR1020160153726A
Other languages
English (en)
Other versions
KR102527904B1 (ko
Inventor
김동완
김지훈
송재준
히로시 타케다
한정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160153726A priority Critical patent/KR102527904B1/ko
Priority to US15/644,877 priority patent/US10134740B2/en
Publication of KR20180056031A publication Critical patent/KR20180056031A/ko
Application granted granted Critical
Publication of KR102527904B1 publication Critical patent/KR102527904B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H01L27/10823—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판, 상기 기판 내에 형성되는 트렌치, 상기 트렌치의 표면의 일부를 따라 컨포말하게 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성되어, 상기 트렌치의 일부를 채우는 게이트 전극, 상기 게이트 전극 상에 형성되어 상기 트렌치를 메우는 캡핑막 및 상기 캡핑막과 상기 게이트 절연막 사이에 형성되는 에어 갭을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
매립 채널 어레이 트랜지스터(Buried Channel Array Transistor, BCAT)는 트렌치 내에 매립된 게이트 전극을 포함하여, DRAM 구조의 단채널 효과(short channel effect)를 극복할 수 있다.
한편, DRAM 장치가 초고도로 집적화 됨에 따라, 커패시터 내의 차징(charging)되는 전하의 양은 꾸준히 감소하였다. 이에 따라, 커패시터 내의 저장되는 전하의 양을 늘리려는 노력뿐만 아니라, 누설 전류 제어가 장치 구동 및 성능 개선에 중요한 항목이 되었다.
DRAM 셀(cell)에서 누설 전류를 유발하는 원인 중의 하나는 GIDL(Gate Induces Drain Leakage)로 불리는 게이트와 고 도핑된 BC 노드와의 게이트 오프(gate off) 상태에서의 누설 전류 일 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 내에 형성되는 트렌치, 상기 트렌치의 표면의 일부를 따라 컨포말하게 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성되어, 상기 트렌치의 일부를 채우는 게이트 전극, 상기 게이트 전극 상에 형성되어 상기 트렌치를 메우는 캡핑막 및 상기 캡핑막과 상기 게이트 절연막 사이에 형성되는 에어 갭을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 내에 형성되는 트렌치, 상기 트렌치의 측벽의 일부를 따라서 컨포말하게 형성되는 게이트 절연막으로서, 상기 게이트 절연막의 상면의 높이는 제1 높이인 게이트 절연막, 상기 게이트 절연막 상에 형성되는 게이트 전극으로서, 상기 게이트 전극의 상면의 높이는 상기 제1 높이보다 높은 제2 높이인 게이트 전극, 상기 게이트 전극 상에 형성되고, 상기 트렌치를 완전히 채우는 캡핑막 및 상기 캡핑막 아래에서, 상기 게이트 전극과 상기 트렌치의 측벽 사이에 상기 제1 높이와 상기 제2 높이 사이에 형성되는 에어 갭을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 내에 트렌치를 형성하고, 상기 트렌치 상에 게이트 절연막을 컨포말하게 형성하고, 상기 게이트 절연막 상에 상기 트렌치의 일부를 매립하는 게이트 전극을 형성하고, 상기 게이트 절연막의 일부를 식각하여 상기 게이트 전극의 측면의 일부를 노출시키고, 상기 게이트 전극 상에 캡핑막을 형성하여 상기 캡핑막 및 상기 게이트 절연막 사이의 에어 갭을 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 반도체 장치를 설명하기 위한 회로도이다.
도 3은 도 1의 A - A로 자른 단면도이다.
도 4는 도 3의 B 부분을 확대한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 내지 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 반도체 장치를 설명하기 위한 회로도이다. 도 3은 도 1의 A - A로 자른 단면도이고, 도 4는 도 3의 B 부분을 확대한 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 워드 라인(120), 비트 라인(164), 스토리지 노드 컨택(172), 비트 라인 컨택(162) 등을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘과 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은 활성 영역(180) 및 소자 분리막(190)을 포함한다. 활성 영역(180)은 소자 분리막(190)에 의해서 정의될 수 있다. 활성 영역(180)은 복수이고, 소자 분리막(190)에 의해서 복수의 활성 영역(180)이 서로 이격될 수 있다.
활성 영역(180)은 제1 방향(DR1)으로 연장되어 형성되고, 워드 라인(120)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(164)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 8에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 메모리 셀의 집적도를 높이기 위함이다. 즉, 활성 영역(180)의 크기를 줄이면서, 비트 라인(164), 활성 영역(180) 및 커패시터(도시하지 않음)를 연결하는 스토리지 노드 컨택(172) 사이의 간격을 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 메모리 셀의 형태일 수 있다. 도 2에서는 메모리 셀의 일 예로서 DRAM(Dynamic Random Access Memory) 셀을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
워드 라인(WL, 120)과 비트 라인(BL, 164)의 교차점에 데이터를 저장하는 메모리 셀이 배치될 수 있다. 메모리 셀은 셀 커패시터(Cap), 비트 라인(BL, 164) 및 셀 커패시터 사이에 연결되는 트랜지스터(TR)를 포함한다.
트랜지스터(TR)의 게이트는 워드 라인(WL, 120)과 전기적으로 연결될 수 있다. 트랜지스터(TR)의 소스/드레인(181~183)은 비트 라인(BL, 164)/셀 커패시터(Cap)의 일단에 연결될 수 있다.
구체적으로, 제1 소스/드레인(181)은 비트 라인(BL, 164)과 비트 라인 컨택(162)을 통해서 연결되고, 제2 소스/드레인(182, 183)은 셀 커패시터(Cap)와 스토리지 노드 컨택(172)을 통해서 연결될 수 있다.
셀 커패시터(Cap)의 타단은 접지 전압과 연결될 수 있다. 트랜지스터(TR)는 도 1 내지 도 4를 참조하여 설명할 반도체 장치와 실질적으로 동일할 수 있다. 트랜지스터(TR)는 N형 트랜지스터일 수 있다. 단, 이에 제한되는 것은 아니다.
도 3 및 도 4를 참조하면, 1개의 활성 영역(180) 내에 2개의 트랜지스터(TR1, TR2)를 형성할 수 있다.
제1 트랜지스터(TR1)는 제1 트렌치(105a), 제1 게이트 절연막(110a), 제1 게이트 전극(120a, 135a), 제1 캡핑막(150a, 151a) 및 제1 에어 갭(140a)을 포함할 수 있다.
제1 트렌치(105a)는 기판(100) 내에 형성된다. 제1 트렌치(105a)의 형상은 여러 가지일 수 있다. 예를 들어, 제1 트렌치(105a)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 제1 트렌치(105a)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
제1 게이트 절연막(110a)은 제1 트렌치(105a) 내면에 컨포말하게 형성될 수 있다. 제1 게이트 절연막(110a)은 제1 트렌치(105a)의 측벽 및 바닥면을 따라서 형성될 수 있다. 이 때, 제1 게이트 절연막(110a)은 제1 트렌치(105a)의 측벽 및 바닥면의 일부를 노출시키도록 형성될 수 있다. 즉, 제1 게이트 절연막(110a)은 제1 트렌치(105a)의 바닥면에서부터 제1 높이(h1)까지만 형성될 수 있다. 이는 기판(100)의 표면에서 제1 깊이(d1)까지일 수 있다.
제1 게이트 절연막(110a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 고유전율 물질은 HfO2, HfSiO4, HfAlO, ZrO2, ZrSiO4, TaO2, Ta2O5, Al2O3를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서, 제1 게이트 절연막(110a)은 기판(100)의 상면에는 비형성될 수 있다.
제1 게이트 전극(120a, 135a)은 제1 게이트 절연막(110a) 상에 형성될 수 있다.
제1 게이트 전극(120a, 135a)은 제1 트렌치(105a) 내에, 제1 트렌치(105a)를 완전히 채우지 않고 제1 트렌치(105a)의 일부를 매립하도록 형성될 수 있다. 단, 제1 게이트 전극(120a, 135a)은 제1 게이트 절연막(110a)보다 더 높은 제2 높이(h2)까지 형성될 수 있다.
즉, 제1 게이트 전극(120a, 135a)의 상면의 높이와 제1 게이트 절연막(110a)의 상면의 높이는 서로 다르고, 제1 게이트 전극(120a, 135a)의 상면의 높이가 제1 게이트 절연막(110a)의 상면의 높이보다 더 높을 수 있다. 즉, 제1 게이트 전극(120a, 135a)의 상면은 기판(100)의 상면으로부터 제1 깊이(d1)로 형성될 수 있고, 제1 게이트 절연막(110a)의 상면은 제1 깊이(d1)보다 더 깊은 제2 깊이(d2)로 형성될 수 있다.
제1 게이트 전극(120a, 135a)은 제1 필링막(120a)과 제1 배리어막(135a)을 포함한다.
제1 필링막(120a)은 도전성 물질, 예를 들어, 텅스텐(W)과 같은 금속 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 배리어막(135a)은 제1 필링막(120a)의 하부(예를 들면, 제1 필링막(120a)의 바닥면 및 하부 측벽)를 둘러싸는 형태로 형성될 수 있다. 제1 배리어막(135a)의 상면은 기판(100)의 상면보다 낮게 형성될 수 있고, 제1 필링막(120a)의 상면과 동일한 평면으로 형성될 수 있다.
제1 배리어막(135a)은 도전성 물질, 예를 들어, 티나늄나이트라이드(TiN)와 같은 금속 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 배리어막(135a)은 제1 게이트 절연막(110a)과 직접 접촉하며 제1 필링막(120a)의 형성 및 저항 특성을 높이는 역할을 할 수 있다. 또한, 제1 배리어막(135a)은 제1 게이트 전극(120a, 135a)의 일함수를 조절하는 기능을 할 수도 있다.
제1 에어 갭(140a)은 제1 게이트 전극(120a, 135a)의 상부와 제1 트렌치(105a)의 측벽 사이에 배치될 수 있다. 즉, 제1 에어 갭(140a)은 제1 배리어막(135a)의 상부와 제1 트렌치(105a)의 측벽 사이에 배치될 수 있다.
제1 에어 갭(140a)은 제1 게이트 전극(120a, 135a)의 양측에 형성될 수 있다. 제1 에어 갭(140a)은 제1 게이트 절연막(110a)과 후술될 제1 캡핑막(150a, 151a)과의 사이에 형성될 수 있다. 즉, 제1 에어 갭(140a)은 제1 배리어막(135a), 제1 트렌치(105a)의 측벽, 제1 게이트 절연막(110a) 및 제1 캡핑막(150a, 151a)으로 둘러싸일 수 있다.
즉, 제1 에어 갭(140a)의 상면은 제1 게이트 전극(120a, 135a)의 상면과 동일 평면상에 배치될 수 있다. 제1 에어 갭(140a)은 제1 깊이(d1)과 제2 깊이(d2)의 차 또는 제1 높이(h1)와 제2 높이(h2)의 차에 해당하는 높이를 가질 수 있다.
제1 캡핑막(150a, 151a)은 제1 필링막(120a) 상에 제1 트렌치(105a)를 매립하도록 형성될 수 있다. 제1 캡핑막(150a, 151a)은 제1 에어 갭(140a) 및 제1 게이트 전극(120a, 135a) 상에 형성될 수 있다.
제1 캡핑막(150a, 151a)은 제1 라인 캡핑막(150a) 및 제1 필링 캡핑막(151a)을 포함할 수 있다. 제1 라인 캡핑막(150a)은 제1 게이트 전극(120a, 135a) 및 제1 에어 갭(140a)의 상면에 컨포말하게 형성될 수 있다. 제1 라인 캡핑막(150a)은 제1 트렌치(105a)의 측벽에도 컨포말하게 형성될 수 있다.
제1 필링 캡핑막(151a)은 제1 라인 캡핑막(150a) 상에 제1 트렌치(105a)를 완전히 채우도록 형성될 수 있다. 제1 필링 캡핑막(151a)의 바닥면 및 측면은 제1 라인 캡핑막일 수 있다.
예를 들어, 제1 캡핑막(150a, 151a)은 질화막, 산질화막 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서, 제1 캡핑막(150a, 151a)은 질화막 경우를 예로 들어 설명하기로 한다.
유사하게, 제2 트랜지스터(TR2)는 제2 트렌치(105b), 제2 게이트 절연막(110b), 제2 게이트 전극(120b, 135b), 제2 캡핑막(150b) 및 제2 에어 갭(140b)을 포함할 수 있다.
다시, 도 3을 참조하면, 제2 트랜지스터(TR2)는 상술한 제1 트랜지스터(TR1)와 동일한 형상으로 형성될 수 있다.
제1 소스/드레인(181) 및 제2 소스/드레인(182, 183)은 제1 트렌치(105a) 및 제2 트렌치(105b)의 양측으로 기판(100) 내에 배치될 수 있다. 이 때, 제1 소스/드레인(181)은 제1 트렌치(105a) 및 제2 트렌치(105b) 사이에 형성되고, 제2 소스/드레인(182, 183)은 제1 트렌치(105a) 및 제2 트렌치(105b)를 기준으로 각각 제1 소스/드레인(181)과 반대 방향에 위치할 수 있다.
제1 소스/드레인(181)은 비트 라인(164)과 전기적으로 연결되고, 제2 소스/드레인(182, 183)은 스토리지 노드 및 커패시터와 전기적으로 연결될 수 있다.
제1 소스/드레인(181) 및 제2 소스/드레인(182, 183)의 형성되는 하면의 깊이는 제1 에어 갭(140a) 및 제2 에어 갭(140b)의 하면의 깊이와 동일할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 이를 통해서, 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)의 전기장(electric field)를 크게 감소시켜 누설 전류를 감소시킬 수 있다.
구체적으로, 매립 게이트 즉, 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)의 게이트-드레인 영역 사이에는 강한 전기장이 생성된다. 이러한 강한 전기장으로 인해서, GIDL(gate induced drain leakage) 현상이 발생될 수 있다.
그러나, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)과 제1 트렌치(105a) 및 제2 트렌치(105b)의 측벽 사이에 제1 에어 갭(140a) 및 제2 에어 갭(140b)이 각각 배치되는 경우, 게이트-드레인 영역 간의 유전율이 감소되므로, 전기장이 감소되어 누설전류를 감소시킬 수 있다.
동시에 제1 에어 갭(140a) 및 제2 에어 갭(140b)은 에어 갭 상에 형성될 수 있는 캡핑 물질과 실리콘 기판 간의 열팽창계수 차이에 따른 압축 응력(compressive stress)을 크게 감소시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 제1 도전형(예를 들어, N형) 트랜지스터인 경우, 압축 응력이 감소됨에 따라, 반도체 장치의 캐리어(예를 들어, 전자)의 모빌리티(mobility)가 증가되므로, 전류의 양이 증가될 수 있다.
이하, 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5는 도 3의 B 부분과 대응되는 부분을 확대한 도면이므로, 제1 트랜지스터(TR1)에 대한 설명을 하고, 편의상, 다른 부분의 설명은 생략한다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 동일하게 형성됨을 전제로 한다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 라인 캡핑막(152a)은 제1 게이트 절연막(110a)과 동일한 물질일 수 있다. 예를 들어, 제1 게이트 절연막(110a) 및 제1 라인 캡핑막(152a)는 모두 실리콘 산화막을 포함할 수 있다.
제1 라인 캡핑막(152a)과 제1 게이트 절연막(110a)이 서로 동일한 물질로 형성됨에 따라서, 제1 에어 갭(140a)의 형성 공정이 더욱 안정적일 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치 내에서 형성되는 복수의 에어 갭의 형상 및 크기가 서로 더욱 균일해질 수 있다.
또한, 제1 게이트 전극(120a, 135a)과 접하는 제1 라인 캡핑막(152a) 및 제1 게이트 절연막(110a)이 제1 게이트 전극(120a, 135a)에 가하는 스트레스가 동일한 성질로서 제1 게이트 전극(120a, 135a)의 캐리어의 이동도를 효율적으로 강화시킬 수 있다.
제1 라인 캡핑막(152a) 상에 형성되는 제1 필링 캡핑막(151a)은 제1 라인 캡핑막(152a)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 필링 캡핑막(151a)은 실리콘 질화막을 포함할 수 있다.
제1 라인 캡핑막(152a)이 제1 필링 캡핑막(151a)과 서로 다른 물질로 구성됨에 따라서, 제1 에어 갭(140a)의 형성이 더욱 용이하게 이루어질 수 있다. 즉, 제1 라인 캡핑막(150a)이 먼저 스텝 커버리지가 불량한 방법으로 형성되고, 이어서 제1 필링 캡핑막(151a)이 제1 트렌치(105a)를 완전히 채워질 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 3의 B 부분과 대응되는 부분을 확대한 도면이므로, 제1 트랜지스터(TR1)에 대한 설명을 하고, 편의상, 다른 부분의 설명은 생략한다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 동일하게 형성됨을 전제로 한다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 자연 산화막(153a)을 더 포함한다.
자연 산화막(153a)은 제1 라인 캡핑막(150a) 및 제1 필링 캡핑막(151a) 사이에 컨포말하게 형성될 수 있다. 자연 산화막(153a)은 제1 라인 캡핑막(150a)이 공기 중에 자연적으로 산화됨에 따라서 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 자연 산화막(153a)은 제1 라인 캡핑막(150a) 상에 증착되어 형성될 수도 있다.
자연 산화막(153a)은 제1 라인 캡핑막(150a)에 비해서 매우 얇은 박막일 수 있다. 자연 산화막(153a)은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7은 도 3의 B 부분과 대응되는 부분을 확대한 도면이므로, 제1 트랜지스터(TR1)에 대한 설명을 하고, 편의상, 다른 부분의 설명은 생략한다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 동일하게 형성됨을 전제로 한다.
도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 단일 구조의 제1 캡핑막(150a, 151a)을 포함한다.
제1 캡핑막(150a, 151a)은 이중막이 아닌 단일막일 수 있다. 즉, 제1 캡핑막(150a, 151a)은 하나의 막으로서 제1 트렌치(105a)를 완전히 채울 수 있다. 제1 캡핑막(150a, 151a)은 제1 에어 갭(140a) 및 제1 게이트 전극(120a, 135a)의 상면에 형성될 수 있다.
제1 캡핑막(150a, 151a)의 상면은 기판(100)의 상면과 동일한 평면일 수 있다. 제1 캡핑막(150a, 151a)은 예를 들어, 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 절연막(110a) 및 제2 게이트 절연막(110b)의 상면은 제1 소스/드레인(181) 및 제2 소스/드레인(182, 183)의 하면보다 높게 형성될 수 있다.
즉, 제1 에어 갭(140a) 및 제2 에어 갭(140b)이 형성됨에 따라 GIDL 효과를 감소시킬 수 있지만, 제1 에어 갭(140a) 및 제2 에어 갭(140b)에 의해서 각각 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)의 측면의 노출이 많아지면 상대적으로 제1 게이트 절연막(110a) 및 제2 게이트 절연막(110b)에 비해서 제1 에어 갭(140a) 및 제2 에어 갭(140b)의 저항이 높아지므로, 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)에서의 제1 게이트 절연막(110a) 및 제2 게이트 절연막(110b)으로의 누설 전류도 같이 높아질 수 있다.
따라서, 이러한 누설 전류를 낮게 유지하기 위해서 제1 에어 갭(140a) 및 제2 에어 갭(140b)의 하면 즉, 제1 게이트 절연막(110a) 및 제2 게이트 절연막(110b)의 상면을 제1 소스/드레인(181) 및 제2 소스/드레인(182, 183)의 하면보다 높게 형성할 수 있다.
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 절연막(110a) 및 제2 게이트 절연막(110b)의 상면은 제1 소스/드레인(181) 및 제2 소스/드레인(182, 183)의 하면보다 낮게 형성될 수 있다.
즉, 제1 에어 갭(140a) 및 제2 에어 갭(140b)이 형성됨에 따라 GIDL 효과를 감소시킬 수 있고, 제1 에어 갭(140a) 및 제2 에어 갭(140b)에 의해서 각각 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)의 측면의 노출이 많아지면 제1 게이트 전극(120a, 135a) 및 제2 게이트 전극(120b, 135b)과 스토리지 노드 사이의 유전율이 낮아지면서 그 사이의 기생 커패시턴스가 더 낮아져 GIDL 효과가 감소할 수 있다.
따라서, 이러한 GIDL 효과 감소를 극대화하기 위해서 제1 에어 갭(140a) 및 제2 에어 갭(140b)의 하면 즉, 제1 게이트 절연막(110a) 및 제2 게이트 절연막(110b)의 상면을 제1 소스/드레인(181) 및 제2 소스/드레인(182, 183)의 하면보다 낮게 형성할 수 있다.
도 8 및 도 9를 참조하면, 에어 갭 및 게이트 절연막의 비율을 조절하여 GIDL 효과 감소 및 저항에 따른 누설전류 감소를 적절하게 설정할 수 있다. 즉, GIDL 효과 감소가 더욱 필요한 경우에는 에어 갭의 면적을 더 넓게 하고, 게이트 절연막의 면적을 더 좁게하여 동작 성능을 향상기킬 수 있다.
이와 반대로, 저항에 따른 누설 전류가 더 민감한 장치에서는 에어 갭의 면적을 최소화하고, 게이트 절연막의 면적을 더 높여서 저항에 따른 누설 전류를 줄일 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 상술한 효과를 고려하여 적절하게 에어 갭의 형성 면적 비율을 조절할 수 있다.
이하, 도 10 내지 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 10 내지 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 10 내지 도 17은 도 3의 B 부분과 대응되는 부분을 확대한 도면이므로, 제1 트랜지스터(TR1)에 대한 설명을 하고, 편의상, 다른 부분의 설명은 생략한다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 동일하게 형성됨을 전제로 한다.
도 10을 참조하면, 기판(100) 내에 제1 트렌치(105a)를 형성한다.
예를 들어, 포토 리소그래피 공정을 이용하여 기판(100) 상에 마스크 패턴(200)을 형성한다. 마스크 패턴(200)은 제1 트렌치(105a)가 형성될 기판(100) 영역을 노출한다.
마스크 패턴(200)은 산화막, 질화막, 산질화막 등일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 마스크 패턴에 의해 노출된 기판(100) 영역을 건식 식각하여, 제1 트렌치(105a)를 형성할다.
한편, 명확하게 도시하지는 않았으나 마스크 패턴(200)을 형성하기 전에 기판(100) 내에 소스/드레인을 위한 불순물 영역을 형성할 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 11을 참조하면, 제1 트렌치(105a)가 형성된 기판(100) 상에 제1 게이트 절연막(110a)을 컨포말하게 형성한다. 제1 게이트 절연막(110a)은 제1 트렌치(105a)의 바닥면과 측벽을 따라 형성될 수 있다. 도 11에는 도시하지 않았지만, 제1 게이트 절연막(110a)은 마스크 패턴(200)의 측면 및 상면 상에도 컨포말하게 형성될 수도 있다.
예를 들어, 제1 게이트 절연막(110a)은 CVD(Chemical Vapor Deposition) 방식 또는 ALD(Atomic Layer Deposition) 방식으로 형성될 수 있다.
제1 게이트 절연막(110a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 이용하여 형성할 수 있다. 예를 들어, 고유전율 물질은 HfO2, HfSiO4, HfAlO, ZrO2, ZrSiO4, TaO2, Ta2O5, Al2O3를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 12를 참조하면, 제1 게이트 절연막(110a) 상에 제1 트렌치(105a)의 일부를 매립하는 제1 게이트 전극(120a, 135a)을 형성한다. 제1 게이트 전극(120a, 135a)은 제1 필링막(120a)과 제1 필링막(120a)의 측벽 및 바닥면을 둘러싸는 제1 배리어막(135a)을 포함한다.
예를 들면, 제1 게이트 절연막(110a) 상에 제1 배리어막(135a)과 제1 필링막(120a)을 제1 트렌치(105a)를 완전히 채우도록 순차적으로 형성하고, 이어서 에치 백(etch back) 공정을 이용하여 제1 게이트 전극(120a, 135a)의 일부를 제거할 수 있다.
이에 따라, 제1 게이트 전극(120a, 135a)의 상면은 기판(100)으로부터 제1 깊이(d1)로 형성될 수 있다. 제1 필링막(120a)은 도전성 물질, 예를 들어, 텅스텐(W)과 같은 금속 등을 이용하여 형성할 수 있다.
제1 배리어막(135a)은 제1 필링막(120a)과 제1 게이트 절연막(110a) 사이에 형성될 수 있다. 제1 배리어막(135a)의 상면은, 제1 필링막(120a)의 상면과 동일하게, 기판(100)으로부터 제1 깊이(d1)로 형성될 수 있다. 제1 배리어막(135a)은 제1 필링막(120a)의 양 측벽을 둘러싸도록 형성될 수 있다.
제1 배리어막(135a)은 도전성 물질, 예를 들어, 티타늄나이트라이드(TiN)와 같은 금속 등을 이용하여 형성할 수 있다. 제1 필링막(120a)의 상면과 제1 배리어막(135a)의 상면은 동일 평면상에 배치되도록 형성할 수 있다.
이어서, 도 13을 참조하면, 제1 게이트 전극(120a, 135a)의 상부의 측벽이 노출되도록 제1 게이트 절연막(110a)의 상부를 선택적으로 리세스한다. 제1 게이트 절연막(110a)의 상면은 기판(100)으로부터 제2 깊이(d2)로 리세스될 수 있다. 제2 깊이(d2)는 제1 깊이(d1)보다 더 깊을 수 있다. 즉, 제1 게이트 절연막(110a)의 높이는 제1 높이(h1)이고, 제1 게이트 전극(120a, 135a)의 높이는 제1 높이(h1)보다 높은 제2 높이(h2)일 수 있다.
COR(chemical oxide removal) 공정을 이용하여, 제1 게이트 절연막(110a)의 상부를 선택적으로 제거할 수 있다. 예를 들어, 상기 COR 공정은 건식 식각일 수 있다. 이에 제한되는 것은 아니다.
제1 게이트 절연막(110a) 제거 공정은 습식 식각을 이용할 수도 있다. 즉. 제1 게이트 전극(120a, 135a)과 제1 게이트 절연막(110a)에 대하여 서로 다른 식각 선택비를 갖는 식각 용액을 이용하여, 제1 게이트 절연막(110a)의 상부만을 선택적으로 식각할 수 있다. 단,
제1 게이트 절연막(110a) 제거 공정은 복수의 사이클로 이루어져 있을 수 있다. 따라서, 상술한 도 8 및 도 9에서 설명한 이유들에 근거하여 어느 정도의 제거를 진행할 지를 조절할 수 있다. 즉, GIDL 현상 감소 및 게이트 절연막의 저항에 따라 적절한 정도로 제1 게이트 절연막(110a)을 식각할 수 있다.
이어서, 도 14를 참조하면, 제1 라인 캡핑막(150a)을 형성한다.
제1 라인 캡핑막(150a)은 제1 게이트 전극(120a, 135a)의 상면, 마스크 패턴(200)의 상면 및 측면과 제1 트렌치(105a)의 측면을 따라 컨포말하게 형성될 수 있다. 제1 라인 캡핑막(150a)은 스텝 커버리지가 불량한 방식으로 형성될 수 있다. 예를 들어, 제1 라인 캡핑막(150a)은 CVD(Chemical Vapor Deposition) 방식으로 형성될 수 있다. 이를 통해서, 제1 게이트 절연막(110a) 상에 제1 게이트 절연막(110a)이 제거된 부분이 제1 에어 갭(140a)으로 남아있을 수 있다.
제1 에어 갭(140a)은 제1 트렌치(105a)의 바닥면으로부터 제1 높이(h1)에서 제2 높이(h2) 사이에 위치할 수 있다. 제1 에어 갭(140a)은 제1 게이트 전극(120a, 135a)과 제1 트렌치(105a)의 측벽 사이에 위치할 수 있다.
제1 에어 갭(140a)의 하면은 제1 게이트 절연막(110a)과 접할 수 있다. 반대로, 제1 에어 갭(140a)의 상면은 제1 라인 캡핑막(150a)과 접할 수 있다. 즉, 제1 에어 갭(140a)은 제1 게이트 전극(120a, 135a)과 제1 게이트 절연막(110a)의 높이 차이와 제1 라인 캡핑막(150a)의 스텝 커버리지가 불량한 증착 방식에 따라 형성될 수 있다.
이어서, 도 15를 참조하면, 제1 필링 캡핑막(151a)을 형성한다.
제1 필링 캡핑막(151a)은 제1 라인 캡핑막(150a) 상에 형성될 수 있다. 제1 필링 캡핑막(151a)은 제1 라인 캡핑막(150a)에 의해서 둘러싸이도록 형성될 수 있다. 즉, 제1 필링 캡핑막(151a)은 제1 트렌치(105a)를 완전히 채우도록 형성되어 제1 필링 캡핑막(151a)의 바닥면과 측면이 모두 제1 라인 캡핑막(150a)과 접할 수 있다.
제1 필링 캡핑막(151a)은 CVD(Chemical Vapor Deposition) 방식 또는 ALD(Atomic Layer Deposition)으로 형성될 수 있고, 이에 제한되는 것은 아니다.
도 14 및 도 15의 제1 필링 캡핑막(151a) 및 제1 라인 캡핑막(150a)은 서로 동일한 물질을 포함할 수 있다. 따라서, 도 15에 도시된 것과 달리 제1 필링 캡핑막(151a) 및 제1 라인 캡핑막(150a)이 서로 구분되지 않는 단일막으로 보일 수도 있다.
예를 들어, 제1 필링 캡핑막(151a) 및 제1 라인 캡핑막(150a)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서는, 제1 필링 캡핑막(151a)과 제1 라인 캡핑막(150a)이 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 필링 캡핑막(151a) 및 제1 라인 캡핑막(150a)은 각각, 실리콘 질화물 및 실리콘 산화물일 수도 있다.
또는 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 도 6에서 설명한 실시예와 같이 제1 필링 캡핑막(151a) 및 제1 라인 캡핑막(150a) 사이에 자연 산화막(153a)이 더 포함될 수도 있다.
이어서, 도 16을 참조하면, 제1 캡핑막(150a, 151a)의 일부를 제거한다.
제1 캡핑막(150a, 151a) 즉, 제1 라인 캡핑막(150a) 및 제1 필링 캡핑막(151a)을 에치 백하여 기판(100)의 상면과 제1 캡핑막(150a, 151a)의 상면이 모두 동일한 평면을 가지게 할 수 있다. 이에 따라서, 마스크 패턴(200)의 측면 및 상면에 형성된 제1 캡핑막(150a, 151a)이 제거될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서는 제1 캡핑막(150a, 151a)과 마스크 패턴(200)이 평탄화 공정을 통해서 동시에 제거될 수도 있다.
이어서, 도 17을 참조하면, 마스크 패턴(200)을 제거한다.
마스크 패턴(200)이 제거됨에 따라서, 제1 트렌치(105a)가 형성되지 않은 기판(100)의 상면이 노출될 수 있다. 이러한 기판(100)의 상면은 제1 캡핑막(150a, 151a)의 상면과 동일한 평면을 형성할 수 있다. 단, 이 때의 "동일"은 공정 상의 원인에 따른 미세한 단차를 포함하는 개념이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110a, 110b: 게이트 절연막 120a, 120b: 필링막
130a, 130b: 배리어막 140a, 140b: 에어 갭
150a, 150b: 캡핑막

Claims (10)

  1. 기판;
    상기 기판 내에 형성되는 트렌치;
    상기 트렌치의 표면의 일부를 따라 컨포말하게 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되어, 상기 트렌치의 일부를 채우는 게이트 전극;
    상기 게이트 전극 상에 형성되어 상기 트렌치를 메우는 캡핑막; 및
    상기 캡핑막과 상기 게이트 절연막 사이에 형성되는 에어 갭을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 절연막의 상면의 높이는 상기 게이트 전극의 상면의 높이보다 낮은 반도체 장치.
  3. 제2 항에 있어서,
    상기 캡핑막은,
    상기 제1 캡핑막 및 상기 제2 캡핑막 사이에 형성되는 자연 산화막을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 에어 갭은 상기 트렌치의 측벽 및 상기 게이트 전극과 접하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 전극의 상면과 상기 에어갭의 상면은 동일 평면을 이루는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극은 필링막과 상기 필링막의 하면과 측면을 둘러싸는 배리어막을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 배리어막은 TiN 및 WN 중 적어도 하나를 포함하고,
    상기 필링막은 텅스텐을 포함하는 반도체 장치.
  8. 기판 내에 형성되는 트렌치;
    상기 트렌치의 측벽의 일부를 따라서 컨포말하게 형성되는 게이트 절연막으로서, 상기 게이트 절연막의 상면의 높이는 제1 높이인 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 게이트 전극으로서, 상기 게이트 전극의 상면의 높이는 상기 제1 높이보다 높은 제2 높이인 게이트 전극;
    상기 게이트 전극 상에 형성되고, 상기 트렌치를 완전히 채우는 캡핑막; 및
    상기 캡핑막 아래에서, 상기 게이트 전극과 상기 트렌치의 측벽 사이에 상기 제1 높이와 상기 제2 높이 사이에 형성되는 에어 갭을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 기판은 소자 분리막과,
    상기 소자 분리막에 의해 분리되는 활성 영역을 포함하고,
    상기 소자 분리막과 상기 캡핑막의 상면은 동일한 평면인 반도체 장치.
  10. 제8 항에 있어서,
    상기 기판 내에, 상기 트렌치 측면에 형성되는 소스/드레인을 더 포함하고,
    상기 소스/드레인의 하면과 상기 에어 갭의 하면은 동일 평면인 반도체 장치.
KR1020160153726A 2016-11-18 2016-11-18 반도체 장치 및 그 제조 방법 KR102527904B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160153726A KR102527904B1 (ko) 2016-11-18 2016-11-18 반도체 장치 및 그 제조 방법
US15/644,877 US10134740B2 (en) 2016-11-18 2017-07-10 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160153726A KR102527904B1 (ko) 2016-11-18 2016-11-18 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180056031A true KR20180056031A (ko) 2018-05-28
KR102527904B1 KR102527904B1 (ko) 2023-04-28

Family

ID=62147237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160153726A KR102527904B1 (ko) 2016-11-18 2016-11-18 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US10134740B2 (ko)
KR (1) KR102527904B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
CN111326478A (zh) * 2018-12-13 2020-06-23 夏泰鑫半导体(青岛)有限公司 半导体元器件及其制备方法
CN111508841A (zh) * 2019-01-30 2020-08-07 长鑫存储技术有限公司 半导体结构及其制造方法
KR20210026808A (ko) * 2019-09-02 2021-03-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
CN113257783B (zh) * 2020-02-10 2024-05-10 华邦电子股份有限公司 存储器装置及其制造方法
US11665916B2 (en) * 2020-02-12 2023-05-30 Winbond Electronics Corp. Memory devices and methods for forming the same
CN114267641A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 埋入式字线晶体管的制作方法、晶体管及存储器
TWI750858B (zh) * 2020-10-22 2021-12-21 華邦電子股份有限公司 半導體結構及其形成方法
TWI809359B (zh) * 2021-02-25 2023-07-21 華邦電子股份有限公司 動態隨機存取記憶體的製造方法
US11700724B2 (en) 2021-05-14 2023-07-11 Winbond Electronics Corp. Semiconductor memory structure and method for manufacturing the same
US20230047893A1 (en) * 2021-08-11 2023-02-16 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
CN115966463B (zh) * 2023-02-28 2023-06-16 杭州芯迈半导体技术有限公司 一种沟槽型mosfet的气隙隔离结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150089911A (ko) * 2014-01-28 2015-08-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160072476A (ko) * 2014-12-15 2016-06-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180310A (ja) 2005-12-28 2007-07-12 Toshiba Corp 半導体装置
US7671394B2 (en) 2007-10-17 2010-03-02 International Business Machines Corporation Embedded trench capacitor having a high-k node dielectric and a metallic inner electrode
KR101131953B1 (ko) 2010-07-30 2012-04-04 주식회사 하이닉스반도체 반도체장치의 매립게이트 제조 방법
JP2012109353A (ja) 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
US20120235228A1 (en) * 2011-03-16 2012-09-20 Nanya Technology Corp. Transistor structure and method for preparing the same
KR20140025799A (ko) 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2014049707A (ja) 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法
KR101986538B1 (ko) * 2012-09-21 2019-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2014135311A (ja) 2013-01-08 2014-07-24 Ps4 Luxco S A R L 半導体装置
KR101847630B1 (ko) 2013-04-01 2018-05-24 삼성전자주식회사 반도체 소자 및 반도체 모듈
US9064738B2 (en) 2013-07-19 2015-06-23 Cree, Inc. Methods of forming junction termination extension edge terminations for high power semiconductor devices and related semiconductor devices
KR102181609B1 (ko) * 2014-02-04 2020-11-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102088402B1 (ko) 2014-04-29 2020-03-12 삼성전자 주식회사 자기 정렬된 콘택 패드를 갖는 반도체 소자 및 그 제조 방법
KR102270361B1 (ko) 2014-08-04 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150089911A (ko) * 2014-01-28 2015-08-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160072476A (ko) * 2014-12-15 2016-06-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
KR102527904B1 (ko) 2023-04-28
US20180145080A1 (en) 2018-05-24
US10134740B2 (en) 2018-11-20

Similar Documents

Publication Publication Date Title
KR102527904B1 (ko) 반도체 장치 및 그 제조 방법
KR102429608B1 (ko) 반도체 장치 및 그 제조 방법
US10770463B2 (en) Semiconductor devices including structures for reduced leakage current and method of fabricating the same
US8624350B2 (en) Semiconductor device and method of fabricating the same
KR101471734B1 (ko) 플로팅 바디 셀 구조, 이를 포함하는 장치, 및 이를 형성하는 방법
KR102596497B1 (ko) 반도체 장치 및 그 제조 방법
KR20090017041A (ko) 비휘발성 메모리 소자 및 그 제조 방법
WO2023103182A1 (zh) 存储单元、存储器及其制作方法
US20230157033A1 (en) Semiconductor structure and forming method therefor
CN112736036A (zh) 半导体结构及其形成方法
WO2023020072A1 (zh) 半导体结构及其制备方法
KR20130110935A (ko) 반도체 소자 및 그 제조 방법
US7514330B2 (en) Semiconductor device having an under stepped gate for preventing gate failure and method of manufacturing the same
US20120252186A1 (en) Semiconductor device and method for forming the same
US11217593B2 (en) Memory structure and its formation method
US11189624B2 (en) Memory structure and its formation method
US20230053627A1 (en) Semiconductor device and method for manufacturing semiconductor device
TWI803371B (zh) 具有突出通道結構的記憶體元件
CN112736080A (zh) 半导体存储器及其形成方法
TWI803217B (zh) 具有減少洩漏的字元線的記憶體元件
TWI818247B (zh) 積體電路裝置
US11825644B2 (en) Semiconductor memory device
US11569232B2 (en) Semiconductor device including self-aligned gate structure and method of manufacturing the same
WO2023221177A1 (zh) 半导体结构及其制作方法
CN118263311A (en) Semiconductor structure and forming method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant