TWI825669B - 記憶體元件的製備方法 - Google Patents

Abstract

本申請提供一種記憶體元件的製備方法。該製備方法包括：提供一半導體基底，該半導體基底的一表面突出有一鰭部；在該半導體基底上配置一半導電材料並與該鰭部共形；在該半導電材料上配置一導電材料；在該導電材料上配置一絕緣材料；在該絕緣材料上配置一圖案化光阻；以一第一預定角度向一電漿施加一電場，以去除透過該圖案化光阻曝露的一部分絕緣材料，以形成一絕緣層，去除該部分絕緣材料下的一部分導電材料，以形成一導電層，以及去除該部分絕緣材料下的一部分半導電材料，以形成一半導電層；以及從該絕緣層去除該圖案化光阻。

Description

記憶體元件的製備方法

本申請案主張美國第17/582,193及17/582,551號專利申請案之優先權(即優先權日為「2022年1月24日」)，其內容以全文引用之方式併入本文中。

本揭露關於一種記憶體元件的製備方法，特別是關於一種具有減少突起的記憶胞的記憶體元件的製備方法。

動態隨機存取記憶體(DRAM)是一種半導體元件，用於將位元資料儲存在積體電路(IC)內的獨立電容中。DRAM通常形成溝槽式電容DRAM胞(cell)。一種埋入式閘極電極的先進製備方法涉及在包括一淺溝隔離(STI)結構的主動區(AA)的溝槽中建造一電晶體的閘極和字元線。

在過去的幾十年裡，隨著半導體製造技術的不斷改進，電子元件的尺寸也相應地縮小。由於胞電晶體的尺寸減少到幾奈米的程度，可能會發生短路或橋接，因此可能導致胞電晶體操作期間的故障和元件性能的顯著下降。因此，期望開發出解決相關製造難題的改進措施。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種記憶體元件。該記憶體元件包括一半導體基底，該半導體基底的一表面突出有一鰭部；與該鰭部共形配置的一半導電層；配置在該半導電層上的一導電層；配置在該導電層上的一絕緣層；以及一突起，該突起包括從該半導電層橫向突出並沿著該表面的一第一突起部分、從該導電層橫向突出並在該第一突起部分上的一第二突起部分，以及從該絕緣層橫向突出並在該第二突起部分上的一第三突起部分，其中該突起具有一下切輪廓，並且該第三突起部分比該第一突起部分更為突出。

在一些實施例中，該第三突起部分從該絕緣層突出約30奈米至約300奈米。

在一些實施例中，該突起和該表面之間的一外部角度在約5°至約50°的範圍內。

在一些實施例中，該下切輪廓包括該第一突起部分的一第一傾斜側壁、該第二突起部分的一第二傾斜側壁和該第三突起部分的一第三傾斜側壁。

在一些實施例中，該第一傾斜側壁、該第二傾斜側壁和該第三傾斜側壁實質上共面。

在一些實施例中，該第一傾斜側壁與該第二傾斜側壁結合，該第二傾斜側壁與該第三傾斜側壁結合。

在一些實施例中，該第二傾斜側壁配置在該第一傾斜側壁和該第三傾斜側壁之間。

在一些實施例中，該半導電層包括多晶矽。

在一些實施例中，該導電層包括鎢。

在一些實施例中，該絕緣層包括氧化物。

在一些實施例中，該突起距離該表面的高度約為250奈米。

在一些實施例中，記憶體元件更包括設置在該半導體基底上的一接觸插塞，其中該接觸插塞與該突起的一距離實質上大於200奈米。

在一些實施例中，該距離實質上小於500奈米。

在一些實施例中，該接觸插塞包括鎢。

本揭露的另一個方面提供一種記憶體元件。該記憶體元件包括一半導體基底，該半導體基底的一表面突出有一鰭部；與該鰭部共形配置的一半導電層，具有遠離該鰭部橫向突出並沿著該表面的一第一突起部分；與該半導電層共形配置的一導電層，具有遠離該鰭部橫向突出且在該第一突起部分上的一第二突起部分；以及與該導電層共形配置的一絕緣層，具有遠離該鰭部橫向突出且在該第二突起部分上的一第三突起部分，其中該第三突起部分的一長度實質上小於300奈米。

在一些實施例中，該長度實質上大於30奈米。

在一些實施例中，該第一突起部分實質上比該第二突起部分長。

在一些實施例中，該第二突起部分實質上比該第三突起部分長。

在一些實施例中，該第一突起部分的一第一側壁、該第二突起部分的一第二側壁和該第三突起部分的一第三側壁實質上共面。

在一些實施例中，該第一側壁與該第二側壁結合，該第二側壁與該第三側壁結合。

在一些實施例中，該第二側壁經配置在該第一側壁和該第三側壁之間。

在一些實施例中，該記憶體元件更包括配置在該半導體基底上的一接觸插塞，其中該接觸插塞與該第一突起部分間隔約200奈米至約500奈米的一距離。

在一些實施例中，該接觸插塞與該第二突起部分間隔該距離。

在一些實施例中，該接觸插塞與該第三突起部分間隔該距離。

本揭露的另一個方面提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供一半導體基底，該半導體基底的一表面突出有一鰭部；在該半導體基底上配置一半導電材料並與該鰭部共形；在該半導電材料上配置一導電材料；在該導電材料上配置一絕緣材料；在該絕緣材料上配置一圖案化光阻；以一第一預定角度向一電漿施加一電場，以去除透過該圖案化光阻曝露的一部分絕緣材料，以形成一絕緣層，去除該部分絕緣材料下的一部分導電材料，以形成一導電層，以及去除該部分絕緣材料下的一部分半導電材料，以形成一半導電層；以及從該絕緣層去除該圖案化光阻。

在一些實施例中，該半導體基底在施加該電場的期間旋轉。

在一些實施例中，該部分絕緣材料、該部分導電材料和該 部分半導電材料是藉由一乾式蝕刻製程去除。

在一些實施例中，該第一預定角度在約5°至約50°的範圍內。

在一些實施例中，該製備方法更包括在該半導體基底下設置一陰極，並在該圖案化光阻和該絕緣材料上設置一陽極。

在一些實施例中，該陽極相對於該陰極以一第二預定角度傾斜，而該第二預定角度在約40°至約85°的範圍內。

在一些實施例中，該電漿以該第一預定角度轟擊該部分絕緣材料、該部分導電材料或該部分半導電材料。

在一些實施例中，該部分絕緣材料、該部分導電材料和該部分半導電材料被依次或同時移除。

在一些實施例中，在施加該電場後，該半導電層包括從該半導電層橫向突出並沿著該表面的一第一突起部分，該導電層包括從該導電層橫向突出並在該第一突起部分上的一第二突起部分，以及該絕緣層包括從該絕緣層橫向突出並在該第二突起部分上的一第三突起部分。

在一些實施例中，該製備方法更包括在該半導體基底上形成一接觸插塞，與該第一突起部分、該第二突起部分和該第三突起部分相鄰配置。

在一些實施例中，該接觸插塞與該第三突起部分為約200奈米至約500奈米的距離間隔開。

總之，由於在乾式蝕刻製程中施加預定角度的電場，電漿以預定角度轟擊在記憶胞上，藉由乾式蝕刻製程去除記憶胞的半導電層、導電層和絕緣層的某些部分。形成並突出於半導電層、導電層和絕緣層的 突起可以被減少或縮短。因此，可以防止或儘量減少記憶胞與記憶胞附近的接觸插塞之間的短路或橋接。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

100:記憶體元件

101:半導體基底

101a:鰭部

101b:底面

101c:頂面

101d:頂面

101e:側壁

102:半導電層

102a:第一突起部分

102b:第一伸長部分

102c:第一傾斜側壁

102d:半導電材料

103:導電層

103a:第二突起部分

103b:第二伸長部分

103c:第二傾斜側壁

103d:導電材料

104:絕緣層

104a:第三突起部分

104b:第三伸長部分

104c:第三傾斜側壁

104d:絕緣材料

105:接觸插塞

106:圖案化光阻

107:陰極

108:陽極

109:電漿

110:突起

111:電場

200:記憶體元件

300:記憶體元件

400:記憶體元件

500:記憶體元件

600:記憶體元件

700:記憶體元件

800:記憶體元件

A:箭頭

D1:長度

D2:高度

D3:距離

D4:距離

S900:製備方法

S901:步驟

S902:步驟

S903:步驟

S904:步驟

S905:步驟

S906:步驟

S907:步驟

α:外部角度

β:第二預定角度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖2是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖3是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖4是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖5是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖6是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖7是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖8是橫截面側視圖，例示本揭露一些實施例之記憶體元件。

圖9是流程圖，例示本揭露一些實施例之記憶體元件的製備方法。

圖10至圖31是橫截面圖，例示本揭露一些實施例之記憶體元件的製備中間階段。

下面的揭露內容提供許多不同的實施例，或實例，用於實現所提供主題的不同特徵。為了簡化本揭露內容，下面描述元件和安排的具體例子。當然，這些只是例子，並不旨在具限制性。例如，在接下來的描述中，第一特徵在第二特徵上的形成可以包括第一和第二特徵直接接觸的實施例，也可以包括在第一和第二特徵之間形成附加特徵的實施例，這樣第一和第二特徵可以不直接接觸。

此外，本揭露內容可能會在各實施例中重複參考數字和/或字母。這種重複是為了簡單明瞭，其本身並不決定所討論的各種實施例和/或配置之間的關係。

此外，空間相對用語，如"下"、"下面"、"下方"、"上"、"上方"等，為了便於描述，在此可用於描述一個元素或特徵與圖中所示的另一個(些)元素或特徵的關係。空間上的相對用語旨在包括元件在使用或操作中的不同方向，以及圖中描述的方向。該元件可以有其他方向(旋轉90度或其他方向)，這裡使用的空間相對描述詞也同樣可以相應地解釋。

圖1是橫截面側視圖，例示本揭露一些實施例之記憶體元件100。在一些實施例中，記憶體元件100包括一記憶胞(memory cell)。在一些實施例中，幾個記憶胞在記憶體元件100中以列(row)和行(column)排列。

在一些實施例中，記憶體元件100包括半導體基底101。在一些實施例中，半導體基底101包括半導體材料，如矽、鍺、鎵、砷，或其組合。在一些實施例中，半導體基底101包括塊狀(bulk)的半導體材料。在一些實施例中，半導體基底101是一半導體晶圓(例如，矽晶圓)或 絕緣體上的半導體(SOI)晶圓(例如，絕緣體上的矽晶圓)。在一些實施例中，半導體基底101是一矽基底。在一些實施例中，半導體基底101包括輕度摻雜的單晶矽。在一些實施例中，半導體基底101是一p型基底。

在一些實施例中，半導體基底101包括底面101b和與底面101b相對的頂面101c。在一些實施例中，頂面101c是半導體基底101的一正面，其中電子元件或部件隨後在頂面101c上形成，並經配置以與外部電路電連接。在一些實施例中，底面101b是半導體基底101的一背面，其中沒有電子元件或部件。

在一些實施例中，半導體基底101包括從半導體基底101的頂面101c和遠離底面101b延伸的鰭部101a。鰭部101a從半導體基底101的頂面101c突出。在一些實施例中，鰭部101a實質上直立地延伸到半導體基底101上方。在一些實施例中，鰭部101a具有高於半導體基底101的頂面101c的頂面101d。

在一些實施例中，記憶體元件100包括配置在鰭部101a上並與之共形的半導電層102。在一些實施例中，半導電層102配置在頂面101c和頂面101d上。在一些實施例中，半導電層102包括多晶矽(polysilicon)或多晶體矽(polycrystalline silicon)。在一些實施例中，半導電層102的厚度在約50奈米至約100奈米的範圍內。在一些實施例中，半導電層102的厚度在約80奈米到約90奈米的範圍內。

在一些實施例中，半導電層102包括第一突起部分102a和與第一突起部分102a結合的第一伸長部分102b。在一些實施例中，第一突起部分102a從第一伸長部分102b橫向突出並沿著半導體基底101的頂面101c。在一些實施例中，第一突起部分102a橫向地遠離鰭部101a延伸。

在一些實施例中，第一突起部分102a具有相對於半導體基底101的頂面101c傾斜的第一傾斜側壁102c。在一些實施例中，第一傾斜側壁102c與頂面101c之間的外部角度α在約5°至約50°範圍內。在一些實施例中，第一伸長部分102b垂直地沿著鰭部101a的側壁101e延伸。在一些實施例中，第一突起部分102a與第一伸長部分102b實質上正交。

在一些實施例中，記憶體元件100包括配置在半導電層102上並與之共形的導電層103。在一些實施例中，導電層103經配置在半導電層102的第一突起部分102a和第一伸長部分102b上。在一些實施例中，導電層103經配置在頂面101c和頂面101d上。

在一些實施例中，導電層103包括一導電材料，如鎢(W)。在一些實施例中，導電層103的厚度在約50奈米至約100奈米的範圍內。在一些實施例中，導電層103的厚度在約80奈米到約90奈米的範圍內。

在一些實施例中，導電層103包括第二突起部分103a和與第二突起部分103a結合的第二伸長部分103b。在一些實施例中，第二突起部分103a從第二伸長部分103b橫向突出，並沿著半導電層102的第一突起部分102a。在一些實施例中，第二突起部分103a橫向遠離鰭部101a延伸。

在一些實施例中，第二突起部分103a具有相對於半導體基底101的頂面101c傾斜的第二傾斜側壁103c。在一些實施例中，第二傾斜側壁103c與頂面101c之間的外部角度α在約5°至約50°的範圍內。

在一些實施例中，第二傾斜側壁103c與第一傾斜側壁102c結合並實質上共面。在一些實施例中，第二伸長部分103b垂直地沿著半 導電層102的第一伸長部分102b延伸。在一些實施例中，第二突起部分103a與第二伸長部分103b實質上正交。

在一些實施例中，記憶體元件100包括配置在導電層103上並與之共形的絕緣層104。在一些實施例中，絕緣層104配置在導電層103的第二突起部分103a和第二伸長部分103b上。在一些實施例中，絕緣層104經配置在頂面101c和頂面101d上。

在一些實施例中，絕緣層104包括一絕緣材料，如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)等，或其組合。在一些實施例中，絕緣層104的厚度在約50奈米至約100奈米之間。在一些實施例中，絕緣層104的厚度在約80奈米到約90奈米的範圍內。

在一些實施例中，絕緣層104包括第三突起部分104a和與第三突起部分104a結合的第三伸長部分104b。在一些實施例中，第三突起部分104a從第三伸長部分104b橫向突出，並沿著導電層103的第二突起部分103a。在一些實施例中，第三突起部分104a橫向遠離鰭部101a延伸。

在一些實施例中，第三突起部分104a具有相對於半導體基底101的頂表面101c傾斜的第三傾斜側壁104c。在一些實施例中，第三傾斜側壁104c與頂面101c之間的外部角度α在約5°至約50°的範圍內。在一些實施例中，第三傾斜側壁104c與第二傾斜側壁103c結合。在一些實施例中，第三傾斜側壁104c與第二傾斜側壁103c和第一傾斜側壁102c實質上共面。

在一些實施例中，第二傾斜側壁103c配置在第一傾斜側壁102c和第三傾斜側壁104c之間。在一些實施例中，第三伸長部分104b垂 直地沿導電層103的第二伸長部分103b延伸。在一些實施例中，第三突起部分104a與第三伸長部分104b實質上正交。

在一些實施例中，記憶體元件100包括由第一突起部分102a、第二突起部分103a和第三突起部分104a組成的突起110。在一些實施例中，突起110有一下切(undercut)的輪廓。在一些實施例中，第三突起部分104a從第一突起部分102a和第二突起部分103a突出。在一些實施例中，該下切輪廓包括第一突起部分102a的第一傾斜側壁102c、第二突起部分103a的第二傾斜側壁103c和第三突起部分104a的第三傾斜側壁104c。

在一些實施例中，第三突起部分104a從第三伸長部分104b突出的長度D1為約30奈米至約300奈米。在一些實施例中，突起部分110在頂面101c上的高度D2為約250nm。在一些實施例中，突起110與頂面101c之間的外部角度α在約5°至約50°範圍內。

圖2是橫截面側視圖，例示本揭露一些實施例之記憶體元件200。記憶體元件200與圖1的記憶體元件100相似，只是突起部分110具有一垂直的輪廓。在一些實施例中，第一突起部分102a具有第一垂直側壁102c，第二突起部分103a具有第二垂直側壁103c，以及第三突起部分104a具有第三垂直側壁104c。在一些實施例中，第一垂直側壁102c、第二垂直側壁103c和第三垂直側壁104c實質上共面。在一些實施例中，第一垂直側壁102c與第二垂直側壁103c結合，而第二垂直側壁103c與第三垂直側壁104c結合。

在一些實施例中，第二垂直側壁103c配置在第一垂直側壁102c和第三垂直側壁104c之間。在一些實施例中，第三突起部分104a的 長度D1實質上小於300奈米。在一些實施例中，長度D1實質上大於30奈米。在一些實施例中，第一突起部分102a實質上比第二突起部分103a長。在一些實施例中，第二突起部分103a實質上比第三突起部分104a長。

圖3是橫截面側視圖，例示本揭露一些實施例之記憶體元件300。記憶體元件300與圖1的記憶體元件100相似，只是突起110有一過切(overcut)的輪廓。在一些實施例中，突起110與頂面101c之間的外部角度α實質上大於90°。在一些實施例中，第一突起部分102a比第三突起部分104a更為突出。在一些實施例中，第三突起部分104a的長度D1在約30奈米至約300奈米的範圍內。在一些實施例中，第一突起部分102a實質上比第二突起部分103a長。在一些實施例中，第二突起部分103a實質上比第三突起部分104a長。

圖4是是橫截面側視圖，例示本揭露一些實施例之記憶體元件400。記憶體元件400與圖2的記憶體元件200相似，只是第三突起部分104a不存在。在一些實施例中，第二垂直側壁103c、第一垂直側壁102c和第三伸長部分104b的側壁實質上共面。在一些實施例中，第三伸長部分104b的側壁與第二垂直側壁103c結合。

圖5是橫截面側視圖，例示本揭露一些實施例之記憶體元件500。記憶體元件500包括圖1的記憶體元件100和配置在半導體基底101上的接觸插塞105。在一些實施例中，接觸插塞105包括一導電材料，如鎢(W)。在一些實施例中，接觸插塞與突起110相隔的距離D3實質上大於200奈米。在一些實施例中，距離D3實質上小於500奈米。在一些實施例中，接觸插塞與第三突起部分104a之間的距離為D3。

圖6是橫截面側視圖，例示本揭露一些實施例之記憶體元件600。記憶體元件600包括圖2的記憶體元件200和配置在半導體基底101上的接觸插塞105。在一些實施例中，接觸插塞105與第一突起部分102a之間的距離D3為約200奈米至約500奈米。在一些實施例中，接觸插塞105與第二突起部分103a或第三突起部分104a以距離D3隔開。

圖7是橫截面側視圖，例示本揭露一些實施例之記憶體元件700。記憶體元件700包括圖3的記憶體元件300和配置在半導體基底101上的接觸插塞105。在一些實施例中，接觸插塞105與第一突起部分102a之間的距離D3為約200奈米至約500奈米。

圖8是橫截面側視圖，例示本揭露一些實施例之記憶體元件800。記憶體元件800包括圖4的記憶體元件400和配置在半導體基底101上的接觸插塞105。在一些實施例中，接觸插塞105與第一突起部分102a或第二突起部分103a之間的距離D4為約200奈米至約500奈米。

由於突起110從半導電層102，導電層103和絕緣層104的突出被減少或縮短。突起110和接觸插塞105之間可以保持一個理想的距離。因此，可以防止或儘量減少短路或橋接。

圖9是流程圖，例示本揭露一些實施例之記憶體元件100、200、300、400、500、600、700或800的製備方法S900，以及圖10至圖31是橫截面圖，例示本揭露一些實施例之記憶體元件100、200、300、400、500、600、700或800的製備中間階段。

圖10至圖31所示的階段也在圖9的流程圖中示意說明。在下面的討論中，圖10至圖31所示的製備階段是參照圖9所示的製程步驟來討論。製備方法S900包括一些操作，描述和說明不應視為對操作順序的 限制。製備方法S900包括若干步驟(S901、S902、S903、S904、S905、S906和S907)。

參照圖10和圖11，根據圖9中的步驟S901提供半導體基底101。在一些實施例中，半導體基底101經定義以具有一主動區，並包括圍繞該主動區的一隔離結構。在一些實施例中，半導體基底101包括底面101b和與底面101b相對的頂面101d。

在如圖11所示的一些實施例中，半導體基底101具有從半導體基底101突出的鰭部101a。在一些實施例中，鰭部101a是藉由從頂面101d朝向底面101b移除半導體基底101的一些部分而形成。在一些實施例中，在移除之後形成半導體基底101的另一個頂面101c。在一些實施例中，鰭部101a具有頂面101d。

參照圖12，根據圖9中的步驟S902，在半導體基底101上配置半導電材料102d並與鰭部101a共形。在一些實施例中，半導電材料102d經配置在頂面101c和鰭部101a的一表面上。在一些實施例中，半導電材料102d是藉由沉積或任何其他合適的製程來配置。在一些實施例中，半導電材料102d包括多晶矽。

參照圖13，根據圖9中的步驟S903，在半導電材料102d上配置導電材料103d。在一些實施例中，導電材料103d是藉由沉積或任何其他合適的製程來配置。在一些實施例中，導電材料103d包括鎢。

參照圖14，根據圖9中的步驟S904，在導電材料103d上配置絕緣材料104d。在一些實施例中，絕緣材料104d是藉由沉積、化學氣相沉積(CVD)或任何其他合適的製程配置。在一些實施例中，絕緣材料104d包括氧化物。

參照圖15，根據圖9中的步驟S905，在絕緣材料104d上配置圖案化光阻106。在一些實施例中，圖案化光阻106是藉由在絕緣材料104d上配置一光阻材料，然後去除光阻材料的一些部分而成為圖案化光阻106，並在絕緣材料104d上形成。在一些實施例中，半導電材料102d、導電材料103d和絕緣材料104d的一些部分沒有被圖案化光阻106覆蓋。絕緣材料104d至少部分地透過圖案化光阻106曝露。

參照圖16，如圖15所示的中間結構與陰極107電性連接。在一些實施例中，陰極107置於半導體基底101下方，並經配置以向圖15的中間結構提供一正向偏壓。

參照圖17，陽極108置於在圖15的中間結構上方。在一些實施例中，陽極108置於圖案化光阻106和絕緣材料104d上方，並經配置以在圖15的中間結構上提供一負向偏壓。

參照圖18，陽極108被移位，以第二預定角度β相對於陰極107傾斜。在一些實施例中，第二預定角度β在約40°至約85°的範圍內。

參照圖19，根據圖9中的步驟S906，以第一預定角度α向電漿109施加電場111。在一些實施例中，電場111是藉由偏壓陰極107和陽極108來提供。在一些實施例中，電場111是在第一預定角度α上提供，其範圍為約5°至約50°。在一些實施例中，在施加電場111期間，半導體基底101如箭頭A所示旋轉。在一些實施例中，電漿109是一種離子化氣體。在一些實施例中，電漿109包括氧氣、氯氣或類似物。

參照圖20，電場111以第一預定角度α施加，以去除透過圖案化光阻106曝露的絕緣材料104d的一部分，在絕緣材料104d的該部分 下的導電材料103d的一部分，以及在導電材料103d的該部分下的半導電材料102d的一部分。在一些實施例中，絕緣材料104d的該部分、導電材料103d的該部分和半導電材料102d的該部分被依次或同時移除。

在一些實施例中，絕緣材料104d的該部分、導電材料103d的該部分和半導電材料102d的該部分是藉由一乾式蝕刻製程去除。在一些實施例中，絕緣材料104d的該部分、導電材料103d的該部分和半導電材料102d的該部分分別藉由電漿109轟擊絕緣材料104d、導電材料103d和半導電材料102d來去除。在一些實施例中，電漿109以第一預定角度α轟擊在絕緣材料104d的該部分、導電材料103d的該部分和半導電材料102d的該部分。

在一些實施例中，在乾式蝕刻製程後形成絕緣層104、導電層103和半導電層102。在乾式蝕刻製程之後，陰極107和陽極108被移除或電性斷開。在一些實施例中，在施加電場111後或在乾式蝕刻製程後，半導電層102包括從第一伸長部分102b橫向突出並沿著頂面101c第一突起部分102a，導電層103包括從第二伸長部分103b橫向突出並在第一突起部分102a上的第二突起部分103a，以及絕緣層104包括從第三伸長部分104b橫向突出並在第二突起部分103a上的第三突起部分104a。

在一些實施例中，形成由第一突起部分102a、第二突起部分103a和第三突起部分104a組成的突起110。在一些實施例中，突起110與頂面101c之間的外部角度α實質上等於第一預定角α。在一些實施例中，外部角度α的範圍為約5°至約50°。

參照圖21，根據圖9中的步驟S907，將圖案化光阻106從絕緣層104上去除。在一些實施例中，藉由蝕刻、剝離或任何其他合適的 製程去除圖案化光阻106。在一些實施例中，形成圖1的記憶體元件100。

參照圖22，在半導體基底101上形成接觸插塞105，並與第一突起部分102a、第二突起部分103a和第三突起部分104a相鄰配置。在一些實施例中，接觸插塞105是藉由沉積或任何其他合適的製程形成。在一些實施例中，接觸插塞105與第三突起部分104a之間的距離D3為約200奈米至約500奈米。在一些實施例中，形成圖5的記憶體元件500。

在一些實施例中，圖2的記憶體元件200可以在如圖19所示的施加電場111後或乾式蝕刻製程後藉由以下步驟形成。在施加電場111或乾式蝕刻製程之後，半導電層102包括從第一伸長部分102b橫向突出並沿著頂面101c的第一突起部分102a，導電層103包括從第二伸長部分103b橫向突出並在第一突起部分102a上的第二突起部分103a，以及絕緣層104包括從第三伸長部分104b橫向突出並在第二突起部分103a上的第三突起部分104a，如圖23所示形成。

在一些實施例中，去除圖案化光阻106，然後圖2的記憶體元件200，如圖24所示形成。在一些實施例中，圖6的記憶體元件600可以在形成接觸插塞105之後形成，如圖25所示。

在一些實施例中，圖3的記憶體元件300可以在如圖19所示的施加電場111後或乾式蝕刻製程後藉由以下步驟形成。在施加電場111或乾式蝕刻製程之後，半導電層102包括從第一伸長部分102b橫向突出並沿著頂面101c的第一突起部分102a，導電層103包括從第二伸長部分103b橫向突出並在第一突起部分102a上的第二突起部分103a，以及絕緣層104包括從第三伸長部分104b橫向突出並在第二突起部分103a上的第三突起部分104a，如圖26所示形成。

在一些實施例中，除去圖案化光阻106，然後圖3的記憶體元件300，如圖27所示形成。在一些實施例中，圖7的記憶體元件700可以在形成接觸插塞105之後形成，如圖28所示。

在一些實施例中，圖4的記憶體元件400可以在如圖19所示的施加電場111後或乾式蝕刻製程後藉由以下步驟形成。在應用電場111或乾式蝕刻製程之後，半導電層102包括從第一伸長部分102b橫向突出並沿著頂面101c的第一突起部分102a，以及導電層103包括從第二伸長部分103b橫向突出並在第一突起部分102a上的第二突起部分103a，如圖29所示形成。

在一些實施例中，除去圖案化光阻106，然後形成圖4的記憶體元件400，如圖30所示。在一些實施例中，圖8的記憶體元件800可以在形成接觸插塞105之後形成，如圖31所示。

本揭露的一個方面提供一種記憶體元件。該記憶體元件包括一半導體基底，該半導體基底的一表面突出有一鰭部；與該鰭部共形配置的一半導電層；配置在該半導電層上的一導電層；配置在該導電層上的一絕緣層；以及一突起，該突起包括從該半導電層橫向突出並沿著該表面的一第一突起部分、從該導電層橫向突出並在該第一突起部分上的一第二突起部分，以及從該絕緣層橫向突出並在該第二突起部分上的一第三突起部分，其中該突起具有一下切輪廓，並且該第三突起部分比該第一突起部分更為突出。

本揭露的另一個方面提供一種記憶體元件。該記憶體元件包括一半導體基底，該半導體基底的一表面突出有一鰭部；與該鰭部共形配置的一半導電層，具有遠離該鰭部橫向突出並沿著該表面的一第一突起 部分；與該半導電層共形配置的一導電層，具有遠離該鰭部橫向突出且在該第一突起部分上的一第二突起部分；以及與該導電層共形配置的一絕緣層，具有遠離該鰭部橫向突出且在該第二突起部分上的一第三突起部分，其中該第三突起部分的一長度實質上小於300奈米。

本揭露的另一個方面提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供一半導體基底，該半導體基底的一表面突出有一鰭部；在該半導體基底上配置一半導電材料並與該鰭部共形；在該半導電材料上配置一導電材料；在該導電材料上配置一絕緣材料；在該絕緣材料上配置一圖案化光阻；以一第一預定角度向一電漿施加一電場，以去除透過該圖案化光阻曝露的一部分絕緣材料，以形成一絕緣層，去除該部分絕緣材料下的一部分導電材料，以形成一導電層，以及去除該部分絕緣材料下的一部分半導電材料，以形成一半導電層；以及從該絕緣層去除該圖案化光阻。

總之，由於在乾式蝕刻製程中施加預定角度的電場，電漿以預定角度轟擊在記憶胞上，藉由乾式蝕刻製程去除記憶胞的半導電層、導電層和絕緣層的某些部分。形成並突出於半導電層、導電層和絕緣層的突起可以被減少或縮短。因此，可以防止或儘量減少記憶胞與記憶胞附近的接觸插塞之間的短路或橋接。

雖然已詳述本揭露及其優點，然而應理解可以進行其他變化、取代與替代而不脫離揭露專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本揭露案的範圍並不受限於說明書中所述之製程、 機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。

100:記憶體元件

101:半導體基底

101a:鰭部

101b:底面

101c:頂面

101d:頂面

101e:側壁

102:半導電層

102a:第一突起部分

102b:第一伸長部分

102c:第一傾斜側壁

103:導電層

103a:第二突起部分

103b:第二伸長部分

103c:第二傾斜側壁

104:絕緣層

104a:第三突起部分

104b:第三伸長部分

104c:第三傾斜側壁

110:突起

D1:長度

D2:高度

α:外部角度

Claims (11)

1. 一種記憶體元件的製備方法，包括： 提供一半導體基底，該半導體基底的一表面突出有一鰭部； 在該半導體基底上配置一半導電材料，並與該鰭部共形； 在該半導電材料上配置一導電材料； 在該導電材料上配置一絕緣材料； 在該絕緣材料上配置一圖案化光阻； 以一第一預定角度向一電漿施加一電場，以去除透過該圖案化光阻曝露的一部分絕緣材料，以形成一絕緣層；去除該部分絕緣材料下的一部分導電材料，以形成一導電層；以及去除該部分絕緣材料下的一部分半導電材料，以形成一半導電層；以及 從該絕緣層去除該圖案化光阻。
2. 如請求項1所述的製備方法，其中該半導體基底在施加該電場的期間旋轉。
3. 如請求項1所述的製備方法，其中該部分絕緣材料、該部分導電材料和該部分半導電材料是藉由一乾式蝕刻製程去除。
4. 如請求項1所述的製備方法，其中該第一預定角度在約5°至約50°的範圍內。
5. 如請求項1所述的製備方法，更包括在該半導體基底下設置一陰極，並在該圖案化光阻和該絕緣材料上設置一陽極。
6. 如請求項5所述的製備方法，其中該陽極相對於該陰極以一第二預定角度傾斜，而該第二預定角度在約40°至約85°的範圍內。
7. 如請求項1所述的製備方法，其中該電漿以該第一預定角度轟擊該部分絕緣材料、該部分導電材料或該部分半導電材料。
8. 如請求項1所述的製備方法，其中該部分絕緣材料、該部分導電材料和該部分半導電材料被依次或同時移除。
9. 如請求項1所述的製備方法，其中在施加該電場後，該半導電層包括從該半導電層橫向突出並沿著該表面的一第一突起部分，該導電層包括從該導電層橫向突出並在該第一突起部分上的一第二突起部分，以及該絕緣層包括從該絕緣層橫向突出並在該第二突起部分上的一第三突起部分。
10. 如請求項9所述的製備方法，更包括在該半導體基底上形成一接觸插塞，與該第一突起部分、該第二突起部分和該第三突起部分相鄰配置。
11. 如請求項10所述的製備方法，其中該接觸插塞與該第三突起部分為約200奈米至約500奈米的距離間隔開。