CN105633157B - 半导体器件及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 96
- 238000005530 etching Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- 238000005520 cutting process Methods 0.000 description 15
- 238000002955 isolation Methods 0.000 description 11
- 239000004020 conductor Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Physics & Mathematics (AREA)
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Abstract
提供了一种半导体器件及其制造方法。一示例方法可以包括：在衬底上形成鳍；在鳍的侧壁的至少一部分上形成电介质侧墙；以及形成与鳍相交的栅极。
Description
技术领域
本申请涉及半导体领域，更具体地，涉及一种包括鳍的半导体器件及其制造方法。
背景技术
随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。
在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。
随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。如此小的鳍在制造过程中非常容易坍塌，特别是在SOI(绝缘体上半导体)晶片上形成尺寸越来越小的鳍时。
发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以克服现有技术中的上述困难。
根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成鳍；在鳍的侧壁的至少一部分上形成电介质侧墙；以及形成与鳍相交的栅极。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底；在衬底上形成的鳍；在鳍的侧壁的至少一部分上形成的电介质侧墙；以及与鳍相交的栅极，其中，栅极介由电介质侧墙与鳍的侧壁相对。
根据本公开的实施例，可以在鳍的至少部分侧壁上形成电介质侧墙，以便有效支撑鳍，使其不易倒塌。另外，在SOI衬底的情况下，可以在鳍之间留有一定厚度的SOI层，以改善对鳍的支撑。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的示例FinFET；
图2(a)-7(c)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，在衬底上形成鳍(或鳍线)之后，与常规技术中立即形成栅极(或栅极线)不同，可以在鳍(或鳍线)的至少一部分侧壁上形成电介质侧墙(spacer)。这种侧墙可以按照多种侧墙形成工艺来形成。例如，根据一示例，可以在形成有鳍(或鳍线)的衬底上大致共形淀积一层电介质层，然后对该电介质层进行各向异性刻蚀。这种各向异性刻蚀可以基本上去除电介质层的(沿衬底表面)横向延伸部分，而至少部分地保留在鳍(或鳍线)的大致竖直侧壁上延伸的部分。根据一示例，这种刻蚀还可以进一步进行到之下的衬底中。
在形成侧壁上带有电介质侧墙的鳍(或鳍线)之后，可以按任何合适的工艺进一步完成器件制造。例如，可以在衬底上形成与鳍相交的栅极。还可以进行源/漏注入等，以形成源/漏区。
衬底可以包括绝缘体上半导体(SOI)衬底。SOI衬底可以包括依次堆叠的支撑衬底、埋入绝缘层和SOI层。鳍可以形成在SOI层上。例如，可以在SOI衬底(具体地，SOI层)上形成沿第一方向延伸的多条鳍线，并在预定区域处，形成器件间第一绝缘隔离部。至少一条鳍线可以被相应的第一绝缘隔离部分为两个或更多部分，所述两个或更多部分可以构成鳍。
为增强对鳍线的支撑，在形成鳍线时，可以对SOI层进行刻蚀，但是各鳍线之间的SOI层可以不刻断，而是留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸。在这种情况下，形成电介质侧墙时进行的各向异性刻蚀可以停止于埋入绝缘层，从而将鳍线之间的SOI层部分刻断。
栅极也可以类似地形成。例如，可以在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交，并可以在预定区域处，形成器件间第二绝缘隔离部。至少一条栅极线可以被相应的第二绝缘隔离部分为两个或更多部分，所述两个或更多部分可以构成栅极。
第一绝缘隔离部的形成可以在形成鳍线之后立即进行，和/或第二绝缘隔离部的形成可以在形成栅极线之后立即进行。或者，它们可以在相同的工艺步骤中进行，例如在形成栅侧墙之后，且优选地在完成器件的前道工艺(FEOL)之前。
本公开的技术可以多种形式呈现，以下描述其中一些示例。
图2(a)-7(c)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。
如图2(a)-2(c)(其中，图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)所示，提供SOI(绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如Si、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。
在SOI衬底上，形成了沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。在图2(a)-2(c)的示例中，鳍线F被示出为与SOI层1004一体，由衬底SOI层1004的一部分(例如，通过对SOI层1004进行构图)形成。但是，本公开不限于此。例如，鳍线F可通过在SOI层1004上外延的另外半导体层形成。另外需要指出的是，鳍线F的布局根据器件设计而定，不限于图2(a)-2(c)中所示的布局，而且鳍线的数目可以为更多或更少。在本公开中，表述“在(SOI)衬底上形成鳍(线)”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一个或多个鳍或者一条或多条鳍线，表述“在(SOI)衬底上形成的鳍(线)”或类似表述包括通过任何合适的方式在衬底上形成的任何合适布局的一个或多个鳍或者一条或多条鳍线。
另外，在图2(a)-2(c)中，将鳍线F的侧壁示出为完全垂直于衬底的表面。这仅仅是为了图示方便。事实上，鳍线F的侧壁可以倾斜，例如鳍线F可以呈现从下向上渐缩的形状。
为增强对鳍线F的支撑，在形成鳍线F时，在鳍线F(有源区)之间的区域(例如，field，无源区)，可以并不完全去除SOI层1004，而是留下一定厚度如约10nm的SOI层1004，如图中的虚线圈所示。例如，在通过对SOI层1004进行构图来形成鳍线F的示例中，在利用鳍线图案掩模对SOI层1004进行刻蚀时，可以不完全刻断SOI层(即，刻蚀不进行到下方的埋入绝缘层1002)，从而SOI层1004仍然在埋入绝缘层1002上在各鳍线F之间延伸。留下的薄SOI层有助于增强鳍线F的强度以降低其在制造过程中坍塌的风险。当然，本公开的实施例不限于此，对鳍线的刻蚀也可以停止于埋入绝缘层。
在此需要指出的是，仅仅为了制图的方便起见，图2(a)中的俯视图与图2(b)和图2(c)中的截面图并非是按比例绘制的，且仅仅为了清楚起见，在俯视图中仅仅示出了条形的鳍线F而没有示出其他层，而且也没有示出在鳍线F之间延伸的SOI层部分1004(以下各俯视图中同样如此)。
接下来，可以不切断鳍线F，而是直接在形成有鳍线F的衬底上进行后继处理(例如，形成栅极线)。当然，也可以先按器件布局，将鳍线F切断进行绝缘隔离，然后再进行后继处理。
根据本公开的实施例，如图3(a)-3(c)(其中，图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图，图3(c)是沿图2(a)中BB′线的截面图)所示，可以在鳍线F(或者，在进行了绝缘隔离的情况下，由鳍线F得到的鳍)的至少一部分侧壁上，形成电介质侧墙1018。如图3(c)所示，侧墙1018有助于支撑细小的鳍线(或鳍)F。
本领域技术人员知道多种方式来形成这种侧墙。例如，可以在形成有鳍线(或鳍)的衬底(即，图2(a)-2(c)所示结构)上大致共形淀积一薄层如约1-20nm厚的电介质层，电介质层可以包括氧化物(如，氧化硅)或氮化物(如，氮化硅)等。然后对该电介质层进行各向异性刻蚀，例如在大致竖直方向进行的反应离子刻蚀(RIE)。这种各向异性刻蚀可以基本上去除电介质层的(沿衬底表面)横向延伸部分，而至少部分地保留在鳍(或鳍线)的大致竖直侧壁上延伸的部分。另外，这种刻蚀可以进一步进行到下方的SOI层1004中(特别是，上述留下在鳍线之间延伸的一定厚度的SOI层部分)，并可以停止于埋入绝缘层1002，如图3(c)中所示。
在如上所述形成侧壁上带有电介质侧墙的鳍或鳍线后，可以进行各种工艺来进一步完成器件制造，例如栅极形成、源/漏注入等。以下，将描述一些示例工艺。但是，需要指出的是，本公开的技术不限于此。本领域技术人员可以设想多种方式来完成器件。
具体他，如图4(a)和4(b)(其中，图4(a)是俯视图，图4(b)是沿图4(a)中AA′线的截面图)所示，可以在衬底上，依次形成栅介质层1006和栅导体层1008。例如，栅介质层1006可以包括高K栅介质如HfO2、、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中任一种或其组合；栅导体层1008可以包括金属栅导体如Ti、Co、Ni、Al、W或其合金或金属氮化物等。另外，栅介质层1006还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层1006和栅导体1008之间，还可以形成功函数调节层(图中未示出)。备选地，在应用替代栅工艺的实施例中，栅介质层1006可以包括牺牲栅介质层如氧化物，栅导体层1008可以包括牺牲栅导体如多晶硅。
在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线形图案1010。图案1010中各线段可以沿第二方向(图中竖直方向)彼此平行印制，它们具有相同或相近的间距和关键尺寸。鳍线延伸的第一方向与栅极线延伸的第二方向可以一定的角度如90度相交。
接下来，如图5(a)和5(b)(其中，图5(a)是俯视图，图5(b)是沿图5(a)中AA′线的截面图)所示，直接利用线形图案来刻蚀如反应离子刻蚀(RIE)栅电极层，以形成平行的栅极线1008。在此，还刻蚀了栅介质层1006，从而栅介质层1006仅位于栅极线1008之下。之后，可以去除光刻胶1010。
在该示例中，没有切断栅极线，而是直接利用连续延伸的栅极线进行后继处理。当然，也可以先按器件布局，将栅极线切断进行绝缘隔离，然后再进行后继处理。
在形成了栅极线1008之后，可以按照常规工艺来进行处理。例如，可以进行离子注入(形成延伸区、源/漏等)、侧墙(spacer)形成等。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。
图6(a)和6(b)(其中，图6(a)是俯视图，图6(b)是沿图5(a)中AA′线的截面图)中示出了在栅极线1008的侧壁上形成栅侧墙1012后的情况。根据本公开的实施例，每一栅极线1008一体延伸，而没有在其中形成开口。于是，栅侧墙层1012可以仅在栅极线1008的外侧延伸。栅侧墙1012可以包括单层或多层配置，且可以包括各种合适的电介质材料如SiO2、Si3N4、SiON中任一种或其组合。
在形成栅侧墙1012之后，可以在衬底上形成层间绝缘层1014。层间绝缘层1014可以形成为完全覆盖栅极线1008。根据一有利示例，特别是在应用替代栅工艺的情况下，可以对层间绝缘层1014进行平坦化处理如化学机械抛光(CMP)。CMP可以进行到直至露出栅侧墙1012。此时，栅极线1008也露出。这样，随后可以应用替代栅工艺。具体地，例如可以通过选择性刻蚀去除(牺牲)栅极线且可选地去除(牺牲)栅介质层，在栅侧墙1012内侧形成栅槽。在栅槽中，例如通过淀积并回蚀工艺，可以依次形成真正的栅介质层和真正的栅导体。
接下来，如图7(a)-7(c)(其中，图7(a)是俯视图，图7(b)是沿图7(a)中AA′线的截面图，图7(c)是沿图7(a)中BB′线的截面图)所示，可以按照设计布局在需要进行隔离的预定区域处形成器件间绝缘隔离部1016。例如，可以将如上所述形成的栅极线1008和/或鳍线F，在预定区域(例如，无源区域)处实现切断，以实现器件间的电隔离。切口的宽度可以为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的预定区域暴露在外。然后，将暴露在外的这些栅极线1008和/或鳍线F(具体切断哪些部分，根据切断区域而定)切断，形成切口。在刻蚀切口时，可以下方的埋入绝缘层1002为停止层。可以向切口中填充电介质材料以形成器件间隔离部1016；或者，切口可以被随后形成的层间电介质层填充。栅极线由于切断而得到的各部分随后可以用作器件的栅极，鳍线由于切断而得到的各部分随后可以用作器件的鳍。
这里需要指出的是，由于栅侧墙1012并不导电，不会妨碍器件之间的电隔离，因此可以在上述切断过程中可以并不切断栅侧墙1012。例如，在通过反应离子刻蚀来进行切断的情况下，可以进行选择性刻蚀，使得刻蚀基本上不会影响栅侧墙1012。
或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得栅极线1008中的材料(例如，Si)和/或鳍线F(例如，Si)氧化，从而形成绝缘的氧化物。结果，通过生成的氧化物，使得切口位置两端的栅极线1008彼此电隔离(等效于“切断”的效果)从而形成电隔离的栅极，切口两端的鳍线F彼此电隔离(等效于“切断”的效果)从而形成电隔离的鳍。当然，注入的元素不限于氧，本领域技术人员也可以根据栅极线1008以及鳍线F的材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。
由此，得到了根据本公开实施例的半导体器件。如图7(a)-7(c)所示，该半导体器件可以包括在衬底(在该示例中，为SOI衬底)上形成的鳍F。鳍F的侧壁的至少一部分上形成有电介质侧墙1018。此外，沿与第一方向交叉的第二方向(例如，图中竖直方向)延伸形成有多个栅极1008，每一栅极1008经由栅介质层1006与相应的鳍相交。在栅极的沿第二方向延伸的侧壁(例如，图中左右两侧的侧壁)上可以形成栅侧墙1012。栅极1008可以介由电介质侧墙1018与鳍F的侧壁相对。
为实现所需隔离，该半导体器件还可以包括预定区域处的绝缘隔离部1016。如图7(a)和7(b)所示，沿第一方向，相对的鳍彼此通过相应的隔离部1016相隔离；如图7(a)和7(c)所示，沿第二方向，相对的栅电极1008通过相应的隔离部1016相隔离。这些隔离部可以穿通SOI层1004，而到达埋入绝缘层1002，以实现良好隔离。此外，隔离部可以位于无源区域(例如，STI)上。
根据本公开的实施例，由于在连续的栅极线上形成栅侧墙之后再形成隔离部，所以，在各栅极1008沿第二方向的相对端面(图中沿大致水平方向延伸的端面)上并不存在侧墙，从而隔离部1016可以与这些端面直接接触。特别是在如上所述通过切断来形成隔离部的情况下，这些端面可以与相应的电介质侧墙的端面基本上对齐。
此外，在形成隔离部时未“切断”栅侧墙1012的情况下，栅侧墙1012可以沿第二方向在多个栅极1008的侧壁上连续延伸。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种制造半导体器件的方法，包括：
在衬底上形成鳍线；
在鳍线的侧壁上形成电介质侧墙；
以所述鳍线和电介质侧墙为掩膜刻蚀衬底以形成鳍；以及
形成与鳍相交的栅极，在栅极线的侧壁的至少一部分上形成栅侧墙，之后，在衬底上形成层间绝缘层。
2.根据权利要求1所述的方法，其中，形成电介质侧墙包括：
在形成有鳍的衬底上大致共形淀积电介质层；
对电介质层进行各向异性刻蚀，以得到电介质侧墙。
3.根据权利要求2所述的方法，其中，在对电介质层进行各向异性刻蚀时，刻蚀进一步进行到衬底中。
4.根据权利要求1所述的方法，其中，衬底包括SOI衬底，SOI衬底包括支撑衬底、埋入绝缘层和SOI层，在衬底上形成鳍包括：
在SOI衬底上形成沿第一方向延伸的多条鳍线，以及
在预定区域处，形成器件间第一绝缘隔离部，其中至少一条鳍线被相应的第一绝缘隔离部分为两个或更多部分，所述两个或更多部分构成所述鳍。
5.根据权利要求4所述的方法，其中，形成鳍线包括：
对SOI层进行刻蚀，其中，各鳍线之间的SOI层没有刻断，而是留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸。
6.根据权利要求5所述的方法，其中，形成电介质侧墙时进行的各向异性刻蚀停止于埋入绝缘层，从而将鳍线之间的SOI层部分刻断。
7.根据权利要求4所述的方法，其中，形成栅极包括：
在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；
在预定区域处，形成器件间第二绝缘隔离部，其中至少一条栅极线被相应的第二绝缘隔离部分为两个或更多部分，所述两个或更多部分构成所述栅极。
8.根据权利要求7所述的方法，其中，第一绝缘隔离部和第二绝缘隔离部在相同的工艺步骤中形成。
9.一种半导体器件，包括：
衬底；
在衬底上形成的鳍；
位于鳍的侧壁的上部的电介质侧墙；以及
与鳍相交的栅极，在栅极线的侧壁的至少一部分上形成的栅侧墙，以及在衬底上形成的层间绝缘层，其中，栅极介由电介质侧墙与鳍的侧壁相对；
其中，鳍片下部的外侧与所述电介质侧墙的外侧相齐。
10.根据权利要求9所述的半导体器件，其中，衬底包括SOI衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510148426.6A CN105633157B (zh) | 2015-03-31 | 2015-03-31 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510148426.6A CN105633157B (zh) | 2015-03-31 | 2015-03-31 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105633157A CN105633157A (zh) | 2016-06-01 |
| CN105633157B true CN105633157B (zh) | 2019-07-30 |
Family
ID=56047898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510148426.6A Active CN105633157B (zh) | 2015-03-31 | 2015-03-31 | 半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105633157B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105633159B (zh) * | 2015-05-13 | 2019-05-31 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103531474A (zh) * | 2012-07-02 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN104425601A (zh) * | 2013-08-30 | 2015-03-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100634372B1 (ko) * | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
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-
2015
- 2015-03-31 CN CN201510148426.6A patent/CN105633157B/zh active Active
Patent Citations (3)
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| CN104425601A (zh) * | 2013-08-30 | 2015-03-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105633157A (zh) | 2016-06-01 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| GR01 | Patent grant |