CN108109994B - 有源图案结构及包括其的半导体器件 - Google Patents

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Abstract

本公开涉及有源图案结构及包括其的半导体器件。一种有源图案结构可以包括含有源图案阵列的衬底，有源图案阵列由包括第一沟槽至第三沟槽的多个沟槽、以及分别在第一沟槽至第三沟槽中的第一隔离图案至第三隔离图案限定。有源图案阵列可以包括在第一方向上延伸的多个第一有源图案和多个第二有源图案，第一沟槽至第三沟槽可以在第一有源图案与第二有源图案之间并且可以包括彼此不同的宽度。有源图案阵列可以包括有源图案组，其包括顺序地布置在基本上垂直于第一方向的第二方向上的所述多个第一有源图案中的第一有源图案和所述多个第二有源图案中的第二有源图案。所述多个第一有源图案和所述多个第二有源图案的每个可以具有微小的宽度。

Description

有源图案结构及包括其的半导体器件
技术领域
本公开涉及有源图案结构以及包括该有源图案结构的半导体器件。
背景技术
为了制造高度集成的半导体器件，彼此间隔开微小距离的具有微小临界尺寸的有源图案可以被形成。
发明内容
一些示例实施方式涉及包括彼此间隔开微小距离的具有微小临界尺寸的有源图案的有源图案结构。
一些示例实施方式提供了包括有源图案结构的半导体器件。
根据一些示例实施方式，一种有源图案结构包括衬底，其包括由衬底中的多个沟槽限定的有源图案阵列。有源图案阵列可以包括每个在第一方向上延伸的多个第一有源图案和多个第二有源图案。有源图案阵列可以包括有源图案组。有源图案组可以包括顺序地布置在基本上垂直于第一方向的第二方向上的所述多个第一有源图案中的第一有源图案和所述多个第二有源图案中的第二有源图案。所述多个沟槽可以包括在第一有源图案与第二有源图案之间的第一沟槽、第二沟槽和第三沟槽。第一沟槽至第三沟槽的宽度可以彼此不同。第一隔离图案、第二隔离图案和第三隔离图案可以分别在第一沟槽、第二沟槽和第三沟槽中。
根据一些示例实施方式，一种半导体器件可以包括衬底，其包括由衬底中的多个沟槽限定的有源图案阵列。有源图案阵列可以包括在第一方向上延伸的多个第一有源图案和多个第二有源图案。所述多个沟槽可以包括设置在第一有源图案与第二有源图案之间的第一沟槽、第二沟槽和第三沟槽。第一沟槽、第二沟槽和第三沟槽的宽度可以彼此不同。第一沟槽可以设置在所述多个第一有源图案当中的相邻的第一有源图案之间。第二沟槽可以设置在所述多个第二有源图案中的两个与所述相邻的第一有源图案之间。第三沟槽可以设置在所述多个第二有源图案当中的两个相邻的第二有源图案之间。第一隔离图案、第二隔离图案和第三隔离图案可以分别在第一沟槽、第二沟槽和第三沟槽中。晶体管可以在有源图案阵列以及第一隔离图案、第二隔离图案和第三隔离图案上。
根据示例实施方式，一种半导体器件的有源图案结构可以包括衬底，其包括由衬底中的多个沟槽限定的多个第一有源图案和多个第二有源图案。所述多个沟槽可以包括在第一方向上延伸的多个第一沟槽、多个第二沟槽和多个第三沟槽。所述多个第二沟槽的深度可以大于所述多个第一沟槽的深度并小于所述多个第三沟槽的深度。所述多个第一有源图案和所述多个第二有源图案可以在第一方向上延伸并且可以被组成多个有源图案组。所述多个有源图案组当中的至少一个有源图案组可以在所述多个第三沟槽中的一对第三沟槽之间。所述多个有源图案组当中的所述至少一个有源图案组可以包括在一对第二有源图案之间且可由所述多个第二沟槽中的一对与所述对第二有源图案隔开的一对第一有源图案。所述对第一有源图案可以由所述多个第一沟槽中的一个在第二方向上彼此间隔开。
根据一些示例实施方式，有源图案结构可以包括具有微小临界尺寸以及其间的微小空间的有源图案。因此，形成在有源图案结构上的半导体器件可以具有高集成度。
附图说明
发明构思将由以下结合附图的详细描述被更清楚地理解。图1A、1B和2至32表示如在此所述的非限制性的示例实施方式。
图1A和1B分别是示出根据一些示例实施方式的有源图案结构的剖视图和俯视图；
图2至9是示出根据一些示例实施方式形成有源图案结构的方法的操作的剖视图；
图10至13是示出根据一些示例实施方式形成有源图案结构的方法的操作的剖视图；
图14至22是示出根据一些示例实施方式制造半导体器件的方法的操作的剖视图；
图23至26是示出根据一些示例实施方式制造半导体器件的方法的操作的剖视图；
图27至32是示出根据一些示例实施方式形成有源图案结构的方法的操作的俯视图和剖视图。
具体实施方式
图1A和1B分别是示出根据一些示例实施方式的有源图案结构的剖视图和俯视图。
在下文中，有源图案的延伸方向被称为第一方向，基本上垂直于第一方向的方向被称为第二方向。
参照图1A和1B，有源图案结构可以形成在衬底100上。有源图案结构可以包括多个第一有源图案112a、多个第二有源图案112b、第一隔离图案114a、第二隔离图案114b和第三隔离图案114c。第一有源图案112a和第二有源图案112b可以从衬底100的表面突出。第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以填充第一有源图案112a与第二有源图案112b之间的间隙。
衬底100可以包括例如硅、锗、硅-锗等的半导体材料。在一些示例实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在一些示例实施方式中，第一有源图案112a和第二有源图案112b以及衬底100可以是一体结构。也就是，最初的衬底的上部可以被部分地蚀刻以形成第一有源图案112a和第二有源图案112b。因此，第一有源图案112a和第二有源图案112b可以包括半导体材料。
第一有源图案112a和第二有源图案112b可以在第一方向上延伸。第一沟槽110a、第二沟槽110b和第三沟槽110c可以形成在第一有源图案112a与第二有源图案112b之间。第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以分别形成在第一沟槽110a、第二沟槽110b和第三沟槽110c中。
第一有源图案112a和第二有源图案112b在第二方向上的临界尺寸可以彼此相同(或基本相同)。在一些示例实施方式中，第一有源图案112a和第二有源图案112b的每个可以在第二方向上具有第一临界尺寸。
在一些示例实施方式中，两个第一有源图案112a和两个第二有源图案112b可以在第二方向上重复地布置，这可以限定有源图案阵列。
有源图案阵列可以包括布置在第二方向上的多个有源图案组G。有源图形组G的每个可以包括顺序地布置在第二方向上的第二有源图案112b、第一有源图案112a、第一有源图案112a和第二有源图案112b。
第一沟槽110a可以设置在相邻的两个第一有源图案112a之间。第二沟槽110b可以设置在相邻的第一有源图案112a与第二有源图案112b之间。第三沟槽110c可以设置在相邻的两个第二有源图案112b之间。
有源图案组G中包括的第一有源图案112a和第二有源图案112b可以关于第一沟槽110a对称。也就是，相邻的两个第一有源图案112a可以关于第一沟槽110a对称。相邻的两个第二有源图案112b可以关于第三沟槽110c对称。换言之，在有源图案组G中，一对第一有源图案112a可以由第一沟槽110a隔开并在一对第二有源图案112b之间。在有源图案组G中，该对第二有源图案112b可以在一对第三沟槽110c之间，并由相应对的第一有源图案112a和该相应对的第一有源图案112a之间的第一沟槽110a隔开。
在有源图案阵列中，第二沟槽110b和第三沟槽110c可以从第一沟槽110a的彼此相对侧壁的每个顺序地设置在第二方向上。
第一沟槽110a、第二沟槽110b和第三沟槽110c的深度可以彼此不同。第一沟槽110a、第二沟槽110b和第三沟槽110c的宽度可以彼此不同。
具体地，第一沟槽110a可以具有第一深度D1。第二沟槽110b可以具有大于第一深度D1的第二深度D2，第三沟槽110c可以具有大于第二深度D2的第三深度D3。在一些示例实施方式中，第一深度D1可以在第二深度D2的约70％到约100％的范围内，第三深度D3可以在第二深度D2的约100％到约130％的范围内。
第一有源图案112a可以具有与第一沟槽110a的侧壁对应的第一侧壁以及与第二沟槽110b的侧壁对应的第二侧壁。因此，第一有源图案112a的第一侧壁可以具有与第一有源图案112a的第二侧壁的从顶部到底部的长度不同的从顶部到底部的长度。
第二有源图案112b可以具有与第二沟槽110b的侧壁对应的第三侧壁以及与第三沟槽110c的侧壁对应的第四侧壁。因此，第二有源图案112b的第三侧壁可以具有与第二有源图案112b的第四侧壁的长度不同的长度。
因此，第二有源图案112b的长度可以大于第一有源图案112a的长度。在一些示例实施方式中，第一有源图案和第二有源图案的上表面可以基本彼此共平面。
第一沟槽110a可以具有第一宽度W1。第二沟槽110b可以具有大于第一宽度W1的第二宽度W2，第三沟槽110c可以具有大于第二宽度W2的第三宽度W3。在一些示例实施方式中，第一宽度W1可以在第二宽度W2的约80％到约100％的范围内，第三宽度W3可以在第二宽度W2的约100％到约120％的范围内。在一些示例实施方式中，第二宽度W2可以与第一有源图案112a和第二有源图案112b的每个的第一临界尺寸相同(或基本相同)。
因此，第二沟槽110b、第一沟槽110a、第二沟槽110b和第三沟槽110c可以顺序地布置在第二方向上。
第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以分别形成在第一沟槽110a、第二沟槽110b和第三沟槽110c中。因此，第一隔离图案114a、第二隔离图案114b和第三隔离图案114c的底部和宽度可以彼此不同。
在一些示例实施方式中，第一隔离图案114a可以具有第一宽度W1。第二隔离图案114b可以具有第二宽度W2，第三隔离图案114c可以具有第三宽度W3。第一有源图案112a的上表面与第一隔离图案114a的底部之间的距离可以是第一深度D1。第一有源图案112a的上表面与第二隔离图案114b的底部之间的距离可以是第二深度D2，第二有源图案112b的上表面与第三隔离图案114c的底部之间的距离可以是第三深度D3。因此，第一隔离图案114a的底部可以设置在相对高的水平处，第三隔离图案114c的底部可以设置在相对低的水平处。
在一些示例实施方式中，第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以分别完全填充第一沟槽110a、第二沟槽110b和第三沟槽110c。或者，第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以分别部分地填充第一沟槽110a、第二沟槽110b和第三沟槽110c。
在一些示例实施方式中，第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以包括例如硅氧化物、硅氮化物等。这些可以单独使用或以其组合使用。
如上所述，有源图案阵列可以包括至少四个有源图案。具有不同深度和不同宽度的多个沟槽110a、110b和110c可以形成在有源图案112a与112b之间。
图2至9是示出根据一些示例实施方式形成有源图案结构的方法的操作的剖视图。
参照图2，第一掩模层102可以形成在衬底100上，多个第二掩模104可以形成在第一掩模层102上。
第二掩模104可以通过在第一掩模层102上形成第二掩模层以及经由光刻工艺图案化第二掩模层而形成。第二掩模104的每个可以在第一方向上延伸。
第二掩模104的每个可以具有目标临界尺寸A，其可以是第一有源图案和第二有源图案的每个的第一临界尺寸的约3倍。此外，第二掩模104之间的空间可以具有目标距离B，其可以是第一临界尺寸的约5倍。
然而，当第二掩模104通过实际光刻工艺形成在第一掩模层102上时，第二掩模104可能不具有精确的目标临界尺寸A和精确的目标距离B。也就是，第二掩模104的目标临界尺寸A和目标距离B中可能存在误差或公差。在一些示例实施方式中，第二掩模104中的第二掩模可能在衬底100的局部区域上不具有精确的目标临界尺寸A和精确的目标距离B。
在一些示例实施方式中，第二掩模104的每个的临界尺寸可以是目标临界尺寸A的约80％到约120％。因此，第二掩模104之间的距离可以为目标距离B的约80％到约120％。
在图2中，第二掩模104的每个的临界尺寸A1可以小于目标临界尺寸A，第二掩模104之间的距离B1可以大于目标距离B。
参照图3，多个第一间隔物106可以形成在第二掩模104的侧壁上。
具体地，第一间隔物层可以共形地形成在第二掩模104和第一掩模层102上。第一间隔物层可以由相对于第一掩模层102具有高蚀刻选择性的材料形成。例如，第一间隔物106和第一掩模层102可以由不同的材料形成。
第一间隔物层可以形成为具有与第一临界尺寸C相同(或基本相同)的厚度。第一间隔物层可以被各向异性地蚀刻以形成第一间隔物106。因此，第一间隔物106的每个可以具有第一临界尺寸C。
参照图4，第二掩模104可以被去除。因此，第一间隔物106可以形成在第一掩模层102上。
第一间隔物106可以彼此间隔开以具有各种距离。也就是，通过去除第二掩模104形成的空间可以具有初始第一距离A1。形成在不同第二掩模104的侧壁上的相邻的第一间隔物106之间的空间可以具有与初始第一距离A1不同的初始第三距离B1'。例如，初始第一距离A1可以小于第一临界尺寸C的约3倍，初始第三距离B1'可以大于第一临界尺寸C的约3倍。因此，第一间隔物106可以交替地和重复地彼此间隔开初始第一距离A1和初始第三距离B1'。
参照图5，第一掩模层102可以使用第一间隔物106作为蚀刻掩模被蚀刻，以形成多个第一掩模102a。
因此，第一掩模102a可以交替地和重复地彼此间隔开初始第一距离A1和初始第三距离B1'。
参照图6，多个第二间隔物108可以形成在第一掩模102a的侧壁上。
具体地，第二间隔物层可以共形地形成在第一掩模102a和衬底100上。第二间隔物层可以由相对于第一掩模102a具有高蚀刻选择性的材料形成。此外，第二间隔物层可以由相对于衬底100具有高蚀刻选择性的材料形成。
第二间隔物层可以形成为具有与第一临界尺寸C相同(或基本相同)的厚度。第二间隔物层可以被各向异性地蚀刻以形成第二间隔物108。因此，第二间隔物108的每个的宽度可以具有第一临界尺寸C。
在具有初始第一距离A1的空间中的第二间隔物108之间的空间可以具有第一距离A1'。第一距离A1'可以小于第一临界尺寸C。在具有初始第三距离B1'的空间中的第二间隔物108之间的空间可以具有第三距离B1”。第三距离B1”可以大于第一临界尺寸C。
参照图7，第一掩模102a可以被去除。因此，仅第二间隔物108可以留在衬底100上。
第二间隔物108可以彼此间隔开各种距离。
也就是，通过去除第一掩模102a形成的空间可以具有与第一临界尺寸C基本相同的第二距离C。
因此，第二间隔物108可以在第二方向上彼此间隔开第二距离C、第一距离A1'、第二距离C和第三距离B1”。
参照图8，衬底100可以使用第二间隔物108作为蚀刻掩模被各向异性地蚀刻以形成第一沟槽110a、第二沟槽110b和第三沟槽110c。因此，第一有源图案112a和第二有源图案112b可以通过形成第一沟槽110a、第二沟槽110b和第三沟槽110c形成在衬底100上。
具体地，衬底100的在第二间隔物108之间的部分可以被各向异性地蚀刻。在蚀刻工艺中，第一沟槽110a可以形成在衬底100的在彼此间隔开第一距离A1'的第二间隔物108之间的部分处。第二沟槽110b可以形成在衬底100的在彼此间隔开第二距离C的第二间隔物108之间的部分处，第三沟槽110c可以形成在衬底100的在彼此间隔开第三距离B1”的第二间隔物108之间的部分处。在一些示例实施方式中，第一沟槽110a、第二沟槽110b和第三沟槽110c的每个的底部可以具有圆化的形状。
第二沟槽110b、第一沟槽110a、第二沟槽110b和第三沟槽110c可以顺序地布置在第二方向上。第一沟槽110a可以具有与第一距离A1'基本相同的第一宽度W1。第二沟槽110b可以具有与第二距离C基本相同的第二宽度W2，第三沟槽110c可以具有与第三距离B1”基本相同的第三宽度W3。
在一些示例实施方式中，第二掩模104的每个的临界尺寸可以是目标临界尺寸A的约80％到约120％，并且可以不与目标临界尺寸A相同。在这种情况下，第一宽度W1可以是第二宽度W2的约80％到约100％，第三宽度W3可以是第二宽度W2的约100％到约120％。
在蚀刻工艺中，微负载效应(micro loading effect)可以取决于第二间隔物108之间的距离而不同地产生。因此，第一沟槽110a、第二沟槽110b和第三沟槽110c可以形成为具有彼此不同的深度。
也就是，第一沟槽110a可以具有相对小的宽度。因此，蚀刻气体不会被容易地引入到衬底100的用于形成第一沟槽110a的部分中，使得衬底100的该部分的蚀刻速率可以相对较低。第三沟槽110c可以具有相对大的宽度。因此，蚀刻气体可以被容易地引入到衬底100的用于形成第三沟槽110c的部分中，使得衬底100的该部分的蚀刻速率可以相对较高。因此，第一沟槽110a可以形成为具有第一深度D1。第二沟槽110b可以形成为具有大于第一深度D1的第二深度D2，第三沟槽110c可以形成为具有大于第二深度D2的第三深度D3。在一些示例实施方式中，第一深度D1可以是第二深度D2的约70％到约100％，第三深度D3可以是第二深度D2的约100％到约130％。
如参照图1A和1B所示，第一有源图案112a和第二有源图案112b可以形成有源图案阵列。
有源图案阵列可以包括布置在第二方向上的多个有源图案组G(参照图1A和1B)。有源图案组G的每个可以包括至少一个第二有源图案112b和至少一个第一有源图案112a。第一有源图案112a和第二有源图案112b可以顺序地布置在第二方向上。有源图案组G中包括的第一有源图案112a和第二有源图案112b可以关于第一有源图案112a之间的第一沟槽110a对称。
参照图9，第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以分别形成在第一沟槽110a、第二沟槽110b和第三沟槽110c中。
第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以具有彼此不同的深度和彼此不同的宽度。
在一些示例实施方式中，第一隔离图案114a可以具有第一宽度W1。第二隔离图案114b可以具有第二宽度W2，第三隔离图案114c可以具有第三宽度W3。第一隔离图案114a的底部可以设置在相对高的水平处，第三隔离图案114c的底部可以设置在相对低的水平处。
图10至13是示出根据一些示例实施方式形成有源图案结构的方法的操作的剖视图。
该形成有源图案结构的方法可以包括与参照图2至9所示的用于形成有源图案结构的工艺基本相同或相似的工艺。然而，第二掩模的每个的宽度以及第二掩模之间的距离可以与参照图2所示的那些不同。有源图案结构可以与参照图1A和1B所示的有源图案结构基本相同。
参照图10，第一掩模层102可以形成在衬底100上。多个第二掩模104可以形成在第一掩模层102上。第二掩模104可以通过执行参照图2所示的工艺而形成。
在一些示例实施方式中，如图10中所示，第二掩模104的每个的临界尺寸A2可以大于目标临界尺寸A，第二掩模104之间的距离B2可以小于目标距离B。
参照图11，多个第一间隔物106可以形成在第二掩模104的侧壁上。第一间隔物106可以通过执行参照图3所示的工艺而形成。第一间隔物106的每个可以形成为具有第一临界尺寸C。
参照图12，第二掩模104可以被去除。第一掩模层102可以使用第一间隔物106作为蚀刻掩模被蚀刻，以形成多个第一掩模102a。
工艺可以与参照图4和5所示的工艺基本相同。第一掩模102a可以交替地和重复地彼此间隔开初始第三距离A2和初始第一距离B2'。初始第三距离A2可以大于初始第一距离B2'。
参照图13，多个第二间隔物108可以形成在第一掩模102a的侧壁上。第二间隔物108的每个可以形成为具有第一临界尺寸C。第一掩模102a可以被去除。衬底100可以使用第二间隔物108作为蚀刻掩模被蚀刻，以形成第一沟槽110a、第二沟槽110b和第三沟槽110c。因此，第一有源图案112a和第二有源图案112b可以通过形成第一沟槽110a、第二沟槽110b和第三沟槽110c而形成在衬底100上。
工艺可以与参照图6至8所示的工艺基本相同。第一沟槽110a、第二沟槽110b和第三沟槽110c以及第一有源图案112a和第二有源图案112b可以以与参照图8所示的相同的规则被设置。
再参照图1A和1B，第一隔离图案114a、第二隔离图案114b和第三隔离图案114c可以分别形成在第一沟槽110a、第二沟槽110b和第三沟槽110c中。工艺可以与参照图9所示的工艺基本相同。
图14至22是示出根据一些示例实施方式制造半导体器件的方法的操作的剖视图。
半导体器件可以包括鳍场效应晶体管(FET)。
参照图14，垫绝缘层202、第一掩模层204、第二掩模层206、第三掩模层208、第四掩模层210和第五掩模层212可以顺序地形成在衬底200上。多个第六掩模117可以形成在第五掩模层212上。多个第一间隔物218可以形成在第六掩模117的侧壁上。
垫绝缘层202可以由例如硅氧化物形成。垫绝缘层202可以通过热氧化工艺、化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺而形成。
第一掩模层204可以由例如硅氮化物或硅氮氧化物形成。第二掩模层206可以由例如硅氧化物形成。第三掩模层208可以由例如多晶硅形成。第四掩模层210可以由例如非晶碳形成。第五掩模层212可以由例如硅氮氧化物或硅氮化物形成。
第三掩模层208、第四掩模层210和第五掩模层212的每个可以由相对于硅氧化物具有高蚀刻选择性的材料形成。第一掩模层204和第二掩模层206的每个可以由相对于硅具有高蚀刻选择性的材料形成。
第六掩模117可以包括顺序堆叠的旋涂硬掩模(SOH)图案214和硅氮氧化物图案216。在一些示例实施方式中，第六掩模117可以通过涂覆SOH层、在SOH层上形成硅氮氧化物层、以及通过光刻工艺图案化硅氮氧化物层和SOH层而形成。
第六掩模117可以在第一方向上延伸。
第六掩模117的每个可以具有目标临界尺寸，其可以是第一有源图案和第二有源图案的每个的第一临界尺寸的约3倍。此外，第六掩模117之间的空间可以具有目标距离，其可以是第一临界尺寸的约5倍。然而，当第六掩模117通过实际光刻工艺形成在第五掩模层212上时，第六掩模117的每个可能不具有精确的目标临界尺寸和精确的目标距离。
在一些示例实施方式中，第六掩模117可以具有分别与参照图2所示的第二掩模的宽度和距离基本相同的宽度和距离。或者，第六掩模117可以具有分别与参照图10所示的第二掩模的宽度和距离基本相同的宽度和距离。
第一间隔物218可以通过在第六掩模117和第五掩模层212上共形地形成第一间隔物层、以及各向异性地蚀刻第一间隔物层而形成。在一些示例实施方式中，第一间隔物层可以通过CVD工艺由硅氧化物形成。第一间隔物层可以形成为具有均匀的厚度。
第一间隔物层可以形成为具有与第一临界尺寸基本相同的厚度。因此，第一间隔物218的每个可以具有第一临界尺寸。在一些示例实施方式中，第一间隔物218的每个可以具有大于0nm且小于约20nm的临界尺寸。在这种情况下，第一有源图案和第二有源图案的每个可以通过执行后续工艺而形成为具有小于约20nm的临界尺寸。
参照图15，第六掩模117可以被去除。因此，仅第一间隔物218可以留在第五掩模层212上。
第一间隔物218可以交替地和重复地彼此间隔开初始第一距离A1和初始第三距离B1'。例如，初始第一距离A1可以小于第一临界尺寸的约3倍，初始第三距离B1'可以大于第一临界尺寸的约3倍。
在一些示例实施方式中，第一间隔物218可以以与参照图4所示的第一间隔物的布置相同的规则彼此间隔开。
第五掩模层212和第四掩模层210可以使用第一间隔物218作为蚀刻掩模被顺序地和各向异性地蚀刻。因此，多个第一结构213可以形成在第三掩模层208上。第一结构213的每个可以包括顺序堆叠的第四掩模210a和第五掩模212a。
第一结构213可以彼此间隔开与第一间隔物218之间的距离基本相同的距离。在蚀刻工艺期间，第一间隔物218可以大部分被去除。
参照图16，第二间隔物层可以共形地形成在第一结构213和第三掩模层208上。第二间隔物层可以被各向异性地蚀刻以形成多个第二间隔物220。在一些示例实施方式中，第二间隔物层可以通过ALD工艺由例如硅氧化物形成。
第二间隔物层可以形成为具有与第一临界尺寸基本相同的厚度。因此，第二间隔物220的每个可以具有与第一临界尺寸基本相同的宽度。
参照图17，第一结构213可以被去除。因此，仅第二间隔物220可以留在第三掩模层208上。
第二间隔物220可以彼此间隔开不同的距离。在一些示例实施方式中，第二间隔物220可以彼此间隔开如参照图7至17所示的第二距离C、第一距离A1'、第二距离C和第三距离B1”。第一距离A1'可以小于第二距离C，第三距离B1”可以大于第二距离C。
参照图18，第三掩模层208可以使用第二间隔物220作为蚀刻掩模被各向异性地蚀刻，以形成多个第三掩模。第二掩模层206和第一掩模层204可以使用第三掩模作为蚀刻掩模被各向异性地蚀刻，以形成多个第二结构207。第二结构207的每个可以包括顺序堆叠的第一掩模204a和第二掩模206a。在用于形成第二结构207的蚀刻工艺期间，第三掩模可以大部分被去除。
第二结构207可以彼此间隔开与第二间隔物220之间的距离基本相同的距离。在一些示例实施方式中，第二结构207可以按此次序彼此间隔开第二距离、第一距离、第二距离和第三距离。
参照图19，垫绝缘层202和衬底200可以使用第二结构207作为蚀刻掩模被各向异性地蚀刻，以形成第一沟槽230a、第二沟槽230b和第三沟槽230c。因此，第一有源图案232a和第二有源图案232b可以通过形成第一沟槽230a、第二沟槽230b和第三沟槽230c而形成在衬底200上。
具体地，衬底200的在第二结构207之间的部分可以被各向异性地蚀刻。在蚀刻工艺中，第一沟槽230a可以形成在衬底200的在彼此间隔开第一距离的第二结构207之间的部分处。第二沟槽230b可以形成在衬底200的在彼此间隔开第二距离的第二结构207之间的部分处，并且第三沟槽203c可以形成在衬底200的在彼此间隔开第三距离的第二结构207之间的部分处。
第一沟槽230a、第二沟槽230b和第三沟槽230c以及第一有源图案232a和第二有源图案232b的布置和形状可以与参照图8所示的那些基本相同。
第一沟槽230a可以具有与第一距离A1'基本相同的第一宽度W1。第二沟槽230b可以具有与第二距离C基本相同的第二宽度W2，并且第三沟槽230c可以具有与第三距离B1”基本相同的第三宽度W3。第一沟槽230a可以具有第一深度D1。第二沟槽230b可以具有大于第一深度D1的第二深度D2，并且第三沟槽230c可以具有大于第二深度D2的第三深度D3。
第一有源图案232a和第二有源图案232b可以形成有源图案阵列。有源图案阵列可以包括布置在第二方向上的多个有源图案组。有源图案组的每个可以包括顺序地布置在第二方向上的第二有源图案232b、第一有源图案232a、第一有源图案232a和第二有源图案232b。有源图案组中包括的第一有源图案232a和第二有源图案232b可以关于第一有源图案232a之间的第一沟槽230a对称。
在蚀刻工艺期间，第二掩模206a可以大部分被去除。
参照图20，初始第一隔离图案234a、初始第二隔离图案234b和初始第三隔离图案234c可以形成为分别填充第一沟槽230a、第二沟槽230b和第三沟槽230c。
具体地，绝缘层可以形成在第一掩模204a上以填充第一沟槽230a、第二沟槽230b和第三沟槽230c。绝缘层可以由例如硅氧化物形成。绝缘层可以通过ALD工艺、CVD工艺、旋涂工艺等形成。
绝缘层可以被平坦化，直到第一掩模204a的上表面可以被暴露以形成初始第一隔离图案234a、初始第二隔离图案234b和初始第三隔离图案234c。平坦化工艺可以包括化学机械抛光(CMP)工艺。
参照图21，初始第一隔离图案234a、初始第二隔离图案234b和初始第三隔离图案234c的上部可以分别被蚀刻以形成第一隔离图案236a、第二隔离图案236b和第三隔离图案236c。因此，第一沟槽230a、第二沟槽230b和第三沟槽230c的上侧壁可以被暴露。
第一掩模204a和垫绝缘图案202a可以被去除。
因此，第一有源图案232a和第二有源图案232b的上侧壁和上表面可以被暴露。第一有源图案232a和第二有源图案232b的暴露部分可以用作有源区域。
参照图22，栅极结构245可以形成在有源区域以及第一隔离图案236a、第二隔离图案236b和第三隔离图案236c上。栅极结构245可以包括顺序堆叠的栅极绝缘层240、栅电极242和硬掩模244。
在一些示例实施方式中，栅极绝缘层240可以在有源区域的表面上。栅电极242和硬掩模244可以形成在栅极绝缘层240上。栅极结构245可以在第二方向上延伸。
在一些示例实施方式中，栅极绝缘层240可以包括例如硅氧化物，栅电极242可以包括例如多晶硅。或者，栅极绝缘层240可以具有包括热氧化层和具有高介电常数的金属氧化物层的堆叠结构。金属氧化物层可以由例如铪氧化物(HfO2)、钽氧化物(Ta2O5)、锆氧化物(ZrO2)等形成。栅电极242可以由例如铝(Al)、铜(Cu)、钽(Ta)的金属或其氮化物形成。
如上所述，finFET可以形成在包括第一有源图案232a和第二有源图案232b的有源图案阵列上。
第一有源图案232a和第二有源图案232b的宽度可以基本彼此相同。第一隔离图案236a、第二隔离图案236b和第三隔离图案236c可以形成在第一有源图案232a与第二有源图案232b之间，并且可以具有彼此不同的深度和彼此不同的宽度。
第一隔离图案236a、第二隔离图案236b和第三隔离图案236c的宽度和距离可以分别与参照图1A和1B所示的那些基本相同。第一有源图案232a和第二有源图案232b的布置可以与参照图1A和1B所示的那些基本相同。
第一隔离图案236a、第二隔离图案236b和第三隔离图案236c的顶表面可以低于第一有源图案232a和第二有源图案232b的顶表面。第一隔离图案236a的底部可以设置在相对高的水平处，第三隔离图案236c的底部可以设置在相对低的水平处。
图23至26是示出根据一些示例实施方式制造半导体器件的方法的操作的剖视图。
半导体器件可以包括多沟道晶体管。
参照图23，第一半导体层250a和第二半导体层250b可以交替地和重复地形成在衬底200上以形成半导体结构。
栅极图案可以在第一半导体层250a中随后形成，晶体管的沟道可以在第二半导体层250b中随后形成。
第一半导体层250a和第二半导体层250b可以包括相对于彼此具有高蚀刻选择性的晶体半导体材料。在一些示例实施方式中，第一半导体层250a可以由例如单晶硅锗形成，第二半导体层250b可以由例如单晶硅形成。第一半导体层250a和第二半导体层250b可以通过外延生长工艺形成。在一些示例实施方式中，当第二半导体层250b的每个被形成时，杂质可以被原位掺杂到第二半导体层250b的每个中。因此，晶体管的沟道可以掺杂有杂质。
参照图14至18示出的工艺可以在最上面的第二半导体层250b上执行。因此，垫绝缘层202可以形成在最上面的第二半导体层250b上。多个第二结构207可以形成在垫绝缘层202上。第二结构207的每个可以包括堆叠的第一掩模204a和第二掩模206a。
参照图24，垫绝缘层202、第一半导体层250a和第二半导体层250b以及衬底200可以使用第二结构207作为蚀刻掩模被各向异性地蚀刻以形成第一沟槽230a、第二沟槽230b和第三沟槽230c。因此，初始第一有源图案246a和初始第二有源图案246b可以通过形成第一沟槽230a、第二沟槽230b和第三沟槽230c而形成在衬底200上。多个第一半导体图案252a和多个第二半导体图案252b可以被包括在初始第一有源图案246a和初始第二有源图案246b的每个中。
初始第一隔离图案234a、初始第二隔离图案234b和初始第三隔离图案234c可以分别形成在第一沟槽230a、第二沟槽230b和第三沟槽230c中。
工艺可以与参照图19和20所示的工艺基本相同。
参照图25，初始第一隔离图案234a、初始第二隔离图案234b和初始第三隔离图案234c的上部可以被蚀刻以分别形成第一隔离图案236a、第二隔离图案236b和第三隔离图案236c。第一半导体图案252a和第二半导体图案252b可以在第一沟槽230a、第二沟槽230b和第三沟槽230c的在第一隔离图案236a、第二隔离图案236b和第三隔离图案236c之上的上侧壁处被暴露。
第一掩模204a和垫绝缘图案202a可以被去除。
第一半导体图案252a的用于形成栅极结构的部分可以被选择性地去除。因此，初始第一有源图案246a和初始第二有源图案246b可以分别被转变成第一有源图案248a和第二有源图案248b。第一有源图案248a和第二有源图案248b的每个可以在第二半导体图案252b之间包括多个通道254。
参照图26，栅极结构265可以形成在第一有源图案248a和第二有源图案248b以及第一隔离图案236a、第二隔离图案236b和第三隔离图案236c上以填充通道254。栅极结构265可以包括栅极绝缘层260、栅电极262和硬掩模264。
在一些示例实施方式中，栅极绝缘层260可以形成在第一有源图案248a和第二有源图案248b的暴露表面以及第二半导体图案252b的暴露表面上。栅电极262可以形成在栅极绝缘层260上。栅电极262可以形成为填充通道254。硬掩模264可以形成在栅电极262的上表面上。栅极结构265可以在第二方向上延伸。
因此，多沟道晶体管可以被形成。
多沟道晶体管可以包括包含通道254的第一有源图案248a和第二有源图案248b。第一有源图案248a和第二有源图案248b的宽度可以基本彼此相同。第一隔离图案236a、第二隔离图案236b和第三隔离图案236c可以形成在第一有源图案与第二有源图案之间，并且第一隔离图案236a、第二隔离图案236b和第三隔离图案236c的宽度和深度可以彼此不同。
第一隔离图案236a、第二隔离图案236b和第三隔离图案236c的每个的宽度和距离可以分别与参照图1A和1B所示的那些基本相同。
第一隔离图案236a、第二隔离图案236b和第三隔离图案236c的上表面可以低于第一有源图案248a和第二有源图案248b的上表面。第一隔离图案236a的底部可以设置在相对高的水平处，第三隔离图案236c的底部可以设置在相对低的水平处。
图27至32是示出根据一些示例实施方式形成有源图案结构的方法的操作的俯视图和剖视图。
半导体器件可以在DRAM器件中包括有源图案。
首先，参照图14至20所示的工艺可以被执行以形成图20中所示的结构。
在一些示例实施方式中，参照图27，第一有源图案232a和第二有源图案232b的每个可以在相对于字线的延伸方向可具有锐角的第一方向上延伸。
参照图28和29，第七掩模层可以形成在初始第一隔离图案234a、初始第二隔离图案234b、初始第三隔离图案234c和第一掩模204a上，并且第七掩模层可以被图案化以形成第七掩模280。
在一些示例实施方式中，第七掩模280可以包括暴露第一有源图案232a和第二有源图案232b的部分的孔282。
参照图30，第一有源图案232a和第二有源图案232b可以使用第七掩模280作为蚀刻掩模被各向异性地蚀刻以形成多个开口284。因此，第一有源图案232a的每个可以被切割以形成布置在第一方向上的多个第三有源图案232c。第二有源图案232b的每个可以被切割以形成布置在第一方向上的多个第四有源图案232d。
参照图31和32，绝缘层可以形成为填充开口284。绝缘层可以被平坦化以形成绝缘图案286。绝缘图案286可以具有与第一隔离图案238a、第二隔离图案238b和第三隔离图案238c的材料基本相同的材料。在一些示例实施方式中，第一隔离图案238a、第二隔离图案238b和第三隔离图案238c、垫绝缘图案202a和第一掩模204a可以被去除。在一些示例实施方式中，第三有源图案和第四有源图案以及第一隔离图案、第二隔离图案和第三隔离图案的上表面可以基本彼此共平面。
在第三有源图案232c和第四有源图案232d的沿着第二方向截取的剖视图中，第一隔离图案238a、第二隔离图案238b和第三隔离图案238c可以形成在第三有源图案232c与第四有源图案232d之间。
在一些示例实施方式中，DRAM器件可以形成在第三有源图案232c和第四有源图案232d上。
如上所述，第三有源图案232c和第四有源图案232d的宽度可以基本彼此相同。第一隔离图案238a、第二隔离图案238b和第三隔离图案238c可以形成在第三有源图案232c与第四有源图案232d之间，并且可以具有彼此不同的深度和彼此不同的宽度。
第一隔离图案238a、第二隔离图案238b和第三隔离图案238c的宽度和距离可以分别与参照图1A和1B所示的那些基本相同。第一隔离图案238a的底部可以设置在相对高的水平处，第三隔离图案238c的底部可以设置在相对低的水平处。
在一些示例实施方式中，各种类型的晶体管可以形成在有源图案结构上。例如，晶体管可以包括垂直沟道晶体管、掩埋沟道晶体管、纳米线晶体管、栅极全包围(gate-all-around)(GAA)型晶体管等。
前述内容是示例实施方式的说明，并且不应被解释为成为示例实施方式的限制。虽然已经描述了一些示例实施方式，但是本领域技术人员将容易地理解，许多修改是可能的而实质上不背离示例实施方式的新颖教导和特征。因此，所有这样的修改旨在被包括在如权利要求中所限定的发明构思的范围内。在权利要求中，装置加功能条款旨在覆盖当执行所述功能时在此描述的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，将理解，前述内容是各种各样的示例实施方式的说明，并且不应被解释为限于所公开的具体示例实施方式，并且对所公开的示例实施方式以及另外的示例实施方式的修改旨在被包括在所附权利要求的范围内。
本申请要求享有2016年11月24日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2016-0157356号的优先权，其内容通过引用全文在此合并。

Claims (20)

1.一种半导体器件的有源图案结构，包括：
衬底，其包括由所述衬底中的多个沟槽限定的有源图案阵列，
所述有源图案阵列包括多个第一有源图案和多个第二有源图案，所述多个第一有源图案和所述多个第二有源图案的每个在第一方向上延伸，
所述有源图案阵列包括有源图案组，所述有源图案组包括顺序地布置在基本上垂直于所述第一方向的第二方向上的所述多个第一有源图案中的第一有源图案和所述多个第二有源图案中的第二有源图案，
所述多个沟槽包括在所述第一有源图案与所述第二有源图案之间的第一沟槽、第二沟槽和第三沟槽，所述第一沟槽至所述第三沟槽的宽度彼此不同并且所述第一沟槽至所述第三沟槽的深度彼此不同；以及
通过分别填充所述第一沟槽、所述第二沟槽和所述第三沟槽形成的第一隔离图案、第二隔离图案和第三隔离图案。
2.根据权利要求1所述的有源图案结构，其中
所述有源图案阵列包括布置在所述第二方向上的多个有源图案组，以及
所述多个有源图案组包括所述有源图案组。
3.根据权利要求2所述的有源图案结构，其中
每个有源图案组包括所述多个第一有源图案中的两个和所述多个第二有源图案中的两个，
所述多个有源图案组当中的每个相对应的有源图案组中包括的所述多个第一有源图案中的所述两个和所述多个第二有源图案中的所述两个关于所述相对应的有源图案组的所述多个第一有源图案中的所述两个之间的空间对称。
4.根据权利要求1所述的有源图案结构，其中所述第一隔离图案、所述第二隔离图案和所述第三隔离图案包括彼此不同的深度。
5.根据权利要求1所述的有源图案结构，其中
所述第一沟槽在所述多个第一有源图案当中的两个相邻的第一有源图案之间，
所述第二沟槽在所述多个第一有源图案中的一个与所述多个第二有源图案中的与所述多个第一有源图案中的所述一个相邻的一个之间，以及
所述第三沟槽设置在所述多个第二有源图案当中的两个相邻的第二有源图案之间。
6.根据权利要求5所述的有源图案结构，其中
所述多个沟槽包括分别包括所述第二沟槽和所述第三沟槽的两个第二沟槽和两个第三沟槽，
所述第一沟槽在所述两个第二沟槽之间且在所述两个第三沟槽之间，使得所述第一沟槽的彼此相对的侧壁分别与所述两个第二沟槽在所述第二方向上间隔开且与所述两个第三沟槽在所述第二方向上间隔开，以及
所述两个第二沟槽在所述第二方向上在所述第一沟槽与所述两个第三沟槽之间。
7.根据权利要求5所述的有源图案结构，其中
所述第一沟槽具有第一宽度，
所述第二沟槽具有大于所述第一宽度的第二宽度，以及
所述第三沟槽具有大于所述第二宽度的第三宽度。
8.根据权利要求5所述的有源图案结构，其中
所述第一沟槽具有第一深度，
所述第二沟槽具有大于所述第一深度的第二深度，以及
所述第三沟槽具有大于所述第二深度的第三深度。
9.根据权利要求1所述的有源图案结构，其中
所述第一有源图案包括在垂直方向上具有彼此不同的长度的相对侧壁，以及
所述第二有源图案包括在所述垂直方向上具有彼此不同的长度的相对侧壁。
10.根据权利要求1所述的有源图案结构，其中所述多个第一有源图案和所述多个第二有源图案的临界尺寸基本相等。
11.一种半导体器件，包括：
衬底，其包括由所述衬底中的多个沟槽限定的有源图案阵列，
所述有源图案阵列包括多个第一有源图案和多个第二有源图案，所述多个第一有源图案和所述多个第二有源图案的每个在第一方向上延伸，
所述多个沟槽包括设置在所述第一有源图案与所述第二有源图案之间的第一沟槽、第二沟槽和第三沟槽，
所述第一沟槽、所述第二沟槽和所述第三沟槽的宽度彼此不同并且所述第一沟槽至所述第三沟槽的深度彼此不同，
所述第一沟槽设置在所述多个第一有源图案当中的相邻的第一有源图案之间，
所述第二沟槽设置在所述多个第二有源图案中的两个与所述相邻的第一有源图案之间，以及所述第三沟槽设置在所述多个第二有源图案当中的两个相邻的第二有源图案之间；
通过分别填充所述第一沟槽、所述第二沟槽和所述第三沟槽形成的第一隔离图案、第二隔离图案和第三隔离图案；以及
晶体管，其在所述有源图案阵列以及所述第一隔离图案、所述第二隔离图案和所述第三隔离图案上。
12.根据权利要求11所述的半导体器件，其中所述第二沟槽和所述第三沟槽从所述有源图案阵列中的所述第一沟槽的彼此相对的侧壁顺序地设置在垂直于所述第一方向的第二方向上。
13.根据权利要求12所述的半导体器件，其中
所述第一沟槽包括第一宽度和第一深度，
所述第二沟槽包括大于所述第一宽度的第二宽度和大于所述第一深度的第二深度，以及
所述第三沟槽包括大于所述第二宽度的第三宽度和大于所述第二深度的第三深度。
14.根据权利要求12所述的半导体器件，其中
所述第一隔离图案、所述第二隔离图案和所述第三隔离图案分别填充所述第一沟槽、所述第二沟槽和所述第三沟槽的下部，以暴露所述多个第一有源图案和所述多个第二有源图案的上侧壁，以及
所述晶体管包括在所述多个第一有源图案和所述多个第二有源图案的由所述第一隔离图案至所述第三隔离图案暴露的所述上侧壁以及所述多个第一有源图案和所述多个第二有源图案的上表面上的鳍场效应晶体管。
15.根据权利要求12所述的半导体器件，其中所述多个第一有源图案和所述多个第二有源图案的每个包括通道，所述晶体管包括含栅极结构的多沟道晶体管，所述栅极结构填充所述通道并在交叉所述第一方向的第二方向上延伸。
16.一种半导体器件的有源图案结构，包括：
衬底，其包括由所述衬底中的多个沟槽限定的多个第一有源图案和多个第二有源图案，
所述多个沟槽包括在第一方向上延伸的多个第一沟槽、多个第二沟槽和多个第三沟槽，所述第一沟槽、所述第二沟槽和所述第三沟槽的宽度彼此不同，
所述多个第二沟槽的深度大于所述多个第一沟槽的深度并小于所述多个第三沟槽的深度，
所述多个第一有源图案和所述多个第二有源图案在所述第一方向上延伸并被组成多个有源图案组，
所述多个有源图案组当中的至少一个有源图案组在所述多个第三沟槽中的一对第三沟槽之间，以及
所述多个有源图案组当中的所述至少一个有源图案组包括在一对第二有源图案之间并通过所述多个第二沟槽中的一对与所述一对第二有源图案隔开的一对第一有源图案，所述一对第一有源图案在垂直于所述第一方向的第二方向上通过所述多个第一沟槽中的一个彼此间隔开；以及
通过分别填充所述第一沟槽、所述第二沟槽和所述第三沟槽形成的第一隔离图案、第二隔离图案和第三隔离图案。
17.根据权利要求16所述的有源图案结构，其中所述多个第一有源图案中的一个的宽度基本上等于所述多个第二有源图案中的至少一个的宽度。
18.根据权利要求16所述的有源图案结构，其中
所述多个第一沟槽具有第一宽度，
所述多个第二沟槽具有大于所述第一宽度的第二宽度，以及
所述多个第三沟槽具有大于所述第二宽度的第三宽度。
19.根据权利要求16所述的有源图案结构，其中
所述多个第一有源图案包括在所述第一方向上彼此间隔开的多个第三有源图案，以及
所述多个第二有源图案包括在所述第一方向上彼此间隔开的多个第四有源图案。
20.一种半导体器件，包括：
根据权利要求16所述的有源图案结构；以及
在所述多个有源图案组上的栅极结构。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297555B2 (en) 2016-07-29 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having crown-shaped semiconductor strips and recesses in the substrate from etched dummy fins
CN110875313A (zh) * 2018-08-30 2020-03-10 长鑫存储技术有限公司 有源区阵列及其形成方法、半导体器件及其形成方法
CN111341847B (zh) * 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法
KR20230001918A (ko) * 2021-06-29 2023-01-05 삼성전자주식회사 반도체 소자
US20230223297A1 (en) * 2022-01-12 2023-07-13 Nanya Technology Corporation Semiconductor structure having fins

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241586A (ja) 2003-02-05 2004-08-26 Fujitsu Ltd 半導体装置の製造方法
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7807575B2 (en) 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
KR20100002830A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 다층 마크스를 이용한 반도체 소자의 소자분리막 형성방법
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101515907B1 (ko) * 2008-10-23 2015-04-29 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101518333B1 (ko) * 2008-12-15 2015-05-11 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 패턴 형성 방법
KR20110051724A (ko) * 2009-11-11 2011-05-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
KR101129936B1 (ko) 2010-12-13 2012-03-23 주식회사 하이닉스반도체 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법
KR20120120845A (ko) 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 광학적 임계치수 검사방법
KR101858622B1 (ko) * 2011-07-01 2018-06-28 삼성전자주식회사 반도체 소자
US8889561B2 (en) 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
JP2016046373A (ja) 2014-08-22 2016-04-04 株式会社東芝 半導体装置の製造方法及び半導体装置
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9564342B2 (en) 2014-09-26 2017-02-07 Tokyo Electron Limited Method for controlling etching in pitch doubling
US9214358B1 (en) 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites

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