JP2016046373A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Abstract

【課題】異なる深さのパターンを同時に形成すると共に、パターンの下部の内径寸法を十分大きく形成する。【解決手段】本実施形態の半導体装置の製造方法は、被加工層上に有機膜からなる第１層を形成する工程と、前記第１層上に無機膜からなる第２層を形成する工程と、前記第２層上に開口パターンを有する第３層を形成する工程とを備えている。そして、前記第３層をマスクとして前記第２層、前記第１層及び前記被加工層をエッチングする工程であって、前記第１層を斜めに加工する工程と、前記第１層を除去することにより、前記被加工層上に前記第２層を直接設け、段部を形成する工程とを備えている。【選択図】図１２

Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
半導体基板上に異なる深さのパターンを同時にエッチングして開口する場合、エッチングに対し選択性のある膜をストッパーとして下地に配置することにより、異なる深さのパターンを開口するようにしている。ここで、高アスペクト比のエッチング加工を行う際には、高イオンエネルギー領域を使用する必要があり、下地のストッパーに対してエッチングの選択比を十分に確保すると、加工されたパターンの下部の内径寸法が小さくなってしまい、コンタクト抵抗が大きくなるという問題が発生する。反対に、コンタクト抵抗を小さくするために、パターンの下部の内径寸法を十分大きく加工すると、下地のストッパーに対してエッチングの選択比を十分に確保することができず、ストッパーを突き抜けてしまうという問題が発生する。
特開２００９−１１７７７７号公報 特開２０１３−１８７２００号公報 特開２０１０−１９２６４６号公報
異なる深さのパターンを同時に形成することができると共に、パターンの下部の内径寸法を十分大きく形成することができる半導体装置の製造方法及び半導体装置を提供する。
本実施形態の半導体装置の製造方法は、被加工層上に有機膜からなる第１層を形成する工程と、前記第１層上に無機膜からなる第２層を形成する工程と、前記第２層上に開口パターンを有する第３層を形成する工程とを備えている。そして、前記第３層をマスクとして前記第２層、前記第１層及び前記被加工層をエッチングする工程であって、前記第１層を斜めに加工する工程と、前記第１層を除去することにより、前記被加工層上に前記第２層を直接設け、段部を形成する工程とを備えている。
本実施形態の半導体装置は、被加工層と、前記被加工層の上面に形成された複数の段部と、前記被加工層の上面における前記複数の段部の外側に設けられた無機膜に形成された２個の段部と、前記被加工層の複数の段部及び前記無機膜の２個の段部に開口するように形成され、深さ寸法が異なる複数のホールとを備えたところに特徴を有する。
第１実施形態の製造工程の一段階における半導体装置を示す断面図の一例（その１） 製造工程の一段階における半導体装置を示す断面図の一例（その２） 製造工程の一段階における半導体装置を示す断面図の一例（その３） 製造工程の一段階における半導体装置を示す断面図の一例（その４） 製造工程の一段階における半導体装置を示す断面図の一例（その５） 製造工程の一段階における半導体装置を示す断面図の一例（その６） 製造工程の一段階における半導体装置を示す断面図の一例（その７） 製造工程の一段階における半導体装置を示す断面図の一例（その８） 製造工程の一段階における半導体装置を示す断面図の一例（その９） 製造工程の一段階における半導体装置を示す断面図の一例（その１０） 製造工程の一段階における半導体装置を示す断面図の一例（その１１） 製造工程の一段階における半導体装置を示す断面図の一例（その１２） 製造工程の一段階における半導体装置を示す断面図の一例（その１３） 製造工程の一段階における半導体装置を示す断面図の一例（その１４） 製造工程の一段階における半導体装置を示す断面図の一例（その１５）
以下、実施形態について、図面を参照して説明する。尚、実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
本発明の第１実施例について、図面を参照しながら説明する。本実施形態では、半導体基板上に深さ寸法が異なるコンタクトホールを同時にエッチングして形成する。まず、図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板（被加工層）１上に、ＳＭＡＰ（stacked mask process）構造を作成する。
この場合、半導体基板１上に、例えばＳＯＣ（spin on carbon）からなるカーボン系の塗布型レジスト層（第１層）２、例えばＳＯＧ（spin on glass）からなる塗布型酸化膜（第２層）３及びフォトレジスト層（第３層）４が順次形成されている。そして、フォトリソグラフィを用いてフォトレジスト層４に段差形成用の開口部（開口パターン）４ａを形成する。
次に、図２に示すように、例えばＲＩＥ（reactive ion etching）を用いてフォトレジスト層４をマスクとして塗布型酸化膜３、塗布型レジスト層２及び半導体基板１をエッチングする。この場合、塗布型レジスト層２については、下方へ行くほど開口寸法が小さくなるように順テーパー形状にエッチング加工（即ち、斜めに加工する）する。この順テーパー形状の斜面２ａの傾斜角度θは、例えば６０°〜８４°程度となるように構成されている。上記エッチングにより、半導体基板１に凹部５が形成される。
この後、図３に示すように、例えばドライエッチング（アッシング）を用いて塗布型レジスト層２を除去する。本実施形態において用いるアッシング処理は、ＲＩＥチャンバー内で実行する。このアッシング処理の条件は、次の通りである。プロセスガスとしては、例えば酸素ガスの濃度が全体の８０％程度以上となるものを用い、酸素ガス単一のもの、酸素ガスと窒素ガスを混合したもの、酸素ガスとアルゴンガスと窒素ガスを混合したもの、酸素ガスとメタンガスを混合したもの等を用いることが好ましい。半導体基板１の温度は、―１０〜８０℃程度に設定することが好ましい。尚、アッシング処理中においては、プラズマからの照射熱で半導体基板１の温度は１００〜１６０℃程度になる。上記塗布型レジスト層２の除去により、半導体基板１上に塗布型酸化膜３が直付けされる構成（即ち、半導体基板１上に塗布型酸化膜３が直接設けられる構成）となり、段部６が形成される。
次いで、図４に示すように、半導体基板１及び塗布型酸化膜３の上に、２回目のＳＭＡＰ構造を作成する。具体的には、半導体基板１及び塗布型酸化膜３の上に、塗布型レジスト層（第１１層）２、塗布型酸化膜（第２１層）３及びフォトレジスト層（第３１層）４が順次形成されている。そして、フォトリソグラフィを用いてフォトレジスト層４に段差形成用の第２の開口部（開口パターン）４ｂを形成する。
続いて、図５に示すように、例えばＲＩＥを用いてフォトレジスト層４をマスクとして塗布型酸化膜３、塗布型レジスト層２及び半導体基板１をエッチングする。この場合、塗布型レジスト層２については、下方へ行くほど開口寸法が小さくなるように順テーパー形状にエッチング加工する。この順テーパー形状の斜面２ａの傾斜角度θは、例えば６０°〜８４°程度となるように構成されている。上記エッチングにより、半導体基板１に凹部５´、段部６´及び段部７が形成される。
この後、図６に示すように、例えばドライエッチング（アッシング）を用いて塗布型レジスト層２を除去する。本実施形態において用いるアッシング処理は、ＲＩＥチャンバー内で実行する。このアッシング処理の条件は、次の通りである。プロセスガスとしては、例えば酸素ガスの濃度が全体の８０％程度以上となるものを用い、酸素ガス単一のもの、酸素ガスと窒素ガスを混合したもの、酸素ガスとアルゴンガスと窒素ガスを混合したもの、酸素ガスとメタンガスを混合したもの等を用いることが好ましい。半導体基板１の温度は、−１０〜８０℃程度に設定することが好ましい。尚、アッシング処理中においては、プラズマからの照射熱で半導体基板１の温度は１００〜１６０℃程度になる。上記塗布型レジスト層２の除去により、半導体基板１上に塗布型酸化膜３が直付けされる構成となり、段部８が形成される。
次に、図７に示すように、半導体基板１及び塗布型酸化膜３の上に、３回目のＳＭＡＰ構造を作成する。具体的には、半導体基板１及び塗布型酸化膜３の上に、塗布型レジスト層（第１１層）２、塗布型酸化膜（第２１層）３及びフォトレジスト層（第３１層）４を順次形成する。そして、フォトリソグラフィを用いてフォトレジスト層４に段差形成用の第３の開口部（開口パターン）４ｃを形成する。
続いて、図８に示すように、例えばＲＩＥを用いてフォトレジスト層４をマスクとして塗布型酸化膜３、塗布型レジスト層２及び半導体基板１をエッチングする。この場合、塗布型レジスト層２については、下方へ行くほど開口寸法が小さくなるように順テーパー形状にエッチング加工する。この順テーパー形状の斜面２ａの傾斜角度θは、例えば６０°〜８４°程度となるように構成されている。上記エッチングにより、半導体基板１に凹部５´´、段部６´´、段部７´及び段部８´が形成される。
この後、図９に示すように、例えばドライエッチング（アッシング）を用いて塗布型レジスト層２を除去する。この場合、前述した図６に示す工程で用いたアッシング処理でアッシングして除去する。上記塗布型レジスト層２の除去により、半導体基板１上に塗布型酸化膜３が直付けされる構成となり、段部９が形成される。尚、段部を更に形成する必要がある場合には、図７から図９までの工程を繰り返し実行すれば良い。
次に、図１０に示すように、半導体基板１及び塗布型酸化膜３の上に、例えばＳＯＣからなるカーボン系の塗布型レジスト（第４層）層１０を形成し、この塗布型レジスト層１０の上に、例えばＳＯＧからなる塗布型酸化膜（第５層）１１を形成する。続いて、塗布型酸化膜１１の上に、フォトレジスト層（第６層）１２を形成する。そして、フォトリソグラフィを用いてフォトレジスト層１２に、例えばコンタクトホール形成用のマスクパターン（ホールパターン）１２ａを形成する。
この後、図１１に示すように、例えばＲＩＥを用いてフォトレジスト層１２をマスクとして塗布型酸化膜１１及び塗布型レジスト層１０をエッチングして、ホール１３〜１７を形成する。上記ＲＩＥのプロセスガスは、例えば酸素ガスを主体とするガスで構成されており、フッ素ガスを含まないガスである。これにより、半導体基板１及び塗布型酸化膜３をエッチングしないようになっている。即ち、ホール１３は半導体基板１の段部６´´の上面で止まっている。ホール１４は半導体基板１の段部７´の上面で止まっている。ホール１５は半導体基板１の段部８´の上面で止まっている。ホール１６は塗布型酸化膜３の段部９の上面で止まっている。ホール１７は塗布型酸化膜３の段部１８の上面で止まっている。
次に、図１２に示すように、例えばＲＩＥを用いて半導体基板１及び塗布型酸化膜３をエッチングして、コンタクトホール１９〜２３を形成する。上記ＲＩＥのプロセスガスは、酸素ガスとＣＦ系ガスとの混合ガス（即ち、フッ素ガスを含むガス）で構成されている。この場合、酸素ガスは、ＣＦ系ガスのＣと反応させてエッチングを行うため、積極的な下層レジスト（塗布型レジスト層１０）のエッチングは進行せず消耗は極めて少ない。そして、半導体基板１及び塗布型酸化膜３はほぼ同じエッチングレートでエッチングされるようになっている。これにより、深さ寸法が異なるコンタクトホール１９〜２３が形成される。
この後、図１３に示すように、例えばアッシングを用いて塗布型レジスト層１０を除去する。続いて、図１４に示すように、コンタクトホール１９〜２３内に配線用の金属材２４を埋め込む。この金属材２４としては、例えばタングステン（Ｗ）を使用することができる。次いで、図１５に示すように、例えばＣＭＰ（chemical mechanical polishing）を用いて半導体基板１の上面を露出させるように平坦化する。これにより、コンタクト２５〜２９が形成される。
このような構成の本実施形態においては、半導体基板１上に、塗布型レジスト層２、塗布型酸化膜３及びフォトレジスト層４を順次形成し、フォトレジスト層４に開口部４ａを形成し、フォトレジスト層４をマスクとして塗布型酸化膜３、塗布型レジスト層２及び半導体基板１をエッチングし、塗布型レジスト層２に順テーパー形状の斜面２ａを形成した。そして、塗布型レジスト層２を除去して半導体基板１上に塗布型酸化膜３を直付けし、段部６を形成した（図３参照）。これにより、段部６と塗布型酸化膜３とから２段の段差を形成することができる。
また、本実施形態では、半導体基板１及び塗布型酸化膜３の上に、塗布型レジスト層２、塗布型酸化膜３及びフォトレジスト層４を順次形成し、フォトレジスト層４に開口部４ｂを形成し、フォトレジスト層４をマスクとして塗布型酸化膜３、塗布型レジスト層２及び半導体基板１をエッチングし、塗布型レジスト層２に順テーパー形状の斜面２ａを形成した。そして、塗布型レジスト層２を除去して半導体基板１上に塗布型酸化膜３を直付けし、段部７，８を形成した（図６参照）。これにより、段部６´、７、８と塗布型酸化膜３とから４段の段差を形成することができる。以下、上述した工程を繰り返し実行することにより、２段ずつ段差を増やすことができる。
更に、本実施形態では、上述したようにして半導体基板１及び塗布型酸化膜３に複数の段差を形成した後、半導体基板１及び塗布型酸化膜３の上に、塗布型レジスト層１０、塗布型酸化膜１１及びフォトレジスト層１２を順に形成し、フォトレジスト層１２にホールパターンを形成し、フッ素ガスを含まないＲＩＥを用いてフォトレジスト層４をマスクとして塗布型酸化膜１１及び塗布型レジスト層１０をエッチングしてホール１３〜１７を形成した（図１１参照）。この後、フッ素ガスを含むＲＩＥを用いて半導体基板１及び塗布型酸化膜３を更にエッチングして、コンタクトホール１９〜２３を形成した（図１２参照）ので、異なる深さのパターンを同時に形成することができると共に、パターンの下部の内径寸法を十分大きく形成することができる。この結果、コンタクト抵抗を抑制することができる。
また、本実施形態では、１回のフォトリソグラフィ（露光）によって２段分の段差を形成することができるので、製造工程数を削減することができ、製造コストを低減することができる。
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、被加工層として例えばシリコンからなる半導体基板１を用いたが、これに限られるものではなく、例えばＳｉＯ２膜やＴＥＯＳ（tetraethyl orthosilicate）膜等を用いても良い。
また、上記各実施形態では、第２層及び第２１層として塗布型酸化膜３を用いたが、これに限られるものではなく、例えば塗布型シリコン膜、Ｐ−ＣＶＤ（plasma chemical vapor deposition）酸化膜またはＵＬＴ（ultra low temperature）−ＳｉＯ２膜等を用いても良い。
以上のように、本実施形態によると、異なる深さのパターンを同時に形成することができると共に、パターンの下部の内径寸法を十分大きく形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１は半導体基板（被加工層）、２は塗布型レジスト層（第１層、第１１層）、３は塗布型酸化膜（第２層、第１２層）、４はフォトレジスト層（第３層、第１３層）、６、７、８、９は段部、１０は塗布型レジスト層（第４層）、１１は塗布型酸化膜（第５層）、１２はフォトレジスト層（第６層）、１３〜１７はホール、１８は段部、１９〜２３はコンタクトホール、２４は金属材、２５〜２９はコンタクトである。

Claims (6)

  1. 被加工層上に有機膜からなる第１層を形成する工程と、
    前記第１層上に無機膜からなる第２層を形成する工程と、
    前記第２層上に開口パターンを有する第３層を形成する工程と、
    前記第３層をマスクとして前記第２層、前記第１層及び前記被加工層をエッチングする工程であって、前記第１層を斜めに加工する工程と、
    前記第１層を除去することにより、前記被加工層上に前記第２層を直接設け、段部を形成する工程と
    を備えた半導体装置の製造方法。
  2. 前記被加工層及び前記第２層の上に有機膜からなる第１１層を形成する工程と、
    前記第１１層上に無機膜からなる第２１層を形成する工程と、
    前記第２１層上に開口パターンを有する第３１層を形成する工程と、
    前記第３１層をマスクとして前記第２１層、前記第１１層、前記第２層及び前記被加工層をエッチングする工程であって、前記第１１層を斜めに加工する工程と、
    前記第１１層を除去することにより、前記第２層上に前記第２１層を直接設け、段部を形成する工程とを備え、
    前記第１１層を形成する工程から前記段部を形成する工程までの各工程を所望の回数実行することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記被加工層、前記第２層及び前記第２１層の上に、有機膜からなる第４層を形成する工程と、
    前記第４層上に無機膜からなる第５層を形成する工程と、
    前記第５層上にホールパターンを有する第６層を形成する工程と、
    前記第６層をマスクとして前記第５層及び前記第４層をエッチングして、前記被加工層、前記第２層及び前記第２１層をストッパーとすることにより、深さ寸法が異なるパターンを同時に形成する工程とを備えたことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第１層及び第１１層は、塗布型レジストまたはＣＶＤ−Ｃで構成されていることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
  5. 前記第２層及び第２１層は、塗布型シリコン、塗布型シリコン酸化膜、Ｐ−ＣＶＤ酸化膜またはＵＬＴ−シリコン酸化膜で構成されていることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
  6. 被加工層と、
    前記被加工層の上面に形成された複数の段部と、
    前記被加工層の上面における前記複数の段部の外側に設けられた無機膜に形成された２個の段部と、
    前記被加工層の複数の段部及び前記無機膜の２個の段部に開口するように形成され、深さ寸法が異なる複数のホールと
    を備えた半導体装置。
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