JP2011114216A

JP2011114216A - 半導体装置の製造方法

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Publication number: JP2011114216A
Application number: JP2009270118A
Authority: JP
Inventors: Yusuke Kasahara; 佑介笠原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-11-27
Filing date: 2009-11-27
Publication date: 2011-06-09

Abstract

【課題】マイクロローディング効果を抑えつつ開口幅の異なる溝を同時に形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工部材１上の第１のマスク膜２上に、第１のアスペクト比を有する溝４ａを含む小開口パターン領域５ａと第１のアスペクト比よりも小さい第２のアスペクト比を有する溝４ｂを含む大開口パターン領域５ｂを含むパターンを有する第２のマスク膜３を積層する工程と、第２のマスク膜３のパターンを第１のマスク膜２に転写する工程と、小開口パターン領域５ａの第２のマスク膜３を選択的に除去する工程と、小開口パターン領域５ａの第２のマスク膜３を選択的に除去した後、第１のマスク膜２および第２のマスク膜３をマスクとして用いて被加工部材１にエッチングを施し、溝を形成する工程と、を含む。
【選択図】図１Ａ

Description

本発明は、半導体装置の製造方法に関する。

近年の高集積化された半導体装置の製造工程において、ドライエッチング法を用いて被加工部材に開口幅の異なる溝を同時に形成する場合、マイクロローディング効果により、溝の深さにばらつきが生じるという問題がある。マイクロローディング効果とは、マスクパターンの開口部のアスペクト比（深さと幅の比）が大きい領域に比べ、アスペクト比が小さい領域のエッチングレートが低くなる現象をいう。

従来の半導体装置の製造方法として、マイクロローディング効果を回避するために、フォトリソグラフィ法を用いて開口幅の異なる溝を別工程で形成する方法が知られている（例えば、特許文献１参照）。

しかし、特許文献１等に記載の方法によれば、開口幅の異なる溝を別工程で形成するために工程数が増加するという問題がある。また、マスクを形成する工程とエッチング工程を異なるチャンバーで行う必要があるため、工程が複雑になるという問題もある。

特開２００１−１８９３００号公報

本発明の目的は、マイクロローディング効果を抑えつつ開口幅の異なる溝を同時に形成することのできる半導体装置の製造方法を提供することにある。

本発明の一態様は、被加工部材上に、第１のマスク膜と、小開口パターン領域に第１のアスペクト比を有する複数の溝が形成され、大開口パターン領域に前記第１のアスペクト比よりも小さい第２のアスペクト比を有する溝が形成されたパターンを有する第２のマスク膜とを積層する工程と、前記第２のマスク膜の前記パターンを前記第１のマスク膜に転写する工程と、前記小開口パターン領域の前記第２のマスク膜を選択的に除去する工程と、前記小開口パターン領域の前記第２のマスク膜を選択的に除去した後、前記第１のマスク膜および前記第２のマスク膜をマスクとして用いて前記被加工部材にエッチングを施し、溝を形成する工程と、を含む半導体装置の製造方法を提供する。

本発明によれば、マイクロローディング効果を抑えつつ開口幅の異なる溝を同時に形成することのできる半導体装置の製造方法を提供することができる。

（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。（ｄ）、（ｅ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。（ａ）〜（ｃ）は、本発明の第１の実施の形態を適用したＳＴＩの製造工程を示す断面図。（ａ）〜（ｃ）は、本発明の第１の実施の形態を適用したダマシン配線の製造工程を示す断面図。（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。

〔第１の実施の形態〕
図１Ａ（ａ）〜（ｃ）、図１Ｂ（ｄ）、（ｅ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図１Ａ（ａ）に示すように、被加工部材１上に第１のマスク膜２を形成し、小開口パターン領域５ａおよび大開口パターン領域５ｂが形成された第２のマスク膜３を第１のマスク膜２上に形成する。

第１のマスク膜２は、被加工部材１と第２のマスク膜３に対する高いエッチング選択性を有することが好ましい。また、第２のマスク膜３は、被加工部材１と第１のマスク膜２に対する高いエッチング選択性を有することが好ましい。例えば、被加工部材１、第１のマスク膜２、第２のマスク膜３は、それぞれＳｉＯ_２、ＳｉＮ、有機膜等のレジスト材からなる。

第１のマスク膜２は、ＣＶＤ（Chemical Vapor Deposition）法等により形成される。第２のマスク膜３は、塗布法等により成膜された後、フォトリソグラフィ法またはＳＭＡＰ（Stacked Mask Process）法によりパターニングされる。

第２のマスク膜３の小開口パターン領域５ａには、幅Ｗａ_０、深さＨ_０（アスペクト比Ｈ_０／Ｗａ_０）の複数の溝４ａが所定のピッチで形成される。ここでは溝４ａは、例えば、溝４ａの幅と隣接する溝４ａ間の間隔とが略等しいラインアンドスペースパターンで形成される。また、大開口パターン領域５ｂには、幅Ｗｂ_０、深さＨ_０（アスペクト比Ｈ_０／Ｗｂ_０）の溝４ｂが形成される。Ｗａ_０はＷｂ_０よりも小さく、したがって溝４ａのアスペクト比は溝４ｂのアスペクト比よりも大きい。

次に、図１Ａ（ｂ）に示すように、第２のマスク膜３をマスクとして用いて第１のマスク膜２をエッチングし、第２のマスク膜３のパターンを第１のマスク膜２に転写する。これにより、溝４ａおよび溝４ｂの深さが増す。このエッチングには、例えば、高周波、低周波の２周波を重畳する方式のドライエッチング装置が用いられる。

次に、図１Ａ（ｃ）に示すように、小開口パターン領域５ａの第２のマスク膜３が除去されるまで、第２のマスク膜３に等方性エッチングを施す。等方性エッチングは、高圧条件下で酸素を主成分とするガスのプラズマを発生させることにより行われる。

等方性エッチングにより、第２のマスク膜３の側面もエッチングされるため、幅の小さい小開口パターン領域５ａの第２のマスク膜３を幅の大きい大開口パターン領域５ｂの第２のマスク膜３よりも先に除去することができる。

溝４ａの深さは、第１のマスク膜２の厚さとほぼ等しいＨａ_１になる。なお、第１のマスク膜２はほとんどエッチングされないため、溝４ａの幅Ｗａ_１はエッチング前の幅Ｗａ₀とほとんど変わらない。

また、この等方性エッチングにより、大開口パターン領域５ｂの第２のマスク膜３もある程度エッチングされ、溝４ｂの幅および深さは、それぞれＷｂ_１およびＨｂ_１になる。

溝４ａのアスペクト比は、Ｈ_０／Ｗａ_０からＨａ_１／Ｗａ_１に大きく減少する。一方、溝４ｂのアスペクト比のＨ_０／Ｗｂ_０からＨｂ_１／Ｗｂ_１の変化は小さい。

このため、溝４ａのアスペクト比Ｈａ_１／Ｗａ_１と、溝４ｂのアスペクト比Ｈｂ_１／Ｗｂ_１との差は、図１Ａ（ａ）に示される状態における溝４ａのアスペクト比Ｈ_０／Ｗａ_０と、溝４ｂのアスペクト比Ｈ_０／Ｗｂ_０との差よりも小さい。Ｈａ_１／Ｗａ_１とＨｂ_１／Ｗｂ_１の差は小さいほど好ましく、特に、ほぼ等しいことが好ましい。

次に、図１Ｂ（ｄ）に示すように、第２のマスク膜３および第１のマスク膜２をマスクとして用いるドライエッチングにより被加工部材１をエッチングし、第２のマスク膜３および第１のマスク膜２のパターンを被加工部材１に転写する。これにより、被加工部材１中の小開口パターン領域５ａに溝６ａが形成され、大開口パターン領域５ｂに溝６ｂが形成される。

このとき、マスクとして用いる第２のマスク膜３および第１のマスク膜２に形成された溝４ａのアスペクト比Ｈａ_１／Ｗａ_１と、溝４ｂのアスペクト比Ｈｂ_１／Ｗｂ_１の差が小さいため、溝４ａの底に到達するエッチングガスから生成されたラジカルの濃度と、溝４ｂの底に到達するラジカルの濃度との差が小さくなる。

そのため、被加工部材１の溝４ａ下の領域のエッチングレートと溝４ｂ下の領域のエッチングレートの差が小さくなり、溝６ａの深さＨａ_２および溝６ｂの深さＨｂ_２の差が小さくなる。Ｈａ_１／Ｗａ_１とＨｂ_１／Ｗｂ_１がほぼ等しい場合は、図１Ｂ（ｄ）に示すように、Ｈａ_２とＨｂ_２は、ほぼ等しくなる。なお、溝６ａの幅Ｗａ_２および溝６ｂの幅Ｗｂ_２は、それぞれＷａ_１およびＷｂ_１とほぼ同じである。

次に、図１Ｂ（ｅ）に示すように、ドライエッチング等により、第２のマスク膜３および第１のマスク膜２を除去する。

図２（ａ）〜（ｃ）は、本実施の形態を適用したＳＴＩ（Shallow Trench Isolation）の製造工程を示す断面図である。

まず、図２（ａ）に示すように、半導体基板１０ａと、その上に積層された絶縁膜１０ｂおよび半導体膜１０ｃを含む被加工部材１０を用意する。ここで、被加工部材１０は、上述した被加工部材１に対応する。例えば、半導体基板１０ａは単結晶Ｓｉからなり、絶縁膜１０ｂはＳｉＯ_２からなり、半導体膜１０ｃは多結晶Ｓｉからなる。

次に、図２（ｂ）に示すように、本実施の形態を適用して、被加工部材１０のメモリセル領域１１ａおよび周辺回路領域１１ｂに、それぞれ溝１２ａおよび溝１２ｂを形成する。ここで、メモリセル領域１１ａおよび周辺回路領域１１ｂは上述した小開口パターン領域５ａおよび大開口パターン領域５ｂにそれぞれ対応し、溝１２ａおよび溝１２ｂは上述した溝６ａおよび溝６ｂにそれぞれ対応する。

次に、図２（ｃ）に示すように、メモリセル領域１１ａにゲート絶縁膜１３、浮遊ゲート１４、ゲート間絶縁膜１５、制御ゲート１６、図示しないソース・ドレイン領域を含むメモリトランジスタ１８を形成し、周辺回路領域１１ｂにゲート絶縁膜１９、ゲート電極２０、ゲート側壁２１、ソース・ドレイン領域２２を含むＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２３を形成する。

溝１２ａ内には、メモリトランジスタ１８をワード線方向に分離するＳＴＩ１７ａが形成され、溝１２ｂ内には、ＭＯＳＦＥＴ２３を周囲の素子から分離するＳＴＩ１７ｂが形成される。これにより、メモリトランジスタ１８とＭＯＳＦＥＴ２３を有する半導体装置１００が得られる。

図３（ａ）〜（ｃ）は、本実施の形態を適用したダマシン配線の製造工程を示す断面図である。

まず、図３（ａ）に示すように、図示しない半導体基板の上方に形成された層間絶縁膜３０を用意する。ここで、層間絶縁膜３０は、上述した被加工部材１に対応する。層間絶縁膜３０は、ＳｉＯ_２や低誘電率材料等の絶縁材料からなる。

また、半導体基板にはメモリセルおよびその周辺回路が形成されており、層間絶縁膜３０のメモリセルの上方の領域をメモリセル領域３１ａ、周辺回路の上方の領域を周辺回路領域３１ｂとする。ここで、メモリセル領域３１ａおよび周辺回路領域３１ｂは上述した小開口パターン領域５ａおよび大開口パターン領域５ｂにそれぞれ対応する。

次に、図３（ｂ）に示すように、本実施の形態を適用して、層間絶縁膜３０のメモリセル領域３１ａおよび周辺回路領域３１ｂに、それぞれ溝３２ａおよび溝３２ｂを形成する。ここで、溝３２ａおよび溝３２ｂは上述した溝６ａおよび溝６ｂにそれぞれ対応する。

次に、図３（ｃ）に示すように、溝３２ａ内にバリアメタル３４ａおよび配線３３ａを埋め込み、溝３２ｂ内にバリアメタル３４ｂおよび配線３３ｂを埋め込むことにより、層間絶縁膜３０のメモリセル領域３１ａおよび周辺回路領域３１ｂにダマシン配線構造を形成する。これにより、ダマシン配線構造を有する半導体装置２００が得られる。

なお、本実施の形態の適用例は、上述した半導体装置１００、２００の製造、すなわちＳＴＩの製造およびダマシン配線の製造に限られない。

（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、マイクロローディング効果を抑えて、開口幅の異なる溝６ａおよび溝６ｂを同程度の深さで同時に形成することができる。これにより、溝６ａおよび溝６ｂ内に深さのばらつきの小さい部材を形成し、半導体装置の性能のばらつきを抑えることができる。

本実施の形態においては、溝６ａの深さと溝６ｂの深さを近づけるために、フォトリソグラフィ法を用いて溝６ａと溝６ｂを別工程で形成する方法を用いないため、工程数を減らすことができる。

また、図１Ａ（ａ）に示した被加工部材１、第１のマスク膜２、および第２のマスク膜３を形成した後の工程において、フォトリソグラフィ法に用いられるマスクを形成する工程を含まず、ドライエッチング工程のみで図１Ａ（ｃ）に示した溝４ａと溝４ｂを形成するため、これらの工程を同一のチャンバー内で行うことができる。

さらに、第２のマスク膜３および第１のマスク膜２のパターンを被加工部材１に転写して溝６ａと溝６ｂを形成する工程についても同一のチャンバー内で連続して行うことで、工程のさらなる簡素化を図ることも可能である。

また、本実施の形態においては、エッチングストッパー膜を用いずに溝６ａの深さと溝６ｂの深さを近づけることができるため、エッチングストッパー膜により被加工部材中の誘電率が上昇するという問題を回避することができる。このことは、配線を含む層間絶縁膜を被加工部材として用いる場合等に、特に効果的である。

また、エッチングストッパー膜を用いて溝６ａの深さと溝６ｂの深さを揃える場合にも、溝６ａの形状と溝６ｂの形状の差を小さくするという効果を得ることができる。

〔第２の実施の形態〕
本発明の第２の実施の形態は、溝４ａのアスペクト比と溝４ｂのアスペクト比を近づけるための別の工程をさらに含む。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。

図４（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図４（ａ）に示すように、第１の実施の形態と同様に、第２のマスク膜３のパターニングまでを行い、被加工部材１、第１のマスク膜２、および第２のマスク膜３を用意する。このときの溝４ａの幅および深さをそれぞれＷａ_３およびＨ_３とする。また、溝４ｂの幅および深さをそれぞれＷｂ_３およびＨ_３とする。

次に、図４（ｂ）に示すように、図１Ａ（ｂ）、（ｃ）に示される第１のマスク膜２に等方性エッチングを施して小開口パターン領域５ａの第２のマスク膜３を除去するまでの工程を第１の実施の形態と同様に行う。この状態における溝４ａの幅および深さをそれぞれＷａ_４およびＨａ_４とする。また、溝４ｂの幅および深さをそれぞれＷｂ_４およびＨｂ_４とする。

次に、図４（ｃ）に示すように、第１のマスク膜２にその厚さ方向に沿ってＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施して、小開口パターン領域５ａの第１のマスク膜２を薄くする。大開口パターン領域５ｂの第１のマスク膜２の上面の大部分は第２のマスク膜３に覆われているため、エッチングされない。この状態における溝４ａの幅および深さをそれぞれＷａ_５およびＨａ_５とする。また、溝４ｂの幅および深さをそれぞれＷｂ_５およびＨｂ_５とする。

溝４ａのアスペクト比は、Ｈａ_４／Ｗａ_４からＨａ_５／Ｗａ_５に減少する。一方、溝４ｂのアスペクト比Ｈｂ_４／Ｗｂ_４とＨｂ_５／Ｗｂ_５との差はほとんどない。

このため、溝４ａのアスペクト比Ｈａ_５／Ｗａ_５と、溝４ｂのアスペクト比Ｈｂ_５／Ｗｂ_５との差を、図４（ｂ）に示される状態における溝４ａのアスペクト比Ｈａ_４／Ｗａ_４と、溝４ｂのアスペクト比Ｈｂ_４／Ｗｂ_４との差よりも小さくすることができる。

すなわち、図４（ｂ）に示される状態における溝４ａのアスペクト比Ｈａ_４／Ｗａ_４と、溝４ｂのアスペクト比Ｈｂ_４／Ｗｂ_４との差は、図４（ａ）に示される状態における溝４ａのアスペクト比Ｈ_３／Ｗａ_３と、溝４ｂのアスペクト比Ｈ_３／Ｗｂ_３との差よりも小さいが、小開口パターン領域５ａの第１のマスク膜２を薄くすることにより、溝４ａのアスペクト比と溝４ｂのアスペクト比との差をより小さくすることができる。

その後、第１の実施の形態と同様に、第２のマスク膜３および第１のマスク膜２をマスクとして用いるドライエッチングにより被加工部材１をエッチングし、被加工部材１中に溝６ａおよび溝６ｂを形成する。

（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、小開口パターン領域５ａの第２のマスク膜３を除去する工程により溝４ａのアスペクト比と溝４ｂのアスペクト比との差を十分に小さくすることができなかった場合であっても、小開口パターン領域５ａの第１のマスク膜２を薄くすることにより、十分に小さくすることができる。これにより、溝６ａの深さと溝６ｂの深さとの差を十分に小さくすることができる。

また、図４（ａ）に示した被加工部材１、第１のマスク膜２、および第２のマスク膜３を用意した後、小開口パターン領域５ａの第１のマスク膜２を薄くする異方性エッチングの工程まで、さらには被加工部材１中に溝６ａおよび溝６ｂを形成する工程までを同一のチャンバー内で行うことができ、第１の実施の形態と同様に工程の簡素化を図ることができる。

〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態において示した溝４ａの幅と溝４ｂの幅は、同じ方向になくてもよい。また、溝４ａと溝４ｂのパターンは特定の形状に限定されるものではない。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

１被加工部材、２第１のマスク膜、３第２のマスク膜、４ａ、４ｂ、６ａ、６ｂ溝、５ａ小開口パターン領域、５ｂ大開口パターン領域、１００、２００半導体装置

Claims

被加工部材上に、第１のマスク膜と、小開口パターン領域に第１のアスペクト比を有する複数の溝が形成され、大開口パターン領域に前記第１のアスペクト比よりも小さい第２のアスペクト比を有する溝が形成されたパターンを有する第２のマスク膜とを積層する工程と、
前記第２のマスク膜の前記パターンを前記第１のマスク膜に転写する工程と、
前記小開口パターン領域の前記第２のマスク膜を選択的に除去する工程と、
前記小開口パターン領域の前記第２のマスク膜を選択的に除去した後、前記第１のマスク膜および前記第２のマスク膜をマスクとして用いて前記被加工部材にエッチングを施し、溝を形成する工程と、
を含む半導体装置の製造方法。
前記小開口パターン領域の前記第２のマスク膜を除去した後、前記被加工部材に前記溝を形成する前に、前記小開口パターン領域の前記第１のマスク膜を選択的に薄くする工程をさらに含む、
請求項１に記載の半導体装置の製造方法。
前記前記小開口パターン領域の前記第１のマスク膜は、異方性エッチングにより薄くされる、
請求項２に記載の半導体装置の製造方法。
前記小開口パターン領域の前記第２のマスク膜は、等方性エッチングにより除去される、
請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
前記第２のマスク膜の前記パターンを前記第１のマスク膜に転写する工程から、前記第２のマスク膜を選択的に除去する工程までは、同一のチャンバー内で行われる、
請求項１〜４のいずれか１つに記載の半導体装置の製造方法。