CN114334830B - 一种肖特基结源漏CMOS finFET及其制作方法 - Google Patents

Abstract

本发明涉及集成电路制作技术领域，具体公开了一种肖特基结源漏CMOS finFET，其中，包括：底层电路和设置在底层电路上的至少一层顶层电路，底层电路与顶层电路之间、以及每相邻两层顶层电路之间均设置第一介质层，每层顶层电路均包括源极金属、漏极金属和栅极金属，源极金属和漏极金属分别位于栅极金属的两侧，源极金属和漏极金属形成肖特基结，栅极金属的表面设置第二介质层，第二介质层、源极金属和漏极金属的表面均设置第一绝缘层，第一绝缘层的表面设置金属屏蔽层，金属屏蔽层的表面形成第二绝缘层。本发明还公开了一种肖特基结源漏CMOS finFET的制作方法。本发明提供的肖特基结源漏CMOS finFET能够优化CMOS电路的性能。

Description

一种肖特基结源漏CMOS finFET及其制作方法

技术领域

本发明涉及集成电路制作技术领域，尤其涉及一种肖特基结源漏CMOS finFET及肖特基结源漏CMOS finFET的制作方法。

背景技术

当前，集成电路特征尺寸不断缩小，摩尔定律在逐渐失效，随着新工艺和技术不断更新，芯片设计规模仍在持续拓展。其中一种思路就是3D的设计。3D设计包含两类，其一是单片3D IC，在前道工序中将电路堆叠制造在同一硅片上，如图1所示；其二是3D封装，在后道工序中将电路堆叠封装在一起，如图2所示。

在单片3D IC制作过程中，制作顶层电路时，为了保证底层电路的性能不退化不失效，要求顶层的工艺热预算有十分严格的限制。800℃时，总的热过程时长是毫秒级；600℃时，总的热过程时长不能超过2分钟；500℃时，总的热过程时长不能超过5小时。

为了解决单片3D IC较低的热预算问题，现有技术中通常采用两种方式。其一是采用激光退火，激光退火的退火时间非常短，可以到纳秒级，在热量没有传到底层时，退火结束，保证底层电路不被高温影响。其二是采用肖特基结的源漏，肖特基结源漏的工艺过程可以把退火温度控制在500℃以下，工艺时间是秒级，保证热预算对层层电路没有影响。

针对肖特基结源漏制作CMOS电路时，由于肖特基结固有的缺点是漏电大，反向击穿电压低，导致制作的CMOS电路的性能有欠缺。

因此，如何能够优化CMOS电路的性能成为本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种肖特基结源漏CMOS finFET及肖特基结源漏CMOS finFET的制作方法，解决相关技术中存在的CMOS电路由于肖特基结固有的漏电大而导致性能欠缺的问题。

作为本发明的第一个方面，提供一种肖特基结源漏CMOS finFET，其中，包括：底层电路和设置在所述底层电路上的至少一层顶层电路，所述底层电路与所述顶层电路之间、以及每相邻两层顶层电路之间均设置第一介质层，每层所述顶层电路均包括源极金属、漏极金属和栅极金属，所述源极金属和漏极金属分别位于所述栅极金属的两侧，所述源极金属和所述漏极金属形成肖特基结，所述栅极金属的表面设置第二介质层，所述第二介质层、源极金属和漏极金属的表面均设置第一绝缘层，所述第一绝缘层的表面设置金属屏蔽层，所述金属屏蔽层的表面形成第二绝缘层。

进一步地，所述底层电路上设置一层顶层电路。

进一步地，所述源极金属和漏极金属均包括镍铂硅化物，所述栅极金属包括钨。

进一步地，所述第一介质层的介电常数小于所述第二介质层的介电常数，所述第一介质层包括二氧化硅，所述第二介质层包括二氧化铪。

进一步地，所述第一绝缘层和所述第二绝缘层均包括二氧化硅。

作为本发明的另一个方面，提供一种肖特基结源漏CMOS finFET的制作方法，用于制作前文所述的肖特基结源漏CMOS finFET，其中，所述制作方法包括：

制作底层电路；

在所述底层电路上淀积一层第一介质层；

将一片硅衬底倒扣，并与所述第一介质层键合后形成单晶硅膜；

在所述单晶硅膜上进行金属溅射以及退火工艺形成源极金属和漏极金属，并保留所述源极金属和漏极金属之间的单晶硅膜；

分别在所述源极金属和漏极金属上淀积第一层绝缘层；

在所述第一层绝缘层上生长第二介质层；

在保留的位于所述源极金属和漏极金属之间的单晶硅膜上生长金属，并进行处理后得到栅极图形；

去掉所述栅极图形两侧部分厚度的第一绝缘层，并在去掉部分厚度的第一绝缘层上溅射金属屏蔽层；

在所述金属屏蔽层上淀积第二绝缘层。

进一步地，所述将一片硅衬底倒扣，并与所述第一介质层键合后形成单晶硅膜，包括：

将一片硅衬底倒扣，将硅衬底的顶硅与所述第一介质层键合；

将所述硅衬底的底硅磨掉，并将硅衬底的埋氧去除，保留单晶硅膜。

进一步地，所述在所述单晶硅膜上进行金属溅射以及退火工艺形成源极金属和漏极金属，并保留所述源极金属和漏极金属之间的单晶硅膜，包括：

在所述单晶硅膜上形成临时多晶硅栅；

在所述临时多晶硅栅的两侧向所述单晶硅膜内溅射镍铂合金，并进行两次退火工艺后形成镍铂硅化物，保留所述临时对晶硅所在位置下的单晶硅膜，其中被保留的单晶硅膜两侧的镍铂硅化物分别形成源极金属和漏极金属。

进一步地，所述分别在所述源极金属和漏极金属上淀积第一层绝缘层，包括

在位于所述临时多晶硅栅两侧的镍铂硅化物的上表面淀积二氧化硅，形成第一层绝缘层；

去除所述临时多晶硅栅，形成位于所述第一绝缘层的凹槽。

进一步地，所述在保留的位于所述源极金属和漏极金属之间的单晶硅膜上生长金属，并进行处理后得到栅极图形，包括：

在所述第二介质层上表面生长功率函数金属层；

在所述功率函数金属层上生长金属钨，并进行光刻和刻蚀后得到栅极图形。

本发明实施例提供的肖特基结源漏CMOS finFET，通过在第一绝缘层和第二绝缘层之间设置金属屏蔽层，能够改变肖特基结周围的电场，从而能够降低器件关断时的电荷密度，使得肖特基结的反向漏电降低至少一个数量级，同时耐压可以提升1倍至4倍。因此，本发明实施例提供的肖特基结源漏CMOS finFET能够优化CMOS电路的性能。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为现有技术中3D IC的结构示意图。

图2为现有技术中3D封装结构的示意图。

图3为本发明提供的肖特基结源漏CMOS finFET的结构示意图。

图4a为本发明提供的在第一介质层上制作形成的fin（鳍）的主视图。

图4b为本发明提供的在第一介质层上制作形成的fin（鳍）的俯视图。

图4c为本发明提供的在第一介质层上制作形成的fin（鳍）的左视图。

图5为本发明提供的形成临时多晶硅的结构示意图。

图6为本发明提供的制作形成PE Si₃N₄侧墙后的结构示意图。

图7为本发明提供的形成源极金属和漏极金属的结构示意图。

图8为本发明提供的形成第一绝缘层的结构示意图。

图9为本发明提供的去除临时多晶硅的结构示意图。

图10为本发明提供的形成第二介质层的结构示意图。

图11为本发明提供的生长功率函数金属层和金属钨后的结构示意图。

图12为本发明提供的刻蚀得到栅极图形的结构示意图。

图13为本发明提供的刻蚀掉栅极图形两侧的第一绝缘层的结构示意图。

图14为本发明提供的重新在栅极图形及其两侧形成第一绝缘层后的结构示意图。

图15为本发明提供的形成金属屏蔽层后的结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。

为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本实施例中提供了一种肖特基结源漏CMOS finFET，图3是根据本发明实施例提供的肖特基结源漏CMOS finFET的结构示意图，如图3所示，包括：底层电路10和设置在所述底层电路10上的至少一层顶层电路20，所述底层电路10与所述顶层电路20之间、以及每相邻两层顶层电路20之间均设置第一介质层11，每层所述顶层电路20均包括源极金属、漏极金属和栅极金属15，所述源极金属和漏极金属分别位于所述栅极金属的两侧，所述源极金属和所述漏极金属形成肖特基结，所述栅极金属的表面设置第二介质层15，所述第二介质层15、源极金属和漏极金属的表面均设置第一绝缘层13，所述第一绝缘层13的表面设置金属屏蔽层14，所述金属屏蔽层14的表面形成第二绝缘层17。

需要说明的是，本发明实施例中的finFET，具体表示鳍式场效应晶体管。

应当理解的是，图3仅以在底层电路10上存在一层顶层电路20为例进行示意。图3中的源极金属和漏极金属是以镍铂硅化物所在层12为例进行示意的。源极金属和漏极金属形成肖特基结。

本发明实施例提供的肖特基结源漏CMOS finFET，通过在第一绝缘层13和第二绝缘层17之间设置金属屏蔽层14，能够改变肖特基结周围的电场，从而能够降低器件关断时的电荷密度，使得肖特基结的反向漏电降低至少一个数量级，同时耐压可以提升1倍至4倍。因此，本发明实施例提供的肖特基结源漏CMOS finFET能够优化CMOS电路的性能。

在本发明实施例中，如前文所述，所述底层电路10上设置一层顶层电路20。应当理解的是，如设置两层顶层电路20或者多层顶层电路20，每层顶层电路内均设置前文所述的金属屏蔽层14，同样可以降低肖特基结的反向漏电，优化CMOS电路的性能。

在本发明实施例中，所述源极金属和漏极金属均包括镍铂硅化物12，所述栅极金属16包括钨。

具体地，所述第一介质层11的介电常数小于所述第二介质层15的介电常数，所述第一介质层11包括二氧化硅，所述第二介质层15包括二氧化铪。

需要说明的是，所述第一介质层11具体为低K介质，第二介质层15具体为高K介质，K具体表示介电常数。高K和低K是以二氧化硅的K值做分界，热氧化的二氧化硅的的K值是3.9。高于3.9是高K，低于3.9是低K。低K介子一般也是二氧化硅，相对于普通二氧化硅介电常数略低些，掺了某些东西或者制作方法不同，介电常数变低。高K介质二氧化铪的介电常数大概在20左右。

具体地，所述第一绝缘层13和所述第二绝缘层17均包括二氧化硅。

作为本发明的另一实施例，提供一种肖特基结源漏CMOS finFET的制作方法，用于制作前文所述的肖特基结源漏CMOS finFET，其中，如图4所示，所述制作方法包括：

S110、制作底层电路；

在本发明实施例中，所述底层电路的制作为本领域技术人员所熟知，此处不再赘述。

S120、在所述底层电路上淀积一层第一介质层；

如图4a至图4c所示，在所述底层电路10上淀积一层二氧化硅作为低K介质，形成第一介质层11。

S130、将一片硅衬底倒扣，并与所述第一介质层键合后形成单晶硅膜；

具体地，包括：

将一片硅衬底倒扣，将硅衬底的顶硅与所述第一介质层键合；

将所述硅衬底的底硅磨掉，并将硅衬底的埋氧去除，保留单晶硅膜。

在本发明实施例中，将一片硅衬底例如SOI（硅-氧化硅层-硅，绝缘衬底上的硅材料）倒扣，即把SOI的顶硅与所述第一介质层11键合在一起，然后将SOI的底硅磨掉，将SOI衬底的BOX（埋氧）用BOE（氢氟酸和氟化铵的水溶液）湿法漂掉。单晶硅膜就转移到电路层上（中间有第一介质层隔开绝缘）。用侧墙转移法制造出fin（鳍）19。应当理解的是，所述fin（鳍）19即为顶层硅刻蚀之后形成，即将顶层硅这一单晶硅膜进行刻蚀得到fin（鳍）19。图4b和图4c能够比较清楚的看出刻蚀之后得到的fin（鳍）19的结构。

需要说明的是，本发明实施例除了图4b和图4c提供的是俯视图和左视图外，其他提供的附图均是以主视图为例。

S140、在所述单晶硅膜上进行金属溅射以及退火工艺形成源极金属和漏极金属，并保留所述源极金属和漏极金属之间的单晶硅膜；

具体地，如图5至图7所示，包括：

在所述单晶硅膜上形成临时多晶硅栅21；

在所述临时多晶硅栅21的两侧向所述单晶硅膜内溅射镍铂合金，并进行两次退火工艺后形成镍铂硅化物，保留所述临时对晶硅所在位置下的单晶硅膜23，其中被保留的单晶硅膜两侧的镍铂硅化物分别形成源极金属12和漏极金属12。

应当理解的是，在本发明实施例中，制造出fin 19以后，用等离子增强淀积SiO₂，低压淀积非晶硅。然后经过光刻和刻蚀，可出临时栅介质22和临时多晶硅栅21。

淀积PESi₃N₄（等离子增强淀积氮化硅），淀积后刻蚀Si₃N₄，制作成PE Si₃N₄侧墙。溅射镍铂合金（铂的含量是10%），溅射后用310℃进行第一次快速退火，镍铂合金与硅反应生产金属硅化物，此时金属硅化物处在高阻相，退火后用王水清洗，去除未反应的镍铂，然后在500℃下进行第二次快速退火，高阻相的金属硅化物转化成低阻相。（栅外区域的硅全部转化成硅化物）。硅化物制作之后，肖特基结势垒形成，此时势垒高度需要调节，降低势垒高度，调节方法是注入杂质，N管注入硼，P管注入磷。注入后用500℃快速退火进行杂质激活。

S150、分别在所述源极金属和漏极金属上淀积第一层绝缘层；

具体地，如图8和图9所示，具体可以包括

在位于所述临时多晶硅栅两侧的镍铂硅化物的上表面淀积二氧化硅，形成第一层绝缘层13；

去除所述临时多晶硅栅22，形成位于所述第一绝缘层的凹槽24。

应当理解的是，在前文所述的杂质激活后用等离子增强淀积SiO₂，然后CMP（化学机械抛光）工艺，得到如图8所示的结构。

用湿法（TMAH（四甲基氢氧化铵）水溶液）去除临时多晶硅栅22，去除临时多晶硅栅22后再用湿法BOE（氢氟酸和氟化铵的水溶液）去除临时栅氧介质，得到如图9所示的结构。

S160、在所述第一层绝缘层上生长第二介质层；

具体地，在所述凹槽24的内表面以及所述第一绝缘层13的上表面均生长二氧化铪，形成第二介质层15。

在本发明实施例中，如图10所示，用ALD方法生长栅介质，得到第二介质层15，具体可以为二氧化铪。

S170、在保留的位于所述源极金属和漏极金属之间的单晶硅膜上生长金属，并进行处理后得到栅极图形；

具体地，如图11和图12所示，可以包括：

在所述第二介质层15上表面生长功率函数金属层18；

在所述功率函数金属层18上生长金属钨25，并进行光刻和刻蚀后得到栅极图形16。

在本发明实施例中，用ALD（原子层淀积）方法生长功函数金属层26（N管生长钛铝碳，P管生长氮化钛），然后再用ALD方法生长金属钨25。

通过CMP工艺把表面的第二介质层15（二氧化铪）、功率函数金属层18和金属钨25去掉，得到栅极图形16。

S180、去掉所述栅极图形两侧部分厚度的第一绝缘层，并在去掉部分厚度的第一绝缘层上溅射金属屏蔽层；

在本发明实施例中，如图13至图15所示，干法去除二氧化硅介质，去除二氧化后，再用各向同性干法刻蚀氮化硅，将侧墙的厚度降低至原来的二分之一。二氧化硅介质淀积，二氧化硅作为金属屏蔽层的第一绝缘层13。

在所述第一绝缘层13上溅射金属屏蔽层14（可用铝或铝硅铜合金），淀积后经过光刻和腐蚀形成图形。

S190、在所述金属屏蔽层14上淀积第二绝缘层17。

在本发明实施例中，在所述金属屏蔽层14上淀积二氧化硅，再CMP（化学机械抛光）形成第二绝缘层17，如图3所示。

最后制作底层电路和顶层电路的接触孔及互连结构，具体为本领域技术人员所熟知，此处不再赘述。

在本发明实施例中，通过设置金属屏蔽层，可以隔着第二介质层15将肖特基结包覆住，其他区域可以同时屏蔽，在CMOS电路工作时金属屏蔽层15接地。通过在顶层电路中添加金属屏蔽层14的引入，改变了肖特基结周围的电场，降低了器件关断时电荷密度，可以使肖特基结的反向漏电降低至少一个数量级，耐压可以提升1倍至4倍。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (7)

1.一种肖特基结源漏CMOS finFET，其特征在于，包括：底层电路和设置在所述底层电路上的至少一层顶层电路，所述底层电路与所述顶层电路之间、以及每相邻两层顶层电路之间均设置第一介质层，每层所述顶层电路均包括源极金属、漏极金属和栅极金属，所述源极金属和漏极金属分别位于所述栅极金属的两侧，所述源极金属和所述漏极金属形成肖特基结，所述栅极金属的两侧面和底面设置功率函数金属层，功率函数金属层的两外侧面和底面设置第二介质层，所述第二介质层的两外侧面、源极金属和漏极金属的上表面以及第二介质层和栅极金属的上表面均设置第一绝缘层，所述第一绝缘层的表面设置金属屏蔽层，金属屏蔽层的远离第一绝缘层的一面覆盖第二介质层的两外侧面、源极金属和漏极金属的上表面以及第二介质层和栅极金属的上表面；所述金属屏蔽层的表面形成第二绝缘层。

2.根据权利要求1所述的肖特基结源漏CMOS finFET，其特征在于，所述底层电路上设置一层顶层电路。

3.根据权利要求1所述的肖特基结源漏CMOS finFET，其特征在于，所述源极金属和漏极金属均包括镍铂硅化物，所述栅极金属包括钨。

4.根据权利要求1所述的肖特基结源漏CMOS finFET，其特征在于，所述第一介质层的介电常数小于所述第二介质层的介电常数，所述第一介质层包括二氧化硅，所述第二介质层包括二氧化铪。

5.根据权利要求1所述的肖特基结源漏CMOS finFET，其特征在于，所述第一绝缘层和所述第二绝缘层均包括二氧化硅。

6.一种肖特基结源漏CMOS finFET的制作方法，用于制作权利要求1至5中任意一项所述的肖特基结源漏CMOS finFET，其特征在于，所述制作方法包括：

制作底层电路；

在所述底层电路上淀积一层第一介质层；

将一片硅衬底倒扣，并与所述第一介质层键合后形成单晶硅膜，将单晶硅膜进行刻蚀得到鳍；

在刻蚀后的单晶硅膜上进行金属溅射以及退火工艺形成源极金属和漏极金属，并保留所述源极金属和漏极金属之间的单晶硅膜，包括：在刻蚀后的单晶硅膜上形成临时多晶硅栅；在所述临时多晶硅栅的两侧向单晶硅膜内溅射镍铂合金，并进行两次退火工艺后形成镍铂硅化物，保留所述临时多晶硅栅所在位置下的单晶硅膜，其中被保留的单晶硅膜两侧的镍铂硅化物分别形成源极金属和漏极金属；

分别在所述源极金属和漏极金属上淀积第一层绝缘层，包括；在位于所述临时多晶硅栅两侧的镍铂硅化物的上表面淀积第一层绝缘层；去除所述临时多晶硅栅，形成位于所述第一绝缘层的凹槽；

在所述第一层绝缘层上表面以及凹槽的内表面生长第二介质层；

在保留的位于所述源极金属和漏极金属之间的单晶硅膜上生长金属，并进行处理后得到栅极图形，包括：在所述第二介质层上表面生长功率函数金属层；

在所述功率函数金属层上生长金属钨，并进行光刻和刻蚀后得到栅极图形；

去掉所述栅极图形两侧部分厚度的第一绝缘层，并在去掉部分厚度的第一绝缘层上溅射金属屏蔽层；

在所述金属屏蔽层上淀积第二绝缘层。

7.根据权利要求6所述的制作方法，其特征在于，所述将一片硅衬底倒扣，并与所述第一介质层键合后形成单晶硅膜，包括：

将一片硅衬底倒扣，将硅衬底的顶硅与所述第一介质层键合；

将所述硅衬底的底硅磨掉，并将硅衬底的埋氧去除，保留单晶硅膜。