KR100976593B1 - 박막트랜지스터 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘막 하부에 위치하는 유리 기판에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법에 관한 것이다.
본 발명은 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판;상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결된 소오스 및 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 및 이의 제조방법을 제공한다.
주울 가열, 다결정 실리콘막

Description

박막트랜지스터 및 이의 제조방법{Thin film transistor and fabricating method of the same}
본 발명은 박막트랜지스터 및 이의 제조방법에 관한 것으로, 보다 자세하게는 비정질 실리콘막 하부에 위치하는 유리 기판 내부에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법에 관한 것이다.
평판 표시장치의 제조를 위한 다양한 기술 중 최근 박막 트랜지스터를 이용한 액티브 매트릭스형 평판 표시장치에 관한 연구개발이 활발히 진행되고 있다. 종래에는 박막 트랜지스터의 반도체층을 비정질 실리콘으로 형성하였다. 그러나 일반적으로 비정질 실리콘은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다.
반면에 다결정 실리콘(Polycrystalline silicon) 박막 소자는 비정질 실리콘 TFT에서는 불가능하였던 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 반도체층에 이용한 박막트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위칭 능력이 높고 자기 정합에 의해 반도체층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 장점이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 평판 표시장치(예를들면, 액정표시장치, 유기전계발광표시장치) 등의 화소 스위칭 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
이러한 다결정 실리콘 TFT를 제조하는 방법으로는 고온 조건에서 제조하는 방법과 저온 조건에서 제조하는 기술이 있는데, 고온 조건에서 형성하기 위해서는 기판으로 석영 등의 고가의 재질을 사용하여야 하므로 대면적화에 적당하지 않다. 따라서, 저온 조건에서 비정질 실리콘 박막을 다결정 실리콘으로 대량으로 제조하는 방법에 대한 연구가 활발히 진행되고 있다.
이러한 저온의 다결정 실리콘을 형성하는 방법으로는 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced Lateral Crystallization)법, 엑시머 레이저 결정화(ELC: Excimer Laser Crystallization) 법 등이 있다.
SPC 법은 저가의 장비를 사용하여 균일한 결정질을 얻을 수는 있으나, 높은 결정화 온도와 장시간을 요구하기 때문에, 유리 기판과 같이 열변형 온도가 상대적으로 낮은 기판을 사용할 수 없고 생산성이 낮다는 단점을 가지고 있다. SPC 법에 의한 경우, 통상적으로 600℃ ~ 700℃의 온도에서 약 1 시간 ~ 24 시간 동안 비정질 실리콘 박막에 어닐링 작업을 실시해야 결정화가 가능하다. 또한 SPC 법에 의해 제조된 다결정 실리콘의 경우에는, 비정질상으로부터 결정상으로의 고상 상변태시 쌍정 성장(twin-growth)을 동반하므로, 형성된 결정립 내에 매우 많은 결정격자 결함들을 함유하고 있다. 이러한 인자들은 제조된 다결정 실리콘 TFT의 전자 및 홀의 이동도(mobility)를 감소시키고 문턱 전압(threshold voltage)을 상승시키는 요인으로 작용한다.
MIC 법은 비정질 실리콘이 특정 금속과 접촉함으로써 그것의 결정화가 SPC 법에 의한 결정화 온도보다 훨씬 낮은 온도에서 이루어지는 장점을 가지고 있다. MIC 법을 가능하게 하는 금속으로는, Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn 등이 있으며, 이들 금속들은 비정질 실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)을 형성하여 저온 결정화를 촉진시킨다. 그러나 MIC 법을 다결정 실리콘 TFT 제작의 실제 공정에 적용시킬 경우 채널(channel) 내에 금속의 심각한 오염 문제를 야기시킨다.
MILC 법은 MIC 법의 응용기술로서, 채널 위에 금속을 증착하는 대신 게이트 전극을 형성한 후, 자기 정렬된 구조에서 소오스 및 드레인 위에 금속을 얇게 증착하여 금속유도결정화(metal induced crystallization)를 유발한 후, 채널 쪽으로 측면 결정화를 유도하는 기술이다. MILC 법에 가장 많이 사용되는 금속으로는 Ni 및 Pd을 들 수 있다. MILC 법으로 제조된 다결정 실리콘은 SPC 법에 비하여 우수한 결정성 및 높은 전계 효과 이동도(field effect mobility)를 보임에도 불구하고, 높은 누설 전류 특성을 보인다고 알려져 있다. 즉, 금속 오염 문제를 MIC 법에 비하여 감소하기는 하였으나, 아직도 완전히 해결하지 못한 실정이다. 한편, MILC 법을 개량한 방법으로 전계유도방향성 결정화법(FALC: Field Aided Lateral Crystallization)이 있다. MILC 법에 비하여 FALC 법은 결정화 속도가 빠르며 결정화 방향의 이방성을 보이지만, 이 역시 금속의 오염 문제를 완전히 해결하지는 못하고 있다.
이상의 MIC 법, MILC 법, FALC 법 등의 결정화 방법은 SPC 법에 비하여 결정화 온도를 낮추었다는 점에서는 효과적이나, 결정화 시간이 여전히 길다는 점과, 모두 금속에 의하여 결정화가 유도되는 공통점을 가지고 있다. 따라서, 금속의 오염 문제라는 점에서 자유롭지 못한다. 한편, 최근 개발된 ELC 법은 금속의 오염 문제를 해결하면서 유리 기판 위에 저온 공정으로 다결정 실리콘 박막을 제조하는 것을 가능하게 한다. LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 증착된 비정질 실리콘 박막은 엑시머 레이저의 파장인 자외선 영역(λ = 308 ㎚)에 대한 흡수 계수가 매우 크기 때문에, 적정한 에너지 밀도에서 쉽게 비정질 실리콘 박막의 용융이 일어 나게 된다. 비정질 실리콘 박막을 엑시머 레이저에 의해 결정화시키는 경우, 용융 및 응고의 과정을 매우 짧은 시간 내에 동반하게 된다. 이러한 관점에서 볼 때, ELC 법은 엄밀한 의미에서 저온 공정은 아니다. 그러나 ELC 공정은 엑시머 레이저에 의해 크게 영향을 받은 국부적인 용융 영역에서 매우 빠르게 진행되는 용융 및 응고에 의해 결정화되는 과정을 거치므로, 기판을 손상시키지 않으면서 극히 짧은 시간(수십 nano-sec 단위)에 다결정 실리콘을 제조할 수 있다. 즉, 유리 기판/절연층/비정질 실리콘 박막으로 이루어진 모재의 비정질 실리콘 상에 레이저가 극히 짧은 시간에 조사되면, 비정질 실리콘 박막만이 선택적으로 가열되어, 하층에 위치한 유리 기판의 손상없이 결정화가 이루어진다. 또한 액상에서 고상으로의 상변태시 생성되는 다결정 실리콘의 경우, 고상 결정화를 통해 생성되는 다결정 실리콘의 경우보다 열역학적으로 안정된 결정립 구조를 보이고 결정립 내의 결정 결함이 현저히 감소될 수 있는 장점이 있으므로, ELC 법으로 제조된 다결정 실리콘은 다른 여타의 결정화법들의 결과물보다 우수하다.
그럼에도 불구하고 ELC 법은 몇 가지 중대한 단점들을 가지고 있다. 예를 들어, 레이저 빔 자체의 조사량이 불균일하다는 레이저 시스템 상의 문제점과, 조대한 결정립을 얻기 위한 레이저 에너지 밀도의 공정 영역이 극히 제한되어 있다는 레이저 공정상의 문제점, 그리고 대면적에 샷(shot) 자국이 남는다는 문제점을 가지고 있다. 이들 두 요소들은 다결정 실리콘 TFT의 액티브층(active layer)를 구성하는 다결정 실리콘 박막의 결정립 크기의 불균일성을 야기시킨다. 또한 액상에서 고상으로의 상변태를 동반하며 생성되는 다결정 실리콘의 경우 부피 팽창이 수반되 므로, 결정립계가 만들어지는 지점으로부터 표면쪽으로 심한 돌출(protrusion) 현상이 일어난다. 이러한 현상은 후속 공정인 게이트 절연층에도 직접적인 영향을 미치게 되는데, 다결정 실리콘/게이트 절연층 계면의 불균일한 평탄도에 의한 절연 파괴 전압(breakdown voltage) 감소 및 핫 캐리어 응력(hot carrier stress) 등의 소자 신뢰성에 심각한 영향을 미치고 있다.
최근에는 상기 설명한 ELC 법의 불안정성을 해결하기 위하여 SLS(Sequential Lateral Solidification) 법이 개발되어 레이저 에너지 밀도의 공정 영역을 안정화하는데 성공하였지만, 여전히 샷 자국 및 표면 쪽으로 돌출(protrusion) 현상을 해결하지 못하였으며, 또한 평판 디스플레이 산업이 급속히 발전하고 있는 현재의 추세로 비추어 볼 때, 조만간 양산화가 필요하게 될 1 m × 1 m 크기 이상인 기판의 결정화 공정에 레이저를 이용하는 기술은 여전히 문제점을 가지고 있다. 더욱이, ELC 법과 SLS 법의 실행을 위한 장비는 매우 고가이므로, 초기 투자비와 유지비가 많이 소요된다는 문제점도 가지고 있다.
따라서 레이저 결정화법의 장점들, 즉, 짧은 시간 내에 공정이 이루어지기 때문에 하부의 기판에 손상을 주지 않는다는 점과 고온 상변태에 의해 결함이 거의 없는 매우 양질의 결정립을 생성할 수 있다는 점을 가지면서, 그러한 레이저 결정화법의 단점들, 즉, 국부적인 공정에 따른 조사량 불균일성 및 공정상의 제한 등과 고가 장비를 사용해야 하는 문제점들을 해결할 수 있는 비정질 실리콘 박막의 결정화 방법에 대한 필요성이 대두되고 있다. 특히, 최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 능동형 유기-EL(Active Matrix Organic Light Emitting Diode)의 경우, TFT-LCD가 전압 구동인데 반하여, 전류 구동 방식이기 때문에 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이다. 그러므로, 레이저를 사용하는 ELC 방법 또는 SLS 방법에 의한 저온 결정화 방법이 한계에 부딪히고 있는 것이 평판 디스플레이 산업체들이 안고 있는 현실이다. 이러한 사실을 고려할 때, 레이저를 사용하지 않는 방식에 의한 저온 결정화에 의하여 양질의 다결정 실리콘 박막을 제조하는 신기술에 대한 필요성이 매우 높은 실정이다.
이러한 종래기술의 문제점을 해결하기 위하여 본 발명의 발명자들은 한국특허출원 제2004-37952호에서 공정 중에 상기 기판이 변형되지 않는 온도범위에서 상기 실리콘 박막을 예열하여 그것의 내부에 진성 캐리어를 생성함으로써 주울 가열이 가능한 저항값으로 낮춘 후, 상기 예열된 실리콘 박막에 전계를 직접 인가하여 상기 캐리어의 이동에 의한 주울 가열을 행함으로써 결정화를 하는 방법을 최초로 제시한 바 있다. 이러한 방법은 상대적으로 낮은 온도에서 짧은 시간 내에 양질의 다결정 실리콘 박막을 제조할 수 있다는 점에서 매우 혁신적인 방법이다.
또한 본 발명의 발명자들은 한국특허출원 제2005-73076호에서 투명 기판 상의 절연층 위에 도전층인 ITO층 및 절연층을 각각 형성한 후 실리콘 박막을 형성하여, 상기 ITO층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자결함치유를 이룰 수 있는 방법을 제시하였다.
그러나 대형화되고 있는 평판 표시장치의 박막트랜지스터의 반도체층으로 주울 가열을 이용한 결정화 박막이 사용되기 위해서는 종래의 다결정 실리콘막보다 결정성이 개선될 필요성이 있다.
본 발명은 결정성이 우수한 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법을 제공하는데 목적이 있다.
본 발명은 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판; 상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결된 소오스·드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 유리 기판을 제공하고, 상기 유리 기판 상에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 상에 제 1 절연층 및 도전층을 차례로 형성하고, 상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고, 상기 절연층 및 상기 도전층을 제거하고, 상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결되는 소오스·드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 유리 기판을 제공하고, 상기 유리 기판 상에 도전층 및 제 1 절연층을 차례로 형성하고, 상기 절연층 상에 비정질 실리콘층을 형성하고, 상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고, 상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결되는 소오스·드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 유리 기판을 제공하고, 상기 유리 기판 상에 비정질 실리콘막 패턴을 형성하고, 상기 비정질 실리콘막 패턴 상에 게이트 절연막을 형성하고,상기 게이트 절연막의 일정 영역을 식각하여 상기 비정질 실리콘막 패턴의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막 패턴을 다결정 실리콘막으로 결정화하여 반도체층을 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 상기 유리 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막의 일정 영역을 식각하여 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고, 상기 층간 절연막 상에 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스·드레인 영역에 전기적으로 연결되는 소오스·드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
본 발명에 따르면 결정성이 우수한 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법을 얻을 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 1a를 참조하면, 유리 기판(101) 위에 버퍼층(102)을 형성한다. 상기 유리 기판(101)의 두께는 600㎛ 내지 800㎛ 정도일 수 있으나, 그것으로 한정되는 것은 아니다.
상기 버퍼층(102)은 추후 공정에서 생성될 수 있는 상기 유리 기판(101) 내부의 일부 물질, 예를 들어, 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화물 또는 실리콘 질화물을 증착하여 형성할 수 있다. 상기 버퍼층(102)의 두께는 통상 2000 Å - 5000 Å 정도인 것이 바람직하지만, 그것으로 한정되는 것은 아니다. 상기 버퍼층(102)은 생략될 수 있으며, 본 발명의 방법은 그러한 구조에 적용될 수 있으므로, 본 발명의 범주는 그러한 구조를 포함하는 것으로 해석되어야 한다.
이어서 상기 버퍼층(102) 상에 도전층(103)을 형성한다. 상기 도전층(103)은 투명성 도전 박막 또는 금속 박막으로 형성할 수 있다. 바람직하게는 상기 도전층(103)은 녹는점이 1300℃ 이상인 금속 박막으로 형성한다. 0.1㎲ 내지 300㎲ 정도의 아주 짧은 시간 동안 후속하여 형성되는 비정질 실리콘막(105)을 결정화하기 위해서는 상기 비정질 실리콘막(105)에 순간적으로 1300℃ 이상의 고열이 가해질 수 있다. 그와 같은 고열에서 상기 도전층(103)의 파손을 방지하기 위해서는 상기 도전층(103)을 녹는점이 1300℃ 이상인 금속 박막으로 형성하는 것이 바람직하다. 상기 녹는점이 1300℃ 이상인 금속으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW) 등이 있다. 상기 도전층(103)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법에 의해 형성할 수 있으며, 500Å 내지 3000Å로 형성할 수 있다. 그러나 그것으로 한정되는 것은 아니다.
이어서 상기 도전층(103) 상에 절연층(104)을 형성한다. 상기 절연층(104)은 열처리 과정에서 상기 도전층(103)에 의해 상기 비정질 실리콘막(105)이 오염되는 것을 방지하는 역할과 TFT소자의 절연 역할을 할 수 있다. 상기 절연층(104)은 상기 버퍼층(102)과 동일한 물질로 형성될 수 있다.
이어서 상기 절연층(104) 상에 비정질 실리콘막(105)을 형성한다. 상기 비정질 실리콘막(105)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 상기 비정질 실리콘막(105)은 500Å 내지 2000Å 의 두께로 형성할 수 있다.
이어서 상기 도전층(103)에 전계를 인가하여 상기 비정질 실리콘막(105)을 주울 가열에 의한 다결정 실리콘막으로 형성한다. 상기 도전층(103)에 대한 전계 인가는 상기 유리 기판(101) 내부에 상기 유리 기판(101)의 상부 표면에서부터 일정 깊이까지 응력 구배를 형성시킬 정도로 인가한다. 이를 위해서는 상기 비정질 실리콘막(105)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 0.1㎲ 내지 300㎲의 아주 짧은 시간 동안 인가한다. 이때 100000W/㎠ 이상의 에너지를 상기 도전층(103)에 인가하는 것이 바람직하다.
상기 도전층(103)에 상기 비정질 실리콘막(105)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 가진 전계가 0.1㎲ 내지 300㎲의 아주 짧은 시간 동안 인가되면, 결정화동안 상기 유리 기판(101)에 일정량의 열이 전달된다. 이때 상기 유리 기판(101) 내부를 살펴보면, 상기 유리 기판(101) 표면 상의 소자들은 가열되어 팽창되므로, 상기 소자들에는 압축 응력이 작용한다. 한편 열이 전달되지 않은 상기 유리 기판(101)의 표면에서부터 일정 깊이 이하의 부분에는 이와는 반대로 인장 응력이 작용한다. 가열 후 역으로 상기 소자들에 인장 응력이 형성되며, 상기 유리 기판(101) 방향으로 압축 응력이 형성된다. 그 결과 상기 유리 기판(101)의 상부 표면에서부터 일정 깊이까지는 응력 구배가 형성된다. 상기와 같이 내부에 응력 구배가 형성된 상기 유리 기판(101) 상에서 결정화된 다결정 실리콘막은 내부에 결정결함이 거의 없는 결정립을 가지며, 결정성이 우수하다. 이와 같이 내부에 응력 구배가 형성된 상기 유리 기판(101)을 절단하면, 절단면에서 도 5에서 보는 바와 같이 상기 유리 기판(10)의 표면에서부터 일정 깊이까지 실금이 형성됨을 확인할 수 있다. 또한 상기 절단면은 물결 무늬의 곡선면을 가진다.
본 발명에 따른 주울 가열에 의한 결정화법의 경우에는 실온에서 상기 도전층(103)에만 전계를 인가하여 주울 가열을 발생시키는 것이다. 그래서 상기 유리 기판(101) 전체가 가열되는 것이 아니라 상기 유리 기판(101)의 표면에서부터 일정 깊이까지만 가열되며, 상기 일정 깊이 이하는 여전히 실온 상태에 있다. 그러므로 상기 유리 기판(101) 내부에 상기 유리 기판(101)의 표면에서부터 일정 깊이까지 응력 구배를 형성할 수 있다. 그러나 소자가 형성된 유리 기판 전체를 가열로 등에 집어넣고 상기 유리 기판 전체를 가열하는 고상 결정화법 등의 경우에는 상기 유리 기판 전체가 가열되어 팽창되기 때문에, 본 발명에서와 같이 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생길 수 없다.
상기 응력 구배가 형성되는 깊이는 상기 유리 기판(101)의 표면에서부터 10㎛ 이내인 것이 바람직하다. 상기 응력 구배가 상기 유리 기판(101)의 표면에서부터 10㎛ 이내까지 형성되는 것이 상기 유리 기판(101)의 기계적 강도 측면에서 바람직할 수 있다.
상기 도전층(103)에 전계가 인가되는 시간은 0.1㎲ 내지 300㎲인 것이 바람직하다. 0.1㎲보다 짧으면 상기 비정질 실리콘막(105)이 다결정 실리콘막으로 결정화되지 않을 수 있으며, 300㎲보다 길면 상기 유리 기판의 표면에서부터 10㎛ 이상의 깊이까지 응력 구배가 형성될 수 있으므로, 상기 유리 기판(101)의 기계적 강도 측면에서 300㎲ 이하의 시간 동안 상기 도전층(103)에 전계를 인가하는 것이 바람직하다.
다결정 실리콘막은 고온에서 전도성을 나타내는데, 상기 도전층(103)과 상기 비정질 실리콘막(105) 사이에 상기 절연층(104)을 개재한 상태에서 상기 도전층(103)에 전계를 인가하여 주울 가열을 발생시켜 상기 비정질 실리콘막(105)을 다결정 실리콘막으로 결정화하게 되면, 캐패시터 구조가 형성된다. 이때 발생한 전위차가 상기 절연층(104)의 절연 파괴 전압을 초과하게 되면 상기 절연층(104)을 통하여 전류가 흐르게 되며 아크가 발생할 수 있다. 이를 미연에 방지하기 위해서는 상기 비정질 실리콘막(105)을 형성하기 전에 상기 절연층(104)의 일부를 식각하여 상기 도전층(103)의 일정 영역을 노출시키고, 상기 노출된 도전층(103) 및 상기 절연층(104) 상에 상기 비정질 실리콘막(105)을 형성하여, 결정화동안 상기 비정질 실리콘막(105)과 상기 도전층(103)이 일정 영역에서 접하도록 형성하는 것이 바람직하다.
이어서 도 1b를 참조하면, 상기 다결정 실리콘막을 패터닝하여 반도체층(106)을 형성한다.
이어서, 상기 반도체층(106) 상에 게이트 절연막(107)을 형성한다. 상기 게이트 절연막(107)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
계속해서, 상기 게이트 절연막(107) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(15)의 채널 영역와 대응되는 부분에 게이트 전극(108)을 형성한다.
이어서, 상기 게이트 전극(108)을 포함하는 기판 전면에 걸쳐 층간 절연막(109)을 형성한다. 여기서, 상기 층간 절연막(109)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서 도 1c를 참조하면, 상기 층간 절연막(109) 및 상기 게이트 절연막(107)을 식각하여 상기 반도체층(106)의 소오스·드레인 영역의 일정 영역을 노출시키는 콘택홀(110)을 형성한다.
이어서 상기 층간 절연막(109) 상에 상기 콘택홀(110)을 통하여 상기 반도체층(106)의 소오스·드레인 영역과 연결되는 소오스·드레인 전극(111, 112)을 형성한다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다.
도 2a를 참조하면, 유리 기판(201) 위에 버퍼층(202)을 형성한다. 이어서 상기 버퍼층(41) 상에 비정질 실리콘막(203), 절연층(204), 및 도전층(205)을 차례로 형성한다.
이어서 상기 도전층(205)에 상기 비정질 실리콘막(203)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 아주 짧은 시간 동안 인가하여, 상기 유리 기판(201) 내부에 상기 유리 기판(201)의 표면에서부터 일정 깊이까지 응력 구배를 형성하면서 상기 비정질 실리콘막(203)을 다결정 실리콘막으로 결정화한다. 이를 위해서 100000W/㎠ 이상의 에너지를 상기 도전층(205)에 인가하는 것이 바람직하다. 상기 응력 구배가 형성되는 깊이는 상기 유리 기판(201)의 표면에서부터 10㎛ 이내인 것이 바람직하다.
계속해서 도 2b를 참조하면, 상기 절연층(204) 및 상기 도전층(205)을 제거하고, 상기 다결정 실리콘막을 패터닝하여 반도체층(206)으로 형성한다. 이어서, 상기 반도체층(206) 상에 게이트 절연막(207)을 형성하고, 상기 게이트 절연막(207) 상에 상기 반도체층(206)의 채널 영역과 대응되는 부분에 게이트 전극(208)을 형성한다. 이어서, 상기 게이트 전극(208)을 포함하는 기판 전면에 걸쳐 층간 절연막(209)을 형성한다.
계속해서 도 2c를 참조하면, 상기 층간 절연막(209) 및 상기 게이트 절연막(207)을 식각하여 상기 반도체층(206)의 소오스·드레인 영역의 일정 영역을 노출시키는 콘택홀(210)을 형성한다. 이어서 상기 콘택홀(210)을 통하여 상기 반도체층(206)의 소오스·드레인 영역과 연결되는 소오스·드레인 전극(211, 212)을 형성한다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실 시예에서 언급된 것을 참조한다.
도 3a를 참조하면, 유리 기판(301) 위에 버퍼층(302)을 형성한다. 이어서 상기 버퍼층(302) 상에 비정질 실리콘막을 형성하고, 이를 패터닝하여 비정질 실리콘막 패턴(303)을 형성한다. 이어서 상기 비정질 실리콘막 패턴(303) 상에 게이트 절연막(304)를 형성한다. 이어서 상기 비정질 실리콘막 패턴(303)에서 반도체층의 소오스·드레인 영역으로 형성될 일정 영역을 노출시키도록 상기 게이트 절연막(304)의 일정 영역을 식각하여, 상기 게이트 절연막(304) 내에 제 1 콘택홀(305)을 형성한다.
계속해서 도 3b를 참조하면, 상기 게이트 절연막(304)이 형성된 상기 유리 기판(301) 전면에 게이트 전극 물질(306)을 형성한다. 이어서 상기 게이트 전극 물질(306)에 상기 비정질 실리콘막 패턴(303)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 아주 짧은 시간동안 인가하여, 상기 유리 기판(301) 내부에 상기 유리 기판(301)의 표면에서부터 일정 깊이까지 응력 구배를 형성하면서, 상기 비정질 실리콘막 패턴(303)을 다결정 실리콘막 패턴으로 결정화한다. 결정화된 다결정 실리콘막 패턴은 반도체층(도 3c의 307)이 된다. 이를 위해서 100000W/㎠ 이상의 에너지를 상기 게이트 전극 물질(306)에 인가하는 것이 바람직하다. 상기 응력 구배가 형성되는 깊이는 상기 유리 기판(301)의 표면에서부터 10㎛ 이내인 것이 바람직하다.
이어서 도 3c를 참조하면, 상기 게이트 전극 물질(306)를 패터닝하여, 반도체층(307)의 채널 영역으로 정의될 영역에 대응하여 위치하는 게이트 전극(308)을 형성한다.
본 실시예에서는 상기 게이트 전극(308)을 형성하기 위한 상기 게이트 전극 물질(306)을 주울 가열을 발생하기 위한 도전층으로 이용함으로써, 별도의 도전층을 형성하지 않아도 된다. 또한 후속하여 형성되는 소오스·드레인 전극과 상기 반도체층(307)을 연결하기 위한 상기 제 1 콘택홀(305)을 이용하여 상기 게이트 전극 물질(306)과 상기 비정질 실리콘층 패턴(303)이 결정화동안 접하게 함으로써, 아크 발생을 방지할 수 있다. 이때 상기 게이트 절연막(304)의 일정 영역을 식각하기 위하여 콘택홀 형성시 이용되는 마스크를 이용할 수 있으므로, 별도의 마스크를 도입함이 없이 상기 게이트 절연막(304)의 일정 영역을 식각하여 아크 발생을 방지할 수 있다.
계속해서 도 3d를 참조하면, 상기 유리 기판(301) 전면에 층간 절연막(309)을 형성한다. 이어서 상기 층간 절연막(309)의 일정 영역을 식각하여 상기 제 1 콘택홀(305)에 의해 노출된 상기 반도체층(307)의 일정 영역을 노출시키는 제 2 콘택홀(310)을 형성한다. 이어서 상기 제 1 콘택홀(305) 및 상기 제 2 콘택홀(310)을 통하여 상기 반도체층(307)의 소오스·드레인 영역과 전기적으로 연결되는 소오스·드레인 전극(311, 312)을 형성한다.
이하, 실험예 및 비교예를 참조하여 본 발명을 상술하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
[실험예]
가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 유리 기판 상에 버퍼층으로 PECVD 법에 의해 두께 3000 Å의 SiO2 층을 형성하였다. 상기 버퍼층 상에 도전층으로 스퍼터링법에 의해 두께 1000Å의 몰리브덴층을 증착한 후, 절연층으로 PECVD 법에 의해 두께 1000Å의 SiO2 층을 증착하였다. 상기 절연층 상에 PECVD 법에 의해 두께 500Å의 비정질 실리콘막을 증착하였다. 이어서 제조된 시편의 몰리브덴층에 200000W/㎠의 에너지를 15㎲ 동안 인가하여 주울 가열로부터 발생한 열을 이용하여 상기 비정질 실리콘막을 주울 가열 다결정 실리콘막으로 결정화하였다. 이때, 상기 몰리브덴층에 가해지는 순간 온도는 1300℃ 정도로 상승한 것으로 측정되었다.
[비교예]
가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 유리 기판 상에 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO2 층을 형성하였다. 상기 절연층 상에 PECVD 법에 의해 두께 500 Å의 비정질 실리콘막을 증착하였다. 상기 비정질 실리콘막이 형성된 기판을 관상로에서 750℃ 의 온도에서 1 시간 동안 열처리함으로써, 상기 비정질 실리콘막을 고상 결정화법에 의해 다결정 실리콘막으로 결정화하였다.
도 4a 및 도 4b는 상기 실험예 및 비교예에 따라 결정화된 다결정 실리콘막의 TEM(Transmission Electron Microscope) 사진이다. 도 4a는 상기 실험예에 따라 결정화된 다결정 실리콘막의 TEM 사진이며, 도 4b는 상기 비교예에 따라 결정화된 다결정 실리콘막의 TEM 사진이다.
도 4b을 참조하면, 상기 비교예에 따라 제조된 다결정 실리콘막의 경우, 결정립(a, b)의 크기가 1000Å, 2000Å 정도로 작음에도 불구하고, 상기 결정립(a, b) 내부에 쌍정(c) 및 점결함(d)이 다수 발견됨을 확인할 수 있다. 이에 반하여, 도 4a를 참조하면, 상기 실험예에 따라 제조된 다결정 실리콘막의 경우, 결정립(e)의 크기가 7000Å 정도로 상기 비교예에 비하여 3배 이상 크며, 또한 상기 결정립(e) 내부에 결함이 거의 없음을 확인할 수 있다. 따라서 상기 실험예에 따라 제조된 다결정 실리콘막의 경우 결정성이 현저히 향상되었음을 확인할 수 있다.
도 5는 상기 실험예에 사용된 소자를 절단한 후의 절단면에 대한 SEM(Scanning Electron Microscope) 사진이다.
도 5에서 (a) 영역은 상기 유리 기판의 상부 표면에서 깊이 10㎛ 정도 이격된 이후의 영역이다. (b) 영역은 상기 유리 기판의 상부 표면에서 깊이 10㎛ 이내의 영역이며, (c) 영역은 버퍼층이 위치하는 영역이며, (d) 영역은 몰리브덴층이 위치하는 영역이며, (e) 영역은 절연층과 다결정 실리콘막이 위치하는 영역이다. 상기 (e) 영역에서는 SiO2 로 형성된 절연층과 상기 다결정 실리콘막의 경계가 명확히 드러나지 않았다.
도 5의 (b) 영역을 참조하면, 상기 실험예에 사용된 상기 유리 기판을 절단하면, 상기 유리 기판의 표면에서부터 10㎛ 깊이까지 실금들(f)이 형성됨을 확인할 수 있다. 상기 결과에 의하면 상기 유리 기판 내에서 상기 유리 기판의 상부 표면 에서부터 일정 깊이까지 응력 구배가 형성된 것을 알 수 있다.
따라서 비정질 실리콘막 하부에 위치하는 유리 기판 내부에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터를 형성할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 4a 및 도 4b는 실험예 및 비교예에 따라 결정화된 다결정 실리콘막의 TEM(Transmission Electron Microscope) 사진이다.
도 5는 실험예에 사용된 소자를 절단한 후의 절단면에 대한 SEM(Scanning Electron Microscope) 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301: 유리 기판 102, 202, 302: 버퍼층
103, 205: 도전층 104, 204: 절연층
105, 203, 303: 비정질 실리콘막 106, 206, 307: 반도체층
107, 207, 304: 게이트 절연막 108, 208, 308: 게이트 전극
306: 게이트 전극 물질 109, 209, 309: 층간 절연막
111, 112, 211, 212, 311, 312: 소오스·드레인 전극

Claims (18)

  1. 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판;
    상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결된 소오스 및 드레인 전극을 포함하며,
    상기 응력 구배는 상기 유리 기판의 상부 표면에서부터 10㎛ 이내의 깊이까지 형성된 것을 특징으로 하는 박막트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 유리 기판을 절단하면, 절단면이 물결 모양의 굴곡면인 것을 특징으로 하는 박막트랜지스터.
  4. 제 3 항에 있어서,
    상기 절단면에 상기 유리 기판의 상부 표면에서부터 일정 깊이까지 실금이 형성된 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 유리 기판과 상기 반도체층 사이에 버퍼층을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 버퍼층과 상기 반도체층 사이에 위치하며, 상기 버퍼층 상에 위치하는 도전층 및 상기 도전층 상에 위치하는 절연층을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서,
    상기 도전층은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
  8. 유리 기판을 제공하고,
    상기 유리 기판 상에 비정질 실리콘막을 형성하고,
    상기 비정질 실리콘막 상에 절연층 및 도전층을 차례로 형성하고,
    상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고,
    상기 절연층 및 상기 도전층을 제거하고,
    상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결되는 소오스·드레인 전극을 형성하는 것을 포함하며,
    상기 유리 기판 내에 상기 유리 기판의 표면에서부터 10㎛ 이내의 깊이까지 응력 구배가 형성되도록 상기 도전층에 전계를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 유리 기판을 제공하고,
    상기 유리 기판 상에 도전층 및 절연층을 차례로 형성하고,
    상기 절연층 상에 비정질 실리콘층을 형성하고,
    상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고,
    상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 상기 반도체층의 소오스·드레인 영역과 전기적으로 연결되는 소오스·드레인 전극을 형성하는 것을 포함하며,
    상기 유리 기판 내에 상기 유리 기판의 표면에서부터 10㎛ 이내의 깊이까지 응력 구배가 형성되도록 상기 도전층에 전계를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 도전층을 형성하기 전에 상기 절연층의 일정 영역을 식각하여 상기 비정질 실리콘막의 일정 영역을 노출시키고, 상기 노출된 비정질 실리콘막 및 상기 절연층 상에 상기 도전층을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 9 항에 있어서,
    상기 비정질 실리콘막을 형성하기 전에 상기 절연층의 일정 영역을 식각하여 상기 도전층의 일정 영역을 노출시키고, 상기 노출된 도전층 및 상기 절연층 상에 상기 비정질 실리콘막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 8 항에 있어서,
    상기 유리 기판과 상기 비정질 실리콘막 사이에 버퍼층을 더욱 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 9 항에 있어서,
    상기 유리 기판과 상기 도전층 사이에 버퍼층을 더욱 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 삭제
  15. 제 8 항 또는 제 9 항에 있어서,
    상기 도전층은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 유리 기판을 제공하고,
    상기 유리 기판 상에 비정질 실리콘막 패턴을 형성하고,
    상기 비정질 실리콘막 패턴 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막의 일정 영역을 식각하여 상기 비정질 실리콘막 패턴의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고,
    상기 게이트 절연막 상에 게이트 전극 물질을 형성하고,
    상기 게이트 전극 물질에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1㎲ 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막 패턴을 다결정 실리콘막으로 결정화하여 반도체층을 형성하고,
    상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고,
    상기 게이트 전극이 형성된 상기 유리 기판 전면에 층간 절연막을 형성하고,
    상기 층간 절연막의 일정 영역을 식각하여 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고,
    상기 층간 절연막 상에 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스·드레인 영역에 전기적으로 연결되는 소오스·드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 유리 기판 내에 상기 유리 기판의 표면에서부터 10㎛ 이내의 깊이까지 응력 구배가 형성되도록 상기 도전층에 전계를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 16 항에 있어서,
    상기 게이트 전극 물질은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101306294B1 (ko) * 2012-03-09 2013-09-09 주식회사 오토산업 Ｃｎｔ 압력센서 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031835A (ko) * 2000-10-24 2002-05-03 주식회사 현대 디스플레이 테크놀로지 다결정 박막 트랜지스터의 제조 방법
KR100729942B1 (ko) * 2004-09-17 2007-06-19 노재상 도전층을 이용한 실리콘 박막의 어닐링 방법 및 그로부터제조된 다결정 실리콘 박막

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3444053B2 (ja) * 1995-10-13 2003-09-08 ソニー株式会社 薄膜半導体装置
JPH11261073A (ja) * 1998-03-13 1999-09-24 Matsushita Electric Ind Co Ltd 半導体素子および、その加熱方法
KR100524622B1 (ko) * 1999-04-03 2005-11-01 엘지.필립스 엘시디 주식회사 폴리실리콘 반도체층을 포함한 박막트랜지스터 제조방법
US6927435B2 (en) * 2001-01-16 2005-08-09 Renesas Technology Corp. Semiconductor device and its production process
KR100870701B1 (ko) * 2002-12-17 2008-11-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100527629B1 (ko) * 2003-02-25 2005-11-15 한양대학교 산학협력단 Ｆａｌｃ 공정을 이용한 다결정 실리콘 ｔｆｔ-ｌｃｄ어레이 기판 제조 방법
DE102005052055B3 (de) * 2005-10-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
KR101291318B1 (ko) * 2006-11-21 2013-07-30 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR100841365B1 (ko) * 2006-12-06 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
TWI319211B (en) * 2006-12-13 2010-01-01 Univ Nat Taiwan Mobility enhancement of thin film transistor by strain technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031835A (ko) * 2000-10-24 2002-05-03 주식회사 현대 디스플레이 테크놀로지 다결정 박막 트랜지스터의 제조 방법
KR100729942B1 (ko) * 2004-09-17 2007-06-19 노재상 도전층을 이용한 실리콘 박막의 어닐링 방법 및 그로부터제조된 다결정 실리콘 박막

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