KR100836744B1 - 비정질 실리콘의 주울 가열 결정화 방법 - Google Patents

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Abstract

본 발명은 투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하고, 상기 기판 전면에 발열 도전층을 형성하며, 상기 발열 도전층에 전계를 인가하여 상기 발열 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화함으로써, 주울 가열에 의해 실리콘 박막을 결정화하는 방법을 제공하는 것이다.

Description

비정질 실리콘의 주울 가열 결정화 방법 {Method for Crystallization of Amorphous Silicon by Joule Heating}
도 1은 본 발명의 하나의 실시예에 따른, 다결정 실리콘 박막의 제조를 위한 시편의 구성을 보여주는 모식도이다;
도 2는 본 발명의 하나의 실시예에 따른, 다결정 실리콘 박막의 제조를 위한 시편의 구성을 보여주는 모식도이다;
도 3은 본 발명의 하나의 실시예에 따른, 다결정 실리콘 박막의 제조를 위한 시편의 구성을 보여주는 모식도이다;
도 4는 본 발명의 하나의 실시예에 따른, 다결정 실리콘 박막의 제조를 위한 시편의 구성을 보여주는 모식도이다;
도 5 및 도 6은 본 발명의 또 다른 실시예들에 따른, 다결정 실리콘 박막의 제조를 위한 시편들의 구성을 보여주는 모식도들이다;
도 7-(a)는 실시예 1에서 상온에서 전계 인가 전의 비정질 실리콘 박막을 보여주는 시편의 모습을 보여주는 사진이고, 도 7-(b)는 실시예 1에서 전계 인가 시 주울 가열에 의한 고온 가열로 인하여 실리콘 박막이 발광하는 모습을 보여주는 사진이며, 도 7-(c)는 실시예 1에서 상온에서 1 회의 전계 인가 후 다결정 실리콘 박 막으로 변화한 시편의 사진이다;
도 8-(a)는 실시예 2에서 상온에서 전계 인가 전의 비정질 실리콘 박막을 보여주는 시편의 모습을 보여주는 사진이고, 도 8-(b)는 실시예 2에서 전계 인가 시 주울 가열에 의한 고온 가열로 인하여 실리콘 박막이 발광하는 모습을 보여주는 사진이며, 도 8-(c)는 실시예 2에서 상온에서 1회의 전계 인가 후 다결정 실리콘 박막으로 변화한 시편의 모습을 보여주는 사진이다;
도 9는 실시예 2에서 어닐링 후의 실리콘 박막의 Bright Field TEM 분석을 보여주는 사진(배율: 20만 배)이다.
도 10 내지 16은 본 발명의 방법에 따라 비정질 실리콘 박막을 결정화 함으로써, TFT를 형성하는 하나의 실시예에 따른 일련의 제조 공정들을 보여주는 모식도들이다;
본 발명은 주울 가열에 의해 실리콘 박막을 결정화하는 방법에 관한 것이다.
최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 능동형 유기-EL(AMOLED: active matrix organic light emitting diode)의 경우, TFT-LCD가 전압 구동인데 반하여, 전류 구동 방식이기 때문에 a-Si TFT 보다는 LTPS-TFT가 요구되며, LTPS 사용시 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이 다.
그러나 기존의 레이저를 사용하는 ELC 방법 또는 SLS 방법 등에 의한 저온 결정화 방법이 한계에 부딪히고 있는 것이 AMOLED 연구 및 개발에 박차를 가하고 있는 평판 디스플레이 산업체들이 안고 있는 현실이다. 이러한 현실을 고려할 때, non-Laser 방식에 의한 결정화 방법을 통하여 결정립 크기의 균일도가 우수한 다결정 실리콘 박막을 제조하는 신기술에 대한 필요성이 매우 높은 실정이다.
저온 다결정 실리콘을 형성하는 non-Laser 방식에 의한 결정화 방법으로는 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced Lateral Crystallization)법, 전계 인가에 의한 결정화법 등이 있다.
SPC 법은 저가의 장비를 사용하여 균일한 결정질을 얻을 수는 있으나, 높은 결정화 온도와 장시간을 요구하기 때문에, 유리기판과 같이 열변형 온도가 상대적으로 낮은 기판을 사용할 수 없고 생산성이 낮다는 단점을 가지고 있다. SPC 법에 의한 경우, 통상적으로 600 ~ 700℃의 온도에서 약 1 ~ 24 시간 동안 비정질 실리콘 박막에 어닐링 작업을 실시해야 결정화가 가능하다. 또한, SPC 법에 의해 제조된 다결정 실리콘의 경우에는, 비정질상으로부터 결정상으로의 고상 상변태시 쌍정 성장(twin-growth)을 동반하므로, 형성된 결정립 내에 매우 많은 결정격자 결함들을 함유하고 있다. 이러한 인자들은 제조된 다결정 실리콘 TFT의 전자 및 홀의 이동도(mobility)를 감소시키고 문턱 전압(threshold voltage)을 상승시키는 요인으로 작용한다.
MIC 법은 비정질 실리콘이 특정 금속과 접촉함으로써 그것의 결정화가 SPC 법에 의한 결정화 온도보다 훨씬 낮은 온도에서 이루어지는 장점을 가지고 있다. MIC 법을 가능하게 하는 금속으로는, Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn 등이 있으며, 이들 금속들은 비정질 실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)을 형성하여 저온 결정화를 촉진시킨다. 그러나, MIC 법을 다결정 실리콘 TFT 제작의 실제 공정에 적용시킬 경우 채널(channel)내에 금속의 심각한 오염 문제를 야기시킨다.
MILC 법은 MIC 법의 응용기술로서, 채널 위에 금속을 증착하는 대신 게이트 전극을 형성한 후, 자기 정렬된 구조에서 소스 및 드레인 위에 금속을 얇게 증착하여 금속유도결정화(metal induced crystallization)를 유발한 후, 채널 쪽으로 측면 결정화를 유도하는 기술이다. MILC 법에 가장 많이 사용되는 금속으로는 Ni 및 Pd을 들 수 있다. MILC 법으로 제조된 다결정 실리콘은 SPC 법에 비하여 우수한 결정성 및 높은 전계 효과 이동도(field effect mobility)를 보임에도 불구하고, 높은 누설 전류 특성을 보인다고 알려져 있다. 즉, 금속 오염 문제가 MIC 법에 비하여 감소하기는 하였으나, 아직도 완전히 해결하지 못한 실정이다. 한편, MILC 법을 개량한 방법으로 전계유도방향성 결정화법(FALC: Field Aided Lateral Crystallization)이 있다. MILC 법에 비하여 FALC 법은 결정화 속도가 빠르며 결정화 방향의 이방성을 보이지만, 이 역시 금속의 오염 문제를 완전히 해결하지는 못하고 있다.
이상의 MIC 법, MILC 법, FALC 법 등의 결정화 방법은 SPC 법에 비하여 결정 화 온도를 낮추었다는 점에서는 효과적이나, 모두 금속에 의하여 결정화가 유도되는 공통점을 가지고 있으므로, 금속의 오염 문제에서 자유롭지 못하다.
따라서, 하부의 기판에 손상을 주지 않으면서 결함이 거의 없는 매우 양질의 결정립을 생성할 수 있고, 공정상의 제한 등의 문제점을 해결할 수 있는 비정질 실리콘 박막의 결정화 방법에 대한 필요성이 대두되고 있다.
본 발명은 상기와 같은 종래기술의 문제점과 과거로부터 요청되어 온 기술적 과제를 해결하는 것을 목적으로 한다.
구체적으로, 본 발명의 목적은 Non-Laser 방식에 의한 저온 결정화에 의하여 양질의 다결정 실리콘 박막을 제조하는 기술로서, 강한 전계 인가를 통해 기판의 변형이 없을 정도의 매우 짧은 시간 안에 박막의 온도를 고온으로 가열함으로써, 실리콘 박막의 결정화, 격자결함 치유, 결정 성장, 도펀트 활성화 등을 행할 수 있는 실리콘 박막의 결정화 방법을 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명에 따른 다결정 실리콘 박막의 제조방법은,
투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘을 형성하는 단계;
상기 기판 전면에 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 비정질 실리콘 박막을 결정화 하는 단계;
를 포함하는 것으로 구성되어 있다.
상기 도전층에 대한 전계 인가는, 비정질 실리콘 박막의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해지게 되는데, 인가되는 파워 밀도는 100 W/cm2 ~ 1,000,000 W/cm2 정도이며, 바람직하게는 1000 W/cm2 - 100,000 W/cm2 정도이다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 인가 시간은 연속적으로 인가되는 시간이 1/10,000,000 ~ 1 초일 수 있으며, 바람직하게는 1/100,000 ~ 1/10 초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다.
본 발명에 따르면, 도전층에 전계를 인가하여 상대적으로 짧은 시간 내에 발생시킨 고열이 주로 전도에 의해 실리콘 박막에 전달됨으로써, 비정질 실리콘의 결정화, 결정 결함의 치유, 도펀트 활성화 등을 수행하게 된다.
한편, 투명 기판과 비교하여 실리콘 박막은 상대적으로 매우 얇기 때문에 짧은 시간에 고온으로 가열된 도전층으로부터의 열전도가 실리콘 박막의 온도를 상승시키지만, 전체적인 에너지가 적기 때문에 두께가 두꺼운 기판은 높은 온도까지 가열할 수 없으므로, 실리콘 박막의 열처리가 행해질 수 있을 정도의 고열이 발생함에도 불구하고, 하부의 기판의 열변형을 초래하지 않는다.
하나의 구체적인 예에서, 상기 실리콘 박막의 결정화 방법은,
투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘과 n+로 도핑된 비정질 실리콘 박막을 연속적으로 형성하는 단계;
상기 기판 전면에 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 비정질 실리콘 박막을 결정화 하는 단계;
를 포함하는 것으로 구성된 것일 수 있다.
상기 비정질 실리콘과 n+로 도핑된 비정질 실리콘 박막은 구체적으로,비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si층으로 형성하는 것이 바람직하다.
이와 같이, 연속 증착으로 형성된 비정질 실리콘 박막 및 n+로 도핑된 비정질 실리콘 박막의 구조에서, 도전층에 전계를 인가함으로써 얻어지는 고열을 이용하여 매우 짧은 시간 내에 비정질 실리콘 박막을 결정화 하면, 결정화를 위한 열처리 시간이 매우 짧기 때문에, 활성층으로 n+ 도펀트들이 거의 확산되지 않은 상태에서 결정화가 이루어진다. 따라서, 이온 주입 공정을 요하는 Co-planar 구조 대신 Staggered 구조의 TFT 형성이 가능하게 되는 바, 이는 종래의 레이저 공정이나 또는 SPC 공정 등의 열처리 방법에 의한 결정화로는 만들기 불가능한 구조이다. 또한, 이러한 결정화 방법은 TFT 양산공정 적용 시 이온주입 공정 및 활성화 열처리 공정을 생략할 수 있으므로, 공정 비용을 낮추고 전체적인 TFT 균일도를 향상시킬 수 있는 장점이 있다.
한편, 상기 실리콘 박막의 결정화 방법은,
투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘과 n+로 도핑된 비정질 실리콘 박막을 연속적으로 형성하는 단계;
비정질 실리콘 박막과 n+로 도핑된 비정질 실리콘 박막에 사진 식각 공정을 통해 아일랜드(island)를 형성하는 단계;
상기 기판 전면에 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 비정질 실리콘 박막을 결정화 하는 단계;
를 포함하는 것으로도 구성할 수 있다.
이러한 결정화 방법의 바람직한 예로서, 상기 비정질 실리콘 박막과 n+로 도핑된 비정질 실리콘 박막이 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si층인 경우, 이러한 활성층과 소오스 드레인 층을 패턴 후 식각하여 아일랜드를 형성할 수 있으며, 전계가 인가된 상기 도전층을 소오스 드레인의 데이터 라인으로 패터닝함으로써 실리콘 박막의 결정화를 마무리할 수도 있다.
또 다른 구체적인 예에서, 상기 실리콘 박막의 결정화 방법은,
투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘을 형성하는 단계;
상기 기판의 노출된 전면 중 기판 양끝 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
상기 기판 전면에 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 비정질 실리콘 박막을 결정화 하는 단계;
를 포함하는 것으로 구성될 수 있다.
또한, 상기 실리콘 박막의 결정화 방법은,
투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하는 단계;
상기 활성층에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 단계;
상기 활성층의 소정 부분에 불순물로 도핑되어 있는 소오스 영역과 드레인 영역을 형성하는 단계;
상기 게이트 전극을 포함하는 기판의 노출된 전면 중 기판 양끝 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
상기 보호막을 사진 식각하여 소오스와 드레인 영역을 노출시키는 단계;
상기 보호막 상에 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 활성층을 어닐링하는 단계;
를 포함하는 것으로 구성될 수 있다.
이러한 결정화 방법 중 바람직한 예로서, 상기 활성층을 어닐링하는 단계에서, 어닐링에 의해 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 열처리를 행할 수도 있으며, 상기 소오스와 드레인 영역의 도핑된 실리콘 박막은 결정화 및 도펀트 활성화를 동시에 행할 수도 있다.
한편, 상기 실리콘 박막의 결정화 방법은,
기판상에 게이트 전극을 형성하는 단계;
기판의 노출된 전면 중에 게이트 전극의 양쪽 단부 전극이 형성될 부분을 제외한 나머지 부분에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속 증착하는 단계;
게이트 전극의 양쪽 단부를 포함한 기판의 노출된 전면을 덮는 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에 발생되는 열로 상기 비정질 실리콘 박막 및 도핑된 비정질 실리콘 박막을 결정화하는 단계;
를 포함하는 것으로도 구성될 수 있다.
본 발명은 또한,
투명 기판 위에 도전층을 형성하는 단계;
도전층 위에 절연막을 형성하는 단계;
도전층 위에 개재된 절연막 위에 비정질 실리콘 상태의 활성층을 형성하는 단계;
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
를 포함하는 실리콘 박막의 결정화 방법을 제공한다.
바람직하게는,
투명 기판 위에 도전층을 형성하는 단계;
상기 기판의 전면 중 기판 양끝 활성층과 연결될 부분과 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
상기 기판 전면중 전극이 형성될 부분을 제외하고 활성층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 비정질 실리콘 박막을 결정화 하는 단계;
를 포함하는 것으로도 구성될 수 있다.
한편, 상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하기 위한 구조의 바람직한 예로서, 상기 도전층과 비정질 실리콘 상태의 활성층은 각각 전계가 인가되는 양쪽 단부에서 전기적으로 연결되어 있는 바, 이러한 구조는 아크 발생을 방지할 수 있다.
하나의 구체적인 예에서, 상기 실리콘 박막의 결정화 방법은,
투명 기판 위에 도전층을 형성하는 단계;
도전층 위에 절연막을 형성하는 단계;
도전층 위에 개재된 절연막 위에 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si 층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
를 포함하는 것으로 구성될 수 있다.
바람직하게는,
투명 기판 위에 도전층을 형성하는 단계;
상기 기판의 전면 중 기판 양끝 활성층과 연결될 부분과 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
상기 기판 전면중 전극이 형성될 부분을 제외하고 활성층과 n+ Si을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 비정질 실리콘 박막을 결정화 하는 단계;
를 포함하는 것으로도 구성될 수 있다.
한편, 상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하기 위한 구조의 바람직한 예로서, 상기 도전층과 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si 층은 각각 전계가 인가되는 양쪽 단부에서 전기적으로 연결되는 구조일 수 있다.
앞서 설명한 바와 같은 투명 기판 상에 도전층이 형성된 구조들에서, 도전층 으로부터 투명 기판으로의 열전도를 최소화하고 기판으로부터 불순물의 유입을 차단할 수 있도록, 바람직하게는 투명 기판과 도전층 사이에 절연층이 개재될 수 있다.
본 발명의 제조방법과 그로부터 얻어진 다결정 실리콘 박막은 종래의 기술과 비교하여 다음과 같은 특징 내지 장점을 가지고 있다.
첫째, 결정화 방법의 실행을 위한 공정이 매우 간단하고 경제성이 높다. 공정의 실행을 위한 장비가 저렴하고 이미 확립된 기술을 이용할 수 있다. 본 발명의 실행을 위한 장치 등은 반도체 및 평판 디스플레이 산업 현장에서 이미 확립되어 있기 때문에, 종래 기술을 그대로 이용하거나 약간의 개량을 통해 사용하는 것이 가능하다.
둘째, 대면적 기판에서 양질의 균일성을 가지는 다결정 실리콘 박막을 대량 생산하는데 적합하다. 본 발명에 따르면, 기판 전체에 걸쳐 결정화가 짧은 시간내에 진행되므로 대면적 기판의 처리에 매우 유리하고, 양질의 균일도를 가지는 다결정 실리콘 박막을 제공할 수 있다.
셋째, Staggered 구조의 비정질 실리콘 TFT 제조 공정과 동일한 공정을 사용할 수 있다. Staggered 구조의 a-Si TFT 제조 공정방법인 Si 과 n+ Si 의 연속증착법을 사용하여, 도 3과 같이 결정화를 행한다면, Staggered 구조의 poly-Si TFT를 만들 수 있다.
넷째, 결정화 공정과 도펀트 활성화 공정을 동시에 할 수 있다. 본 발명의 도면들에 나타낸 것과 같이, Co-planner 구조를 만든 후에 소오스/드레인 전극 부위의 이온 주입된 도펀트 활성화 열처리와 결정화 열처리를 동시에 할 수 있다.
이하, 도면 등을 참조하여 본 발명의 예시적인 내용들을 구체적으로 설명하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
도 1은 비정절 실리콘 박막의 결정화를 위한 본 발명의 하나의 실시예에 따른 기판의 구성 모식도가 도시되어 있다.
도 1을 참조하면, 기판(20) 위에 절연층(40), 비정질 실리콘(a-Si) 박막(30) 및 제 2 절연층(42), 도전층(50)을 순차적으로 형성하고, 도전층(50)에 전계를 인가한다.
기판(20)의 소재는 특별히 제한되는 것은 아니고, 예를 들어, 유리, 석영, 플라스틱 등의 투명기판 소재가 가능하며, 경제적인 측면에서 유리가 더욱 바람직하다. 그러나, 평판 디스플레이 분야의 최근 연구 경향을 살펴보면, 내충격성과 생산공정성 등이 우수한 플라스틱 소재의 기판 등에 대한 많은 연구들이 진행되고 있으며, 본 발명의 방법은 이러한 플라스틱 소재의 기판에도 그대로 적용될 수 있다.
한편, 제 1 절연층(40)은 추후 공정에서 생성될 수 있는 기판(20) 내부의 일부 물질, 예를 들어, 유리기판의 경우 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화물(SiO2) 또는 실리콘 질화물을 증착하여 형성하는데, 두께는 통상 2000 - 5000 Å 정도인 것이 바람직하지만, 그것으로 한정되는 것은 아니다. 향후 기술의 발달에 따라서는, 비정질 실리콘 박막(30)이 절연층(40) 없이 기판 상에 직접 형성될 수도 있으며, 본 발명의 방법은 그러한 구조에 적용될 수 있으므로, 본 발명의 범주는 그러한 구조를 포함하는 것으로 해석되어야 한다.
비정질 실리콘 박막(30)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 그것의 두께는 통상 300 - 2000 Å인 것이 바람직하지만 그것으로 한정되는 것은 아니다. 또한, 비정질 실리콘 박막(30)은 단일 Si 박막일 수도 있고, a-Si과 n+ Si의 2층 구조일 수도 있다.
제 2 절연층(42)은 어닐링 과정에서 도전층(50)에 의해 비정질 실리콘 박막(30)이 오염되는 것을 방지하는 역할을 하며, 제 1 절연층(40)과 동일한 물질로 형성될 수도 있다. a-Si 위에 n+ Si이 연속 증착될 경우에는 전도체로부터의 오염문제가 없기 때문에, 제 2 절연층을 형성하지 않을 수도 있다.
도전층(50)은 전기 전도성 물질의 박층으로서, 예를 들어, 스퍼터링(Sputtering), 기상증착(Evaporation) 등의 방법에 의해 형성될 수 있다. 도전층(50)은 추후 전계 인가에 의한 주울 가열 시 균일한 가열을 위하여 두께를 균일하게 유지하도록 하는 것이 필요하다. 제 2 절연층(42)이 형성된 경우에는, 도전층(50)의 외주면 일부는 실리콘 박막(30)에 접촉되도록 도포되어 있어서, 추후 전계 인가시 아크 발생을 방지한다. 도전층(50)은, 예를 들어, ITO 박막 또는 투명 전도막이거나 금속 박막일 수 있다.
도전층(50)에 대한 전계의 인가는 상온에서 할 수 있으며, 적절한 온도로 예열한 후에 할 수도 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 기판(20)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 기판(20)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리로에 투입하는 방법, 램프 등의 복사열을 조사하는 등이 사용될 수 있다.
도전층(50)에 대한 전계 인가는, 앞서 설명한 바와 같이, 비정질 실리콘 박막(30)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 짧은 시간 동안 인가 방식으로 수행된다.
도 2는 비정질 실리콘 박막의 결정화를 위한 본 발명의 다른 하나의 실시예에 따른 기판의 구성 모식도가 도시되어 있다.
도 2를 참조하면, 기판(20) 위에 절연층(40), 도전층(50) 및 제 2 절연층(42), 비정질 실리콘(a-Si) 박막(30)을 순차적으로 형성하고, 도전층(50)에 전계를 인가한다. 이 구조는 전도체(도전층)의 위치가 활성층(비정질 실리콘 박막)의 하부에 위치하기 때문에, 제 2 절연층의 생략이 불가능하다는 차이점이 있으나, 기본적인 개념은 도 1과 동일하다.
도 3 및 4는 본 발명의 또 다른 적용예들로서, 도 1과 도 2의 구조에서 비정 질 실리콘 박막의 증착 시에 활성층과 소오스 드레인의 n+ Si을 연속 증착하고 전계를 인가하여 결정화를 행하는 공정에 대한 모식도가 도시되어 있다. 본 구조는 Staggered 구조의 TFT 형성을 가능하게 한다.
도 3을 참조하면, 기판(20) 위에 절연층(40)을 형성한 후, 활성층인 a-Si 박막(30) 상부에, 연속증착법을 이용하여 소오스 및 드레인으로 형성될 n+ Si(31)을 증착한다. 그런 다음, 도전층(50)을 형성하여 전계를 인가한다. 전계 인가 후, 활성층인 a-Si 박막(30)과 소오스 및 드레인으로 형성될 n+ a-Si 박막(31)이 동시에 결정화 된다.
도 4를 참조하면, 기판(20) 위에 절연층(40)을 형성한 후 도전층(50)을 형성하고, 그 위에 절연층(42)을 형성한 후, 활성층인 a-Si 박막(30) 상부에 연속증착법을 이용하여, 소오스 및 드레인으로 형성될 n+ Si(32)을 증착한다. 그런 다음, 도전층(50)에 전계를 인가한다. 전계 인가 후, 활성층인 a-Si 박막(30)과 소오스 및 드레인으로 형성될 n+ a-Si 박막(31)이 동시에 결정화 된다. 편의를 위하여, 도면에서는 전원이 적층 구조의 최상단에 접속되는 것으로 표현하였지만, 실질적으로는 도전층(50)에만 접속되거나, 또는 도 2에서와 같이 도전층(50)을 포함한 전체 적층 구조 상에 접속되도록 구성한다.
도 5 및 도 6은 본 발명의 또 다른 적용예들에 따른 기판의 구조 모식도들이 도시되어 있다.
우선 도 5를 참조하면, 기판(20) 위에 절연층(40), 비정질 실리콘(a-Si) 박막(30) 및 n+ 소오스/드레인층(32)을 순차적으로 형성하고, 비정질 실리콘 박막과 n+ 박막에 대해 사진 식각 공정을 행하여 아일랜드를 형성한다. 그런 다음, 도전층(50)을 형성하고, 전계를 인가하여 결정화를 행한다. 주울 가열 소스인 도전층(50)은 추후 소오스/드레인 데이터 라인으로 활용될 수 있다.
도 6을 참조하면, 기판(20) 위에 게이트 전극(60)을 형성하고, 그 위에 절연층(40), 비정질 실리콘(a-Si) 박막(30) 및 n+ 소오스/드레인층(32)을 순차적으로 형성한 후, 비정질 실리콘 박막과 n+ 박막에 대해 사진 식각 공정을 행하여 아일랜드를 형성한다. 그런 다음, 도전층(50)을 형성하고, 전계를 인가하여 결정화를 행한다. 주울 가열 소스인 도전층(50)은 추후 소오스/드레인 데이터 라인으로 활용될 수 있다.
도 10 내지 16에는 본 발명의 방법에 따라 비정질 실리콘 박막을 결정화 함으로써, TFT를 형성하는 하나의 실시예에 따른 일련의 제조 공정들을 보여주는 모식도들이 도시되어 있다.
우선 도 10 내지 13을 참조하면, 기판(20) 위에 절연층(40), 비정질 실리콘(a-Si) 박막(30) 및 n+ 소오스/드레인층(32)을 순차적으로 형성하고, 비정질 실리콘 박막과 n+ 소오스/드레인 박막층에 대해 사진 식각 공정을 행하여 아일랜드를 형 성한 다음, 도전층(50)을 형성하고 도전층에 전계를 인가하여 결정화함으로써, 추후 소오스/드레인 데이터 라인으로 활용될 수 있는 도전층(50)이 형성된 도 5와 같은 구조의 기판(도 13)을 제조한다.
도 14 내지 16을 참조하면, 도 13의 도전층(50)에서 소오스/드레인 데이터 라인이 형성된 도전층(50)을 게이트 전극이 형성될 수 있도록 패터닝 한 후, 도전층 전체에 다시 절연층(45)을 형성하고, 패터닝 된 소오스/드레인 데이터 라인에 게이트 전극(60)을 형성함으로써, TFT를 완성할 수 있다. 이와 같은 일련의 제조공정을 통해 기존 공정에 비해 훨씬 적은 비용과 노력으로 TFT를 제조할 수 있다.
본 발명의 방법에서 전계의 인가에 의해 도전층에서 일어나는 '주울 가열(Joule Heating)'이란, 도체를 통하여 전류가 흐를 때 저항으로 인하여 발생되는 열을 이용하여 가열하는 것을 의미한다.
전계의 인가로 인한 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지량은 하기 식으로 표시될 수 있다.
W = V x I
상기 식에서, W 는 주울 가열의 단위 시간당 에너지량, V 는 도전층의 양단에 걸리는 전압, I 는 전류를 각각 의미한다.
상기 식으로부터, 전압(V)이 증가할수록, 및/또는 전류(I)가 클수록, 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지량이 증가함을 알 수 있다. 주울 가열에 의해 도전층의 온도가 올라가면 도전층의 하부에 위치하는 실리콘 박막과 기판으로 열전도가 일어나게 된다. 그러므로, 기판의 열변형을 동반하지 않으 면서 열전도에 의해 실리콘 박막의 온도를 결정화 또는 도펀트 활성화가 가능한 온도로 올리기 위하여, 본 발명에서는 적절한 전압 및 전류를 시편에 짧은 시간 동안에 인가한다. 인가된 에너지량이 충분하다면 단 한번의 shot으로 공정이 끝날 수 있고, 불충분하다면 적절한 시간 간격을 두고 여러 번의 shot으로 결정화 공정을 달성할 수 있다. 도 6에는 전계 인가 방법의 하나의 예로서 경시적으로 반복적인 shot 공정에 대한 그래프가 도시되어 있다.
줄 가열 결정화 시 중요한 요소는 전계의 인가시간이며, 본 발명의 방법에서 전계의 인가 시간(1 회 인가 시간)은 앞서 설명한 바와 같이 1/100,000 ~ 0.1 초 정도이다. 이러한 짧은 결정화 시간은 도전층이 매우 고온으로 가열됨에도 불구하고 하부의 기판(예를 들어, 유리기판)이 변형됨이 없이 상부의 실리콘 박막에서 결정화 또는 도펀트 활성화가 달성될 수 있도록 하여 준다. 또한 Staggered 구조 적용 시 활성층으로 n+ 도펀트들이 확산하지 못하기 때문에 기존의 a-Si TFT 공정을 그대로 사용할 수 있다는 장점을 가지고 있다.
이하, 실시예를 참조하여 본 발명을 상술하지만 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
[실시예 1]
가로 x 세로 x 두께가 2 ㎝ x 2 ㎝ x 0.7 ㎜인 유리기판 상에 PECVD 법에 의해 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성하였다. 상기 제 1 절연층 상에 PECVD 법에 의해 두께 500 Å의 비정질 실리콘 박막을 증착한 후, 다시 PECVD 법에 의해 두께 1000 Å의 SiO2 층(제 2 절연층)을 증착하였다. 상기 제 2 절연층 상에 스퍼터링법에 의해 두께 1000 Å의 ITO 박막(도전층)을 증착하여, 도 1에서와 같이 비정질 실리콘 박막을 포함하고 있는 기판을 제조하였다. 도전층의 저항을 측정한 결과 20 Ω이었다.
이와 같이, 제조된 시편의 도전층에 300 V - 15 A를 1 분 간격으로 0.05 초간 인가하는 과정을 상온에서 총 5 회 반복하였다. 결과적으로 대략 0.25 초 동안의 전계 인가를 행하였다. 이러한 1회 전계 인가 시 도전층에서 가해진 에너지량은 1125 Watt/cm2 이었다.
도 7-(a)는 상온에서 전계 인가 전의 비정질 실리콘 박막을 보여주는 시편의 사진이고, 도 7-(b)는 전계 인가 시 주울 가열에 의한 고온 가열로 인하여 실리콘 박막이 발광하는 모습을 보여주는 사진이며, 도 7-(c)는 1 회의 전계 인가 후 다결정 실리콘 박막으로 변화한 시편의 사진이다. 도 7-(b)에서의 발광 현상으로 볼 때, 도전층의 순간 온도는 적어도 1000℃ 이상으로 상승하는 것으로 추측된다. 이러한 고열은 상부에 위치한 실리콘 박막으로 전도되어 비정질 실리콘을 결정화시킨다.
[실시예 2]
가로 x 세로 x 두께가 2 ㎝ x 2 ㎝ x 0.7 ㎜인 유리기판 상에 PECVD 법에 의 해 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성하였다. 상기 제 1 절연층 상에 스퍼터링법에 의해 두께 1500 Å의 ITO 박막(도전층)을 증착한 후 상기 ITO 박막(도전층) 상에 PECVD 법에 의해 두께 1000 Å의 SiO2 층(제 2 절연층)을 증착하였다. 그런 다음, 상기 절연층 위에 PECVD 법에 의해 두께 500 Å의 비정질 실리콘 박막을 증착하여, 도 2에서와 같이 비정질 실리콘 박막을 포함하고 있는 기판을 제조하였다. 도전층의 저항을 측정한 결과 10 Ω이었다.
이와 같이, 제작된 시편의 도전층에 300 V - 30 A 조건의 정전류를 1 분 간격으로 0.009 초간 인가하는 과정을 총 10 회 반복하였다. 이러한 전계 인가시 도전층에서 가해진 단위시간당 에너지량은 3000 Watt/cm2 이었다.
도 8-(a)는 상온에서 전계 인가 전의 비정질 실리콘 박막을 보여주는 시편의 사진이고, 도 8-(b)는 전계 인가 시 주울 가열에 의한 고온 가열로 인하여 실리콘 박막이 발광하는 모습을 보여주는 사진이며, 도 8-(c)는 1 회의 전계 인가 후 다결정 실리콘 박막으로 변화한 시편의 사진이다. 도 8-(b)에서의 백색 발광 현상으로 볼 때, 도전층의 순간 온도는 적어도 1000℃ 이상으로 상승하는 것으로 추측된다. 이러한 고열은 상부에 위치한 실리콘 박막으로 전도되어 비정질 실리콘을 결정화시킨다.
도 9에는 이러한 열처리 후의 실리콘 박막에 대해 Bright Field TEM 분석을 행한 결과가 개시되어 있다. 도 9을 참조할 때, 본 발명에 의하여 제조된 다결정 실리콘 박막의 미세구조는 결정립 크기가 매우 균일한 나노 사이즈 다결정 실리콘 박막의 구조를 보여주고 있다. 이러한 결정구조는 본 발명에 의하여 처음 보고되는 구조이며, 종래의 기술로는 만들 수 없는 구조이다. 본 발명의 경우, 가열 속도가 적어도 1,000,000℃/sec 이상을 상회하기 때문에, 고온에서의 미세구조를 그대로 반영한다. 그러나, 종래의 열처리 방법 중 가장 가열 속도가 빠른 RTA의 경우, 열처리 속도가 100℃/sec 단위이기 때문에, 가열 도중 다결정 실리콘으로 변태되어, 원하는 높은 온도에서의 미세구조를 반영할 수 없다. 본 실시예에서 제조된 다결정 실리콘은, 결정립의 크기가 매우 작고, 결정립의 형상이 등축 형상을 보여주고 있다. 이러한 구조는 다른 열처리에서는 얻을 수 없는 미세구조로, AMOLED의 응용에 매우 적합한 구조로 사료된다. 이러한 결정화 열처리에도 불구하고, 도전층 하부에 위치한 유리기판은 전혀 변형되지 않았음을 확인할 수 있었다.
[실시예 3]
가로 x 세로 x 두께가 2 ㎝ x 2 ㎝ x 0.7 ㎜인 유리기판 상에 PECVD 법에 의해 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성하였다. 상기 제 1 절연층 상에 PECVD 법에 의해 두께 800 Å의 비정질 실리콘 박막을 증착한 후, 다시 PECVD 법에 의해 두께 300 Å의 n+ Si 층(소오스 드레인 층)을 증착하였다. 상기 n+ Si 층 상에 스퍼터링법에 의해 두께 1000 Å의 ITO 박막(도전층)을 증착하여, 도 3에서와 같이 비정질 실리콘 박막을 포함하고 있는 기판을 제조하였다. 도전층의 저항을 측정한 결과 20 Ω이었다.
이와 같이, 제조된 시편의 도전층에 300 V - 15 A를 1 분 간격으로 0.05 초간 인가하는 과정을 상온에서 총 5 회 반복하였다. 결과적으로 대략 0.25 초 동안의 전계 인가를 행하였다. 이러한 1회 전계 인가 시 도전층에서 가해진 에너지량은 1125 Watt/cm2 이었다.
결정화 열처리에도 불구하고, 매우 짧은 가열시간으로 인해, 소오스 드레인 층의 도펀트들이 결정화된 실리콘 박막으로 확산하지 않음을 확인할 수 있었다. 이러한 결과는, 종래의 열처리 기술로는 만드는 것이 불가능한 staggered 구조의 poly-TFT 형성이 가능함을 보여준다.
이상의 설명과 같이, 본 발명에 따른 결정화 방법은, 유리 기판의 열변형을 유발하지 않고, MIC 및 MILC 등의 결정화 방법에 의하여 제조된 다결정 실리콘 박막에서 나타나는 촉매 금속의 오염으로부터 완전히 자유로우며, 동시에 ELC 방법에 의하여 제조된 다결정 실리콘 박막에서 나타나는 표면 돌출 현상을 수반하지 않고, 결정화가 박막 전체에 걸쳐서 매우 균일하게 이루어지는 효과가 있다.
본 발명이 속한 분야에서 통상의 지식을 가진 자라면, 상기 내용을 바탕으로 본 발명의 범주내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.

Claims (20)

  1. 투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하는 단계;
    상기 기판 전면에 도전층을 형성하는 단계; 및
    상기 도전층에 100 W/cm2 ~ 1,000,000 W/cm2의 파워 밀도로 1/10,000,000 ~ 1 초 시간 동안 전계를 인가하여, 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  2. 제 1 항에 있어서,
    투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si 층을 형성하는 단계;
    상기 기판 전면에 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  3. 제 1 항에 있어서,
    투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si 층을 형성하는 단계;
    상기 활성층과 소오스 드레인 층을 패턴 후 식각하여 아일랜드를 형성하는 단계;
    상기 기판 전면에 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  4. 제 3 항에 있어서, 전계가 인가된 상기 도전층을 소오스 드레인의 데이터 라인으로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  5. 제 1 항에 있어서,
    투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하는 단계;
    상기 기판의 노출된 전면 중 기판 양끝 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
    상기 기판 전면에 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  6. 제 5 항에 있어서,
    투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하는 단계;
    상기 활성층에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 단계;
    상기 활성층의 소정 부분에 불순물로 도핑되어 있는 소오스 영역과 드레인 영역을 형성하는 단계;
    상기 게이트 전극을 포함하는 기판의 노출된 전면 중 기판 양끝 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
    상기 보호막을 사진 식각하여 소오스와 드레인 영역을 노출시키는 단계;
    상기 기판 전면에 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 활성층을 어닐링하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  7. 제 6 항에 있어서, 상기 어닐링에 의해, 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 열처리를 행하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  8. 제 6 항에 있어서, 소오스와 드레인 영역의 도핑된 실리콘 박막이 결정화 및 도펀트 활성화를 동시에 행하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  9. 제 1 항에 있어서,
    기판상에 게이트 전극을 형성하는 단계;
    기판의 노출된 전면 중에 게이트 전극의 양쪽 단부 전극이 형성될 부분을 제외한 나머지 부분에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속 증착하는 단계;
    게이트 전극의 양쪽 단부를 포함한 기판전면을 덮는 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에 발생되는 열로 상기 비정질 실리콘 박막 및 도핑된 비정질 실리콘 박막을 결정화하는 단계;
    를 포함한 실리콘 박막의 결정화 방법.
  10. 투명 기판 위에 도전층을 형성하는 단계;
    도전층 위에 절연막을 형성하는 단계;
    도전층 위에 개재된 절연막 위에 비정질 실리콘 상태의 활성층을 형성하는 단계;
    상기 도전층에 100 W/cm2 ~ 1,000,000 W/cm2의 파워 밀도로 1/10,000,000 ~ 1 초 시간 동안 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  11. 제 10 항에 있어서, 상기 도전층과 비정질 실리콘 상태의 활성층이 전계가 인가되는 양쪽 단부에서 전기적으로 연결되는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  12. 제 10 항에 있어서,
    투명 기판 위에 도전층을 형성하는 단계;
    도전층 위에 절연막을 형성하는 단계;
    도전층 위에 개재된 절연막 위에 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si 층을 형성하는 단계;
    상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 비정질 실리콘을 결정화하는 단계;
    를 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  13. 제 12 항에 있어서, 상기 도전층과 비정질 실리콘 상태의 활성층과 n+로 도핑된 소오스 드레인 Si 층이 전계가 인가되는 양쪽 단부에서 전기적으로 연결되는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  14. 제 10 항 또는 제 11 항에 있어서, 상기 투명 기판과 도전층 사이에 절연막이 개재되어 있는 것을 특징으로 하는 결정화 방법.
  15. 제 1 항 또는 제 10 항에 있어서, 상기 기판은 유리 기판 또는 플라스틱 기판인 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  16. 제 1 항 또는 제 10 항에 있어서, 상기 도전층은 ITO 박막 또는 투명 전도막인 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  17. 제 1 항 또는 제 10 항에 있어서, 상기 도전층은 금속 박막인 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  18. 제 1 항 또는 제 10 항에 있어서, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물 층인 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  19. 제 1 항 또는 제 10 항에 있어서, 상기 도전층에 전계를 인가하는 온도가 상온인 것을 특징으로 하는 실리콘 박막의 결정화 방법.
  20. 제 1 항 또는 제 10 항에 있어서, 상기 도전층에 전계를 인가하기 전에 기판의 온도를 변형이 일어나지 않은 정도의 범위 내에서 예열하는 과정을 더 포함하는 것을 특징으로 하는 실리콘 박막의 결정화 방법.
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