KR20030005911A - 비정질막 결정화방법 및 이를 이용한 액정표시소자의제조방법 - Google Patents

비정질막 결정화방법 및 이를 이용한 액정표시소자의제조방법 Download PDF

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Abstract

본 발명은 인을 도핑하여 금속유도 결정화방법으로 비정질막을 결정화하는 비정질막 결정화방법 및 이를 적용한 액정표시소자의 제조방법에 관한 것으로서, 특히 상기 비정질막 결정화방법은 기판 상에 불순물이 포함된 비정질막을 형성하는 단계와, 상기 비정질막 상에 금속층을 형성하는 단계와, 상기 비정질막을 열처리하는 단계와, 상기 비정질막에 전계를 인가해주는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

비정질막 결정화방법 및 이를 이용한 액정표시소자의 제조방법{Method For Crystallizing Amorphous Layer And Method For Fabricating Liquid Crystal Display Device By Using Said Method}
본 발명은 비정질막 결정화 방법에 관한 것으로, 특히 결정성을 향상키고자 하는 비정질막 결정화방법 및 이를 적용한 액정표시소자의 제조방법에 관한 것이다.
소자가 대면적, 고집적화 됨에 따라 스위칭 소자의 박막화가 이루어지며, 이에 따라서 기존의 비정질실리콘 박막트랜지스터가 다결정실리콘 박막트랜지스터로 대체되고 있는 추세이다.
비정질실리콘 박막트랜지스터의 공정온도는 350℃ 이하로 유리기판에 쉽게 만들 수 있지만, 이동도(mobility)가 낮아 고속동작 회로에는 사용하기 어렵다.
그러나, 다결정실리콘은 비정질실리콘에 비하여 이동도가 크기 때문에 기판상에 구동회로를 만들 수 있다. 따라서, 다결정실리콘은 고해상도, 대면적 소자의 스위칭소자로 유리하다.
다결정실리콘을 형성하는 방법에는 직접 다결정실리콘을 증착하는 방법과, 비정질 실리콘을 증착한 후에 열처리하여 다결정으로 결정화하는 방법이 있다.
전자의 방법으로는 저압화학기상증착법(LPCVD법 : Low Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(PECVD법 : Plasma Enhanced Chemical Vapor Deposition) 등이 있는데, 상기 LPCVD법은 550℃이상의 고온상태에서 비정질실리콘을 증착하기 때문에 유리기판을 사용하지 못하고, 고가의 실리카(Silica) 또는 석영(Quarz)을 사용해야 한다는 단점이 있고, 상기 PECVD법은 SiF4/SiH4/H2혼합가스를 사용하여 증착하는 방법으로 400℃이하의 저온에서 증착 가능하지만, 박막의 특성이 좋지 못하다는 단점이 있다.
따라서, 현재는 후자의 방법들이 널리 사용되고 있다.
후자의 방법으로는 고상결정화법(SPC법 : Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA법 : Eximer Lazer Annealing), FE-MIC법(Field Enhanced - Metal Induced Crystallization)이 포함되는 금속유도결정화법(MIC법 : Metal Induced Crystallization) 등이 있는데, 여기서, SPC법은 600℃ 이상의 반응로(furnace) 속에서 장시간(≥20시간) 열처리하여 다결정실리콘 박막을 제작하는 비교적 간단한 결정화 방법이나 높은 결정화 온도와 긴 열처리 시간이 필수적이다. 그리고, 결정화된 결정립(grain) 내부에 많은 결함(defect)이 있어 소자 제작에 어려움이 있으며, 높은 결정화 온도로 인하여 유리기판을 사용할 수 없다는 단점이 있다.
ELA법은 짧은 파장의 강한 에너지를 가지는 엑시머 레이저를 순간적으로 조사하여 박막을 결정화하는 방법으로 400℃이하의 저온 결정화가 가능하고, 크기가 크고 우수한 특성을 가진 결정립의 제조가 가능하다. 그러나, 결정화가 불균일하게 진행되고 고가의 부대장비를 필요로 하기 때문에 대량생산 및 대면적의 소자를 제작하기 어렵다.
이 밖에 게르마늄(Ge) 등의 불순물을 넣어 결정화를 유도하는 방법, 마이크로파(microwave)를 이용하여 박막을 결정화시키는 방법 등이 제안되고 있으나, 아직까지는 우수한 소자 특성이 나오지 않고 있다.
이 중, 비정질실리콘 박막에 촉매금속을 첨가한 후, 전계를 인가하여 결정화시키는 방법으로 FE-MIC법이 있는데, 비정질실리콘 박막과 접합하여 있는 촉매금속에 의해 실리콘의 결합 에너지가 작아지기 때문에 상대적으로 낮은 온도에서 결정화 반응이 일어난다. 따라서, 박막의 결정화 온도가 현저히 낮아지고 결정화 시간도 단축되며, 대면적 유리기판 적용에 유리하다.
통상, 상기 FE-MIC법은 촉매 금속의 양에 영향을 받는데, 촉매 금속의 양이 증가함에 따라 결정화 온도는 낮아지는 경향이 있다.
한편, 비정질실리콘 박막의 결정화에 작용하는 중요한 3가지 요소는 인큐베이션 시간(incubation time), 핵 생성율(nucleation rate), 결정립 성장속도(grain growth rate)이다.
여기서, 인큐베이션 시간은 결정화 핵이 나타날 때까지 필요한 시간을 말하며, 핵 생성율과 그레인 성장속도는 결정화 핵이 생성되고 성장하는 비율을 말한다. 따라서, 결함이 없고 결정립의 크기를 증가시키기 위해서는 핵 생성율을 줄이고 그레인 성장속도를 증가시켜야 한다.
이하, 첨부된 도면을 참조하여 종래 기술의 비정질막 결정화방법 및 이를 적용한 액정표시소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 비정질막 결정화방법을 설명하기 위한 공정단면도이다.
먼저, 비정질막 결정화방법을 살펴보면, 도 1a에서와 같이, 기판(1) 상에 버퍼층(2)을 형성하고, 그 위에 실란 가스를 사용하는 PECVD(Plasma-Enhanced CVD), LPCVD(Low-Pressure CVD), Sputter 등의 방법을 이용하여 300 - 400 ℃ 에서 비정질실리콘(Amorphous Silicon)을 증착하여 비정질실리콘 박막(3)을 형성한다.
다음, 도 1b에서와 같이, 상기 비정질실리콘 박막(3) 상에 비반응성 기체의 플라즈마를 이용하여 니켈(Ni)등의 금속을 증착시킴으로써 촉매 금속층(4)을 형성한다. .
이어, 상기 촉매금속층(4)이 형성된 비정질실리콘 박막의 양 끝에 전극(5)을 설치하여 전압을 인가함으로써 촉매금속층의 자유전자가 활동하게 한다. 그러면, 니켈의 자유전자에 의해 실리콘의 결합에너지가 작아져 결정화 온도가 낮추어지고, 니켈원자가 실리콘층에 확산하여 니켈실리사이드(NiSi2)가 형성된다.
계속해서, 상기 니켈실리사이드에 의해 <111>방향의 막대모양의 결정립이 성장하고, 이러한 막대모양의 결정성장에 의해 비정질실리콘 박막(3)이 다결정실리콘 박막으로 결정화된다.
이러한 금속유도 결정화방법은 촉매 금속이 포함된 비정질실리콘 박막에 전기장을 인가함으로써, 기존의 금속유도 결정화방법에서 요구되는 결정화시간을 극도로 단축시키고, 결정화온도를 낮춘다.
이와같은 비정질막 결정화방법은 반도체 소자, 액정표시소자 등에 적용하여 이동도 높은 소자로 제작할 수 있다.
상기 결정화방법을 이용한 액정표시소자의 제조방법은 먼저, 결정화된 다결정실리콘 박막을 패터닝하여 활성 반도체층을 형성하고, 상기 반도체층을 포함한 전면에 실리콘질화물(SiNx)을 증착하여 게이트 절연막을 형성한다.
이 후, 상기 게이트 절연막 상에 저저항의 금속막을 증착하고 사진식각(photolithography) 방법으로 패터닝하여 게이트 배선 및 게이트 전극을 형성하고, 상기 게이트 패턴들을 마스크로 하여 상기 반도체층에 불순물을 이온주입함으로써 소스/드레인 영역을 형성한다.
다음, 상기 게이트 배선에 교차하는 데이터 배선과 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성한다. 이 때, 상기 데이터 패턴들은 층간절연막에 의해 상기 게이트 패턴들과 절연된다.
이어, 상기 소스/드레인 전극을 포함한 전면에 보호막을 형성하고, 상기 보호막을 관통하여 상기 드레인 전극과 연결되는 화소전극을 형성하면 액정표시소자의 어레이 기판이 완성된다.
상기 어레이 기판에 컬러필터기판을 대향합착하고, 그 사이에 액정층을 형성하면 액정표시소자가 된다.
상기와 같은 종래의 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법은 다음과 같은 문제점이 있다.
즉, 전계를 이용한 금속 유도 결정화방법은 결정립 성장속도를 증가시킴으로써 비정질실리콘의 결정화 온도를 낮출 수 있으나, 결정화된 다결정실리콘의 결정립 크기를 증가시키는 데에는 한계가 있다.
결정립의 크기가 충분히 크지 못하면, 결정립과 결정립의 사이에 경계면(grain boundary)이 많아지고 이에 의해 전자의 이동이 방해받아 소자의 이동도가 크게 떨어진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 인이 도핑된 비정질막을 금속 유도 결정화시켜 결정립의 결정성을 향상시키고자 하는 비정질막 결정화방법 및 이를 적용한 액정표시소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 의한 비정질막 결정화방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 의한 비정질막 결정화방법을 설명하기 위한 공정단면도.
도 3은 본 발명의 제 2 실시예에 의한 비정질막 결정화방법을 설명하기 위한 단면도.
도 4는 본 발명에 의한 다결정실리콘 박막의 전기전도도 특성을 나타낸 그래프.
도 5a는 인이 도핑되지 않은 상태에서 결정화된 다결정실리콘 박막의 투과전자현미경 사진도.
도 5b는 인이 도핑된 상태에서 결정화된 다결정실리콘 박막의 투과전자현미경 사진도.
도 6a 내지 6f는 본 발명에 의한 액정표시소자의 제조방법.
*도면의 주요 부분에 대한 부호설명
11,111 : 기판 12, 112 : 실리콘산화막
13, 113 : 비정질실리콘 박막 14, 114 : 촉매금속
15, 115 : 전극 123 : 반도체층
123a,123b : 소스/드레인 영역 123b : 채널 영역
124 : 게이트 절연막 125 : 게이트 전극
126 : 층간절연막 127 : 데이터 배선
127a,127b : 소스/드레인 전극 128 : 보호막
129 : 화소전극
상기와 같은 목적을 달성하기 위한 본 발명의 비정질막 결정화방법은 기판 상에 불순물이 포함된 비정질막을 형성하는 단계와, 상기 비정질막 상에 금속층을 형성하는 단계와, 상기 비정질막을 열처리하는 단계와, 상기 비정질막에 전계를 인가해주는 단계를 포함하여 이루어지는 것을 특징으로 한다.
그리고, 본 발명에 의한 액정표시소자의 제조방법은 제 1 기판 상에 불순물이 포함된 비정질실리콘 박막을 형성하는 단계와, 상기 비정질실리콘 박막 상에 금속층을 형성하는 단계와, 상기 비정질실리콘 박막을 열처리하고, 전계를 인가하여 다결정화하는 단계와, 상기 결정화된 비정질실리콘 박막을 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층 소정 부위에 상기 반도체층과 절연된 게이트 전극을 형성하는 단계와, 상기 반도체층에 이온주입하여 소스/드레인 영역을 형성하는 단계와, 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계와, 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계와, 상기 제 1 기판에 대향하는 제 2 기판과의 사이에 액정층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 본 발명은 불순물이 도핑된 비정질막을 촉매금속을 이용한 금속 유도 결정화법으로 결정화함으로써 결정립의 크기를 최대한 크게 하여 소자의 이동성을 향상시키고자 하는 것을 기술적 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법을 상세히 설명하면 다음과 같다.
제 1 실시예
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 공정단면도이다.
제 1 실시예는 불순물을 포함하는 비정질실리콘 박막에 촉매금속을 증착한후, 금속 유도 결정화방법으로 결정화하는 것을 특징으로 한다.
구체적으로, 도 2a에서와 같이, 기판(11) 상에 실리콘막을 형성한 다음, 800∼1200℃의 고온에서 산소(O2)나 수증기를 접촉시켜 화학반응시킴으로써 버퍼층인 실리콘 산화막(SiO2)(12)을 형성한다.
여기서, 실리콘 산화막은 기판(11)의 불순물들이 비정질실리콘 박막(13)으로 확산하는 것을 방지하고, 향후 결정화 공정시 기판(11)으로의 열유입을 차단하는 역할을 한다.
그리고, 도 2b에서와 같이, 상기 실리콘 산화막(12) 상에 실란 가스를 사용하는 PECVD(Plasma-Enhanced CVD), LPCVD(Low-Pressure CVD), Sputter 등의 방법을 이용하여 300 - 400 ℃ 에서 비정질실리콘(Amorphous Silicon)을 증착하여 비정질실리콘 박막(13)을 형성한다.
다음, 상기 비정질실리콘 박막(13) 상에 10×10㎝2크기의 인(P) 이온을 1011∼1013㎝-2의 도즈량만큼 도핑한다. 상기 인 이외에도 불소(F) 또는 염소(Cl)를 도핑할 수 있으며, 이온빔을 이용하여 상기의 불순물 이온을 도핑한다.
이와같이, 비정질실리콘 박막(13)에 상기 불순물 이온을 도핑하면 비정질실리콘의 페르미 준위가 상승하여 전기전도도 활성화 에너지가 감소한다. 그리고, 비정질실리콘 박막에 불순물 이온을 도핑하면 결정화 초기에 형성되는 결정화 핵의 밀도가 감소되기 때문에 결정화된 다결정실리콘의 결정립의 크기가 커지고, 그 결정성이 향상된다.
이어서, 도 2c에서와 같이, 상기 비정질실리콘 박막(13) 상에 촉매금속(14)을 5×1012∼1014㎝-2되도록 균일하게 증착시킨다. 상기 촉매금속(14)으로는 니켈(Ni) 또는 코발트(Co)를 사용하는데, 이는 상기 니켈, 코발트가 실리사이드를 형성시, 실리콘과의 격자 미스매치(lattice mismatch) 확률이 가장 적기 때문이다.
상기 촉매금속(14)은 소량의 촉매금속만을 증착시키기 위해 비반응성 기체의 플라즈마를 이용하여 증착하거나 이온 빔 또는 금속용액을 이용하여 증착한다.
이 때, 촉매금속의 양을 제어하는 것이 중요한데, 촉매금속의 양이 많아지면 결정화온도는 낮아지지만, 잔류하는 촉매금속으로 인하여 누설전류가 발생하고, 결정화 핵이 상대적으로 많아져서 결정립의 크기가 커지지 못하기 때문이다.
특히, 하나의 결정화 핵으로부터 성장한 결정립이 인접한 결정립과 만나게 되면 결정립 사이에 경계면이 형성되고, 형성된 결정립의 경계면은 다결정실리콘의 질을 저하시키므로 결정성 향상을 위해서 결정화 핵의 밀도를 감소시켜야 한다.
계속하여, 도 2d에서와 같이, 비정질실리콘 박막(13)을 열처리하는 어닐링공정을 수행한다. 이 때, 촉매금속이 실리콘층 경계면에서 실리콘층 방향으로 확산하여 실리사이드상을 형성하고, 이러한 실리사이드가 결정화를 촉진하여 결정화온도를 낮춘다.
다음, 도 2e에서와 같이, 촉매금속(15)이 배치된 비정질실리콘 박막(13) 양쪽 끝에 전극(15)을 설치하여 전계를 인가한다.
이 때, 상기 전극용 물질로는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용하고, 전계의 세기는 0∼500V/㎝ 정도 되도록 하며, 상기 전계는 시간에 따라서 변화시키는 것을 특징으로 한다.
그리고, 전계인가는 상기에서와 같이 어닐링공정 후 수행하여도 되고, 촉매금속 증착 후 어닐링공정 전에 수행하여도 되며, 어닐링공정과 동시에 수행하여도 된다.
이와같이, 인이 도핑된 비정질실리콘을 촉매금속을 이용한 저온 결정화방법인 금속 유도 결정화방법으로 결정화함으로써 결정성이 우수한 다결정실리콘 박막을 얻는다.
제 2 실시예
도 3은 본 발명의 제 2 실시예에 의한 비정질막 결정화방법을 설명하기 위한 단면도이다.
제 2 실시예는 불순물을 포함하는 제 1 비정질실리콘 박막 상에 촉매금속을 포함하는 제 2 비정질실리콘 박막을 형성한 후, 금속 유도 결정화방법으로 결정화하는 것을 특징으로 한다.
구체적으로, 도 3에서와 같이, 기판(21) 상에 버퍼층인 실리콘 산화막(SiO2)(22)을 형성한다.
그리고, 상기 실리콘 산화막(22) 상에 실란 가스를 사용하는 PECVD(Plasma-Enhanced CVD), LPCVD(Low-Pressure CVD), Sputter 등의 방법으로 제1 비정질실리콘 박막(23)을 형성한다.
다음, 상기 제 1 비정질실리콘 박막(23) 상에 10×10㎝2크기의 인(P) 이온을 1011∼1013㎝-2의 도즈량을 가지도록 도핑한다. 상기 인 이외에도 불소(F) 또는 염소(Cl)를 도핑할 수 있으며, 이온빔을 이용하여 상기의 불순물 이온을 도핑한다.
이어서, 상기 제 1 비정질실리콘 박막(23)을 열처리하는 제 1 어닐링 공정을 수행한 뒤, 상기 제 1 비정질실리콘 박막(23) 상에 촉매금속을 5×1012∼1014㎝-2정도로 균일하게 포함하는 비정질실리콘을 증착하여 제 2 비정질실리콘 박막(24)를 형성한다. 이 때, 상기 제 1 어닐링공정은 생략하여도 된다.
상기 촉매금속으로는 실리사이드 형성시, 실리콘과의 격자 미스매치가 가장 적은 니켈(Ni) 또는 코발트(Co)를 사용하며, 상기 비정질실리콘 박막(24)에 촉매금속을 포함시키는 방법에는 플라즈마 기체를 이용하거나 또는 이온빔을 이용하거나 또는 금속용액을 이용한다.
이 때, 촉매금속이 소량 포함되도록 제어하는 것이 중요한데, 촉매금속의 양이 많아지면 잔류하는 촉매금속으로 인하여 누설전류가 발생하고, 결정화 핵이 상대적으로 많아져서 결정립이 커지는데 한계가 있기 때문이다. 이처럼, 결정립의 크기가 작으면 이동도를 방해하는 결정립의 경계면이 많아져 다결정실리콘 박막의 질을 저하시키게 된다.
계속하여, 상기 제 2 비정질실리콘 박막(24)을 열처리하는 제 2 어닐링공정을 수행한다. 이 때, 제 2 비정질실리콘 박막(24) 내의 촉매금속이 확산하여 실리사이드상을 형성하고, 이러한 실리사이드가 결정화를 촉진하여 결정화온도를 낮춘다.
다음, 촉매금속이 배치된 제 2 비정질실리콘 박막(24) 양쪽 끝에 전극(미도시)을 설치하여 전계를 인가한다.
이 때, 상기 전극용 물질로는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용하고, 전계의 세기는 0∼500V/㎝ 정도 되도록 하며, 상기 전계는 시간에 따라서 변화시킨다.
그리고, 전계인가는 상기 제 2 어닐링공정과 동시에 수행하여도 되고, 제 2 어닐링공정 전 또는 후에 수행하여도 된다.
이와같이, 인이 도핑된 비정질실리콘을 촉매금속을 이용한 저온 결정화방법인 금속 유도 결정화방법으로 결정화함으로써 결정성이 우수한 다결정실리콘 박막을 얻는다.
도 4는 본 발명에 의한 다결정실리콘 박막의 전기전도도 특성을 나타낸 그래프이다.
도 4는 인 이온이 도핑된 비정질실리콘 박막의 도즈량에 따른 전기전도도 특성을 나타내는 것으로, 인이 도핑되지 않은 비정질실리콘의 전기전도도 활성화 에너지(Ea: electrical conductivity activation energy)는 0.856eV의 결과를 나타내고, 인을 도핑한 도즈량이 6.27×1013원자/㎝2일 경우에는 그 전기전도도 활성화 에너지는 0.657eV의 결과를 나타내고, 도핑한 도즈량이 8.12×1013원자/㎝2일 경우에는0.458eV를 나타내고, 도핑한 도즈량이 8.53×1013원자/㎝2일 경우에는 0.407eV를 나타낸다.
이상의 결과로, 도핑한 도즈량이 증가할수록 비정질실리콘의 페르미 에너지 준위가 상승하고, 그에 따라서 도핑된 비정질실리콘의 전기전도도 활성화에너지가 감소함을 알 수 있다.
도 5a는 인이 도핑되지 않은 다결정실리콘 박막의 투과전자현미경 사진도이고, 도 5b는 인이 도핑된 다결정실리콘 박막의 투과전자현미경 사진도이다.
구체적으로, 도 5a는 도핑을 하지 않은 비정질실리콘 박막의 결정화에 의한 다결정실리콘 박막을 투과전자현미경으로 촬영한 사진으로, 전형적인 금속유도 결정화방법에 의해 결정화된 결정립의 형상를 나타내고 있다. 즉, 비정질실리콘에 니켈 실리사이드 결정화 핵이 생성되고 핵으로부터 막대모양의 결정상이 뻗어나와 크기가 크지 않은 결정립이 박막 전체에 걸쳐 형성되었음을 볼 수 있다.
한편, 도 5b는 인이온이 7.95×1013원자/㎝2의 도즈량만큼 도핑한 비정질실리콘 박막을 결정화한 다결정실리콘 박막을 투과전자현미경으로 촬영한 사진으로, 대략 ∼18㎛ 정도의 결정립으로 성장함을 볼 수 있다. 이 때, 상기 다결정실리콘 박막은 인이온이 도핑된 비정질실리콘 박막에 니켈금속을 평균적으로 3.09×1013㎝-2이 되도록 증착하고 질소 분위기 하에서 520℃의 온도로 3시간 동안 어닐링하여 얻어진 것이다.
이하에서는, 상기 제 1 실시예에 의한 비정질막 결정화방법을 액정표시소자의 제조방법에 적용하여 설명하기로 한다.
도 6a 내지 6e는 본 발명에 의한 액정표시소자의 제조방법이다.
먼저, 도 6a에서와 같이, 기판(111) 상에 버퍼층인 실리콘 산화막(SiO2)(112)을 형성하고, 상기 실리콘 산화막(112) 상에 플라즈마 CVD로 비정질실리콘 박막(113)을 형성한다.
그리고, 상기 비정질실리콘 박막(113)에 인, 불소, 염소와 같은 불순물을 이온 주입한 후, 열처리하여 불순물을 활성화시킨다. 이 때, 불순물 주입시 이온빔을 이용하여 1011∼1013㎝-2의 도즈량만큼 도핑한다.
다음, 도 6b에서와 같이, 상기 비정질실리콘 박막(113)을 열처리하고, 상기 비정질실리콘 박막(113) 상에 니켈 또는 코발트 등의 촉매금속(114)을 증착한다. 이 때, 촉매금속을 증착하기 위해, 비반응성 기체의 플라즈마를 이용하거나 또는 이온 빔을 이용하거나 또는 금속용액을 이용하고, 증착된 촉매금속의 증착량은 5×1012∼1014㎝-2정도 되도록 한다.
이 후, 상기 촉매금속(114)이 증착된 비정질실리콘 박막(113)을 열처리하여 촉매금속(114)이 실리콘층 경계면에서 실리콘층 방향으로 확산하여 실리사이드상(NiSi2)을 형성하도록 한다.
이어, 도 6c에서와 같이, 상기 비정질실리콘 박막(113)의 양끝 쪽에 전극(115)을 설치하고 1∼500V/㎝ 정도의 세기를 가지는 전계을 인가하여 실리사이드를 중심으로 막대모양의 결정상이 뻗어나와 박막 전체에 걸쳐 결정화된다.
이 때, 상기 어닐링공정은 전계인가와 동시에 수행하여도 되고 전계인가 후에 수행하여도 된다. 그리고, 상기 전극용 물질로는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용하고, 전계의 세기는 시간이 지남에 따라 변화시킨다.
이와같이, 불순물이 도핑된 비정질실리콘 박막을 금속유도 결정화방법으로 결정화하면, 도핑된 불순물에 의해 핵 생성율이 저하되고 결정화속도가 빨라져서 결정립의 크기가 커지고 결정성이 향상된다.
상기 결정화 과정 후에는, 도 6d에서와 같이, 상기 다결정실리콘 박막을 패터닝하여 반도체층(123)을 형성하고, 상기 반도체층(123)을 포함한 전면에 실리콘질화물 등의 절연막을 스퍼터링방법으로 증착하여 1800Å 두께의 게이트 절연막(124)을 형성한다.
이 후, 상기 게이트 절연막(124) 상에 저저항의 금속을 3000Å 내외로 증착한 후 사진식각(photolithography) 방법으로 패터닝하여 게이트 배선(미도시) 및 상기 게이트 배선에서 분기하는 게이트 전극(125)을 형성한다.
이어서, 상기 게이트 전극(125)을 마스크로 하여 상기 반도체층(123)에 n+불순물을 이온주입한 후, 레이저 조사나 450℃정도의 고온 열처리하여 주입이온을 활성화시킴으로써, 소스/드레인 영역(123a/123c) 및 채널영역(123b)을 형성한다.
그리고, 도 6e에서와 같이, 상기 게이트 전극(125)을 포함한 전면에 저유전율의 실리콘질화물 등의 절연막을 플라즈마 CVD방법으로 증착하여 층간절연막(126)을 형성하고, 상기 층간절연막(126)과 게이트 절연막(124)을 선택적으로 제거하여 상기 소스/드레인 영역(123a/123c)의 소정 부위가 노출되도록 한다.
이후, 상기 층간절연막(126) 상에 저저항의 금속을 증착한 후, 사진식각방법으로 패터닝하여 상기 게이트 배선에 교차하는 데이터 배선(127) 및 노출된 상기 소스/드레인 영역(123a/123c)에 연결되는 소스/드레인 전극(127a/127b)을 형성한다.
이 때, 상기 다결정실리콘으로 이루어진 반도체층, 게이트 전극, 소스/드레인 전극을 다결정실리콘 박막트랜지스터가 되어 상기 게이트 배선과 데이터 배선이 교차하는 지점에 배치된다.
계속하여, 도 6f에서와 같이, 상기 소스/드레인 전극(127a/127b)을 포함한 전면에 BCB, 아크릴 수지, 실리콘질화물 등의 절연막을 소정 두께로 증착하여 보호막(128)을 형성한다.
그리고, 상기 보호막(128) 상에 ITO등의 투명도전막을 증착한 후, 패터닝하여 상기 드레인 전극(127b)과 연결되는 화소전극(129)을 형성한다.
이와같이, 형성된 어레이 기판에 컬러필터기판을 대향합착하고, 그 사이에 액정층을 형성하면 액정표시소자가 완성된다.
참고로, 액정표시소자의 제조방법은 비정질막 결정화방법의 제 1 실시예의 적용에 한정되지 않고, 다양한 실시예의 적용이 가능하다.
상기와 같은 본 발명의 비정질막 결정화방법 및 이를 적용한 액정표시소자의제조방법은 다음과 같은 효과가 있다.
첫째, 불순물을 도핑한 비정질막을 금속유도 결정화방법으로 결정화하여 인큐베이션 시간 및 핵 생성율을 상대적으로 감소시키고, 결정화속도를 보다 빠르게 함으로써 다결정실리콘의 결정립의 크기가 커지고 결함이 억제된다. 따라서, 결정성이 우수해지고, 이를 이용한 소자의 이동성이 향상되된다.
둘째, 현재 사용되어지고 있는 레이저에 의해 결정화된 다결정실리콘 박막을 대신하여 박막트랜지스터 액정표시소자, 태양전지, 이미지 센서 등에 필요한 다결정실리콘 박막이 대체 가능해지고, 저온에서 제작할 수 있다는 이점으로 인해 고온 고상 결정화방법에 의해 결정화된 다결정실리콘 박막의 대체도 가능해진다.

Claims (32)

  1. 기판 상에 불순물이 포함된 비정질막을 형성하는 단계;
    상기 비정질막 상에 금속층을 형성하는 단계;
    상기 비정질막을 열처리하는 단계;
    상기 비정질막에 전계를 인가해주는 단계를 포함하여 이루어지는 것을 특징으로 하는 비정질막의 결정화방법.
  2. 제 1 항에 있어서, 상기 불순물은 비정질막에 불순물 이온을 도핑하여 포함된 것을 특징으로 하는 비정질막의 결정화방법.
  3. 제 1 항에 있어서, 상기 비정질막을 형성하기 전, 상기 기판 상에 버퍼층을 더 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  4. 제 1 항에 있어서, 상기 전계를 인가해주는 단계는 비정질막을 가열해주는 단계와 동시에 이루어지는 것을 특징으로 하는 비정질막의 결정화방법.
  5. 제 1 항에 있어서, 상기 전계를 인가해주는 단계는 비정질막의 열처리 후 또는 열처리 전에 수행하는 것을 특징으로 하는 비정질막의 결정화방법.
  6. 제 1 항에 있어서, 상기 불순물이 포함된 비정질막을 형성한 후, 상기 비정질막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 비정질막의 결정화방법.
  7. 제 1 항에 있어서, 상기 전계는 시간에 따라서 변화하는 것을 특징으로 하는 비정질막의 결정화방법.
  8. 제 1 항에 있어서, 상기 전계의 세기는 0∼500V/㎝ 인 것을 특징으로 하는 비정질막의 결정화방법.
  9. 제 1 항에서 있어서, 상기 금속층은 5×1012∼1014㎝-2의 양의 금속을 포함하는 것을 특징으로 하는 비정질막의 결정화방법.
  10. 제 9 항에 있어서, 상기 금속은 니켈(Ni) 또는 코발트(Co)인 것을 특징으로 하는 비정질막의 결정화방법.
  11. 제 1 항에서 있어서, 상기 금속층은 플라즈마를 이용하거나 또는 이온빔을 이용하거나 또는 금속용액을 이용하여 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  12. 제 1 항에서 있어서, 상기 불순물은 인(P), 불소(F) 또는 염소(Cl)로 하는 것을 특징으로 하는 비정질막의 결정화방법.
  13. 제 2 항에서 있어서, 상기 불순물 이온의 도핑시 이온빔을 이용하는 것을 특징으로 하는 비정질막의 결정화방법.
  14. 제 1 항에서 있어서, 상기 불순물은 1011∼1013㎝-2의 양을 가지는 것을 특징으로 하는 비정질막의 결정화방법.
  15. 제 1 항에 있어서, 상기 비정질막은 비정질 실리콘을 재료로 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  16. 제 1 항에 있어서, 상기 금속층은 비정질 실리콘을 포함하는 것을 특징으로 하는 비정질막의 결정화방법.
  17. 제 1 기판 상에 불순물이 포함된 비정질실리콘 박막을 형성하는 단계;
    상기 비정질실리콘 박막 상에 금속층을 형성하는 단계;
    상기 비정질실리콘 박막을 열처리하고, 전계를 인가하여 다결정화하는 단계;
    상기 결정화된 비정질실리콘 박막을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층 소정 부위에 상기 반도체층과 절연된 게이트 전극을 형성하는 단계;
    상기 반도체층에 이온주입하여 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계;
    상기 드레인 전극에 연결되는 화소전극을 형성하는 단계;
    상기 제 1 기판에 대향하는 제 2 기판과의 사이에 액정층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시소자의 제조방법.
  18. 제 17 항에서 있어서, 상기 금속층은 5×1012∼1014㎝-2의 금속을 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  19. 제 18 항에 있어서, 상기 금속은 니켈 또는 코발트인 것을 특징으로 하는 액정표시소자의 제조방법.
  20. 제 17 항에 있어서, 상기 금속층은 아몰퍼스 실리콘을 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  21. 제 17 항에서 있어서, 상기 불순물은 인(P), 불소(F) 또는 염소(Cl)로 하는것을 특징으로 하는 액정표시소자의 제조방법.
  22. 제 17 항에서 있어서, 상기 불순물은 1011∼1013㎝-2의 양을 가지는 것을 특징으로 하는 액정표시소자의 제조방법.
  23. 제 17 항에 있어서, 상기 불순물은 비정질실리콘 박막에 불순물 이온을 도핑하여 포함된 것을 특징으로 하는 액정표시소자의 제조방법.
  24. 제 17 항에서 있어서, 상기 비정질실리콘 박막을 형성하기 전, 상기 제 1 기판 상에 버퍼층을 더 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  25. 제 17 항에 있어서, 상기 비정질실리콘 박막을 가열하고, 전계를 인가하는 단계는 동시에 행해지거나 또는 이시에 행해지는 것을 특징으로 하는 액정표시소자의 제조방법.
  26. 제 17 항에서 있어서, 상기 전계는 시간에 따라서 변화하는 것을 특징으로 하는 액정표시소자의 제조방법.
  27. 제 17 항에서 있어서, 상기 전계의 세기는 0∼500V/㎝ 인 것을 특징으로 하는 액정표시소자의 제조방법.
  28. 제 17 항에 있어서, 상기 게이트 전극과 동시에 게이트 배선을 형성하는 단계;
    상기 소스/드레인 전극과 동시에 상기 게이트 배선에 교차하는 데이터 배선을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 액정표시소자의 제조방법.
  29. 제 17 항에 있어서, 상기 게이트 전극 형성 후, 상기 게이트 전극을 포함한 전면에 절연막을 더 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  30. 제 29 항에 있어서, 상기 절연막은 실리콘질화물 또는 실리콘산화물을 재료로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  31. 제 17 항에 있어서, 상기 소스/드레인 전극 형성 후, 상기 드레인 전극의 소정 부위를 노출시키는 보호막을 더 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  32. 제 31 항에 있어서, 상기 보호막은 실리콘질화물, 실리콘산화물, BCB 또는 아크릴 수지를 재료로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
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