KR20010094962A - 박막 트랜지스터용 자기 도핑 옴접촉부 형성 방법 - Google Patents

박막 트랜지스터용 자기 도핑 옴접촉부 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 디바이스용 옴접촉부 형성 방법은, 내부에 일체로 형성된 불순물을 포함한 금속 함유층을 형성하는 단계를 포함한다. 금속 함유층은 반도체 디바이스용의 부품들을 형성하기 위해 패터닝되고, 반도체층은 금속 함유층과 접촉하기 위하여 피착된다. 반도체 디바이스는 어닐링되어 금속 함유층으로부터 반도체층으로 불순물을 외부확산(outdiffuse)시킴으로써 이들 사이에 옴접촉부를 형성한다.

Description

박막 트랜지스터용 자기 도핑 옴접촉부 형성 방법{METHOD OF FORMING OHMIC CONTACTS USING A SELF DOPING LAYER FOR THIN-FILM TRANSISTORS}
본 발명은 반도체 제조에 관한 것으로서, 특히 박막 트랜지스터(TFT)용 옴접촉부 형성 방법에 관한 것이다.
박막 트랜지스터(TFT)는 많은 서로 다른 응용에 이용될 수 있다. 일례로, TFT는 픽셀 스위칭을 위해 능동 매트릭스 디스플레이에 이용된다. 종래 기술의 다양한 TFT 구조물들이 공지되어 있다. 도 1-4를 참조하면, 2개의 상부 게이트 설계(도 1 및 2) 및 2개의 하부 게이트 설계(도 3 및 4)를 포함한 TFT 구조물이 (단면도로) 도시된 4개의 예들이 있다.
도 1-4의 각각은 동일한 방식으로 기능하는 동일한 참조번호가 매겨진 소자들을 포함한다. 각 구조물은 소스 S, 드레인 D, 및 게이트 G를 포함한다. 모든 구조물들은 기판(10)상에 형성되고, 절연층(11)을 포함한다.
도 1은 실리콘 CMOS 기술에서 알려진 것과 유사한 구조물을 도시한다. 이 상부 게이트 TFT는 폴리실리콘 제품에 공통되는 것으로서, 여기서 게이트 G는 S/D 이온 주입 동안에 섀도우 마스크로서 이용된다. 상기 공정 흐름 동안에 일반적으로 폴리실리콘(14)의 재결정화 및 접촉 비어들(vias)에서의 불순물(dopant) 활성화 모두를 위해, 레이저 조사가 이용된다. 채널(15)은 소스(S)와 드레인(D) 사이의 게이트 G 아래에 형성된다. 도 1의 TFT 구조물은 축적된 전자 채널(15)과 직접 접속된 S/D 접촉부(16)을 갖는데, 즉 S/D와 채널은 공동 평면(coplanar)이다.
도 2 내지 도 4는, TFT의 채널 영역(20; 도 2에서는 게이트(G)의 아래 영역, 도 3 및 4에서는 게이트(G)의 위 영역임) 내의 반도체층(22)(예컨대, 비정질 실리콘(a-Si)), 예컨대 a-Si가 낮은 이동도를 갖고 본질적으로 도핑되지 않은 때에 이용된다. 전자 이동도는 a-Si에서의 정공(hole) 이동도보다 상당히 크기 때문에, TFT는 n-타입(n+) D/S 접촉 영역(24)을 가진다. 도 2는 간단한 상부 게이트 구조물을 도시하는데, 여기서 S 금속 및 D 금속은 n+ 실리콘으로 캡슐화하거나 또는 표면 플라즈마 도핑 처리를 통해 층(24)을 형성함으로써 옴부를 이룬다.
도 3 및 4는 2개의 하부 게이트 TFT 구조물을 도시하는데, 여기서 채널과 S/D 접촉부는 a-Si 층의 반대쪽에 있다. 이러한 이유로, 이들은 역스태거형(inverted staggered type)의 TFT로서 알려져 있다. 도 3은 채널 패시베이트 또는 에칭-스토퍼형(stopper type) TFT라 알려진 구조물을 도시하고 있으며, 반면 도 4는 BCE(back-channel etch) 구조물을 도시한다. 상기 구조물은 일반적으로 소스(S) 및 드레인(D)에 이용되는 금속과 a-Si 층(22) 사이에 PECVD(plasma enhanced chemical vapor deposited) n+ 층(24)을 이용한다. 도 3과 도 4의 TFT 구조물은, 도 3의 a-Si 채널 영역(20)이 층(24)의 n+ 에칭 단계동안 파손되지 않고 에칭 스톱층(23)으로 알려진 질화물로 된 추가적 패터닝 층에 의하여 보호된다는 점에서 차이가 있다.
도 4의 TFT 구조물에서는, 소정의 n+ 오버-에칭으로 능동 채널인 a-Si 층(22)의 일부를 제거한다. 역스태거된 구조물(도 3)은 추가적인 PECVD 및 노광 단계들을 필요로 하기 때문에 비용이 상승하지만, TFT 성능은 BCE TFT(도 4) 보다우수하다. 그 한가지 이유는 BCE 구조물 내의 a-Si 층(22)이 n+ 오버에칭이 허용되도록 두껍게 이루어져야만 하고, 그 결과 S/D 옴접촉부, 즉 층(24)에 의해 형성된 접촉부에서의 기생 저항을 증가시키기 때문이다. 일반적으로, BCE-형 TFT는 낮은 이동도를 보상하는데 도움을 줄 수 있도록 더 짧은 채널 길이를 갖는다. 이 때, 이것은 접촉부상에 추가적인 부담을 주게 되는데, 그 이유는 채널이 짧은 경우에 TFT 양단간의 전체 전위중 큰 쪽이 D/S 접촉부 양단으로 강하되기 때문이다.
상술된 TFT들 각각에 대해서는, 복잡도, 비용 및 성능간에는 상호 교환성(tradeoff)이 있다. 이러한 상호 교환성의 대부분은, 공통된 문제, 즉, 정공 차단과 효율적인 전자의 주입을 위해 요구되는 옴 S/D 접촉부를 어떻게 형성해야 하는가라는 문제점으로부터 기인한다. 에치-스토퍼 또는 채널 패시베이트 TFT는 a-Si 채널 성능이 양호하지만 공정이 더 복잡하며, 반면 BCE 공정은 단순하긴 하지만 채널 성능에서의 저하가 있다.
도 2를 다시 참조하면, 상부 게이트 TFT에서, 층(24)에 대한 n+ 피착이 이용되지만, 이 때는 2개의 S/D 포토스텝을 필요로 한다. 그 이유는 n+ 층(24)이 소정의 뾰죽한 가장자리(tapered edge)를 포함하여 S/D 금속을 완전하게 클래딩(clad)하여 실제이용가능하게(effective)만들어야 하기 때문이다. 플라즈마-도핑이 이용될 수 있는데, 여기서는 예를 들어 P 원자로 된 얇은 층이 패터닝된 S/D 금속의 표면상에 피착됨으로써 접촉부에 인접한 후속해서 피착된 a-Si 층(22)을 도핑하게 된다. 이 방법은 미국특허 제 5,061,648호의 주제인데, 여기서 S/D 물질은 투명한 전도성 산화물(TCO), 예컨대 ITO이다. 미국특허 제 5,061,648호에서는 S/D 물질을패터닝하고, 불순물 종(dopant species)을 분리 단계에서 S/D 표면으로 주입한다. S/D에 대한 TCO 이용 제한외에도 상기 방법은, 채널 영역에 인접한 게이트 절연체의 도핑을 피하기 위해서는 플라즈마 도핑 공정 창이 반드시 좁아야하며 도핑된 층 속성이 정밀하게 제어될 수 없다는 단점이 있다.
도 2 내지 4에 도시된 바와 같은 종래의 구조물들에 있어서, 층(24)은 고농도 도핑되어야 하며, 옴접촉부를 형성하기 위한 역할을 해야 한다. 층(24)은 일반적으로 다음의 단계들중 하나를 수행함으로써 형성된다: ⅰ) n+ PECVD 층(24)을 피착하는 단계, ⅱ) 층(24)을 형성하기 위한 플라즈마 도핑 노출 단계, 또는 ⅲ) 층(24)을 형성하기 위한 이온 주입 단계.
따라서, 박막 트랜지스터용 옴접촉부 형성을 단순화하기 위한 방법이 요구된다. 또한, 예를 들어, 이온 주입, 플라즈마 도핑 또는 n+ PECVD 같은 중간 제조 단계를 요구하지 않고 옴접촉부를 형성하기 위한 방법도 필요하다.
도 1은 종래 기술에 따른 상보형 금속 산화물 반도체(CMOS)형의 단면도.
도 2는 종래 기술에 따른 상부 게이트 박막 트랜지스터의 단면도.
도 3은 종래 기술에 따른 역스태거된 하부 게이트 박막 트랜지스터의 단면도.
도 4는 종래 기술에 따른 백-채널(back-channel) 에칭된 하부 게이트 박막 트랜지스터의 단면도.
도 5는 본 발명에 따라 형성되고 패터닝된 금속-불순물 층을 나타낸 상부 게이트 박막 트랜지스터의 드레인 및 소스 영역의 단면도.
도 6은 본 발명의 일 실시예에 따라 고전도성 금속층과 함께 형성된 금속-불순물 층의 단면도.
도 7은 본 발명에 따라 형성된 실리콘-함유층을 도시하는 상부 게이트 박막 트랜지스터의 소스 및 드레인 영역의 단면도.
도 8은 본 발명에 따라 형성된 게이트 전도체 및 게이트 절연체를 도시하는 상부 게이트 박막 트랜지스터의 단면도.
도 9는 본 발명에 따라 게이트 전도체 및 게이트 절연체상에 형성된 실리콘함유층을 도시하는 하부 게이트 박막 트랜지스터의 게이트 및 채널 영역의 단면도.
도 10은 본 발명에 따라 형성된 금속-불순물 층을 도시하는 하부 게이트 박막 트랜지스터의 단면도.
도 11은 본 발명에 따라 패터닝된 금속-불순물 층을 도시하는 하부 게이트 박막 트랜지스터의 단면도.
도 12는 본 발명에 따라 옴접촉부를 형성하기 위해 어닐링된 금속-불순물 층을 도시하는 하부 게이트 박막 트랜지스터의 단면도.
도 13은 본 발명에 따른 하부 게이트 구조물을 갖는 공동 평면 박막 트랜지스터중 일부의 단면도.
도 14는 본 발명에 따라 패터닝된 금속-불순물 층을 도시하는 도 13의 공동 평면 하부 게이트 박막 트랜지스터의 단면도.
도 15는 본 발명에 따라 옴접촉부를 형성하기 위해 어닐링된 금속-불순물 층을 도시하는 도 14의 공동 평면 하부 게이트 박막 트랜지스터의 단면도.
※도면의 주요부분에 대한 부호의 설명※
100: 박막 트랜지스터 101, 114: 절연층
102: 투명 기판 104: 갭
106: 소스 및 드레인 층 107: 전도층
108: 반도체층 110: 옴접촉부
117: 채널 영역
본 발명에 따른 반도체 디바이스용 옴접촉부를 형성하기 위한 방법은 내부에 일체로 형성된 불순물을 포함한 금속 함유층을 형성하는 단계를 포함한다. 이 금속 함유층은 반도체 디바이스용 부품들을 형성하기 위해 패터닝되고, 반도체층은 금속 함유층과 접촉하기 위하여 피착된다. 반도체 디바이스는 어닐링되어 금속 함유층에서 반도체층으로 불순물을 외부확산(outdiffuse)시킴으로써 이들 사이에 옴접촉부를 형성한다.
본 발명에 따른 박막 트랜지스터용 옴접촉부를 형성하기 위한 다른 방법은,기판상에 게이트 전도체를 패터닝하는 단계와, 게이트 구조물상에 절연층을 형성하는 단계와, 실리콘 함유층을 피착시키는 단계와, 내부에 일체로 형성된 불순물을 포함하며 실리콘 함유층과 접촉하는 금속 함유층을 형성하는 단계와, 박막 트랜지스터용의 소스 및 드레인을 형성하는 금속 함유층을 패터닝하여 게이트 전도체상에 갭을 형성하는 단계, 및 박막 트랜지스터를 어닐링하여 금속 함유층에서 실리콘 함유층으로 불순물을 외부 확산시킴으로써 이들 사이에 옴접촉부를 형성하는 단계를 포함한다.
본 발명에 따른 박막 트랜지스터용 옴접촉부를 형성하기 위한 또 다른 방법은, 기판상에 절연층을 피착시키는 단계와, 절연층상에 내부에 일체로 형성된 불순물을 포함한 금속 함유층을 형성하는 단계와, 금속 함유층을 패터닝하여 서로간에 갭을 갖는 박막 트랜지스터용 소스 및 드레인을 형성하는 단계와, 갭 내의 절연층과 접촉하며 금속 함유층과 접촉하는 실리콘 함유층을 피착시키는 단계와, 박막 트랜지스터를 어닐링하여 금속 함유층에서 실리콘 함유층으로 불순물을 외부 확산시킴으로써 이들 사이에 옴접촉부를 형성하는 단계와, 갭상에 게이트 유전체를 패터닝하는 단계, 및 갭상에 게이트 전도체를 형성하는 단계를 포함한다.
즉, 반도체 디바이스용 부품을 형성하기 위해 금속 함유층을 패터닝하는 단계는 금속 함유층을 패터닝하여 박막 트랜지스터용의 소스 및 드레인 금속배선(metallization)을 형성하는 단계를 포함할 수 있다. 금속 함유층은 코발트(cobalt), 몰리브덴(molybdenum), 티타늄(titanium), 크롬(chromium) 및 니켈(nickel)중 적어도 하나를 함유할 수 있다. 금속 함유층은 약 1과 약 30원자% 사이의 불순물을 포함할 수 있다. 금속 함유층은 내부에 일체로 형성된 인(phosphorous), 안티몬(antimony), 비소(arsenic) 및 붕소(boron)중 적어도 하나를 포함할 수 있다.
반도체층을 피착시키는 단계는 비정질 실리콘(amorphous silicon)과 다결정 실리콘중 하나로 된 층을 피착시키는 단계를 포함할 수 있다. 반도체 디바이스를 어닐링하는 단계는 약 10분 내지 30분 동안 약 300℃ 내지 400℃ 정도의 온도에서 반도체 디바이스를 어닐링하는 단계를 포함할 수 있다. 금속 함유층을 형성하는 단계는 실리콘 함유층과 접촉하도록 금속-불순물 층을 형성하는 단계, 및 금속-불순물 층과 접촉하는 전도층을 형성하는 단계를 포함할 수 있다. 금속 함유층은 투명한 전도성 산화물(TOC)을 포함할 수 있다. 금속 함유층을 형성하는 단계는 공동-스퍼터링(co-sputtering), 합성 타겟으로부터의 스퍼터링, 증발, 열 화학적 기상 피착 및 화학적 용액 피착중 하나에 의해 금속 함유층을 형성하는 단계를 포함할 수 있다. 실리콘 함유층을 피착시키는 단계는 비정질 실리콘과 다결정 실리콘중 하나로 된 층을 피착시키는 단계를 포함할 수 있다.
본 발명의 상기 목적 및 다른 목적, 특징 및 장점들은 첨부된 도면과 연관하여 읽혀지는 예시적 실시예들에 대한 다음의 상세한 설명으로부터 명확히 이해될 수 있을 것이다.
본 발명은 박막 트랜지스터들(TFTs)에 관한 것으로서, 특히 능동 매트릭스 액정 디스플레이(AMLCD)에서 스위칭 소자로서 이용되는 TFT들에 관한 것이다. 본 발명은 바람직하게는 비정질 또는 다결정 실리콘인 반도체층을 이용함으로써 TFT의옴 드레인-소스(D/S) 접촉부를 형성하기 위한 방법을 포함한다. D/S 금속은, 예를 들어 Co, Mo, Cr, Ni 및/또는 Ti 같은 다수의 금속들중 하나를 포함할 수 있다. 바람직하게, 금속 조성물은 예를 들어 P 또는 B 같은 그룹 Ⅴ 또는 Ⅲ 불순물 원소들을 포함한다.
본 발명의 일 양태에서, 드레인-소스 물질은 그 원 조성물(original composition)의 일부로서 불순물 종(doping species)을 포함한다. 상기 물질은 실리콘과 접촉하여야 하며, 저저항 접촉부의 형성을 위해 어닐링되어 (실리사이드 형성 및 불순물의 외부 확산)이 일어나도록 해야 한다. 여기서는 옴접촉부를 형성하기 위해 n+ 실리콘 피착, 플라즈마 도핑 처리 또는 이온 주입 같은 소정의 중간 단계를 필요로 하지 않는다. 또한, 자기-도핑 금속 물질 및 이들로 저저항 접촉부를 형성하는 공정은 큰 영역의 평탄한 패널 공정에 적합하다. 능동 매트릭스 액정 디스플레이(AMLCD) 어레이 공정의 경우, 상기 물질들은 완성된 AMLCD 패널에 양호한 픽셀 충전 특성을 제공하는 옴접촉부 형성 공정을 현저히 단순화시킨다.
도 1 내지 4에 도시된 상기 TFT 설계 모두와 함께 많은 다른 설계들에서는, 이온 주입, 플라즈마 도핑 또는 n+ PECVD 피착의 필요없이 D/S 접촉부에서 옴접촉부가 얻어질수 있다면, 성능 향상 및 복잡도가 감소하는 장점을 갖게 된다. 본 발명은, 얇은 실리콘 막과 밀착배치되어 후속해서 어닐링될 때 저저항 접촉부를 형성하는 금속을 구성적으로(compositionally) 변형시킴으로써 옴접촉부를 구성할 수 있는 방법을 개시한다.
Co, Mo, Cr, Ni 및 Ti 같은 실리사이드를 형성하는 금속이 바람직하다. 실리사이드 형성은 마이크로전자공학 산업에서 공지된 것이다. Si가 금속과 접촉될 때는, 일반적으로 열역학적으로 안정성이 없어서 금속/실리콘 계면의 속성 및 온도에 따라서 반응하게 된다. 바람직하게, 본 발명에 따른 실리사이드 형성은, 접촉부가 결정 실리콘이 아닌 비정질 실리콘(a-Si)으로 형성될 때 소정의 금속에 대하여 저온, 예컨대 CoSi에 대하여 250°정도의 저온에서 개시된다.
금속 내에 불순물 종(dopant species)을 포함함으로써, 불순물 종이 피착 또는 어닐링 공정중에 인접 실리콘을 도핑할 가능성이 있는데, 이것은 특히 불순물 종이 금속내에서의 용해성 한도(solubility limit) 이상인 경우에 그러하다. 실리사이드 형성 공정을 포함할 수 있지만 이에 한정되지는 않는 금속 화합물의 분해를 통해 금속으로부터 a-Si로 불순물을 주입하기 위해 열 에너지가 이용된다. 실리콘 "매트릭스"로 확산된 불순물은 옴접촉부를 형성하기에 충분하기 때문에, 실리사이드의 형성이 필요치 않음을 이해하여야 한다. 또한, 실리콘 이외의 다른 물질들이 본 발명에 따라 이용되어 도핑될 수 있다는 것도 이해하여야 한다. 예를 들면, 상기 물질들로는 Si-함유 물질, Ge-함유 물질 또는 이들의 조합(예를 들면, a-SiGe, poly-SiGe 등)이 있을 수 있다.
이하에 설명되는 방법에서는, 실리콘-도핑 종이 처음부터 금속 화합물에 구성적으로 존재하기 때문에 어떠한 외부 주입이나 플라즈마 공정도 필요없게 된다.
예를 들어 도 1 내지 4에 도시된 TFT 구조물중 임의의 층과 개별 소자들을 구축하기 위한 TFT 공정 흐름은, 당기술 분야의 숙련자들에게는 공지되어 있다. 본 발명은 도 1 내지 4에 도시된 구조물중 소정의 것, 다른 박막 트랜지스터 구조물 또는 옴접촉부를 갖는 다른 디바이스에 이용될 수 있다. 본 발명은 2가지 구체적인 예들을 통하여 설명될 것이다. 그중 한 예는 상부 게이트 구조물을 포함하며, 다른 한 예는 하부 게이트 구조물을 포함한다. 이러한 예들이 본 발명을 한정하는 것으로 해석되어서는 안된다.
이하, 동일하거나 유사한 소자들에 동일한 참조 번호를 붙인 도면을 상세히 참조하여, 우선 도 5에서는, 예를 들어 유리 또는 석영과 같은 투명 기판(102)을 포함하는 박막 트랜지스터 디바이스(100)가 도시되어 있다. 예를 들어 질화물 또는 산화물을 포함할 수도 있는 기판(102)상에 절연층(101)이 형성된다. 소스/드레인(S/D) 층(106)이 형성되고 패터닝되어 갭(104)을 형성한다. S/D 층(106)은, 옴 접촉부(110)를 형성하기 위해 반도체층(108)과 반응하기 위한 불순물을 포함한다(도 7 참조).
층(106)용의 금속으로는 Co, Mo, Ni, Ti 또는 다른 금속들이 해당될 수 있다. 층(106)용의 금속은 P, Sb, As 또는 B를 약 1 내지 약 30 원자%정도 포함하는 것이 바람직하다. 층(106)의 금속-불순물 화합물은, 유기금속 화합물의 CVD 분해에 의해, 또는 합성 타겟으로부터의 스퍼터링 또는 공동스퍼터링 같은 물리적 기상 증착에 의해, 또는 전기도금 또는 무전해 도금(electroless plating) 같은 화학적 용액 피착에 의해서 얻어질 수 있다.
NiP, NiWP, NiReP, CoP, CoWP, CuP, CuNiP, CoCuP 같은 금속-인 합금(metal-phosphorous alloy)을 이용한 무전해 금속배선(electroless metallization)은 다양한 방법들에 의해서 구현될 수 있다. 금속 접착 및 촉매 시딩(seeding)을 촉진시키기 위하여, 유리와 같은 표면이, 예를 들어 Electrochemical Society의 간행물 1997년 1월호 제 144권 6 페이지 151행-153행의 "Electroless deposition of metals onto organosilane monolayers"에서의 Moberg 등에 의해 개시된 공정으로 러프닝(에칭) 또는 그래프트되거나(grafted), 또는 Electrochemical Society의 간행물 1994년 5월호 제 141권의 "Electroless copper plating using ZnO thin film coated on a glass substrate"에서의 Yoshiki 등에 의해 개시된 무기 화합물로 처리될 수 있다.
표면이 처리되고 Pd 또는 소정의 다른 촉매(Pt, Ni, Au)에 촉매적으로 활성화된 후, 이 표면은 금속-인 합금으로 무전해 도금될 수 있다. 무전해 금속-인 합금을 위한 다양한 방법(비책)이 이용될 수 있다. 금속-인 합금은, 차아인산염 나트륨(sodium hypophosphite) 또는 차아인산염 칼륨(potassium hypophosphite) 같은 환원제를 함유한 용액으로부터 침전된다. 이 합금에서의 인의 양은 1% 보다 적거나 10% 보다는 큰 범위에 있을 수 있으며, pH, 온도 등과 같은 동작 조건 및 용기 구성(bath composition)에 의해 제어될 수 있다. 금속 표면으로의 인 주입 및 반도체로의 주입은 규화물화(silicidation) 반응, 어닐링 조건 또는 표면 처리(가스 형성 또는 습식 화학적 공정)에 의해 제어될 수 있다.
예를 들어, 스퍼터링, 증발, 열 화학적 기상 피착(CVD) 같은 다른 피착 방법들이 금속-불순물 층(106)을 형성하기 위해 이용될 수 있다. 예를 들어, 스퍼터링의 경우, 패터닝된 차광부를 포함하며 SiNx 또는 SiOx 같은 절연체로 도포된 기판이, 상부 게이트 TFT 구조물에서 진공 스퍼터링 시스템에 놓이게 된다. 하부 게이트 TFT에 대해서는, 게이트 금속 패턴만을 포함한 기판이 인-라인(in-line) 또는 클러스터 체임버 툴에 배치되고, 그 결과 게이트 절연체, a-Si 및 스퍼터링된 불순물 금속(106)이 진공을 유지하면서 단일 펌프 다운으로 피착될 수 있다. 게이트 절연체 및 a-Si, poly-Si 또는 poly-SiGe중 하나가 이미 피착되고 이전 단계에서의 대기(atmosphere)에 노출된 경우에는, 그 표면이 로딩 전에 약(weak) HF 산 용액을 이용하여 산화물로 스트라이프되는 것이 바람직하다.
일단 진공 하에서는, 적합한 불활성 스퍼터링 가스, 바람직하게는 Ar의 흐름이 약 10mTorr 내지 약 500mTorr 범위의 압력에서 개시된다. 마그네트론 구성을 포함할 수도 있는 DC 또는 RF 전력이 타겟에 공급된다. (Ni(P) 금속 불순물 층(106)에 대하여) Ni 같은 금속 및 P 같은 불순물을 소망하는 비율로 포함한 합성 타겟이 이용되면, 단일 전원의 제어가 요구된다. 약 0.05 내지 0.5Watts/cm2에 걸친 전력 밀도가 고정된 시간동안 타겟에 공급되어, 예를 들어 약 10nm 내지 약 500nm로 변화할 수 있는 소망하는 두께로 피착시킬 수 있게 된다.
별도의 금속 및 불순물 타겟이 이용되면, 상술된 범위의 전력 밀도를 이용하는 2개의 독립적인 전원들이 사용될 수 있다. 이러한 방법으로 금속층의 능동적 도핑 제어가 가능하게 된다. TFT가 BCE 유형이라면, 기판 온도가 스퍼터링 공정중에 약 50℃를 넘지않아야 하는데, 이는 금속-불순물 층(106)이 게이트 영역상에 중심을 둔 갭을 형성하도록 패터닝되기 이전에 채널 영역에 어떠한 도핑도 일어나지 않도록 보장해야하기 때문이다. 금속-불순물 층(106)의 패터닝은 새도우 마스킹,레지스트, 폴리이미드 또는 SAMS(self-assembled monolayers)을 이용하는 포토리소그라피 패터닝 및 후속된 습식 또는 건식 에칭을 포함할 수 있다. 층(106)의 패터닝은 접촉부가 형성될 영역에서의 화학적 용액으로부터의 직접적인 시딩 또는 도금을 포함할 수 있다.
도 6에 도시된 일 실시예에서, 전도층(113)은 D/S 금속 배선(예를 들어, 데이터 버스라인)을 포함할 수 있다. 전도층(113)은 뾰죽한 가장자리로 형성되고 예컨대 약 500Å과 1000Å 사이의 두께를 갖는 Co 및 P 같은 상술된 금속-불순물들중 하나로 된 층(115)으로 코딩된 약 1000Å과 1500Å 사이의 두께를 갖는 예컨대 패터닝된 Cu 같은 고전도성 금속 또는 산화물(107)을 포함한다.
또한, 금속-불순물 층(115)은, 예컨대 Cu 같은 금속과, 인듐 주석 산화물 또는 인듐 아연 산화물 같은 투명한 전도성 산화물을 포함한 예컨대 층(107) 같은 앞서 피착된 전도성 층들에 대한 클래딩 층으로서 이용될 수 있다. 앞서 피착된 전도층(107)은 또한 미리-패터닝될 수 있으며, 이 경우, 또한 a-Si 반도체층이 D/S 패터닝 단계 후에 피착되면, 금속-불순물 클래딩 층(115) 및 반도체층(108)의 부드러운 피복을 허용하는 뾰죽한 가장자리를 갖는다.
본 발명이 도시된 구조물에만 한정되지 않음을 이해하여야 한다. 금속선, 전자 부품 또는 다른 디바이스들을 포함한 다른 구조물이 본 발명에 따라 형성된 옴접촉부를 이용할 수 있다.
도 7을 참조하면, 패터닝된 금속-불순물 D/S 층(106)이 a-Si 또는 다결정 Si 층(108)과 밀착배치된다. 접촉부(106)는 가열되어 층(106)에 구성적으로 형성된불순물을 외부 확산시킴으로써 층(108) 내에 옴접촉부(110)를 형성한다.
비정질 실리콘(a-Si) 피착은 증발, 스퍼터링 또는 CVD에 의해 수행될 수 있다. 이것은 실레인(silane)을 이용하되, 원한다면 희석용의 수소, 헬륨 또는 아르곤 가스를 이용하여 PECVD 반응로에서 수행되는 것이 바람직하다. 반응로 압력은 양호하게는 0.1 내지 2 Torr로 유지되고, 전체 가스 유속은 200 내지 2000 sccm이다. 전력은, 양호하게는, 약 1 내지 10Å/s 정도의 피착률을 주도록 조정되는 것이 바람직하다. 피착동안의 기판 온도는 약 250℃ 내지 약 350℃의 범위에 있는 것이 바람직하다. a-Si 층의 두께는 약 300Å 내지 1000Å 정도의 두께로 피착되는 것이 바람직하다.
옴접촉부(110) 형성을 위한 어닐링후(post-anneal) 온도 및 시간은, a-Si 피착 온도 및 시간에 따라 변화할 수 있는데, 그 이유는 소정량의 자기 도핑(self-doping) 및 실리사이드 형성이 상기 공정 동안에 발생될 수 있기 때문이다.
유리 기판상의 a-Si TFT에 대하여, 어닐링 시간은 1분 보다 적은 시간(급속 열 어닐링(RTA)의 경우임) 내지 수 시간의 범위일 수 있고, 온도는 250℃ 내지 450℃의 범위에 있을 수 있다. a-Si(또는, 다른 물질)의 후-피착 어닐링은, 실제 a-Si 층 피착동안에 이용되는 온도보다 그렇게 높지 않은 온도에서 이루어지는 것이 바람직하다. 만약, 그렇지 않으면, 부가적인 재수소첨가(rehygrogenation) 단계가 필요할 수도 있다. poly-Si의 경우, poly-Si를 형성하기 위해 급속 열 처리 또는 엑시머 레이저 재결정화가 이용되면, 재수소첨가 단계가 바람직하다.
일례로, a-Si 피착 공정이 300℃에서 또는 그 미만에서 수행되면, 옴접촉부형성을 위한 바람직한 어닐링 온도는 약 300℃ 내지 약 400℃의 온도이다. 바람직한 어닐링 시간은 오븐 어닐링에 대해 약 10분 내지 약 30분 정도이다. 어닐링 환경에서는 예를 들어 진공, Ar, He, N2및 형성 가스(95% 질소/5% 수소)를 포함하는데, 형성 가스가 어닐링 환경에 바람직하다.
도 8을 참조하면, 절연층(114)이 피착되고 층(108)과 함께 패터닝된다. 패터닝된 게이트 전극(G)은 층(106) 내의 소스(S)와 드레인(D) 사이의 층(108) 내의 채널 영역(117) 상에(상부 게이트 구조물 상에) 형성된다.
도 9를 참조하면, 게이트 전도체(G)가 기판(102)상에서 패터닝되는 또 다른 실시예가 도시되어 있다. 게이트(G)상에 게이트 절연체(101)가 형성되고 후속해서 반도체층(108)이 형성된다. 도 10에 도시된 바와 같이, 소스(S) 및 드레인(D)은 피착된 물질(210)로 구성되며, 이 물질은 예컨대 백-채널 에칭 하부 게이트 구조물에서 a-Si 층(또는, 폴리실리콘 층; 108) 이후에 피착되는 물질이다. 이 물질(210)은 상술된 바와 같은 금속 불순물 층(106)과 유사한 금속-불순물 층(211)을 포함한다. 본 실시예에서는, Cu 등과 같은 고전도층(214)이 도 5 내지 도 8을 참조하여 상술된 바와 같이 물질(211; 예컨대, 금속-불순물 층)의 아래가 아니라 위에 배치된다. 다른 실시예에서, 부가적인 고전도층 없이 하나의 금속-불순물 층이 이용될 수도 있다. 층(214)을 포함하는 것이 바람직하지만 이것은 선택적이다.
도 11을 참조하면, 예컨대 습식 에칭 공정 같은 패터닝된 에칭 공정을 통해 층(211, 214)의 일부를 제거하여 갭(218)을 형성함으로써, S와 D 사이의 윗부분에부터 그 아래의 층(108)까지 개방된다.
도 12를 참조하면, 층(211)에서 층(108)으로 불순물을 확산시키기 위해 어닐링이 수행된다. 옴접촉부(216)는, 구조물을 어닐링하여 물질(211)로부터의 불순물을 외부로 확산시킴으로써 형성된다. 바람직한 피착 파라미터 및 접촉 어닐링은 상술된 바와 같다. 우선, 갭(218)을 형성하고 본 발명을 이용함으로써, 종래의 기술에 비해 많은 이점들이 구현될 수 있게 된다. 예를 들어, 갭(218) 내의 층(108)으로부터 n+ 물질을 제거하기 위해 에칭(예컨대, 반응성 이온 에칭)을 수행할 필요가 없다. 갭(218)이 먼저 형성되었기 때문에, 금속 불순물 층(211)은 갭(218) 내에 존재하지 않는다. 따라서, 갭(218) 내의 S와 D 사이에 형성된 채널은 어닐링된 층(211)으로부터 확산된 불순물이 없다는 장점이 있다.
본 발명은 복수개의 TFT 또는 다른 디바이스 구조물에 이용될 수도 있다는 것을 이해하여야 한다. 예를 들어, 본 발명은 예컨대 본 명세서에서 참고용으로 인용하는 "HIGH PERFORMANCE THIN FILM TRANSISTOR AND ACTIVE MATRIX PROCESS FOR FLAT PANEL DISPLAYS"이라는 제목으로 1999년 9월 출원되고 일반 양도된 제09/409,157호의 미국 특허 출원에서 개시하고 있는, 공동 평면 하부 게이트 구조물(coplanar bottom gate structure) 같은 구조물에 이용될 수도 있다. 다른 구조물 및 공정이 본 발명의 사상 내에서 이용될 수 있다. 예를 들어, 석영 기판상에 제조된 폴리실리콘 TFT에서, 피착 및 어닐링 온도는 이용되는 금속-불순물에 따라 달라져서 800℃ 정도로 높을 수도 있다.
도 13, 14 및 15를 참조하면, 공동 평면 하부 게이트 구조물(300)이 본 발명에 따라 도시되어 있다. 도 13에 도시된 바와 같이, 금속-불순물 층(214)은 하부 게이트 구조물의 절연층(101)상에서 패터닝된다. 도 14에서, 반도체층(108)은 금속-불순물 층(214)상에 피착된다. 옴접촉 층(211)은 층(108)과 층(214) 사이의 계면에서 형성되기 시작하지만, 갭(250)에서는 바람직하지 않다. 도 15에서, 구조물(300)은 상술된 바와 같이 층(108) 내의 옴접촉부(211)를 강화시키기 위해 더 어닐링될 수 있다. 패시베이션 층(302)은 층(108)상에 형성된다.
박막 트랜지스터용 옴접촉부를 형성하는 방법을 위한 양호한 실시예들(이들은 예시적인 것이지 한정하려는 의도가 아님)을 설명하였지만, 당기술 분야의 숙련자들이 이들을 학습한 후 변형 및 응용을 할 수 있음을 유념하여야 한다. 따라서, 첨부된 청구범위에 의해 정의되는 본 발명의 정신과 영역을 벗어나지 않고 상술된 특정 실시예들에 대해 많은 수정을 가할 수 있다는 것을 이해아여야 한다. 따라서, 특허법에서 요구하는 상세성 및 특정성을 가지고 본 발명을 설명하였지만, 본 명세서에서 보호받기를 원하며 청구하고자 하는 바들은 첨부된 청구범위에 개시되어 있다.

Claims (20)

  1. 반도체 디바이스용 옴접촉부를 형성하기 위한 방법에 있어서,
    내부에 일체로 형성된 불순물(dopants)을 포함한 금속 함유층을 형성하는 단계와,
    상기 금속 함유층을 패터닝하여 반도체 디바이스용 부품을 형성하는 단계와,
    상기 금속 함유층과 접촉하기 위한 반도체층을 피착하는 단계와,
    상기 반도체 디바이스를 어닐링하여 상기 금속 함유층으로부터 상기 반도체층으로 불순물을 외부확산(outdiffuse)시킴으로써 이들 사이에 옴접촉부를 형성하는 단계
    를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  2. 제1항에 있어서, 상기 금속 함유층을 패터닝하여 반도체 디바이스용 부품을 형성하는 단계는, 상기 금속 함유층을 패터닝하여 박막 트랜지스터용 소스 및 드레인 금속배선(metallization)을 형성하는 단계를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  3. 제1항에 있어서, 상기 금속 함유층은 코발트(cobalt), 몰리브덴(molybdenum), 티타늄(titanium), 크롬(chromium) 및 니켈(nickel)중 적어도 하나를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  4. 제1항에 있어서, 내부에 일체로 형성된 불순물을 포함하는 상기 금속 함유층은, 약 1 내지 30 원자% 사이의 불순물을 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  5. 제1항에 있어서, 상기 금속 함유층은 내부에 일체로 형성된 인(phosphorous), 안티몬(antimony), 비소(arsenic) 및 붕소(boron)중 적어도 하나를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  6. 제1항에 있어서, 상기 반도체층을 피착하는 단계는 비정질 실리콘(amorphous silicon)과 다결정 실리콘(polycrystalline silicon)중 하나로 된 층을 피착하는 단계를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  7. 제1항에 있어서, 상기 반도체 디바이스를 어닐링하는 단계는 약 10분 내지 약 30분 동안 약 300℃ 내지 약 400℃의 온도에서 반도체 디바이스를 어닐링하는 단계를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  8. 제1항에 있어서, 상기 금속 함유층을 형성하는 단계는,
    상기 실리콘 함유층과 접촉하기 위한 금속-불순물 층을 형성하는 단계와,
    상기 금속-불순물 층과 접촉하는 전도층을 형성하는 단계
    를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  9. 제1항에 있어서, 상기 금속 함유층은 투명한 전도성 산화물(Transparent Conductive Oxide; TCO)을 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  10. 제1항에 있어서, 상기 금속 함유층을 형성하는 단계는 공동-스퍼터링(co-sputtering)과, 합성 타겟(composite target)으로부터의 스퍼터링과, 화학적 용액 피착중 하나에 의해 상기 금속 함유층을 형성하는 단계를 포함하는 반도체 디바이스용 옴접촉부 형성 방법.
  11. 박막 트랜지스터용 옴접촉부를 형성하기 위한 방법에 있어서,
    기판상의 게이트 전도체를 패터닝하는 단계와,
    상기 게이트 구조물상에 절연층을 형성하는 단계와,
    실리콘 함유층을 피착하는 단계와,
    내부에 일체로 형성된 불순물을 포함하며 상기 실리콘 함유층과 접촉하는 금속 함유층을 형성하는 단계와,
    상기 금속 함유층－상기 금속 함유층은 상기 박막 트랜지스터용의 소스 및 드레인을 형성함－을 패터닝하여 상기 게이트 전도체 위에 갭(gap)을 형성하는 단계, 및
    상기 박막 트랜지스터를 어닐링하여 상기 금속 함유층으로부터 상기 실리콘함유층으로 불순물을 외부확산시킴으로써 이들 사이에 옴접촉부를 형성하는 단계
    를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  12. 박막 트랜지스터용 옴접촉부를 형성하기 위한 방법에 있어서,
    기판상에 절연층을 피착하는 단계와,
    내부에 일체로 형성된 불순물을 포함하는 금속 함유층을 상기 절연층 위에 형성하는 단계와,
    상기 금속 함유층을 패터닝하여 상기 박막 트랜지스터용 소스 및 드레인－상기 소스 및 드레인 사이에 갭을 가짐－을 형성하는 단계와,
    상기 갭내의 절연층과 접촉하며 상기 금속 함유층과 접촉하는 실리콘 함유층을 피착시키는 단계와,
    상기 박막 트랜지스터를 어닐링하여 상기 금속 함유층으로부터 상기 실리콘 함유층으로 불순물을 외부확산시킴으로써 이들 사이에 옴접촉부를 형성하는 단계와,
    상기 갭 위의 게이트 유전체를 패터닝하는 단계와,
    상기 갭 위에 게이트 전도체를 형성하는 단계
    를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  13. 제11항 또는 제12항에 있어서, 상기 금속 함유층은 코발트, 몰리브덴, 티타늄, 크롬 및 니켈중 적어도 하나를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  14. 제11항 또는 12항에 있어서, 내부에 일체로 형성된 불순물을 포함하는 상기 금속 함유층은 약 1 내지 약 30 원자%의 불순물을 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  15. 제11항 또는 12항에 있어서, 상기 금속 함유층은 내부에 일체로 형성된 인, 안티몬, 비소 및 붕소중 적어도 하나를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  16. 제11항 또는 12항에 있어서, 상기 실리콘 함유층을 피착하는 단계는 비정질 실리콘과 다결정 실리콘중 하나로 된 층을 피착시키는 단계를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  17. 제11항 또는 12항에 있어서, 상기 반도체 디바이스를 어닐링하는 단계는 약 10분 내지 약 30분 동안 약 300℃ 내지 약 400℃의 온도에서 박막 트랜지스터를 어닐링하는 단계를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  18. 제11항 또는 12항에 있어서, 상기 금속 함유층을 형성하는 단계는,
    실리콘 함유층과 접촉하도록 내부에 일체로 형성된 불순물을 갖는 금속-불순물 층을 형성하는 단계와,
    상기 금속-불순물 층과 접촉하는 전도층을 형성하는 단계
    를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  19. 제11항 또는 12항에 있어서, 상기 금속 함유층은 투명한 전도성 산화물을 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
  20. 제11항 또는 12항에 있어서, 상기 금속 함유층을 형성하는 단계는 공동-스퍼터링과, 합성 타겟으로부터의 스퍼터링과, 화학적 용액 피착중 하나에 의해 금속 함유층을 형성하는 단계를 포함하는 박막 트랜지스터용 옴접촉부 형성 방법.
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