KR100317641B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터를 제조하는 방법에 관한 것으로, 완충층이 증착된 기판 상에 불순물 비정질 실리콘을 증착하는 단계와; 상기 불순물 실리콘을 비정질 소스 영역과 상기 비정질 소스 영역과 소정 간격 이격되게 비정질 드레인 영역을 형성하는 단계와; 상기 비정질 소스 및 드레인 영역과 노출된 기판 전면에 순수 비정질 실리콘을 증착하는 단계와; 상기 순수 비정질 실리콘이 증착된 기판 상의 양 가장자리에 직류 전압을 인가하여 상기 순수 비정질 실리콘과 상기 비정질 소스 및 드레인 영역을 동시에 다결정 실리콘과 다결정 소스 및 드레인 영역으로 결정화하는 단계와; 상기 결정화된 다결정 실리콘을 상기 다결정 소스 및 드레인 영역과 일부분이 겹치도록 액티브층으로 패터닝하는 단계와; 상기 액티브층 상에 게이트 절연막과 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 다결정 소스 및 드레인 영역과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계와; 상기 불순물 비정질 실리콘을 증착하는 전 단계와 상기 결정화 단계 사이에 촉매 금속을 입히는 단계를 더욱 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법에 관해 개시하고 있다.
Description
본 발명은 스위칭 소자에 관한 것으로, 특히 다결정 실리콘으로 이루어지는 채널을 사용하는 스위칭 소자인 다결정 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 절연 기판에 500 Å 두께의 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화 하는 방법을 사용했다.상기 결정화 방법은 다음과 같이 크게 세 가지로 분류될 수 있다.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
두번째 방법인 고상 결정화는 600 ℃ 이상의 고온을 견딜수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장할 수 없으나, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다.
이하, 첨부된 도면을 참조하여 종래의 다결정 실리콘 박막 트랜지스터의 제작 공정을 살펴보면 다음과 같다. 이후 기술될 종래의 박막 트랜지스터 제작 공정에 사용되는 결정화 방법은 대표적으로 레이저 결정화 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 스테거드(stagger)형 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 도시한 도면이다.
먼저, 도 1a에 도시된 도면의 공정은 기판(1) 상에 소스/드레인 금속과 불순물 비정질 실리콘을 연속으로 증착한후, 소스 전극(2)과 드레인 전극(4) 및 그 상부에 소스 영역(6) 및 드레인 영역(8)의 불순물층을 각각 형성한다.
이후, 상기 불순물 영역(6, 8) 및 상기 노출된 기판(1) 상에 비정질 실리콘(10)을 증착하고, 레이저 결정화 방법으로 상기 비정질 실리콘(10)을 결정화 한다. 이때, 상기 결정화공정 전 단계에서 상기 비정질 실리콘(10)은 탈수소화 공정을 거치게 된다. 이는 결정화 공정에서 수소에 의한 막질의 물리적 손상을 방지하지 위함이다. 상기 비정질 실리콘(10)의 결정화시에 상기 불순물 영역(6, 8)도 동시에 결정화가 진행된다.
또한, 상기 결정화공정 후에, 상기 불순물영역의 활성화를 위해 고온에서 장시간동안 열처리 내지는 레이저를 이용한 활성화 공정을 수행한다.
그리고, 도 1c에 나타난 바와 같이, 상기 결정화된 다결정 실리콘을 아일랜드의 액티브층(10')로 패터닝하고, 상기 액티브층 상의 소정의 위치에 게이트 절연막(12)을 형성한다. 상기 게이트 절연막(12)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx) 등을 사용하고, 바람직 하게는 실리콘 산화막(SiO2)을 사용한다.
또한, 상기 게이트 절연막(12) 상에 게이트 전극(14)을 상기 게이트 절연막(12)보다 작거나 같게 형성한다(도 1d).
상술한 종래의 스태거드형 다결정 실리콘 박막 트랜지스터의 제작공정에서, 상기 결정화된 다결정 실리콘의 액티브층은 상기 소스 내지 드레인 전극의 단차로 인해 상기 단차부위에서 단선되는 경우가 발생할 확률이 매우 높다. 이는 비정질 실리콘의 결정화 단계에서 레이저 에너지의 고온으로 인해 상기 금속의 소스 및 드레인 전극이 수축 내지는 팽창하기 때문이다.
상술한 문제점을 해결하기 위해 종래에는 도 2a 내지 도 2d에 도시된 공정으로 박막 트랜지스터를 제작하였다.
즉, 상기 금속으로된 소스 및 드레인 전극을 상기 결정화과정에서 결정화되는 물질과 같은 종류의 물질을 사용함으로서, 상기 소스 또는 드레인 전극과 결정화되는 물질과의 단차부에서 생길 수 있는 결정화되는 물질의 단선 확률을 줄이고자 하는 것이다.
도 2a는 기판(1) 상에 불순물 비정질 실리콘(16)을 증착하는 단계를 도시한 도면이다. 즉, 상기 불순물 비정질 실리콘(16)을 소스 및 드레인 영역으로 사용하기 위함이다. 도 2b는 패터닝된 상기 비정질 실리콘(16)의 상부에 실질적으로 액티브층으로 역할을 하는 순수 비정질 실리콘을 증착하는 단계를 도시한 도면이다.
즉, 상기 비정질 실리콘(16)을 패터닝하여, 소스 영역(17)과 드레인 영역(19)을 형성한후, 상기 비정질 소스 및 드레인 영역(17, 19) 상부와 노출된 기판(1)의 전면에 걸쳐 순수 비정질 실리콘(18)을 증착한후, 상기 비정질 실리콘(18)내부에 존재하는 수소를 제거하는 탈수소화 공정을 거쳐 레이저 결정화 단계로 들어간다.
상기 레이저 결정화 공정에서 비정질 소스 및 드레인 영역(17, 19)도 동시에 결정화가 진행된다. 이 때, 상기 비정질 소스 및 드레인 영역(17, 19) 상부는 상기 순수 비정질 실리콘(18)과 적층의 형태로 그 두께가 두껍기 때문에 레이저 결정화시 결정화 에너지를 크게하여 결정화를 해야한다. 따라서, 상기 결정화 후에, 다결정실리콘의 입경의 크기가 감소할 수 있는 문제점이 생길 수 있다.
이후 도 2c에 도시된 도면처럼, 상기 레이저 결정화 단계에서 결정화된 다결정 실리콘을 액티브층의 아일랜드(18')로 패터닝한후, 게이트 절연막(20)과 게이트 전극(22)을 각각 형성한다.
다음공정은 소스 및 드레인 전극을 형성하는 단계로, 도 2d에 도시된 도면에서 보는 바와 같이, 상기 게이트 전극(22) 및 상기 게이트 절연막(20) 상부 전면에 걸쳐 보호층(26)을 증착하고, 상기 소스 및 드레인 영역(17', 19')의 일부가 각각 노출되도록 콘택홀을 형성한다. 그리고, 상기 콘택홀을 통해 상기 소스 및 드레인 영역(17', 19')과 각각 접촉하는 소스 및 드레인 전극(28, 30)을 형성함으로서, 스테거드형 박막 트랜지스터는 제작되게 되는 것이다.
그러나, 전술한바 있었지만, 상기 소스 및 드레인 영역과 그 상부 순수 비정질 실리콘을 동시에 결정화 하기 위해서는 필요 이상의 높은 레이저 에너지를 사용해야하기 때문에, 결정화된 다결정 실리콘의 입경이 작아질 수 있는 단점이 있다.
또한, 상세한 설명은 하지 않았지만, 상기 결정화 방법을 MIC 방법으로 사용할 경우에는 결정화된 다결정 실리콘과 절연막 사이에 금속의 잔류로 인한 소자의 전기적인 특성 저하가 예상된다. 그리고, 다결정 실리콘으로 결정화되는데 걸리는 시간이 길어진다는 문제점이 생길 수 있다.
본 발명에서는 기존 레이저 결정화 방법 및 금속유도 결정화(MIC) 방법으로 결정화를 수행하는데 있어서, 상기의 탈 수소화공정 및 기존 MIC 결정화의 문제점인 반도체 박막 내에 금속의 잔류로 인한 소자의 전기적 특성 감소를 억제 하는데 그 목적이 있다.
또한, 다결정 실리콘으로의 결정화 시간을 줄이는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제작 공정을 나타내는 공정도.
도 2a 내지 도 2d는 종래 다른 기술에 따른 다결정 박막 트랜지스터의 제작 공정을 나타내는 공정도.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 다결정 실리콘 박막 트랜지스터의 제작 공정을 나타내는 공정도.
도 4는 일반적인 스태거드형 박막 트랜지스터의 단면을 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 다결정 실리콘 박막 트랜지스터의 제작 공정을 나타내는 공정도.
<도면의 주요부분에 대한 부호의 설명>
50 : 완충층 52 : 불순물 비정질 실리콘
54 : 비정질 소스 영역 56 : 비정질 드레인 영역
58 : 순수 비정질 실리콘 59 : 절연막
60 : 게이트 전극 62 : 보호막
64 : 소스 전극 66 : 드레인 전극
상술한 목적을 달성하기 위해 본 발명에서는 완충층이 증착된 기판 상에 불순물 비정질 실리콘을 증착하는 단계와; 상기 불순물 실리콘을 비정질 소스 영역과 상기 비정질 소스 영역과 소정 간격 이격되게 비정질 드레인 영역을 형성하는 단계와; 상기 비정질 소스 및 드레인 영역과 노출된 기판 전면에 순수 비정질 실리콘을 증착하는 단계와; 상기 순수 비정질 실리콘이 증착된 기판 상의 양 가장자리에 직류 전압을 인가하여 상기 순수 비정질 실리콘과 상기 비정질 소스 및 드레인 영역을 동시에 다결정 실리콘과 다결정 소스 및 드레인 영역으로 결정화하는 단계와; 상기 결정화된 다결정 실리콘을 상기 다결정 소스 및 드레인 영역과 일부분이 겹치도록 액티브층으로 패터닝하는 단계와; 상기 액티브층 및 노출된 다결정 소스 및 드레인 영역과 기판의 전면에 절쳐 게이트 절연막을 증착하는 단계와; 상기 다결정 소스 및 드레인 영역과 상기 액티브층과 겹치는 부분을 제외한 부분의 상기 액티브층 상부 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극과 노출된 게이트 절연막 상부 전면에 걸쳐 보호막을 증착하고, 상기 다결정 소스 및 드레인 영역의 일부분이 노출 되도록 콘택홀을 형성하는 단계와; 상기 보호막에 형성된 콘택홀을 통해 상기 다결정 소스 및 드레인 영역과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 불순물 비정질 실리콘을 증착하는 전 단계와 상기 결정화 단계 사이에 촉매 금속을 입히는 단계를 더욱 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법에 관해 개시하고 있다.
또한, 본 발명에서는 완충층이 증착된 기판 상에 불순물 비정질 실리콘을 증착하는 단계와; 상기 불순물 실리콘을 비정질 소스 영역과 상기 비정질 소스 영역과 소정 간격 이격되게 비정질 드레인 영역을 형성하는 단계와; 상기 비정질 소스 및 드레인 영역과 노출된 기판 전면에 순수 비정질 실리콘을 증착하는 단계와; 상기 순수 비정질 실리콘이 증착된 기판 상의 양 가장자리에 직류 전압을 인가하여 상기 순수 비정질 실리콘과 상기 비정질 소스 및 드레인 영역을 동시에 다결정 실리콘과 다결정 소스 및 드레인 영역으로 결정화하는 단계와; 상기 결정화된 다결정 실리콘을 상기 다결정 소스 및 드레인 영역과 일부분이 겹치도록 액티브층으로 패터닝하는 단계와; 상기 액티브층 상부 상기 다결정 소스 및 드레인 영역이 마주보는 쪽으로 각각 △L만큼 이격된 위치에 게이트 절연막 및 상기 게이트 절연막 상에게이트 전극을 형성하는 단계와; 상기 게이트 전극과 노출된 액티브층 및 기판 상부 전면에 걸쳐 보호막을 증착하고, 상기 다결정 소스 및 드레인 영역의 일부분이 노출 되도록 콘택홀을 형성하는 단계와; 상기 보호막에 형성된 콘택홀을 통해 상기 다결정 소스 및 드레인 영역과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 불순물 비정질 실리콘을 증착하는 전 단계와 상기 결정화 단계 사이에 촉매 금속을 입히는 단계를 더욱 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법에 관해 개시하고 있다.
이하, 첨부된 도면과 실시예들을 참조하여 중심으로 본발명의 실시예를 상세히 설명한다.
제 1 실시예
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따라 제작된 박막 트랜지스터의 제작공정을 도시한 도면이다.
도 3a는 기판(1) 상에 완충층 및 상기 완충층 상에 불순물 비정질 실리콘(52)을 연속으로 증착하는 공정을 도시한 도면이다.
상기 완충층(50)은 상기 기판(1)내에 알카리 물질의 용출을 방지하기 위함이다. 또한, 상기 불순물 비정질 실리콘은 순수 비정질 실리콘 증착시에 3족 내지 5족의 원소가 함유된 가스, 즉, PH3내지 B2H6를 미량 첨가하여 증착한다.
도 3b는 상기 증착된 불순물 비정질 실리콘(52)를 패터닝하여 비정질 소스영역(54) 및 드레인 영역(56)을 형성하는 단계를 도시한 도면이다.
이후, 도 3c에 도시된 도면에서와 같이 상기 비정질 소스 및 드레인(54, 56) 상부와 노출된 완충층(50) 상부에 순수 비정질 실리콘(58)을 증착한다. 이후 상기 순수 비정질 실리콘(58) 상부에 금속 처리를 하여, 금속 유도 결정화(MIC)의 기반을 마련한다. 상기 금속 처리는 스퍼터(sputter), 진공 증발 증착기(evaporater)로 증착을 하거나, 또는, 금속 용액(metal solution)을 스핀 코팅(spin coating)방법으로 입히는 것이 가능하다.
바람직 하게는, 상기 금속 처리에 사용되는 금속물질은 니켈(Ni), 납(Pb), 코발트(Co) 등이다.
또한, 상기 금속 처리이후, 상기 금속 처리된 비정질 실리콘(58) 기판의 양단에 직류 전압(E)을 인가하는 공정을 추가한다. 상기 전압을 인가하는 공정에서 결정화는 이루어지게 되는 것이다.
즉, 다시 설명하면, 본 발명에 사용된 결정화 방법은 종래의 MIC(metal induced crystallization) 방법에서 진보된 방법으로, 상기 MIC 방법에 의해 결정화를 진행할 경우 고온, 장시간의 열처리 시간이 소요되는 단점을 보완하기 위해, 본 발명에서는 직류의 고 전압(E)을 상기 금속 처리된 박막에 인가한다. 그러면, 전기장이 생성되는데, 전기장 하에서는 결정화핵으로 작용하는 금속-실리사이드의 생성이 촉진되어 보다 적은 양의 금속과 낮은 온도, 짧은 시간 내에 금속-실리사이드를 생성할 수 있다. 또한, 전하를 띠는 금속의 이동을 막는 문턱 에너지가 전기장 하에서 감소하므로 금속의 이동이 쉬워진다. 따라서, 금속-실리사이드의 이동이 빨라져 결정 성장 속도가 빨라지므로, 결정화 시간 및 결정화에 필요한 온도를 낮출 수 있다. 상기 금속 처리에 사용되는 금속을 촉매 금속이라 부르기도 한다.
이하, 상기의 본 발명에 따른 결정화 방법을 전계 인가 금속 유도 결정화 방법(Field Enhanced MIC : FE-MIC)이라 칭한다.
즉, 상기 FE-MIC 방법에 의해 상기 순수 비정질 실리콘(58)과 상기 비정질 소스 및 드레인 영역(54, 56)이 동시에 결정화 된다.
그리고, 상기 금속 처리는 대표적인 방법으로 상기 순수 비정질 실리콘(58) 증착 이후에 하였으나, 상기 전압(E) 인가 전단계 즉, 상기 완충층(50) 증착이후, 상기 비정질 소스 및 드레인 영역(54, 56) 형성 이후 등도 가능하다.
이후, 도 3d에 도시된 도면처럼, 상기 FE-MIC 결정화 단계에서 결정화된 다결정 실리콘을 액티브층의 아일랜드(58')로 패터닝한후, 게이트 절연막(59)과 게이트 전극(60)을 각각 형성한다.
다음 공정은 소스 및 드레인 전극을 형성하는 단계로, 도 3e 내지 3f에 도시된 도면에서 보는 바와 같이, 상기 게이트 전극(60) 및 상기 게이트 절연막(59) 상부 전면에 걸쳐 보호층(62)을 증착하고, 상기 소스 및 드레인 영역(54', 56')의 일부가 각각 노출되도록 콘택홀을 형성한다. 그리고, 상기 콘택홀을 통해 상기 소스 및 드레인 영역(54', 56')과 각각 접촉하는 소스 및 드레인 전극(64, 66)을 형성함으로서, 본 발명에 따른 스테거드형 박막 트랜지스터는 제작되게 되는 것이다.
FE-MIC 결정화 방법으로 결정화된 다결정 실리콘을 스태거드형 박막 트랜지스터에 적용할 경우, 종래의 MIC 방법으로 사용할 경우에서 보다 결정화된 다결정 실리콘과 절연막 사이에 금속의 잔류로 인한 소자의 전기적인 특성 저하를 방지할 수 있으며, 다결정 실리콘으로 결정화되는데 걸리는 시간이 단축되는 장점이 있다.
제 2 실시예
본 발명의 제 2 실시예에서는 상기 제 1 실시예에서 제안된 FE-MIC 결정화 방법으로 일반적으로 박막 트랜지스터에서 생길 수 있는 단채널 효과를 억제하는 방법인 LDD(lightly doped drain) 구조의 박막 트랜지스터를 제작하는 방법에 관한 것이다.
상기 단채널 효과는 도 4에서 나타내고 있는 바와 같이 소스(64)와 드레인(66)접합 부분이 아주 가까이 있으므로, 게이트(60)에 전압이 인가되지 않는 상태에서도 소스(64)와 드레인(66) 공핍영역(depletion region)이 채널 속으로 침투하는 것이다. 단채널 효과는 열전자 효과(hot carrier effect)라고도 불리운다.
열전자 효과는 소스와 드레인 영역의 도핑(doping)을 줄임으로써, 즉, 접합의 전계가 작아지게 함으로써 줄일 수 있다. 그러나 소스와 드레인영역의 도핑을 적게 하는 것은 접촉저항 등의 문제로 인해 소자와 양립할 수 없다.
상술한 문제점을 해결하기 위해 저도핑 드레인(lightly doped drain ; 이하 LDD라 한다)이라 하는 설계방법이 도입되었다. 이 방법은 두 가지 서로 다른 도핑 준위를 이용한다.
도 5a 내지 도 5c는 본 발명의 제 1 실시예를 제작하는 공정도에서 도 3c 이후공정을 나타내는 공정도이다.
도 5a에 도시된 도면부터 상세히 설명하면 다음과 같다.
상기 도 3c의 공정에서 결정화된 다결정 실리콘을 패터닝하여 다결정 소스 및 드레인 영역(54', 56')과 일부분이 겹치도록 다결정 실리콘의 액티브층(58')으로 형성한다.
이후, 상기 액티브층(58') 상에 게이트 절연막(59)과 상기 게이트 절연막 상에 게이트 전극(60)을 형성한다. 상기 게이트 절연막(59)과 게이트 전극(60)은 절연막과 게이트 금속을 연속으로 증착하고, 동일 패턴으로 형성하며, 상기 다결정 소스 및 드레인 영역(54', 56')과 △L의 거리만큼 이격되도록 상기 액티브층(58') 상에 형성되게 된다.
그리고, 상기 게이트 전극(60)을 마스크로하여 불순물 처리한다. 즉, 상기 게이트 전극(60) 하부의 액티브층(58')을 제외한 부분을 불순물 처리하게 된다.
도 5b는 상기 게이트 전극(60) 및 상기 노출된 액티브층(58')의 전면에 걸쳐 보호막(62)을 증착하는 단계이다. 이후, 상기 보호막(62)을 패터닝하여 상기 액티브층(58')과 겹치는 다결정 소스 및 드레인 영역(54', 56') 부분을 제외한 다결정 소스 및 드레인 영역(54', 56')의 일부가 노출되도록 패터닝한다.
상기 불순물 처리후에 상기 액티브층(58')는 불순물 처리된 액티브층(72)와 순수 액티브층(70)으로 나뉘게 된다. 여기서, 상기 불순물 처리공정시 불순물 처리 조건은 3족 내지 5족의 도핑가스, 즉, PH3내지 B2H6를 플라즈마(plasma) 처리 하거나, 이온 도핑하는 것이다. 이 때, 상기 소스 및 드레인 영역(54', 56')의 이온 도즈량(density of state : DOS)보다 낮은 밀도로 불순물 처리를 한다. 이는 전기한바 있는 LDD구조를 형성하기 위함이다. 즉, 상기 불순물 처리된 액티브층(72)과 상기 소스 및 드레인 영역(54', 56')의 이온 밀도(ion density)는 서로 다르게 되어, 열전자 효과를 억제할 수 있으며, 상기 불순물 처리를 하지않으면, 상기 순수액티브층(70)과 상기 소스 및 드레인 영역(54', 56')과 각각 △L만큼의 오프셋(offset)이 형성되어 박막 트랜지스터의 스위칭 작용에 치명적인 오프(off) 상태에서 흐르는 전류인 누설전류를 감소시킬 수 있다. 즉, 상기의 구조에서 불순물 처리를 하면 LDD구조가 형성되고, 불순물 처리를 하지 않으면 오프셋구조의 박막 트랜지스터가 되는 것이다.
도 5c는 상기 노출된 소스 및 드레인 영역(54', 56')과 각각 연결되는 소스 및 드레인 전극(64, 66)을 형성하는 단계를 도시한 도면이다.
본 발명의 실시예들에 따른 박막 트랜지스터를 제작할 경우 다음과 같은 특징이 있다.
첫째, 순수 비정질 실리콘 및 불순물 비정질 실리콘을 동시에 결정화 할 수 있으므로, 결정화 시간을 단축 할 수 있는 장점이 있다.
둘째, 다결정 실리콘으로의 결정화와 동시에 활성화가 이루어지기 때문에 공정시간이 단축되는 장점이 있다.
셋째, 기존 MIC 방법으로 결정화하여 박막 트랜지스터를 제작할 경우보다 본 발명에 따른 FE-MIC 방법으로 제작할 경우 소자의 향상된 전기적 특성을 기대할 수 있는 장점이 있다.
넷째, 본 발명의 제 2 실시예에 따라 박막 트랜지스터를 제작할 경우, LDD 및 오프셋 구조를 적용하여 소자의 전기적인 안정성을 향상할수 있는 장점이 있다.
Claims (14)
- 완충층이 증착된 기판 상에 불순물 비정질 실리콘을 증착하는 단계와;상기 불순물 실리콘을 비정질 소스 영역과 상기 비정질 소스 영역과 소정 간격 이격되게 비정질 드레인 영역을 형성하는 단계와;상기 비정질 소스 및 드레인 영역과 노출된 기판 전면에 순수 비정질 실리콘을 증착하는 단계와;상기 순수 비정질 실리콘이 증착된 기판 상의 양 가장자리에 직류 전압을 인가하여 상기 순수 비정질 실리콘과 상기 비정질 소스 및 드레인 영역을 동시에 다결정 실리콘과 다결정 소스 및 드레인 영역으로 결정화하는 단계와;상기 결정화된 다결정 실리콘을 상기 다결정 소스 및 드레인 영역과 일부분이 겹치도록 액티브층으로 패터닝하는 단계와;상기 액티브층 상에 게이트 절연막과 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;상기 다결정 소스 및 드레인 영역과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계와;상기 불순물 비정질 실리콘을 증착하는 전 단계와 상기 결정화 단계 사이에 촉매 금속을 입히는 단계를 더욱 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 완충층과 상기 보호막 및 상기 게이트 절연막은 실리콘 질화막(SiNx), 실리콘 산화막(SiO2), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 불순물 비정질 실리콘은 상기 순수 비정질 실리콘 증착시 PH3가스를 첨가하여 형성하고, N-형 반도체인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 불순물 비정질 실리콘은 상기 순수 비정질 실리콘 증착시 B2H6가스를 첨가하여 형성하고, P-형 반도체인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 완충층과 상기 불순물 비정질 실리콘은 연속으로 증착되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 촉매 금속을 입히는 단계는 상기 완충층 형성후인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 촉매 금속을 입히는 단계는 비정질 소스 및 드레인 영역 형성후인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 촉매 금속을 입히는 단계는 상기 순수 비정질 실리콘 증착후인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 촉매 금속은 니켈(Ni), 납(Pb), 코발트(Co)로 구성된 집단에서 선택된물질인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 게이트 전극은 상기 다결정 소스 및 드레인 영역과 상기 액티브층이 겹치는 부분을 제외한 부분의 상기 액티브층 상부 게이트 절연막 상에 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 게이트 절연막 및 상기 게이트 전극은 상기 액티브층 상부 상기 다결정 소스 및 드레인 영역이 마주보는 쪽으로 각각 △L만큼 이격된 위치에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1에 있어서,상기 게이트 전극을 형성하는 단계 후에 상기 게이트 전극과 노출된 액티브층 및 기판 상부 전면에 걸쳐 보호막을 증착하고, 상기 다결정 소스 및 드레인 영역의 일부분이 노출되도록 콘택홀을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1과 청구항 12 중의 어느 한 항에 있어서,상기 소스 및 드레인 전극은 상기 보호막에 형성된 콘택홀을 통해 상기 다결정 소스 및 드레인 영역과 접촉하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 1 내지 청구항 13 중의 어느 한 항에 있어서,상기 박막 트랜지스터 제조방법에 의해 제조된 박막 트랜지스터.
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