KR20100074193A - 박막 트랜지스터에서 사용되는 측면 결정화된 반도체 섬의 집합 - Google Patents

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제이스 에스 임
위진 정
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더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕
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Abstract

박막 트랜지스터에서 사용되기 위한 측면 결정화된 반도체 섬의 집합 및 이를 제조하기 위한 시스템 및 방법이 기재된다. 본 발명의 하나의 형태에 따라, 디스플레이 소자가 제공된다. 상기 디스플레이 소자는 기판 상의 복수의 박막 트랜지스터(TFT: thin film transistor)를 포함한다. 상기 TFT는 서로 이격되어 있고, 각각의 TFT는 결정 미세구조(crystalline microstructure)와 채널 전류가 흐를 때 따르는 방향을 갖는 채널 영역을 포함한다. 상기 복수의 TFT 각각의 채널 영역은 자신의 채널 방향을 따라 상기 채널 영역의 길이에 걸쳐 있는 결정학적 결정립(crystallographic grain)을 포함하며, 각각의 TFT의 채널 영역 내 각각의 결정학적 결정립은 각각의 인접한 TFT의 채널 영역 내 각각의 결정학적 결정립과 물리적으로 단절되고 결정학적으로 비-상관(uncorrelate)된다.

Description

박막 트랜지스터에서 사용되는 측면 결정화된 반도체 섬의 집합{COLLECTIONS OF LATERALLY CRYSTALLIZED SEMICONDUCTOR ISLANDS FOR USE IN THIN FILM TRANSISTORS}
본 발명은 박막의 레이저 결정화에 관한 발명으로서, 특히, 박막 트랜지스터("TFT": thin-film transistor)를 제조할 때 이러한 박막을 이용하는 것에 관한 발명이다.
최근 몇 년 동안, 비정질, 또는 다결정 반도체 박막의 결정도를 개선하기 위한 다양한 기술에 대해 연구가 이루어져왔다. 이러한 결정화된 박막은, 이미지 센서 및 능동 매트릭스 액정 디스플레이 소자("AMLCD": active-matrix liquid-crystal display) 등의 다양한 소자의 제조에 사용될 수 있다. AMLCD에서, 박막 트랜지스터("TFT")의 정규 어레이는 적정한 투명 기판 상에서 제조되며, 각각의 트랜지스터는 픽셀 제어기로서 기능한다.
엑시머 레이저 어닐링("ELA": excimer laser annealing) 및 순차적 측면 고상화("SLS": sequential lateral solidification)를 포함하는 다양한 레이저 공정을 이용하여 결정 반도체 막, 예를 들어, 실리콘 막이 처리되어, 액정 디스플레이를 위한 픽셀이 제공되어왔다. SLS는 AMLCD 소자뿐 아니라 능동 매트릭스 유기 발광 다이오드("AMOLED": active-matrix organic light emitting diode) 소자에서 사용되기 위한 박막을 처리하기에 적합하다.
ELA에서, 엑시머 레이저에 의해 막의 하나의 영역이 조사(irradiate)되어, 상기 막이 부분적으로 융해되며, 그 후 결정화된다. 상기 공정은, 기판 표면에 걸쳐 연속적으로 전진하는 길고 좁은 빔 형상을 사용하는 것이 통상적이다. 이로 인해서, 상기 빔은, 표면을 가로지르는 1회 스캔으로 전체 반도체 박막을 조사할 수 있다. ELA는 작은 결정립의 다결정 막을 생성한다. 그러나 이러한 방법은 종종, 펄스간 에너지 밀도 변화 및/또는 불균일한 빔 강도 프로필에 의해 초래될 수 있는 미세구조의 불균일성으로 인한 문제를 갖는다. 도 8A는 ELA를 이용하여 얻어질 수 있는 랜덤 미세구조를 도시한다. 균일한 결정립 크기를 갖는 랜덤 다결정 막을 생성하기 위해, Si 막은 여러 번 조사된다. 이 도면뿐 아니라 그 밖의 다른 모든 도면은 축적에 맞게 그려진 것이 아니고, 그 특성을 드러낼 수 있도록 그려진 것이다. 도 8E는 ELA를 통한 막 처리의 평면 SEM 이미지이며, 랜덤하게 위치하는 결정립계(8002)를 포함하는 막의 랜덤 미세구조를 보여준다.
본 출원에서 박막 트랜지스터에서 사용되기 위한 측면 결정화된 반도체 섬(semiconductor island)의 집합 및 이를 제작하기 위한 시스템 및 방법이 설명된다.
본 발명의 하나의 형태에 따라, 디스플레이 소자가 제공된다. 상기 디스플레이 소자는 기판 상의 다수의 박막 트랜지스터(TFT)를 포함한다. 상기 TFT는 서로 이격되어 있고, 각각의 TFT는 결정 미세구조(crystalline microstructure)와 채널 전류가 흐를 때 따르는 방향을 갖는 채널 영역을 포함한다. 상기 다수의 TFT 각각의 채널 영역은 자신의 채널 방향을 따라 상기 채널 영역의 길이에 걸쳐 있는 결정학적 결정립(crystallographic grain)을 포함하며, 각각의 TFT의 채널 영역 내 각각의 결정학적 결정립은 각각의 인접한 TFT의 채널 영역 내 각각의 결정학적 결정립과 물리적으로 단절되고 결정학적으로 비-상관(uncorrelate)된다.
본 발명의 또 하나의 양태에 따르면, 디스플레이 소자에서, 다수의 TFT 각각의 채널 영역은 다수의 결정 줄무늬(crystalline stripe)를 포함하며, 각각의 결정 줄무늬는 채널 영역의 채널 방향을 따르는 채널 영역의 길이에 걸쳐 있고, 다수의 결정 줄무늬 중 각각의 결정 줄무늬는, 각각의 결정 줄무늬가 포함된 채널 영역이나 인접한 TFT의 채널 영역 내 그 밖의 다른 결정 줄무늬와 물리적으로 단절되고 결정학적으로 비-상관된다.
본 발명의 또 하나의 양태에 따르면, 상기 다수의 결정 줄무늬 중 하나 이상은 나노-와이어이다.
본 발명의 또 하나의 양태에 따르면, 디스플레이 소자에서, 상기 다수의 결정 줄무늬 중 하나 이상이 비-직선(non-stripe) 줄무늬이며, 이때, 비-직선 줄무늬 각각은, 제 1 베이스 라인 부분 및 제 2 베이스 라인 부분과 제 1 측면 라인 부분 및 제 2 측면 라인 부분에 의해 형성되는 4변형의 전체 영역은 덮지 않으면서, 상기 제 1 베이스 라인 부분과 제 2 베이스 라인 부분을 연결하며, 상기 제 1 측면 라인 부분은 제 1 베이스 라인 부분의 제 1 단부와 제 2 베이스 라인 부분의 제 1 단부를 연결하며, 제 2 측면 라인 부분은 상기 제 1 베이스 라인 부분의 제 2 단부와 상기 제 2 베이스 라인 부분의 제 2 단부를 연결한다.
본 발명의 또 하나의 양태에 따르면, 디스플레이 소자에서, 상기 다수의 TFT 외부에서 기판이, 상기 TFT에 의해 사용되는 물질과는 상이한 물질로 덮인다.
본 발명의 또 하나의 양태에 따르면, 디스플레이 소자는 상기 다수의 TFT의 상면 상에 위치하는 캡핑 층(capping layer)을 더 포함한다.
본 발명의 또 하나의 양태에 따르면, 디스플레이 소자에서, 상기 다수의 TFT 각각의 채널 영역은 결정화된 실리콘을 포함한다.
본 발명의 또 하나의 양태에 따르면, 상기 다수의 TFT 각각의 채널 영역은, 하나의 단부에서 소스 영역을 포함하고, 나머지 단부에서 드레인 영역을 포함한다. 상기 다수의 채널 영역 각각은 다수의 결정 줄무늬를 포함한다. 덧붙여, 각각의 채널 영역에 대하여, 각각의 줄무늬는 상기 소스 영역과 드레인 영역 사이의 채널 영역의 길이에 걸쳐 있고, 상기 소스 영역 및 드레인 영역 내부에서, 각각의 결정 줄무늬는 인접한 결정 줄무늬와 물리적으로 연결되어 있다. 각각의 채널 영역의 다수의 결정 줄무늬 각각은 인접한 TFT의 채널 영역 내 다수의 결정 줄무늬 각각과 물리적으로 단절되고 결정학적으로 비-상관된다.
본 발명의 또 하나의 양태에 따르면, 디스플레이 소자를 제조함에 있어 사용되는 제품이 제공된다. 상기 제품은 기판과, 상기 기판 상에 위치하며, 서로 이격되어 있는 다수의 결정 섬(crystalline island)을 포함한다. 다수의 결정 섬 각각은 상기 결정 섬의 하나의 차원의 전체 크기에 걸쳐 있는 결정학적 결정립을 포함한다. 다수의 결정 섬 각각 내의 각각의 결정학적 결정립은 각각의 인접한 결정 섬 내 각각의 결정학적 결정립과 물리적으로 단절되고 결정학적으로 비-상관된다.
본 발명의 또 하나의 양태에 따르면, 상기 제품에서, 각각의 결정 섬은 다수의 결정 줄무늬(crystalline stripe)를 포함한다. 상기 각각의 결정 줄무늬는 상기 결정 섬의 하나의 차원의 전체 길이에 걸쳐 있고, 다수의 결정 줄무늬 중 각각의 결정 줄무늬는, 각각의 결정 줄무늬가 포함된 결정 섬이나 인접한 결정 섬 내 그 밖의 다른 결정 줄무늬와 물리적으로 단절되고 결정학적으로 비-상관된다.
본 발명의 또 하나의 양태에 따르면, 상기 제품에서, 상기 다수의 결정 줄무늬 중 하나 이상은 나노-와이어이다.
본 발명의 또 하나의 양태에 따르면, 상기 제품에서, 상기 다수의 줄무늬 중 하나 이상의 비-직선(non-straight) 줄무늬이다. 각각의 비-직선 줄무늬는, 제 1 베이스 라인 부분 및 제 2 베이스 라인 부분과 제 1 측면 라인 부분 및 제 2 측면 라인 부분에 의해 형성되는 4변형의 전체 영역은 덮지 않으면서, 상기 제 1 베이스 라인 부분과 제 2 베이스 라인 부분을 연결한다. 상기 제 1 측면 라인 부분은 제 1 베이스 라인 부분의 제 1 단부와 제 2 베이스 라인 부분의 제 1 단부를 연결하며, 제 2 측면 라인 부분은 상기 제 1 베이스 라인 부분의 제 2 단부와 상기 제 2 베이스 라인 부분의 제 2 단부를 연결한다.
본 발명의 또 하나의 양태에 따르면, 상기 제품에서, 상기 다수의 결정 섬 외부에서 상기 기판은, 결정 섬에 의해 사용된 물질과는 상이한 물질로 덮인다.
본 발명의 또 하나의 양태에 따라, 기판 상에 다수의 박막 트랜지스터(TFT)로 구성된 디스플레이 소자를 제조하기 위한 방법이 제공된다. 상기 방법은 비정질 또는 다결정 실리콘 층을 상기 기판 위에 추가하는 단계와, 상기 실리콘 층을 물리적으로 단절된 다수의 실리콘 섬으로 패턴처리하는 단계와, 라인 스캔 순차적 측면 고상화(line scan sequential lateral solidification)를 적용함으로써, 상기 다수의 실리콘 섬을 결정화하는 단계와, 다수의 TFT를 제조하는 단계(이때 각각의 TFT는 다수의 실리콘 섬 중 하나 이상을 이용하며, 상기 다수의 실리콘 섬 중 어느 것도, 다수의 TFT 중 2개의 TFT에 의해 이용되지 않음)를 포함한다.
본 발명의 또 하나의 양태에 따르면, 상기 방법에서, 실리콘 층을 패턴처리하는 단계는 기판 상에 포토레지스트를 증착하는 단계와, 상기 포토레지스트를, 다수의 실리콘 섬의 형태 및 위치에 따라 패턴화된 광에 노광시키는 단계와, 상기 포토레지스트를 현상하는 단계와, 상기 다수의 실리콘 섬의 위치 외부의 실리콘 층의 내용물을 에칭하여 제거하는 단계를 포함한다.
본 발명의 또 하나의 양태에 따르면, 상기 방법에서, 상기 실리콘 층을 패턴처리하는 단계는, 실리콘 층을 다수의 섬으로 패턴처리하는 단계를 포함한다. 상기 다수의 섬 각각은 다수의 줄무늬를 포함하며, 각각의 줄무늬는 대응하는 섬의 하나의 차원에 걸쳐 있고, 상기 다수의 줄무늬 중 각각의 줄무늬는 대응하는 섬이나 인접한 섬 내의 그 밖의 다른 줄무늬와 물리적으로 단절된다.
본 발명의 또 하나의 양태에 따르면, 상기 방법에서 상기 다수의 줄무늬 중 하나 이상은 나노-와이어이다.
본 발명의 또 하나의 양태에 따르면, 상기 방법에서, 라인 스캔 순차적 측면 고상화는 장방형으로 성형된 레이저 빔을 이용하며, 상기 장방형의 장축과 다수의 줄무늬의 장축 사이의 각은 0도보다 크다.
본 발명의 또 하나의 양태에 따르면, 상기 방법은 라인 스캔 순차적 측면 고상화를 적용하기 전에 다수의 섬을 캡핑 층으로 덮는 단계를 더 포함한다.
본 발명의 또 하나의 양태에 따르면, 상기 방법에서, 상기 캡핑 층은 실리카를 포함한다.
본 발명에 따르면, 박막 트랜지스터에서 사용되기 위한 측면 결정화된 반도체 섬의 집합 및 이를 제작하기 위한 시스템 및 방법을 제공할 수 있다.
도 1A는 일부 실시예에 따르는 측면 결정화된 장방형 반도체 섬의 개략적 도시이다.
도 1B는 일부 실시예에 따르는 측면 결정화된 반도체 섬을 이용하여 조립되는 TFT 소자의 개략적 도시이다.
도 1C는 일부 실시예에 따르는 측면 결정화된 반도체 섬의 어레이의 개략적 도시이다.
도 1D는 일부 실시예에 따르는 측면 결정화된 반도체 패턴처리된 섬을 이용하는 TFT 소자를 제조하기 위한 방법의 순서도이다.
도 2A는 일부 실시예에 따르는 “줄무늬” 패턴처리된 실리콘 섬을 도시한다.
도 2B는 하나의 실시예에 따라, 줄무늬 패턴처리된 실리콘 층을 이용하는 시스템의 단면도이다.
도 2C-2D는 일부 실시예에 따르는 결정화된 실리콘 줄무늬의 SEM 이미지를 도시한다.
도 2E는 일부 실시예에 따르는 줄무늬 패턴을 이용하여 형성된 하나의 TFT를 도시한다.
도 2F는 일부 실시예에 따르는 채널 영역에서 “줄무늬”를 갖고, 소스 및 드레인 접촉부를 접촉하기 위한 확대된 소스 및 드레인 영역을 갖는 측면 결정화된 반도체 섬을 이용하여 제조된 TFT 소자의 개략적 도시이다.
도 3A-3C는 줄무늬 섬 상의 TFT 제조에서 사용되는, 중합체 나노-와이어 및 실리콘 나노-와이어 섬을 생성하기 위한 공지된 공정을 이용하는 방법을 도시한다.
도 4는 일부 실시예에 따라, 캡핑 층을 이용하는 시스템의 단면도이다.
도 5A-5B는 일부 실시예에 따라, 갭에 의해 주변 반도체 박막으로부터 이격된 측면 결정화된 반도체 섬의 어레이의 개략적 도시이다.
도 6A는 일부 실시예에 따르는 측면 결정화된 반도체 섬의 다양한 형태의 개략적 도시이다.
도 6B는 일부 실시예에 따라, 서로 다른 종단 형태를 갖는 측면 결정화된 반도체 섬의 다양한 패턴을 도시한다.
도 7A는 일부 실시예에 따르는 반도체 섬을 결정화하기 위해 사용되는 수직으로 배향된 레이저 빔의 개략적 도시이다.
도 7B는 일부 실시예에 따르는 반도체 섬을 결정화하기 위한 기울어진 레이저 빔의 개략적 도시이다.
도 8A는 엑시머 레이저 어닐링에 의해 형성되는 결정 미세구조를 갖는 막박 내에서 형성되는 TFT의 개략적 도시이다.
도 8B-8D는 순차적 측면 고상화에 의해 형성되는 결정 미세구조를 갖는 막 내에서 형성되는 TFT를 도시한다.
도 8E는 ELA를 통한 막 공정의 평면 SEM 이미지이다.
도 8F는 균일한 미세구조를 갖는 막의 평면 SEM 이미지이다.
도 8G는 방향성 미세구조를 갖는 막의 평면 SEM 이미지이다.
도 9A-9C는 순차적 측면 고상화를 이용하는 “방향성” 결정의 생성을 도시한다.
도 10은 일부 실시예에 따르는 박막의 순차적 측면 고상화를 위한 장치의 개략적 도시이다.
도 11은 방향성 라인 스캔 SLS를 이용하여 결정화된 박막의 영역의 개략적 도시이다.
SLS는, 기판(가령, 유리와 플라스틱과 같은 열에 내성이 없는 기판) 상에서 크고 균일한 결정립을 갖는 고품질의 다결정 막을 생산할 수 있는 펄스형 레이저 결정화 공정이다. 바람직한 SLS 공정 및 시스템은 동 출원인의 US 특허 제6,322,625호, 제6,368,945호, 제6,555,449호 및 제6,573,531호에 기재되어 있으며, 상기 US 특허들의 전체 내용은 본원에서 참조로서 통합된다.
SLS는 제어된 레이저 펄스를 이용하여, 기판 상의 비정질 또는 다결정 박막의 영역을 융해시킨다. 그 후, 상기 융해된 영역이, 고상-융해 계면(solid-melt interface)에서 측면 고상화된 주상 구조(laterally solidified columnar structure), 또는 다수의 위치-제어되는 커다란 단일 결정 영역으로 결정화된다. 일반적으로, 다수의 레이저 펄스를 이용하여, 융해/결정화 공정은 넓은 박막의 표면에 걸쳐 순차적으로 반복된다. 그 후 기판 상의 처리된 막이 하나의 큰 디스플레이를 생산하도록 사용되거나, 다수의 디스플레이를 생산하도록 분할되기도 한다. 도 8B는 SLS법, 가령, "2 샷(shot)" SLS법을 이용하여 만들어진 "균일한" 미세구조를 갖는 막 내에서 조립된 TFT의 개략적 도시이다. 도 8F는 균일한 미세구조를 갖는 막의 SEM 이미지이며, 여기서 수직 결정립계(8004)와 수평 결정립계(8008)가 나타난다. 도 8C는 SLS를 이용하여 "방향성(directional)" 미세구조를 갖는 막 내에서 제조된 TFT의 개략적 도시이다. 도 8G는 방향성 미세구조를 갖는 막의 평면 SEM 이미지이며, 여기서 수평 결정입계(8006)가 나타난다. 도 8D는 SLS를 이용하여 만들어진 단일 결정 구조를 갖는 막 내에서 제조된 TFT의 개략적 도시이다.
TFT를 갖는 소자를 제조하기 위해 다결정 물질이 사용될 때, TFT 채널 내에서의 캐리어 수송에 대한 전체 저항은, 주어진 전위의 영향 하에서, 캐리어가 이동할 때 건너야 할 고저항성 장벽의 조합에 의해 영향 받을 수 있다. 2-샷 SLS, 또는 방향성 SLS 등의 일부 SLS 방식에 의해 처리되는 물질 내에서, 캐리어는 다결정 물질의 긴 결정립 축에 평행하게 이동할 때보다 긴 결정립 축에 수직으로 이동할 때 캐리어는 더 많은 결정입계를 건너고, 따라서 더 높은 저항을 경험한다. 따라서 일반적으로, SLS에 의해 처리되는 다결정 막 상에서 제조되는 TFT 소자의 성능은 채널 내 막의 미세구조에 따라 달라진다.
SLS법을 통해 형성된 방향성 결정화된 막 내 결함의 통상적인 타입, 크기, 밀도 및 분포는 막의 여러 다른 위치에서 다양할 수 있다. 결정립이 레이저 스캔의 방향을 따라 성장함에 따라, 하나 이상의 결정립 내부에서, 상기 방향에 따라서, 결정입계가 형성되고 성장되며, 여러 다른 결정학적 집합조직(crystallographic texture)의 영역, 또는 결정학적 결함의 높은 집중도를 갖는 영역도 형성되고 성장될 수 있다.
결정입계 및 결함의 최종 위치 변형에 의해, 방향성 결정화된 막으로부터 제조되는 여러 다른 TFT 간 성능의 불균일성이 초래될 수 있다. 덧붙이자면, 이는 가까이 위치하는 TFT(가령, 스캔 방향을 따라 서로 이웃하여 위치하는 TFT) 간 성능의 상관(correlation)을 야기할 수 있다. 성능의 상관은 이웃하는 TFT가 유사한 성능 특성을 공유할 가능성이 높음을 의미한다. 통상적으로, TFT 크기가 작은 경우,유사한 배향 및 결함을 갖는 영역들이 다수의 TFT에 걸쳐지기 때문에, TFT 크기가 감소할수록 상관은 증가된다. 평균보다 더 많은 개수의 결함을 갖는 작은 TFT의 경우, 상기 TFT의 이웃 TFT가 평균보다 더 많은 개수의 결함을 가질 확률은 랜덤 확률 이상이다. 그리고 평균보다 더 적은 개수의 결함을 갖는 작은 TFT의 경우, 상기 TFT의 이웃 TFT가 평균보다 더 적은 개수의 결함을 가질 확률은 랜덤 확률 이상이다.
TFT 성능의 불균일성은 눈에 띄는 불균일성을 초래할 수 있다. 예를 들면, 디스플레이 장치에서, 불균일한 TFT가 불균일한 픽셀 밝기를 초래할 수 있다. 이에 덧붙여, 그리고 어쩌면 더 잘 보이는, 이웃하는 TFT 간의 상관, 더 일반화하면, 서로 가까이 위치하는 TFT 간의 상관에 의해, 체계적인 성능의 불균일성 및 품질 저하(이 또한 육안 식별 수준에서 눈에 띔)가 발생한다. TFT를 이용하는 일부 시스템에서, 가령, 일부 디스플레이 시스템에서, 이러한 상관 및 최종적인 육안으로 보이는 불균일성을 감소시키는 것이 유용하다.
이러한 상관과 성능 불균일성을 감소시키기 위해, 인접하는 TFT 사이에서 결정립 성장(및 이에 대응하는 결정학적 결함)을 야기하는 하나 이상의 인자가 단절된다. 일부 실시예에서, 먼저, 비정질, 또는 다결정 막이 단절된 섬으로 패턴처리되고, 그 후, 상기 단절된 섬에 대해 SLS 결정화가 수행된다. 섬은 물리적으로 단절되어 있기 때문에, SLS 결정화 동안 결정립은 하나의 TFT에 대응하는 영역에서 다음 TFT에 대응하는 영역까지 걸쳐 있지 않을 것이며, 따라서 각각의 섬에서 결정화(및 이에 수반하는 결함 형성 및 집중화)가 새로 시작될 것이다. 즉, 서로 다른 섬 간에서 결정화는 단절되고, 상관되지 않는다. 각각의 섬은 단일 TFT의 일부, 또는 전체의 면적에 걸쳐 있다. 덧붙여, 각각의 TFT 영역, 더 구체적으로는, 각각의 TFT의 채널 영역이 결정화의 초기 단계를 커버하는데, 이러한 초기 단계 동안, 결정립의 결정학적 배향 및 결정립간 결함(intragrain defect)의 밀도 분포는 랜덤이고, 안정화되지 않는다. 따라서 각각의 TFT의 성능은 대략 랜덤이며, 다른 TFT의 성능과 상관되지 않을 것이다. 덧붙여, 각각의 TFT의 성능은 TFT 채널 영역이 포함하는 랜덤 초기 결정립의 속성의 평균의 결과이다. 따라서 전체 성능은 육안 식별 수준에서 전체적으로 균일하게 된다. 픽셀 간 결함의 더 랜덤한 분포가 도출되고, 따라서 픽셀 간에 전체적으로 더 균일한 품질이 도출된다. 일부 실시예에서, 특정 형태의 섬이 사용되어, 결함의 랜덤정도(randomness)가 증가될 수 있다. 일부 실시예에서, TFT에 대한 조사(irradiation)의 각도가 변경되어(경사져서), 상관된 결함의 추가적인 감소가 이뤄질 수 있다. 또 다른 실시예에서, 패턴처리된 섬 상에서 경사진 조사선(irradiation line)이 사용되어, 위 두가지 효과를 조합할 수 있다.
방향성 SLS에 의해 결정화되는 결정립의 특성의 변화가 상세히 고려된다. 도 11은 방향성 SLS 메커니즘의 초기 단계에서 결정화된, 이러한 막의 영역(1100)의 개략적 도시이다. 왼쪽에서 오른쪽으로 스캔이 진행함에 따라 결함의 타입 및 밀도가 체계적 변화를 나타낸다. 특히, 결정 성장의 아주 초기 단계인 왼쪽 부분에서, 2개의 결정입계가 서로 만나고, 상기 결정입계 중 하나가 중단될 때, 결정립이 성장을 멈추는 폐색(occlusion)(1110)이 더 많이 발생할 수 있다. 오른쪽으로 스캔이 진행함에 따라, 나머지 결정립 중 다수(1120)는 오른쪽 부분까지 계속 성장하고, 동시에, 이 성장 방향에 수직으로 더 확장된다. 상기 결정립이 확장됨과 동시에, 점점 더 많은 아입계(sub-boundary, 1130) 발생이 나타난다. 이러한 아입계는, 하나의 주 결정립(1120) 내에서 성장하는 아결정립(subgrain, 1140)들의 경계이다. 폐색과 아결정립 발생 간의 상호작용 때문에, SLS의 초기 단계에서, 결정립 확장은 정상 상태에 도달하고, 평균 아결정립 폭은 안정화된다.
하나의 동일한 결정립(1120)에서부터 성장해 나가며, 이에 따라 동일한 종자(seed)로부터 생성되는 모든 아결정립(1140)은 "메타결정립(metagrain)" 영역(1150)을 구성한다. 방향성 SLS에 의해 처리되는 Si 막은 스캔 방향으로, 또는 "압연 방향(rolling direction)"(RD)으로, (100) 및/또는 (110) 집합조직을 갖는 "메타결정립"으로 대부분 구성되는 것이 통상적이다. 메타결정립 영역은 하나의 단일 종자로부터 생성되며, 가령 결정학적으로 서로 관련되어 있는 다수의 아결정립을 포함하는 것이 통상적이다. 상기 아결정립들은 스캔 방향에서 거의 유사한(그러나 동일할 필요는 없음) 동 평면 배향을 갖는다. 스캔 동안 생성된 메타결정립의 존재가 막 내에서 어느 정도의 이질성(heterogeneity)을 유도할 수 있다. 통상적으로, 측면 성장에 대해 우선 배향을 갖는 초기 결정립의 점진적인 확장 동안, 메타결정립이 나타난다. 그러나 이러한 확장은 결함 형성(대부분, 아입계 형성에 의한 것뿐 아니라 쌍정화(twinning)에 의한 것도)을 초래하고, 결정립이 다수의 아결정립(결정학적으로 서로 관련되어 있기는 함)으로 분해되는 것을 초래한다. 이는 대개 스캔 방향(압연 방향, RD)으로 매우 유사한 동 평면 배향에서 관찰되지만, 표면 배향은 전체적으로 랜덤화되지 않는다. 아결정립의 평균 폭은 비교적 일정하게 유지되고, 막의 두께와 관련이 있음이 실험적으로 발견되며, 가령, 100㎚ 두께의 막에 대해 약 0.5㎛일 수 있으며, 더 얇은 막에 대해서는 더 좁을 수 있다.
메타결정립이 스캔 방향으로 (100)-RD, 또는 (110)-RD 결정학적 집합조직을 성장 및 유지하는 동안, 아결정립의 결정학적 배향은 성장 동안 점진적으로 변경될 수 있다. "아결정립간(intra-subgrain)" 결함(즉, 다 함께 메타결정립을 형성하는 아결정립들 내의 결함)의 속성은 결정립의 RD 배향에 관련되어 있다. 따라서, 아결정립간 결함의 속성은 하나의 메타결정립의 모든 아결정립들 내에서 유사할 수 있지만, 또 다른 메타결정립의 아결정립들과는 구별될 수 있다. 예를 들어, (110)-RD 집합조직을 갖는 메타결정립은 서로 근접 이격된 쌍정입계(twin boundary)를 형성하는 경향을 갖는 반면에, (100)-RD 집합조직을 갖는 메타결정립은 통상적으로, 순수한/무결함의 결정립뿐 아니라, 적층 결함(stacking fault)을 갖는 높은 결함의 결정립 등의 여러 가지 결함을 갖는 서로 다른 아결정립을 포함한다. (100)-RD 접합조직을 갖는 메타결정립에서, 결함 있는 결정립은 통상적으로, <100> RD의 약 15도 사이 및 <100> RD의 약 30도 내의 오배향(misorientation)을 갖는 결정립이며, 무결함 결정립은 <100> RD의 약 15도 내, 또는 <100> ND(표면 법선 방향)의 약 20도 내로 배향된다. (110)-RD 메타결정립은 스캔 방향에 대략 평행하는 다수의 쌍정입계를 갖는 아결정립을 포함하고, <100>-RD 메타결정립은 가변적으로 집중되어 분포하는 결함들을 가진 아결정립을 포함한다.
통상적으로, 스캔이 진행될 때, 아결정립의 입계의 일정한 발생 및 수렴을 포함하는 동적 방식으로, 평균 아결정립 폭이 다소 빠르게 확립된다. 이와 달리, 메타결정립의 평균 폭은, 스캔/성장 거리의 증가에 따라 선형으로 증가함이 발견됐으며, 통상의 SLS 조건 하에서, 약 1:20의 길이에 대한 폭의 비가 관찰되었다. 결과적으로, 하나의 메타결정립 내의 아결정립의 평균 개수는 스캔 거리의 함수로서 선형으로 단조롭게 증가될 수 있다.
그러나 쌍정화 때문에, 하나의 우선 배향(가령, <110> RD 배향)의 메타결정립 내에서, 다른 우선 배향(가령, <100> RD 배향)을 갖는 결정립이 생성되고, 뒤 이어, 서로 다른 배향을 갖고, 이에 대응하는 결함 분포/속성을 갖는 메타결정립 내의 영역의 성장의 종자를 형성하는 것이 가능하다. 동시에, 유사한 RD 배향을 갖는 메타결정립이 하나의 집합조직을 갖는 하나의 더 큰 영역으로 합쳐질 수 있다. 따라서 상기 집합조직을 갖는 영역의 폭은 상기 메타결정립의 폭과 같지 않은 것이 통상적이다. 실험 측정치가, 대부분의 결정립, 예를 들어, 도 11에서 도시된 결정립이 (100)-RD 메타결정립을 나타냄을 보여준다. 다른 한편으로는, 음영 표시된 영역(1160)이 이들 결정립 내부에서 형성된 (110)-RD 메타결정을 나타낸다. 이러한 타입의 메타결정립은 높은 수준의 쌍정 타입 결정립간 결함을 포함할 수 있다. 결정립이 성장함에 따라, 그 밖의 다른 타입의 결함, 예를 들어, 적층 결함도 결정립 내부에서 형성될 수 있다. 예를 들어, 도 11에서, 점 표시 영역(1170)이 높은 수준의 적층 결함 및 그 밖의 다른 타입의 결정립간 결함을 포함하는 (100)-RD 메타결정립 내의 일부 결함 있는 아결정립을 나타낸다.
예를 들어, 결정입계, 쌍정입계 및 적층 결함 등의 결함이 캐리어의 개수 및 캐리어 수송에 부정적인 영향을 미칠 수 있고, 따라서 상기 결함을 포함하는 영역 위해 구축되는 TFT의 성능에도 영향을 미칠 수 있다. 영역(1160 또는 1170)과 같은 결함 및 이질성(inhomogeneity)을 포함하는 영역이 스캔 방향을 따라 확장될 수 있으며, 매우 넓어질 수 있다. 결함 있는 영역 상의 TFT는, 결함이 덜 있는 영역의 TFT에 비교할 때 형편없는 성능을 나타낸다. 소형 TFT의 경우, 서로 유사하게 배향된 결함 있는 영역 내에 맞춰 다수의 TFT가 배치될 수 있다. 이들 영역이 육안으로 구별 가능할 정도로 충분히 큰 경우, 서로 다른 영역 내 TFT의 성능 간 차이가, 상기 TFT를 이용하는 장치의 품질에 영향을 줄 것이다. 예를 들면, 디스플레이 장치에 눈에 띄는 밝기 변화를 초래할 것이다.
TFT가 더 작아질수록, 전체 성능에 막 이질성이 미치는 영향이 증가한다. 기술이 진보함에 따라, 그리고 단위 면적 당 픽셀의 개수가 증가함에 따라, 각각의 픽셀 TFT의 크기도 감소한다. 예를 들어, LCD용 픽셀 TFT는 5㎛, 또는 그보다 훨씬 이하의 폭을 가질 수 있다. 통합 영역이나 OLED에서의 TFT는 이보다 더 큰 것이 일반적이다. 각각의 TFT가 다수의 메타결정립을 커버할 만큼 큰 한, 각각의 TFT 내 결함의 평균 개수와 특성은 랜덤하고, 서로 거의 유사할 수 있다. 따라서 큰 TFT에 있어서, 픽셀 간 성능의 변화는 작을 수 있으며, 이는, 기판에 걸쳐 전체적으로 균일한 성능을 도출한다. TFT가 더 작아짐으로 인해, 또는 (이는 방향성 결정화된 막에서 생성된 결정립의 경우인) 결정립이 더 커짐으로 인해, 결정립 크기에 대한 TFT 크기의 비가 감소할 때, 결과는 서로 다를 수 있다.
TFT의 크기가 메타결정립의 크기 수준일 정도로 작을 때, TFT 내 결함의 평균 개수 및 특성과, TFT 내 전체 결정학적 배향 분포가, 막 내에서의 자신의 위치의 함수일 수 있다. 하나의 타입의 메타결정립 내의 결함의 개수 및 타입이, 따라서 서로 가까이 위치하는 TFT의 성능이 서로 상관될 것이다. 픽셀의 성능, 특히, OLED 픽셀 제어기 TFT의 성능이 결정 결함의 밀도 및 타입에 민감할 수 있다. 결과적으로, 다른 것보다도, 이는 방향성 결정화된 실리콘 막 상의 TFT를 이용하는 디스플레이에 걸친 픽셀 밝기의 변화를 초래할 수 있다. 예를 들어, 이러한 불균일성 때문에, (100)-RD 메타결정립 상의 픽셀이 (110)-RD 메타결정립 상의 픽셀에 비교할 때 상이한 성능을 보여준다. 밝기의 차이가 디스플레이 상의 메타결정립의 위치에 따른 패턴을 초래할 수 있다. 일반적으로, 결정에서의 이질성 부분(가령, 결정입계)의 크기는 소자, 가령, TFT의 크기와 거의 동일하거나 소자 크기보다 큰 경우, 다수의 소자가 동일한, 또는 상관된 이질성 부분을 포함하는 막의 영역 내에 포함될 수 있다. 그 후, 이들 이웃하는 소자의 성능들이 서로 상관될 것이다. 그렇지 않다면, 그들의 성능은 막의 그 밖의 다른 영역 내 소자의 성능과, 평균적으로, 유사하지 않다.
도 11은 결정립에 대한 TFT의 레이아웃의 예시의 개략적 도시이다. TFT는 막 영역(1100) 상에 놓이는 점선 격자로 표시된다. 각각의 격자 셀(cell)은 하나의 TFT에 의해 사용될 수 있는 채널 영역을 나타낸다. 도 11은 결정립에 대한, TFT 채널의 상대 위치 및 크기를 보여준다. 일부 실시예에서, 소자를 제조함에 있어, 모든 격자 셀이 반드시 사용되는 것은 아니다. 도 11에서 도시되는 바와 같이, 왼쪽 열의 TFT에서 오른쪽 열의 TFT로 이동하는 동안, 아결정입계의 개수는 체계적으로 증가하고, TFT에 위치하는 폐색의 평균 개수는 체계적으로 감소된다. TFT의 성능은, 상기 TFT에 포함되는 결정입계의 개수에 의해 부정적인 영향을 받는다. 또한 영역(1160 및 1170)에 위치하는 TFT의 성능은, 상기 영역에서 형성되는 이질성 부분 및 결함 때문에, 부정적으로 영향 받는다. (110)-RD 메가결정립의 결함 있는 영역, 가령 영역(1160)은 일반적으로 스캔 방향을 따라(즉, 도 11의 왼쪽에서 오른쪽으로) 성장한다. 이 영역 상에서 이 방향을 따라 위치하는 TFT는 유사한 성능 저하를 보여준다. 일반적으로, TFT가 평균 이상의 성능을 갖는 경우, 스캔 방향을 따라 이웃하는 TFT가 평균 이상의 성능을 가질 확률은 랜덤 확률 이상이다. 그리고 TFT가 평균 이하의 성능을 갖는 경우, 스캔 방향을 따라 왼쪽 및 오른쪽에 이웃하는 TFT는 평균 이하의 성능을 가질 확률은 랜덤 확률 이상이다. 이로 인해서, 이웃하는 셀들 간의 상관, 일반적으로 말하자면, 스캔 방향을 따라 서로 가까이 위치하는 셀 간의 상관이 야기되며, 이로 인해서, 기판에 걸쳐 육안으로 식별 가능한 수준으로 TFT의 성능의 체계적 변화가 생성된다.
TFT 간 불균일성 및 TFT 성능 간 상관을 감소시키기 위해, 결정화 전에, TFT 채널 영역이 기판 상의 이격된 요소로서 준비된다. 이러한 이격에 의해, 서로 다른 TFT 간의 상관된 결정, 가령, 메타결정립의 성장이 방지된다. 일부 실시예에서, 실리콘 막은 영역, 또는 섬(island)으로 패턴처리되는데, 이때, 상기 영역 또는 섬은, 메타결정립, 또는 집합조직을 갖는 영역이 전체 섬까지로 확장되지 않도록 충분히 짧게 선택되는 길이를 갖는다. 덧붙여, 각각의 섬에서 결정화가 새롭게 시작되고, 각각의 섬은 일반적으로 랜덤한 결함 구조를 갖는 결정화의 초기 단계를 나타낸다.
그 밖의 다른 실시예에서, 각각의 TFT가 인접한 섬과 결정학적으로 단절된 하나 이상의 섬으로 형성될 수 있도록, 패턴처리된 섬은 TFT 단위, 또는 TFT의 부분 단위이다. 따라서 각각의 TFT에 대한 결정 결함은 독립적이며, 또 다른 TFT에 대한 결정 결함과 상관되지 않는다. 일부 실시예에서, 각각의 TFT에 대해 할당된 상기 패턴처리된 섬에서만 비정질, 또는 다결정 실리콘이 제공된다. 비정질 실리콘 섬 주변의 나머지 물질은 공기, 또는 또 다른 기체이거나, 아니면, 일부 비결정성(non-crystallizable) 물질, 또는 TFT 영역으로부터 물리적으로 이격되어 있는 비정질 실리카일 수 있다. 일부 실시예에서, TFT 위치 중 하나 이상의 커버하면서, 넓은 영역에 걸쳐, 또는 심지어 전체 표면에 걸쳐 레이저 스캔이 수행된다. 막의 나머지 부분에 위치하는 결정립과 실질적으로 독립적으로 형성되는 결정 결정립 내에서, 각각의 TFT 위치(location)가 융해되고 결정화될 것이다. 패턴처리된 실리콘 막을 이용함으로써, 예를 들어, 메타결정립의 크기가 감소할 수 있고, 각각의 TFT 소자 내부에서 형성된 다양한 결함이 증가될 수 있다.
도 1A는 일부 실시예에 따르는, 추후 TFT 제조를 위해 사용될 수 있는 측면 결정화된 장방형 반도체 섬의 개략적 도시이다. 예를 들어, 하단에서 상단까지로 레이저 스캔이 진행됨에 따라, 펄스형 빔이 먼저 충돌하는 섬의 에지(edge), 가령, 하단 에지에서 측면 결정화가 시작된다. 일반적으로, 일부 결정입계, 가령, 결정입계(102)는 스캔 방향과 동일한 방향으로 성장하며, 일부 새로운 결정입계, 가령, 결정입계(104)는 결정립 내부에서 나타나는데, 이는 새로운 아결정립의 등장을 나타낸다. 영역(106)은 이러한 3개의 아결정립을 갖는 메타결정립의 예시이며, 상기 3개의 아결정립은 다함께, 스캔의 시작 지점인 하단에서부터 기원된 하나의 결정립 내부에서 상기 메타결정립을 형성한다. 방향성 라인-스캔 SLS을 이용하여 상기 섬의 전체 면적이 결정화되며, 총 스캔 거리(이 예시에서는 하단에서 상단까지의 거리 D)는, 스캔이 끝난 시점에서, 일반적으로 메타결정립 폭이 섬의 폭보다 더 작을 만큼, 충분히 짧다.
도 1B는 일부 실시예에 따라 측면 결정화된 반도체 섬을 이용하여 제조된 TFT 소자의 개략적 도시이다. 도 1B는 도 1A의 섬과 유사한 섬(133)에 관련하여, 게이트(134), 소스(132) 및 드레인(136)을 위한 TFT 메탈라인의 예시를 도시한다. 일부 실시예에서, 게이트 아래의 섬의 영역은 섬의 나머지 부분에 비교할 때 상이한 도핑 레벨을 갖는다. 예를 들어, 게이트 아래의 결정립은 도핑되지 않거나 단지 저농도로 도핑되고, 소스 및 드레인 영역은 고농도로 p-도핑될 수 있다.
도 1C는 일부 실시예에 따르는 측면 결정화된 반도체 섬의 어레이(150)의 개략적 도시이다. 어레이(150)는 다수의 패턴처리된 섬(160)을 포함하다. 예를 들어, 도 1C에서 도시되는 바와 같이, 각각의 섬의 형상은, 도 1A에서 나타나는 패턴과 유사한 장방형일 수 있다. 또한 상기 섬은 또 다른 실시예에 따라 또 다른 형태를 취할 수 있으며, 이들 중 일부에 대해서는 이하에서 서술된다. 일부 실시예에서, 실리콘 기판이 레이저로 조사(irradiate)되기 전에, 이들 섬이 처음부터 상기 실리콘 기판으로부터 형성된다. 상기 섬들은 영역(170)에 의해 서로 이격되어 있으며, 상기 영역(170)은 실리콘 섬의 물질과는 상이한 물질, 예를 들어, 공기, 또는 또 다른 기체, 또는 플라스틱, 또는 그 밖의 다른 물질로 만들어질 수 있다. 영역(170)을 위해 사용된 물질은, 섬의 독립적인 결정화를 변경시키지 않는 한, 섬(160)과 접할 수 있다. 영역(170) 내에, 또는 아래에 단열 물질을 배치하여, 단열 물질 아래에 위치하는 영역을 열적 손상으로부터 보호하는 것이 바람직할 수 있다.
레이저 빔이 넓은 영역, 또는 심지어 전체 표면을 스캔함에 따라, 상기 레이저 빔이 섬 중 하나 이상을 커버할 것이다. 각각의 섬은 나머지 섬과 독립적으로 융해되고 결정화된다. 도 1C의 어레이(array)에서, 도 11의 격자와는 달리, 섬은 서로 연결되지 않고, 따라서 이웃하는 섬, 또는 가까이 위치하는 섬 내의 결정립 및 결정입계의 개수 및 특성이 서로 상관되지 않는다. 이하에서 상세히 설명될 바와 같이, 각각의 섬이 하나의 TFT, 또는 TFT의 일부분을 생성하도록 사용될 수 있으며, 결함은 TFT들 간에서 균일하고 랜덤하게 분포되어 있을 것이다. 따라서 평균적으로 기판에 걸쳐 성능은 균일할 것이다. 도 1C에서, 어레이(150) 내 섬들은 동일한 미세구조를 나타내지만, 앞서 언급된 공정에 의해 형성된 어레이에서, 서로 다른 섬의 미세구조는 서로에 대해 독립적이고 상이할 것이다. 그러나 평균적으로 섬들은 거의 비슷한 개수 및 타입의 결정입계를 가질 것이다.
도 1D는 일부 실시예에 따라, 측면 결정화된 반도체 패턴처리된 섬을 이용하여 TFT 소자를 제조하기 위한 방법의 순서도(190)이다. 해당업계 종사자에게 공지된 기법을 이용하여, 단계(192)에서, 기판이 버퍼 및 실리콘 층을 이용하여 제조된다. 단계(193)에서, 가령, 종래의 포토리소그래피 기법을 이용해, 실리콘 층이 섬들로 구성된 어레이로 패턴처리된다. 예를 들어, 일부 실시예에서, 단계(194)에서, 포토레지스트 물질이 막 표면 상에 증착되고, 뒤 이어, 단계(195)에서 희망 어레이 패턴으로 구성된 광 패턴에 노광될 수 있다. 단계(196)에서, 노광된 포토레지스트가 현상되어, 희망 패턴에 따르는 포토레지스트 "섬"이 남겨질 수 있으며, 단계(197)에서 상기 포토레지스트 섬 외부의 실리콘이 에칭 제거된다. 그 밖의 다른 실시예에서, 단계(193)에서, 실리콘 층을 섬들의 어레이로 패턴처리하기 위해, 그 밖의 다른 기법, 가령, 실리 스크리닝, 잉크-젯 인쇄, 또는 각인 기법이 사용될 수 있다. 여러 다른 실시예에서, 섬은 여러 다른 패턴으로 배열된다. 예를 들어, 일부 실시예에서, 희망 패턴은 도 1C에서 나타난 패턴에 따르는 섬들의 집합이다. 또한, 실리콘 막을 패턴처리하는 기법은 실리콘 막을 희망 패턴으로 만들기에 적합한 그 밖의 다른 임의의 표준 기법일 수 있다.
실리콘 층이 패턴처리되면, 단계(198)에서, 예를 들어, SLS법을 이용하여 전체 기판, 또는 하나 이상의 섬에 걸쳐 있는 하위영역을 스캐닝함으로써, 섬이 결정화된다. 이러한 스캔에 의해, 실리콘으로 덮인 패턴처리된 영역의 결정화가 야기될 수 있다. 일부 실시예에서, SLS는, 레이저 빔이 기판의 전체 폭을 커버하여, 1회 스캔으로 모든 섬들이 전부 결정화되도록 설계된다. 그 밖의 다른 실시예에서, 기판을 가로지르는 2회 이상의 스캔을 통해, 레이저 빔이 섬을 커버하고 결정화할 수 있다. 레이저 빔의 길이는 기판의 하나의 단면을 따라 위치하는 하나 이상의 섬, 또는 심지어 모든 섬을 커버할 수 있다. 일부 실시예에서, 레이저 빔 및 상기 레이저 빔의 동작의 특성이, 방향성 SLS에 대해 요구되는 바에 따라 선택될 수 있다. 또 다른 실시예에서, "2 샷" SLS의 레이저 빔 및 상기 레이저 빔의 동작의 특성처럼 선택될 수 있다.
단계(199)에서, 어떠한 2개의 TFT도 하나의 동일한 섬을 공유하지 않도록, 하나 이상의 결정화된 섬을 이용하여 TFT가 제조된다. 일부 실시예에서, 이 단계에서 실리콘에 대한 어떠한 패턴처리도 요구되지 않는다. 따라서 리소그래피 단계의 총 개수는, 막의 결정화 이후에 상기 막의 패턴처리를 필요로 하는 종래의 공정에서와 본질적으로 동일할 수 있다. 일부 실시예에서, 게이트 영역에서 게이트 유전체 및 메탈라인 접촉부를 증착하고 형성하고, 그 후, TFT 영역을 (예를 들어, p-도핑된 영역을) 도핑함으로써, TFT가 형성된다. 게이트가 존재함으로써, 게이트 영역이 도핑되는 것을 실질적으로 마스크(mask)하고, 따라서, 게이트 영역은 여전히 도핑되지 않거나 저농도로 도핑되게 하면서, 소스 및 드레인 영역만 도핑될 것이다. 최종적으로, 소스 및 드레인 접촉부가 대응하는 영역 상에서 형성된다.
도 2A-2F는 일부 실시예에 따라 사용될 수 있는 대안적 섬 패턴을 도시한다. 도 2A는 "줄무늬(stripe)" 패턴처리된 실리콘 섬을 보여준다. TFT는 다수의 줄무늬(201-204)에 걸쳐있다. 각각의 줄무늬는 TFT 채널의 폭의 일부분인 폭(W)과, 소스에서 드레인까지의 소자 활성 영역을 만들기에 충분한 길이(L)를 갖는다. 메타결정립의 폭은, 도 2A에서 도시되는 바와 같이, 줄무늬 형태의 섬의 폭으로 제한된다. 종종, 실제로는 열 흐름을 고려한 결과, 섬은 스캔 방향에서 안쪽으로 약간 비틀려 성장하는 2개의 메타결정립을 포함할 수 있다. 줄무늬 패턴은 메타결정립, 또는 결정립을 하나의 줄무늬 형태 내에 가둘 수 있다. 일부 실시예에서, 하나의 줄무늬 내에서 물리적으로 가둬지는 2개의 결정립이 존재할 것이다. 몇 개의 줄무늬를 이용하여 구축된 TFT의 성능은 이들 줄무늬의 평균 속성을 기초로 하며, 이때 각각의 줄무늬는 통상적으로, 각각 서로 다른 결함 밀도와 배향성을 갖는 2개의 메타결정립을 포함한다.
도 2B는 하나의 실시예에 따라 줄무늬 패턴처리된 실리콘 층을 이용하는 시스템(2000)의 단면을 도시한다. 시스템(2000)은, 예를 들어, 실리카 또는 또 다른 비활성 물질로 만들어진 층(2004) 위에 형성되는 실리콘 줄무늬(2002)를 포함한다. 예를 들어, 유리나 실리콘으로 만들어진 기판(2006) 위에서 층(2004)이 형성된다. 상기 줄무늬(2002)는 통상적으로 0.25 내지 10㎛의 폭을 가지며, 통상적으로 1㎛ 이하(가령, 수백 나노미터)의 두께를 갖는다. 실리카 층(2004)은, 약 수 마이크론(가령, 100㎚ 내지 2㎛)까지의 두께를 갖는 것이 통상적이다.
도 2C-2D는 일부 실시예에 따르는 결정화된 실리콘 줄무늬의 SEM 이미지를 도시한다. 상기 줄무늬의 폭은 도 2C에서 약 5㎛이며, 도 2D에서 약 1㎛이다. 2개의 도면 모두, 상단에서 하단까지 걸쳐 있는 수직 결정입계와, 측부에서 중심쪽으로 향하며 상기 수직 결정입계와 교차하는 수평 결정입계를 보여준다. 도면에서 설명을 목적으로 일부 줄무늬에 대하여 결정입계가 인위적으로 과장되었다.
도 2E는 일부 실시예에 따르는 줄무늬 패턴을 이용하여 형성된 하나의 TFT(230)를 도시한다. 소스 메탈(232), 게이트 메탈(234) 및 드레인 메탈(236)이, TFT 내에 포함되는 모든 줄무늬(233)의 적어도 일부분 위에 겹치도록, 형성된다.
일부 실시예에서, 줄무늬 패턴처리된 섬은 나노미터 스케일로(즉, 수나노미터 내지 수십 나노미터의 폭으로) 형성된다. 나노-규모 줄무늬에 대해, 각각의 소자는 다수의 줄무늬를 포함하고, 따라서 소자의 속성의 평균이 더 바람직해지고 덜 변동적이다. 줄무늬 패턴처리된 섬은 여러 다른 방법을 이용하여 생성될 수 있다. 일부 실시예에서, 리소그래피 공정을 실리콘 막에 적용함으로써, 줄무늬가 생성된다. 일부 실시예에서, 나노-규모 줄무늬(또한 나노-와이어라고도 일컬어짐)를 생성하기 위해 나노-규모 리소그래피가 사용된다. 또 다른 일부 실시예에서, 나노구조로 자가-정렬되는 폴리머를 이용하는 공지된 방법을 이용하여, 나노-와이어가 생성된다. 예를 들어, 방향성 SLS를 이용해, 이들 실리콘 나노-와이어가 결정화된다.
도 2F는 일부 실시예에 따라 하나의 TFT를 형성하기 위해 사용될 수 있는 또 다른 줄무늬 패턴을 도시한다. 도 1A의 패턴의 반전으로 여겨질 수 있는 이 패턴에서, 줄무늬 섬은 서로의 단부에서 서로 연결되고, 결정화된 영역(243)을 형성한다. 소스 메탈(242), 게이트 메탈(244) 및 드레인 메탈(246)의 위치가 도시된다. 도 2E의 실시예와 비교할 때, 이 실시예는, 채널 영역에서의 메타결정립의 형성을 제한하면서, 소스 메탈과 드레인 메탈과 실리콘 막 사이에 더 넓은 접촉 영역을 제공한다.
일부 실시예에서, 줄무늬 패턴은 나노 규모 줄무늬(나노-와이어)를 포함한다. 이들 실시예에서, 공지된 방법이 사용되어, 나노-와이어의 섬을 생성할 수 있다(가령, C.T. Black, Applied Physics Letters, 87, 163116(2005); Sang-Min Park, 외 다수, Advanced Materials, 2007, 19, 607-611 참조할 것). 그 후, 상기 나노-와이어 섬이 결정화되고, TFT를 구축하기 위해 사용된다.
도 3A-3C는 이러한 방법 중, TFT 제조에서 사용되는 실리콘 나노-와이어 섬을 생성하기 위해 폴리머 나노-와이어를 이용하는 방법을 도시한다. 도 3A는 기판(3002)을 덮는 실리콘 층(3004) 위에서 형성되는, 폴리머 나노-와이어 군(3006)으로 구성된 시스템(3000)의 개략적 단면도를 도시한다. 예를 들어, 상기 기판(3002)은, 자신의 상부 상의 적절한 열 버퍼 층과 함께, Si-O2, 유리, 또는 실리콘, 또는 플라스틱으로 만들어질 수 있다.
가령, 앞서 언급된 참고문헌에서 기재된 이 방법은 먼저, 실리콘 층에 트렌치(3008)를 형성하고, 그 후, 실리콘 층 위에, 중합체 나노-와이어(3006)를 형성하기 위해, 자가 정렬되는 이중 공중합체(diblock copolymer)를 도포한다.
그 후, 상기 방법은 에칭 공정을 이용하여, 실리콘 층(3004) 중, 중합체 나노-와이어(3006)에 의해 마스킹되지 않는 부분들을 제거한다. 도 3B는 이에 따라 형성된 시스템(3010)의 개략적 단면을 도시한다. 상기 시스템은 중합체 나노-와이어(3006) 아래에서 형성되는 실리콘 나노-와이어의 층(3012)을 포함한다.
그 후, 상기 방법은 중합체 나노-와이어(3006)를 제거한다. 도 3C는 이에 따라 형성된 시스템(3020)의 개략적 단면을 도시한다. 시스템(3020)은 기판(3002) 위에서 나노-와이어 군(3012)을 포함한다. 실리콘 나노-와이어를 생성하기 위해 중합체 나노-와이어를 이용하는 것의 하나의 장점은, 중합체 나노-와이어의 크기가 자신의 구성요소인 중합체의 크기에 의해 판독되기 때문에 상기 중합체 나노-와이어의 폭은 거의 변화가 없다는 것이다. 따라서 실리콘 나노-와이어 줄무늬가 정확하게 규정된 폭을 갖고 구축될 수 있다. 방향성 SLS를 이용하여 실리콘 나노-와이어 섬이 결정화되고, 앞서 설명된 바와 같이, 소자를 구축하기 위해 사용될 수 있다. 예를 들어, 결정화된 실리콘 나노-와이어는, 더 소형 정밀도를 갖는 소자(예를 들면, 3D IC에 사용되는 소자)의 제작시 유용하다. 덧붙여, 나노-와이어는 융해되기 위해 더 낮은 빔 에너지 밀도를 필요로 할 수 있으며, 따라서 기판(특히, 고에너지 밀도에 내성이 없는 기판)의 손상의 위험도가 낮아질 수 있다.
일부 실시예에서, 결정화에 앞서서, 줄무늬 패턴처리된 실리콘 막이 캡핑 층에 의해 덮인다. 도 4는 일부 실시예에 따르는, 캡핑 층을 이용하는 시스템(4000)의 단면을 도시한다. 상기 시스템(4000)은 실리카 기판(4008) 위에 위치하는 실리콘 줄무늬(4012) 군을 포함한다. 상기 줄무늬는, 예를 들어, 실리카로 만들어진 캡핑 층(4014)에 의해 덮인다. 그 후, 레이저 빔(4016)을 통해 상기 시스템이 조사(irradiate)된다. 상기 캡핑 층(4014)은 줄무늬(4012)가 융해 후 집괴되는 것을 방지하고, 상기 줄무늬들이 자신들의 균일한 크기를 유지하도록 돕는다. 이러한 캡핑 층은 더 좁은 줄무늬, 가령, 실리콘 나노-와이어에 특히 유용할 수 있다.
일부 환경에서, 레이저 광빔이 섬 외부에 위치하는 샘플을 조사할 때, 기판 아랫부분을 손상시키거나, 기판이 부분적으로 투명한 경우, 기판 아래에 위치하는 것, 가령, 샘플 진공 척까지도 손상시킬 수 있다. 이러한 손상을 피하기 위해, 일부 실시예에서, 섬 외부의 나머지 기판이 보호 물질(예를 들어, 실리콘, 또는 그 밖의 다른 열 차폐 물질)로 덮이는데, 이 때 각각의 섬이 Si 막의 나머지 부분으로부터 갭(gap)에 의해 단절되는 방식으로 덮인다.
도 5A는 일부 실시예에 따라, 주변 반도체 박막으로부터 갭에 의해 분리된 측면 결정화된 반도체 섬의 이러한 어레이의 개략적 도시이다. 도 5A에서 도시된 어레이 패턴(5000)은 도 1C의 장방형 섬 어레이와 유사하지만 그 밖의 다른 임의의 패턴 및 어레이에 동일한 개념이 적용될 수 있다. 도 5A에서 각각의 섬(5002)은 도 1C의 장방형 영역(160)을 나타낼 수 있다. 또는, 섬(5002)이 도 2E의 섬(233)의 줄무늬 군, 또는 도 2F의 결정화된 영역(243)을 나타낼 수 있다. 각각의 섬은, 갭(5004)에 의해 나머지 주변 막(5006)과 단절되도록 형성된다. 이러한 기판에 있어서, 레이저 빔이 넓은 영역, 또는 심지어 전체 표면을 스캔함에 따라, 상기 레이저 빔이 섬들 중 하나 이상을 커버한다. 각각의 섬은 기판의 나머지 부분과 실질적으로 독립적이게 융해되고 결정화된다. 동시에, 섬 외부에 위치하는 막의 나머지 부분은, 기판 아래 부분에서부터 막까지의 레이저 빔을 실질적으로 막는다.
그 밖의 다른 일부 실시예에서, 단절된 섬을 생성하는 것 대신, 결정화 전에, 섬의 위치 외부에 놓이는 막의 일부 영역을 제거하도록 에칭 수단이 사용되어 각각의 섬에서의 결정화가 새로 시작될 수 있다. 도 5B는 하나의 실시예에 따르는 이러한 하나의 수단에 대해, 제조 중에 에칭되는 막(5010)의 조각을 도시한다. 도 5B에서, 레이저 빔 스캔의 방향은 하단에서 상단이다. 따라서 레이저 빔이 막에 적용되기에 앞서서 상기 막에서 에칭되어 제거되는 갭(5014)에 의해, 각각의 실리콘 섬(5012)은 아래 위치하는 섬으로부터 고립된다. 따라서 각각의 섬(5012)의 결정화가 새로이 시작되고, 자신 아래에 위치하는 이웃하는 섬의 결정화 성장과 상관되지 않는다. 또 다른 일부 실시예에서, 결정화가 완료된 후, 또 다른 리소그래피 절차가 수행되어, TFT 채널 영역 외부의 과도한 실리콘을 제거하여, 예를 들어, LCD 픽셀 영역 등의 소자를 위한 투명한 영역을 생성할 수 있다.
섬 또는 줄무늬의 결정립 구조는 다양한 형태의 섬 또는 줄무늬를 이용함으로써 더 제어될 수 있다. 도 6A는 일부 실시예에 따르는 다양한 형태의 측면 결정화된 반도체 섬의 개략적 도시이다. 일부 실시예에서, 줄무늬(6002)는 하나의 TFT에 대해 사용될 수 있는, 또는 TFT의 부분으로서 사용될 수 있는 단순한 장방형 형태의 섬이다. 언급한 바와 같이, 메타결정립은 섬 내에 가둬지고, 이 섬 상에서 측면으로 성장하는 결정립 내에서 아결정입계가 형성될 수 있다. 줄무늬(6004 및 6006)는 일부 실시예에서 사용되는 또 다른 형태의 섬 또는 섬의 부분이다. 이들 줄무늬에서, 상기 줄무늬의 전체 배향은 스캔 방향으로(예를 들어 하단에서 상단으로) 존재하지만, 줄무늬의 경계부를 스캔할 때, 국지적 배향은 스캔을 따르는 직선으로부터, 스캔 동안 메타결정립의 국지적 배향이 변화하고, 성장 동안 아결정입계가 끝나도록, 이탈되어 있다. 이는 섬 내에서의 결함 및 이들 줄무늬를 포함하는 TFT 성능의 최종 균일성의 랜덤성(randomness)을 증가시킨다. 예를 들어, 줄무늬(6004)는 "지그재그(zigzag)" 형태의 섬을 보여주고, 줄무늬(6006)가 "만곡된(curved)" 형태의 섬을 보여준다. 2가지 모두의 실시예에서, 하나의 TFT의 일부분으로서 하나, 또는 다수의 줄무늬를 이용하여, 소스 및 드레인 접촉부는 2개의 단부에 위치한다.
도 1A의 세부사항이 도시하는 바와 같이, 일반적으로 하나의 섬 내의 결정립 폭은 스캔의 시작부분에서 종료부분까지 균일하지 않는 것이 일반적이다. 폭의 변화는, 다른 요인들보다는, 결정입계가 다른 입계와 만난 후 끝날 때 발생하는 결정립의 폐색의 결과일 수 있다. 도 1A에서, 폐색된 아결정립(108)의 2가지 예시가 표시된다. 스캔의 시작부분에서의 폐색률은 비교적 높으며, 스캔이 진행됨에 따라 폐색률은 감소한다. 섬의 전체 길이에 걸쳐 더 균일한 결정립 폭을 생성하기 위해, 시작하는 결정립 종자의 개수를 제한하고, 따라서 폐색의 횟수를 감소시키는 패턴이 사용될 수 있다.
도 7B는 일부 실시예에 따르는 서로 다른 종단 형태를 갖는 측면 결정화된 반도체 섬의 다양한 패턴의 개략적 도시이다. 이들 종단 형태는, 예를 들어, 스캔의 시작 부분에서의 각각의 섬에 대한 표면 영역 충돌을 감소시키고, 이에 따라 종자의 개수를 하나, 또는 소수 개로 제한함으로써, 측면 성장을 위한 종자의 개수를 제한할 수 있다. 이러한 모든 예시에서, 레이저 빔은 하단에서 상단으로 표면을 스캔하고, 따라서 각각의 섬에 대한 융해 및 이에 따른 고상화가 하단 에지에서 시작된다. 형태(6012 및 6014)에서, 하부 종단은 좁아져서, 매우 적은 수의, 가능한 단 하나의 결정립 종자의 형성에 본질적으로 순응될 수 있다. 이들 2개의 종자는 아마도, 하나의 좁은 섬에서 통상 관찰되고, 도 2A의 일부 줄무늬의 성장의 후기 단계에서도 관찰되는 2개의 메타결정립의 성장을 개시할 것이다. 형태(6018)에 대해, 팁(tip)의 개수가 3개로 제한된다. 그 밖의 다른 종류의 형태 및 팁이 사용될 수 있다.
섬의 방향에 대해 스캔의 라인을 기울임으로써, 결정립의 특성을 비교적 랜덤하게 할 수 있다. 도 7A는 일부 실시예에 따라 반도체 섬을 결정화하기 위해 사용되는 기울어지지 않은(수직 배향된) 레이저 빔의 개략적 도시이다. 도 7A에서, 레이저 빔(7010)의 축은 섬(7001)의 축에 수직이다. 레이저가 하단에서 상단으로 섬을 스캔함에 따라, 미처리된 비정질 실리콘(7002)이 융해되고, 다결정 실리콘(7004)으로 고상화된다. 결정입계(7006)는 레이저 빔의 라인에 수직인 스캔 방향을 따라 더, 또는 덜 형성된다. 이와 달리, 도 7B는 일부 실시예에 따라 반도체 섬을 결정화하기 위해 사용되는 기울어진 레이저 빔을 도시한다. 도 7B에서, 레이저 빔(7020)은 실리콘 섬(7021)의 축에 대해 수직이 아니도록 설정된다. 도 7B의 기울어진 스캔에서, 결정립 및 결정입계가 하나의 측부에서, 가령, 섬의 오른쪽 에지(7025)에 가까이에서, 형성되기 시작한다. 스캔이 진행함에 따라, 다시 한번 말하지만, 결정입계(7026)가 스캔 방향을 따라, 그리고 레이저 범의 라인에 수직을 따라, 더 또는 덜 성장한다. 그 후, 이들 입계가 섬의 왼쪽 에지(7027)에 도달하여 종료할 것이다. 이 공정에 의해, 결정립 특성이, 주로 (100) 또는 (110)-RD 메타결정립을 야기하는 성장 우선도(growth preference)에 의해서가 아니라, 보다 확률적(stochastic)인, 패턴처리된 Si의 하나의 측부에서 성장하기 시작하는 결정립의 특성에 의해서만 선택되기 때문에, 하나의 패턴처리된 실리콘 내에서 랜덤한 배향성 및 결함 밀도를 갖는 결정립이 도출될 수 있다.
SLS를 구성하고 구현하는 것에 대한 한 가지 접근법은, SLS 공정 요구사항에 따라, 일정한 스캔 속력/레이저 주파수 조합으로, 막을 스캐닝하는 단일 라인 빔의 사용을 포함한다. 이러한 특정 방식을 "라인-스캔 SLS"라고 일컫는다. 고반복률(high-repetition)의 고파워(high-power) 펄스형 레이저를 사용함으로써, 특히, 라인-스캔 SLS가 고효율의 결정화율을 유지할 수 있고, 따라서, TFT-기반 AMLCD 및 AMOLED 디스플레이의 높은 처리율 생산에 적합할 수 있다.
박막을 처리하기 위해 "라인 빔" SLS를 이용하는 방법이 도 9A-9C를 참조하여 기재된다. 도 9A는 "방향성" 결정화 전의 반도체 막, 가령, 비정질 실리콘 막의 영역(9040)을 도시하고, 레이저 펄스를 장방형 영역(9060)에 조사하는 것을 도시한다. 레이저 펄스가 영역(9060) 내의 막을 융해시킨다. 상기 융해된 영역의 폭은 양방향 화살표로 표시되는 융해 구역 폭(MZW: molten zone width)라고 일컬어진다. 도 9A에서 레이저 조사 영역은 실제 비율로 도시되지 않았다. 일부 실시예에서, 영역(9040)은, 도 9A에서 도시된 것과 유사한 패턴처리된 막 내 섬의 영역을 나타낼 수 있다. 또 다른 실시예에서, 영역(9040)은 패턴처리된 어레이 내의 다수의, 또는 심지어 모든 섬을 포함하는 막의 영역을 나타낼 수 있다. 일부 실시예에서, 라인(9045, 9046)이 가리키는 바와 같이, 영역(9040)의 길이는 폭보다 훨씬 더 클 수 있다. 이로 인해서, 막의 매우 긴 영역이 조사될 수 있으며, 상기 긴 영역은, 예를 들어, 상기 막으로부터 생성될 수 있는 디스플레이의 길이만큼, 또는 그 이상으로 길다. 일부 실시예에서, 레이저 조사 영역의 길이는 실질적으로 몇 개의 소자에 걸쳐 있거나, 기판의 길이나 폭에 걸쳐 있을 수 있다. 적정한 레이저 공급원 및 광소자(optic)를 이용하여, 1000㎜, 또는 그 이상의 레이저 빔을 발생시키는 것이 가능하다. 일반적으로, 레이저 조사의 선속(fluence)은 조사되는 영역을 완전히 융해시키기에 충분히 클 만큼, 빔의 폭이 충분히 좁다. 일부 실시예에서, 융해된 영역에서 뒤 이어 성장하는 결정 내에서의 핵생성(nucleation)을 피할 만큼 빔의 폭은 충분히 좁다. 레이저 조사 패턴, 가령, 레이저 펄스에 의해 형성되는 이미지의 형태는 가령, 마스크, 또는 슬릿(slit), 또는 포커싱 광소자를 이용하여, 공간적으로 정해진다.
레이저 조사 후, 융해된 막은, 영역(9060)의 고상 입계에서 결정화하기 시작하고, 중심선(9080)쪽으로 안쪽으로 계속 결정화하여, 예시적 결정(9081)과 같은 결정을 형성한다. 결정이 성장하는 거리(또한, 특성 측면 성장 길이("특성 LGL"이라고도 일컬어짐)는 막 조성, 막 두께, 기판 온도, 레이저 펄스 특성, 버퍼 층 물질, (존재한다면) 마스크 구성의 함수이며, 과냉각된 액체 내 고형물의 핵생성의 경우에 의해서만 성장이 제한될 때 발생하는 LGL로서 정의될 수 있다. 예를 들어, 50㎚ 두께의 실리콘 막에 대한 통상의 특성 LGL은 약 1-5㎛, 가령, 약 2.5㎛이다. 2개의 프론트가 중심선(9080)으로 접근하는 이 실시예의 경우와 같이, 또 다른 측면 성장하는 프론트에 의해 성장이 제한될 때, 실제 LGL은 특성 LGL보다 작을 수 있다. 이 경우, 통상적으로, LGL은 융해된 구역의 폭의 약 2분의 1이다.
영역(9060)이 조사되고, 그 후, 측면 결정화된 후, 실리콘 막이 결정 성장 방향으로, LGL보다 작은 거리, 가령, LGL의 90% 이하만큼 전진될 수 있다. 그 후, 뒤 이은 레이저 펄스가 실리콘 막의 새로운 영역으로 향해진다. "방향성" 결정, 가령, 특정 축을 따른 상당한 확장을 갖는 결정의 제조를 위해, 뒤 이은 펄스가 이미 결정화된 영역과 실질적으로 겹쳐진다. 막을 작은 거리만큼 전진시킴으로써, 이전 펄스에 의해 생성된 결정이, 인접한 물질의 뒤 이은 결정화를 위한 종자 결정으로서 기능한다. 작은 스텝(step)만큼씩 필름을 전진시키고, 레이저 펄스로 상기 필름을 적어도 상기 스텝만큼 조사하는 공정을 반복함으로써, 레이저 펄스에 대한 필름의 이동 방향으로 결정이 필름에 걸쳐 측면으로 성장하게 된다.
도 9B는 필름의 이동 및 레이저 펄스에 의한 조사가 몇 번 반복된 후의 필름의 영역(9040)을 도시한다. 도시된 바와 같이, 몇 개의 펄스에 의해 조사된 영역(9020)이, 조사 패턴의 길이에 실질적으로 수직인 방향으로 성장한 신장된 형태의 결정(elongated crystal)을 형성한다. "실질적으로 수직"이라는 기재는 결정입계(9030)에 의해 형성된 선의 대부분이 점선으로 표시된 중심선(9080)과 교차하도록 걸쳐 있을 수 있음을 의미한다.
도 9C는 결정화가 대부분 완료된 후의 막의 영역(9040)을 도시한다. 결정은 조사 영역에 대한 막의 이동 방향으로 계속 성장하여, 다결정 영역을 형성한다. 막은 조사되는 영역, 가령, 영역(9060)에 대해, 실질적으로 동일한 거리만큼 계속 진전한다. 조사되는 영역이 막의 영역의 에지에 도달할 때까지 막의 이동 및 조사가 계속 반복된다. 영역을 조사하기 위해 다수의 레이저 펄스를 이용함으로써, 즉, 레이저 펄스 간에 막의 작은 병진 거리(translation distance)를 둠으로써, 높은 신장된 형태의 결정립을 갖는 막이 생성될 수 있다. 결정립이 명확하게 식별될 수 있는 방향으로 배향되어 있기 때문에, 이러한 결정립 구조를 "방향성(directional)"이라고 일컫는다. 추가적인 세부사항은 US 특허 제6,322,625호를 참조하라. 상기 US 특허의 전체 내용은 본원에서 참조로서 통합된다.
도 10은 높은 종횡비 펄스를 이용하는 라인 스캔 결정화 시스템(1000)을 개략적으로 도시한다. 상기 시스템은 예를 들어, 308㎚(XeCl), 또는 248㎚이나 351㎚에서 동작하는 레이저 펄스 공급원(1002)을 포함한다. 일련의 거울(1006, 1008, 1010)이 레이저 빔을 샘플 스테이지(1012)로 향하게 하고, 상기 샘플 스테이지(1012)는 x-방향 및 z-방향 (선택사항으로서 y-방향까지)으로 마이크론 이하의 정확성을 수행할 수 있다. 또한 상기 시스템은, 레이저 빔의 공간 프로필을 제어하기 위해 사용될 수 있는 슬릿(slit, 1020)과, 상기 슬릿(102)에서의 광의 반사율을 판독하기 위한 에너지 밀도 계량기(energy density meter, 1016)를 포함한다. 샘플이 제공되지 않거나 조사가 희망되지 않을 때, 빔을 차단하기 위해 셔터(1028)가 사용될 수 있다. 샘플(1030)은 처리되기 위해 스테이지(1012) 상에 위치될 수 있다.
통상적으로 레이저에 의해 유도되는 결정화는, 막에 의해 적어도 부분적으로 흡수될 수 있는 에너지의 파장과, 막을 융해시키기에 충분한 에너지 밀도 또는 선속(fluence)을 이용하는 레이저 조사에 의해 이뤄진다. 막은 융해되고 재결정화되기 쉬운 임의의 물질로 이뤄질 수 있지만, 디스플레이 적용예에서는 실리콘이 유용하다. 일부 실시예에서, 공급원(1002)에 의해 발생되는 레이저 펄스는 50 내지 200mJ/펄스의 에너지와 약 4000㎐ 이상의 펄스 반복률을 갖는다. Cymer, Inc.(소재지: 미국, 캘리포니아, 샌디에고)의 엑시머 레이저에 의해 이러한 출력을 얻을 수 있다. 엑시머 레이저 시스템이 바람직하지만, 희망 막에 의해 적어도 부분적으로 흡수될 수 있는 레이저 펄스를 제공할 수 있는 그 밖의 다른 공급원이 사용될 수 있다. 예를 들어, 레이저 공급원은 임의의 공지된 레이저 공급원일 수 있으며, 이러한 레이저 공급원의 제한받지 않는 예를 들자면, 엑시머 레이저, 연속파 레이저(continuous wave laser), 고상 레이저(solid-state laser)가 있다. 또 다른 공지된 공급원에 의해 조사 빔 펄스가 발생되거나, 반도체를 융해시키기에 적합한 단 에너지 펄스(short energy pulse)가 사용될 수 있다. 이러한 공지된 공급원은 펄스형 고상 레이저, 쵸핑된 연속파 레이저(chopped continuous wave laser), 펄스형 전자 빔 및 펄스형 이온 빔 등일 수 있다.
시스템은 선택사항으로서, 레이저 펄스의 시간 프로필을 제어하도록 사용되는 펄스 지속시간 확장기(pulse duration extender, 1014)를 포함한다. 레이저 빔을 상기 확장기(1014)로 향하게 하도록, 선택사항인 거울(1004)이 사용될 수 있으며, 이때 거울(1006)이 제거될 것이다. 결정 성장은 막을 조사하기 위해 사용되는 레이저 펄스의 지속시간의 함수일 수 있기 때문에, 펄스 지속시간 확장기(1014)가 사용되어, 희망 펄스 지속시간을 얻기 위해 각각의 레이저 펄스의 지속시간을 늘일 수 있다. 펄스 지속시간을 확장하는 방법은 공지되어 있다.
슬릿(1020)이 레이저 빔의 공간 프로필을 제어하기 위해 사용될 수 있다. 특히, 더 높은 종횡비의 프로필을 갖는 빔을 제공하기 위해 사용된다. 공급원(1002)으로부터의 레이저 빔은, 예를 들어, 가우시안 프로필을 가질 수 있다. 슬릿(1020)은 빔의 하나의 공간 차원을 상당히 좁힌다. 예를 들어, 슬릿(1020) 전에, 빔이 10 내지 15㎜의 폭과, 10 내지 30㎜의 길이를 가질 수 있다. 슬릿은 상기 폭보다 실질적으로 더 얇을 수 있는데, 예를 들어, 약 300마이크로 폭을 가질 수 있으며, 이로 인해서, 약 300 마이크론의 단축과 슬릿에 의해 수정되지 않을 수 있는 장축을 갖는 레이저 펄스가 도출된다. 슬릿(1020)은 넓은 빔에서 상대적으로 좁은 빔을 생성하기 위한 간단한 방법이며, 또한 단축에 걸쳐 비교적 균일한 에너지 밀도를 갖는 "탑 햇(top hat)" 공간 프로필을 제공하는 이점도 갖는다. 또 하나의 실시예에서, 슬릿(1020)을 사용하는 것 대신, 매우 짧은 초점 길이 렌즈가 사용되어, 레이저 빔의 하나의 차원을 실리콘 막 상에 꽉 차게 포커싱(tightly focus)할 수 있다. 또한 빔을 슬릿(102) 상에 포커싱하는 것도 가능하다. 또는 더 일반적으로, 광학 요소(가령, 간단한 원통형 렌즈)를 이용하여 공급원(1002)으로부터의 빔의 단축을 좁혀서, 슬릿(1020)을 통과할 때, 약간의 첨예화(sharpening)도 여전히 달성하면서, 에너지가 덜 소실되게 한다.
그 후, 2개의 용융 실리카 원통형 렌즈(1020, 1022)를 이용하여 레이저 빔이 수정된다. 음의 초점 길이 렌즈인 제 1 렌즈(1020)는, 비교적 균일하거나 장축의 길이에 걸쳐서는 보이지 않는 점진 변화를 갖는 프로필을 갖는 빔의 장축의 크기를 확장시킨다. 투사 광소자가 레이저 빔의 적어도 단축의 크기를 감소시키며, 이로 인해서 빔이 막을 조사할 때 레이저 펄스의 선속이 증가된다. 상기 투사 광소자는 레이저 빔의 적어도 단축의 크기를, 가령, 10-30x 배율로 감소시키는 다중-광소자 시스템일 수 있다. 또한 투사 광소자는 레이저 펄스의 공간 수차, 가령, 구면 수차(spherical aberration)를 보정하기 위해 사용될 수 있다. 일반적으로, 슬릿(1020)과, 렌즈(1020, 1022)와 투사 광소자의 조합이 사용되어, 균질성(homogeneity)과, 막의 결정화의 변동을 최소화, 또는 완전 제거하기에 충분히 긴 장축을 따르는 길이를 갖는 각각의 레이저 펄스가 막을 융해시키기에 충분히 높은 에너지 밀도를 갖고, 막을 조사함이 보장될 수 있다. 따라서 예를 들어, 300 마이크론 폭의 빔이, 예를 들어, 10 마이크론 폭으로 감소된다. 더 좁은 폭이 고려될 수도 있다. 또한 균질기(homogenizer)는 단축에 대해서도 사용될 수 있다.
일부 실시예에서, 라인 스캔 결정화 시스템(1000)은 가변 감쇠기(variable attenuator) 및/또는 균질기를 포함할 수 있으며, 상기 가변 감쇠기 및/또는 균질기는 레이저 빔의 장축을 따르는 공간 균질성을 개선하기 위해 사용될 수 있다. 상기 가변 감쇠기는 발생되는 레이저 빔 펄스의 에너지 밀도를 조절할 수 있는 동적 범위를 가질 수 있다. 상기 균질기는 균일한 에너지 밀도 프로필을 갖는 레이저 빔 펄스를 발생시킬 수 있는 렌즈 어레이의 하나 또는 두 개의 쌍(각각의 빔 축에 대해 2개의 렌즈 어레이)으로 구성될 수 있다.
일반적으로, 결정화 동안 막 자체는 이동될 필요가 없으며, 대신, 레이저 빔이나 레이저 빔 형태를 규정하는 마스크가 막을 가로질러 스캐닝되어, 조사되는 영역 및 막의 상대적 이동을 제공한다. 그러나 레이저 빔에 대해 막을 이동시킴으로써, 각각의 뒤 이은 조사 이벤트 동안 레이저 빔의 개선된 균일성이 제공될 수 있다.
라인 스캔 결정화 시스템은, 예를 들어, 단축 상에서 4-15㎛로 측정되고, 일부 실시예에서 장축 상에서 50-100마이크론, 또 다른 실시예에서는 장축 상에서 수십 센티미터, 또는 1미터 이상까지일 수 있는 길고 좁은 레이저 빔을 생성하도록 구성될 수 있다. 일반적으로 빔의 종횡비는 조사되는 영역이 "선"으로 여겨질 수 있기에 충분히 높다. 폭에 대한 길이의 종횡비는, 예를 들어, 약 50 내지 약 1x105 이상까지일 수 있다. 하나 이상의 실시예에서, 단축의 폭은 측면 고상화된 결정의 특성 측면 성장 길이의 2배의 폭을 초과하지 않아서, 2개의 측면 성장된 영역 사이에 어떠한 핵생성된 폴리실리콘도 형성되지 않는다. 이는 "균일한" 결정의 성장에 유용하고, 결정 품질의 포괄적인 개선에 유용하다. 레이저 빔의 장축의 바람직한 길이는 기판의 크기에 의해 나타내어질 수 있으며, 장축은 실질적으로 기판의 전체 길이, 또는 제조될 디스플레이(또는 다수의 디스플레이)의 전체 길이, 또는 디스플레이 내 단일 TFT 소자의 전체 길이, 또는 디스플레이 주변의 TFT 회로(가령, 드라이버)의 전체 길이, 또는 다른 말로 통합 영역을 따라 걸쳐 있을 수 있다. 실제로 빔 길이는 2개의 인접한 디스플레이 조합의 통합 영역의 크기에 의해 나타내어질 수 있다. 빔의 길이를 따르는 에너지 밀도, 또는 선속은, 예를 들어, 빔의 전체 길이에 따라 5% 이하만큼 변하도록, 충분히 균일해질 수 있다. 또 다른 실시예에서, 관심 길이를 커버하는 빔의 길이를 따르는 에너지 밀도는, 하나의 펄스, 또는 결과적으로는 일련의 펄스에서 집괴(agglomeration)가 발생하지 않기에 충분히 낮은 값을 갖는다. 집괴는 국부적으로 낮은 에너지 밀도 때문에 발생되며, 막 붕괴를 초래할 수 있다.
라인-스캔 SLS의 추가적인 세부사항은 2005년 12월 2일자 US 특허 제11/293,655호 "Line Scan Sequential Lateral Solidification of Thin Film"에서 찾을 수 있으며, 상기 US 특허의 전체 내용은 본원에서 참조로서 통합된다.
본 발명의 예시들이 제시되고 기재되었지만, 해당업계 종사자라면 본 발명의 범위 내에서 다양한 변화와 수정이 이뤄질 수 있음을 쉽게 알 것이다. 해당업계 종사자라면 일상적인 실험을 이용하여, 본원에서 기재된 특정 조성 및 절차의 수많은 동치예를 인식하거나 규명할 수 있을 것이다. 이러한 동치예는 본 발명의 범위 내에 있는 것으로 여겨지며 이는 다음의 청구범위에 포함한다.
132: 소스
133: 섬
134: 게이트
136: 드레인
150: 반도체 섬 어레이
201, 202, 203, 204: 줄무늬
230: TFT
233: 줄무늬

Claims (20)

  1. 디스플레이 소자에 있어서,
    기판 상의 복수의 박막 트랜지스터(TFT: thin film transistor)로서, 상기 TFT는 서로 이격되어 있고, 각각의 TFT는 결정 미세구조(crystalline microstructure)와 채널 전류가 흐를 때 따르는 방향을 갖는 채널 영역을 포함하는 것인, 상기 복수의 박막 트랜지스터(TFT)
    를 포함하고,
    상기 복수의 TFT 각각의 채널 영역은 자신의 채널 방향을 따라 상기 채널 영역의 길이에 걸쳐 있는 결정학적 결정립(crystallographic grain)을 포함하며, 상기 복수의 TFT 각각의 채널 영역 내 각각의 결정학적 결정립은 각각의 인접한 TFT의 채널 영역 내 각각의 결정학적 결정립과 물리적으로 단절되고 결정학적으로 비-상관(uncorrelate)되는 것을 특징으로 하는 디스플레이 소자.
  2. 제 1 항에 있어서, 상기 복수의 TFT 각각의 채널 영역은 복수의 결정 줄무늬(crystalline stripe)를 포함하며, 각각의 결정 줄무늬는 채널 영역의 채널 방향을 따르는 채널 영역의 길이에 걸쳐 있고, 복수의 결정 줄무늬 중 각각의 결정 줄무늬는, 각각의 결정 줄무늬가 포함된 채널 영역이나 인접한 TFT의 채널 영역 내 그 밖의 다른 결정 줄무늬와 물리적으로 단절되고 결정학적으로 비-상관되는 것을 특징으로 하는 디스플레이 소자.
  3. 제 2 항에 있어서, 상기 복수의 결정 줄무늬 중 하나 이상은 나노-와이어인 것을 특징으로 하는 디스플레이 소자.
  4. 제 2 항에 있어서, 상기 복수의 결정 줄무늬 중 하나 이상은 비-직선(non-stripe) 줄무늬이며, 상기 비-직선 줄무늬 각각은, 제 1 베이스 라인 부분 및 제 2 베이스 라인 부분과 제 1 측면 라인 부분 및 제 2 측면 라인 부분에 의해 형성되는 4변형의 전체 영역은 덮지 않으면서, 상기 제 1 베이스 라인 부분과 제 2 베이스 라인 부분을 연결하며, 상기 제 1 측면 라인 부분은 상기 제 1 베이스 라인 부분의 제 1 단부와 상기 제 2 베이스 라인 부분의 제 1 단부를 연결하고, 상기 제 2 측면 라인 부분은 상기 제 1 베이스 라인 부분의 제 2 단부와 상기 제 2 베이스 라인 부분의 제 2 단부를 연결하는 것을 특징으로 하는 디스플레이 소자.
  5. 제 1 항에 있어서, 상기 복수의 TFT 외부에서 상기 기판은 상기 TFT에 의해 사용되는 물질과는 상이한 물질로 덮이는 것을 특징으로 하는 디스플레이 소자.
  6. 제 1 항에 있어서, 상기 복수의 TFT의 상면 상에 위치하는 캡핑 층(capping layer)을 더 포함하는 것을 특징으로 하는 디스플레이 소자.
  7. 제 1 항에 있어서, 상기 복수의 TFT 각각의 채널 영역은 결정화된 실리콘을 포함하는 것을 특징으로 하는 디스플레이 소자.
  8. 제 1 항에 있어서, 상기 복수의 TFT 각각의 채널 영역은 하나의 단부에서의 소스 영역과 다른 단부에서의 드레인 영역을 포함하며, 상기 복수의 채널 영역 각각은 복수의 결정 줄무늬를 포함하고,
    각각의 채널 영역에 대하여, 각각의 줄무늬는 상기 소스 영역과 드레인 영역 사이의 채널 영역의 길이에 걸쳐 있고, 상기 소스 영역 및 드레인 영역 내부에서, 각각의 결정 줄무늬는 인접한 결정 줄무늬와 물리적으로 연결되어 있으며,
    각각의 채널 영역의 복수의 결정 줄무늬 각각은 인접한 TFT의 채널 영역 내 복수의 결정 줄무늬 각각과 물리적으로 단절되고 결정학적으로 비-상관되는 것을 특징으로 하는 디스플레이 소자.
  9. 디스플레이 소자를 제조함에 있어 사용되는 제품에 있어서,
    기판과,
    상기 기판 상에 위치하며, 서로 이격되어 있는 복수의 결정 섬(crystalline island)
    을 포함하며, 상기 복수의 결정 섬 각각은 상기 결정 섬의 하나의 차원의 전체 크기에 걸쳐 있는 결정학적 결정립을 포함하고, 상기 복수의 결정 섬 각각 내의 각각의 결정학적 결정립은 각각의 인접한 결정 섬 내 각각의 결정학적 결정립과 물리적으로 단절되고 결정학적으로 비-상관되는 것을 특징으로 하는 디스플레이 소자 제조용 제품.
  10. 제 9 항에 있어서, 각각의 결정 섬은 복수의 결정 줄무늬를 포함하며, 각각의 결정 줄무늬는 상기 결정 섬의 하나의 차원의 전체 길이에 걸쳐 있고, 상기 복수의 결정 줄무늬 중 각각의 결정 줄무늬는, 각각의 결정 줄무늬가 포함된 결정 섬이나 인접한 결정 섬 내 그 밖의 다른 결정 줄무늬와 물리적으로 단절되고 결정학적으로 비-상관되는 것을 특징으로 하는 디스플레이 소자 제조용 제품.
  11. 제 10 항에 있어서, 상기 복수의 결정 줄무늬 중 하나 이상은 나노-와이어인 것을 특징으로 하는 디스플레이 소자 제조용 제품.
  12. 제 10 항에 있어서, 상기 복수의 줄무늬 중 하나 이상은 비-직선(non-straight) 줄무늬이며, 각각의 비-직선 줄무늬는, 제 1 베이스 라인 부분 및 제 2 베이스 라인 부분과 제 1 측면 라인 부분 및 제 2 측면 라인 부분에 의해 형성되는 4변형의 전체 영역은 덮지 않으면서, 상기 제 1 베이스 라인 부분과 제 2 베이스 라인 부분을 연결하며, 상기 제 1 측면 라인 부분은 상기 제 1 베이스 라인 부분의 제 1 단부와 상기 제 2 베이스 라인 부분의 제 1 단부를 연결하고, 상기 제 2 측면 라인 부분은 상기 제 1 베이스 라인 부분의 제 2 단부와 상기 제 2 베이스 라인 부분의 제 2 단부를 연결하는 것을 특징으로 하는 디스플레이 소자 제조용 제품.
  13. 제 9 항에 있어서, 상기 복수의 결정 섬 외부에서 상기 기판은 상기 결정 섬에 의해 사용된 물질과는 상이한 물질로 덮이는 것을 특징으로 하는 디스플레이 소자 제조용 제품.
  14. 기판 상에 복수의 박막 트랜지스터(TFT)로 구성된 디스플레이 소자를 제조하기 위한 방법에 있어서,
    비정질 또는 다결정 실리콘 층을 상기 기판 위에 추가하는 단계와,
    상기 실리콘 층을 물리적으로 단절된 복수의 실리콘 섬으로 패턴처리하는 단계와,
    라인 스캔 순차적 측면 고상화(line scan sequential lateral solidification)를 적용함으로써, 상기 복수의 실리콘 섬을 결정화하는 단계와,
    복수의 TFT를 제조하는 단계로서, 각각의 TFT는 복수의 실리콘 섬 중 하나 이상을 이용하며, 상기 복수의 실리콘 섬 중 어느 것도 복수의 TFT 중 2개의 TFT에 의해 이용되지 않는 것인 단계
    를 포함하는 것을 특징으로 하는 디스플레이 소자 제조 방법.
  15. 제 14 항에 있어서, 상기 실리콘 층을 패턴처리하는 단계는, 상기 기판 상에 포토레지스트를 증착하는 단계와, 상기 포토레지스트를 상기 복수의 실리콘 섬의 형태 및 위치에 따라 패턴화된 광에 노광시키는 단계와, 상기 포토레지스트를 현상하는 단계와, 상기 복수의 실리콘 섬의 위치 외부의 실리콘 층의 내용물을 에칭하여 제거하는 단계를 포함하는 것을 특징으로 하는 디스플레이 소자 제조 방법.
  16. 제 14 항에 있어서, 상기 실리콘 층을 패턴처리하는 단계는, 상기 실리콘 층을 복수의 섬으로 패턴처리하는 단계를 포함하며, 상기 복수의 섬 각각은 복수의 줄무늬를 포함하며, 각각의 줄무늬는 대응하는 섬의 하나의 차원에 걸쳐 있고, 상기 복수의 줄무늬 중 각각의 줄무늬는 대응하는 섬이나 인접한 섬 내의 그 밖의 다른 줄무늬와 물리적으로 단절되는 것을 특징으로 하는 디스플레이 소자 제조 방법.
  17. 제 16 항에 있어서, 상기 복수의 줄무늬 중 하나 이상은 나노-와이어인 것을 특징으로 하는 디스플레이 소자 제조 방법.
  18. 제 17 항에 있어서, 라인 스캔 순차적 측면 고상화는 장방형으로 성형된 레이저 빔을 이용하며, 상기 장방형의 장축과 상기 복수의 줄무늬의 장축 사이의 각은 0도보다 큰 것을 특징으로 하는 디스플레이 소자 제조 방법.
  19. 제 14 항에 있어서, 라인 스캔 순차적 측면 고상화를 적용하기 전에 상기 복수의 섬을 캡핑 층으로 덮는 단계
    를 더 포함하는 것을 특징으로 하는 디스플레이 소자 제조 방법.
  20. 제 19 항에 있어서, 상기 캡핑 층은 실리카를 포함하는 것을 특징으로 하는 디스플레이 소자 제조 방법.
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