KR20020031835A - 다결정 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 ITO 층에 외부 전계를 인가하여 상부 또는 하부의 비정질 실리콘을 주울 히팅법으로 결정화 시켜 다결정질 박막 트랜지스터를 제조하는 다결정질 박막 트랜지스터의 제조 방법에 관한 것이다. 이를 위해, 본 발명의 다결정질 박막 트랜지스터의 제조 방법은 일정 두께의 비정질 실리콘막과, 상기 비정질 실리콘막의 하부 또는 상부에 투명 전도막이 형성된 유리 기판에 전계를 인가하여 상기 비정질 실리콘막을 다결정질 실리콘막으로 결정화시키는 것을 특징으로 한다.
Description
본 발명은 다결정질 박막 트랜지스터(polycrystalline silicon TFT)의 제조 방법에 관한 것으로, 특히 ITO(ITO: Indium Tin Oxide) 층에 외부 전계를 인가하여 상부 또는 하부의 비정질 실리콘을 주울 히팅(joule heating)법으로 결정화 시켜 다결정질 박막 트랜지스터를 제조하는 다결정질 박막 트랜지스터의 제조 방법에 관한 것이다.
종래의 다결정질 박막 트랜지스터의 제조 방법은 고상결정화(solid phase crystallization: SPC)법, 엑시머 레이저 어닐링(eximer laser annealing: ELA)법, 금속유도 결정화(metal induced crystallization: MIC)법 등이 보고되고 있으나 그 문제점은 다음과 같다.
고상결정화(SPC)법은 별도의 고가 장비 없이 손쉽게 비정질 실리콘을 결정화 시킬 수 있으나 비정질 실리콘을 SPC 법으로 결정화 시키기 위해서는 600℃ 이상의 관상로에서 수시간의 열처리가 필요하다. 이는 양산 능력과 대면적에 대응하지 못할 뿐아니라 고온 열처리로 인해 고가의 고융점 글래스(glass) 기판(예를 들면 코닝(corning) 글래스)을 사용하기 때문에 제조 단가가 매우 높다는 단점을 안고 있다.
엑시머 레이저 어닐링(ELA)법은 비교적 우수한 결정성을 지닌 폴리 실리콘(poly-Si) TFT를 상용 유리 기판상에 제작할 수 있다는 장점이 있으나 고가의 장비와 빔(beam) 사이즈 한계로 인해 대면적 대응이 어렵다는 단점을 지니고 있다.
금속유도 결정화(MIC)법은 비정질 실리콘을 저온에서 비교적 빠른 시간 내에 결정화 시킬 수 있다는 장점을 지니고 있으나 TFT 채널내의 메탈 불순물이 존재하기 때문에 높은 누설 전류 등 소자의 전기적 특성을 저하시킬 수 있다는 문제점을지니고 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 ITO 층에 외부 전계를 인가하여 상부 또는 하부의 비정질 실리콘을 주울 히팅(joule heating)법으로 결정화 시켜 다결정질 박막 트랜지스터를 제조하므로써, 높은 전계효과 이동도(field effect mobility)와 고해상도, 고개구율을 갖는 다결정질 박막 트랜지스터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 다결정질 박막 트랜지스터의 제조 방법은,
일정 두께의 비정질 실리콘막과, 상기 비정질 실리콘막의 하부 또는 상부에 투명 전도막이 형성된 유리 기판에 전계를 인가하여 상기 비정질 실리콘막을 다결정질 실리콘막으로 결정화시키는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 비정질 실리콘막과 투명 전도막 사이에 절연막을 추가로 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 절연막은 SiO2, SiON, SiNX중 1개를 사용한 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 전계는 교류 전원을 인가하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 전계는 직류 전원을 인가하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 전계를 인가하기 위하여 상기 유리 기판 양단에 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 전극은 크램프, 패터닝, 패이스트 형식중 1개를 사용한 것을 특징으로 한다.
본 발명의 결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 다결정질 실리콘막을 포토리소그래피 공정 및 식각 공정을 통해 액티브층으로 형성시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 액티브층 형성후 상기 투명 전도막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 다결정질 실리콘막 위의 소정 부위에 게이트 절연막 및 게이트 전극을 증착한 후 패터닝하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 패터닝시 상기 투명 전도막과 액티브층이 접촉되는 것을 방지하기 위해 콘택 방지용 블록킹 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 다결정질 실리콘막위에 n+ 이온을 주입 또는 도핑하여 n+ 영역을 형성하는 단계를 포함하는것을 특징으로 한다.
본 발명의 다결정질 박막 트랜지스터의 제조 방법에 있어서, 상기 결과물위에 보호막을 증착한 후, 습식 및 건식 식각 공정을 통해 소오스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1g는 본 발명의 다결정질 박막 트랜지스터의 제조 방법을 설명하기 위한 제조 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 글래스 기판2 : 투명전도막(ITO)
3 : 절연막4 : 비정질 실리콘막
5 : 전극6 : DC/AC 전원 공급부
7 : 다결정질 실리콘막8 : 게이트 절연막
9 : 게이트 전극10 : 게이트 절연막
11 : n+ 불순물 이온12 : 보호막
13 : 소스 전극14 : 드레인 전극
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 1a 내지 도 1g는 본 발명의 다결정질 박막 트랜지스터의 제조 방법을 설명하기 위한 제조 공정 단면도이다.
먼저 도 1a에 도시된 바와 같이, 글래스 기판(1)위에 주울(joule) 열을 발생시키기 위한 주 레이어(layer)이자 화소 전극인 투명 전도막 ITO(2)를 증착한다.
그리고, 하기에서 정의될 비정질 실리콘막(a-Si)과의 전기적 절연을 위해 ITO(2)와 비정질 실리콘막(a-Si) 사이에 절연막(3)을 증착한다. 이때, 절연막(3)은 SiO2, SiON, SiNX등을 사용하여 형성한다.
이후, 상기 절연막(3)위에 비정질 실리콘(a-Si)막(4)을 일정두께로 증착한다.
이후, 글래스 기판(1) 양단에 외부로부터 전계를 인가할 수 있는 전극(5)을 형성한다. 이때 전극(5)은 크램프(clamp) 형식과 패터닝(patterning),패이스트(paste) 형식 모두 가능한데, 양산성과 오염을 최대한 줄이기 위하여 크램프 형식이 적당하다.
글래스 기판(1) 양단에 전계를 인가할 전극(5)이 형성되었으면, 외부에서 직류(DC) 또는 교류(AC) 전계를 인가하여 글래스 기판(1) 전면에 주울 히팅 되게 한다. 이때, 인가되는 전압은 글래스 기판(1)의 크기에 따라 수백 전압에서 수천 전압에 이르게 될 것이다.
만약, 직류(DC) 전계를 사용할 경우 전계가 방향성을 지니고 있기 때문에 결정도 매우 우수하게 성장 될 것으로 기대된다.
이와 같이, 직류(DC) 또는 교류(AC) 전계를 인가하여 글래스 기판(1) 전면에 주울 히팅으로 인해 비정질 실리콘(a-Si)막(4)은 결정화된 다결정질 실리콘막(7)이 된다.
상기 다결정질 실리콘막(7)을 포토리소그라피 공정과 식각 공정을 거쳐 액티브층을 형성한다(도 1b).
그후, 포토리소그라피 공정과 식각 공정을 통하여 ITO 화소 전극을 패터닝한다(도 1c).
그후, 상기 다결정질 실리콘막(7)위의 소정 부위에 게이트 절연막(8)과 게이트 전극(9)을 증착한 후, 하나의 마스크를 사용하여 패터닝한다. 이때 ITO 화소 전극과 액티브층과 접촉되는 것을 방지하기 위하여 드레인 끝 단에 게이트 절연막(콘택 블록킹(blocking) 영역)(10)을 동시에 형성한다.
그후, 이온 질량 도핑(doping)법이나 이온 주입을 이용하여 상기 다결정질실리콘막(7)에 n+ 영역을 형성한다(도 1e).
그후, 상기 결과물위에 화학기상증착(CVD)법이나 스퍼터링법 등을 사용하여 보호막(12)을 증착한다(도 1f).
그후, N+ 영역과 소스(13)/드레인(14) 전극을 콘택하기 위한 홀을 습식 또는 건식 식각한다. 그리고 소스/드레인 전극 메탈을 증착한 후, 포토리소그래피 공정과 식각 공정을 거쳐 데이터 라인을 정의한다. 이때 드레인과 화소 전극(ITO)을 콘택하게 된다(도 1g).
본 발명의 다른 실시예로, TFT 어레이 및 반도체 공정에서 어닐링 공정을 본 발명에서 사용한 ITO 매립 주울 히팅을 이용하여 캐패시티(capacity)와 수율 향상 및 제작 비용의 감소를 도모할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 다결정질 박막 트랜지스터의 제조 방법에 의하면, ITO 층에 외부 전계를 인가하여 상부 또는 하부의 비정질 실리콘을 주울 히팅(joule heating)법으로 결정화 시켜 다결정질 박막 트랜지스터를 제조할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 일정 두께의 비정질 실리콘막과, 상기 비정질 실리콘막의 하부 또는 상부에 투명 전도막이 형성된 유리 기판에 전계를 인가하여 상기 비정질 실리콘막을 다결정질 실리콘막으로 결정화시키는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘막과 투명 전도막 사이에 절연막을 추가로 형성하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 절연막은 SiO2, SiON, SiNX중 1개를 사용한 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 전계는 교류 전원을 인가하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 전계는 직류 전원을 인가하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 전계를 인가하기 위하여 상기 유리 기판 양단에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 전극은 크램프, 패터닝, 패이스트 형식중 1개를 사용한 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 다결정질 실리콘막을 포토리소그래피 공정 및 식각 공정을 통해 액티브층으로 형성시키는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서,상기 액티브층 형성후 상기 투명 전도막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 9 항에 있어서,상기 다결정질 실리콘막 위의 소정 부위에 게이트 절연막 및 게이트 전극을 증착한 후 패터닝하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 10 항에 있어서,상기 패터닝시 상기 투명 전도막과 액티브층이 접촉되는 것을 방지하기 위해 콘택 방지용 블록킹 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 다결정질 실리콘막위에 n+ 이온을 주입 또는 도핑하여 n+ 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서,상기 결과물위에 보호막을 증착한 후, 습식 및 건식 식각 공정을 통해 소오스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정질 박막 트랜지스터의 제조 방법.
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