KR20030057656A - 다결정 실리콘 박막트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 다결정 박막트랜지스터를 형성하는 방법에 관한 것이다.
특히, 기판 상에 제 1 층으로 형성하는 산화막의 표면에서 촉매금속과 실리콘이 반응한 반응물을 제거하는 방법에 관한 것이다.
본 발명을 요약하면, 촉매금속을 이용하여 결정화된 다결정 실리콘층의 표면에 남아 있는 촉매금속의 잔사를 제거하기 위해, 다결정 실리콘층의 액티브 영역의 상부에 산화막 패턴을 형성한 후 이온을 도핑하여 촉매금속의 잔사를 제거한다.
상기 촉매금속의 잔사를 제거하는 공정이 완료된 후 산화막 패턴을 제거하는 공정에서, 식각 시간을 더 두어 하부 버퍼층의 표면을 얇게 식각한다.
이와 같이 하면, 상기 도핑된 이온과 실리콘이 반응한 반응물이 상기 버퍼층의 표면에 남아 있지 않게 되므로 누설전류 특성이 개선되어 다결정 박막트랜지스터의 동작 특성을 개선할 수 있다.

Description

다결정 실리콘 박막트랜지스터 제조방법{Method for fabricating of poly silicon Thin film transistor}
본 발명은 액정 표시장치에 관한 것으로, 특히 액정표시장치의 스윗칭 소자인 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 500Å의 두께로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다. 결정화 방법은 다음과 같이 크게 네 가지로 분류될 수 있다.
첫째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.
셋째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
넷째, 금속유도 측면 결정화방법(metal induced lateral crystallization : MILC)방법은 액티브 영역에 산화막 패터을 형성한 후, 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 상기 산화막 패턴의 하부는 실리콘 결정이 측면으로 성장하기 때문에 캐리어의 이동도를 개선할 수 있는 방법이다.
첫번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
두번째 방법인 고상 결정화는 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리 하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하 시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세 번째와 네 번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장하기 힘들지만, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다.
이하, 첨부된 도면을 참조하여, 금속 유도 결정화 공정을 통한 종래의 다결정 실리콘 형성공정을 설명한다.
도 1a 내지 도 1h는 다결정 실리콘 박막트랜지스터의 제조공정을 종래의 공정 순서에 따라 도시한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 기판(10)상에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함한 실리콘 절연물질 그룹 중 선택된 하나를 증착하여 버퍼층(12)을 형성한다.
상기 버퍼층(12)은 가해진 열에 의해 기판(10)의 내부에서 알칼리 물질의 용출을 방지하기 위함이다.
연속하여, 상기 버퍼층(12)의 상부에 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(14)을 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 비정질 실리콘층(14)의 표면에 촉매금속(16)을 흡착한다.
대표적인 촉매금속(16)으로 니켈(Ni)을 사용하며, 그 외에 납(Pb)과 코발트(Co)등을 사용한다.
상기 촉매금속(16)을 흡착하는 방법은 이온 샤워(ion shower), 이온 도핑(ion doping), 스퍼터링(sputtering)방법, CVD 방법 등을 사용할 수 있다.
전술한 방법으로 촉매금속(16)이 흡착된 비정질 실리콘에 열을 가하면 도 1c에 도시한 바와 같은 다결정 실리콘층(15)이 형성된다.
다음으로, 도 1d에 도시한 바와 같이, 상기 다결정 실리콘층을 패턴하여 아일랜드(8)를 형성한다.
다음, 도 1e에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 아일랜드(8) 상부에 제 2 절연막인 게이트 절연막(10) 및 게이트 전극(12)을 형성한다.
상기 아일랜드(8)는 두 개의 영역으로 구분될 수 있으며, 제 1 액티브 영역(214)은 순수 실리콘 영역이고, 제 2 액티브 영역(16, 17)은 불순물 영역이 그것이다. 상기 제 2 액티브 영역(16, 17)은 상기 제 1 액티브 영역(14)의 양 가장자리에 위치하고 있다.
다음으로, 상기 게이트 전극이 형성된 기판의 전면에 n+이온(예를 들면phosphorus)을 도핑한다.
상기 n+ 이온을 도핑하는 이유는 아일랜드 형상의 다결정 실리콘층(8)에 남아 있는 촉매금속 특히, 상기 제 1 액태브 영역에 남아 있는 촉매금속을 제거하기 위한 것이다.
상기 이온 도핑 후 활성화 공정을 진행하게 되면, 상기 게이트 전극(12)의 하부의 액티브 영역(14)에 존재하는 촉매금속의 잔사가 평면적 관점으로 보면, 게이트 전극(12)의 바깥쪽으로 확산되어 빠져 나와 상기 도핑된 이온과 반응하여, 상기 제 2 액티브 영역(16,17)과 게이트 절연막(10)의 계면에 존재하게 된다.
따라서, 다음 공정으로 상기 게이트 전극(12)을 식각 방지막으로 하여, 상기 노출된 게이트 절연막(10)을 식각한다.
이때, 상기 게이트 절연막(10)이 식각되면서 도핑된 이온과 실리콘(Si)이 반응한 반응물의 대부분이 제거된다.
상기 게이트 절연막을 패터닝하는 공정으로, 상기 게이트 절연막(10)및 상기 게이트 전극(12)은 상기 제 1 액티브 영역(14)상에 위치한 형상이 된다.
이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiNx), 산화 실리콘(SiO2), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질로 형성한다.
다음으로, 도 1f에 도시한 바와 같이, 상기 제 2 액티브 영역(16,17)에 저항성 접촉층을 형성하기 위해 p+ 불순물 이온을 도핑 한다.
이 때, 상기 게이트 전극(12)은 상기 제 1 액티브 영역(14)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다.
상기 도펀트는 B2H6등의 3족 원소가 도핑된다.
도 1g는 게이트 전극(12)과 제 2 액티브 영역(16, 17) 및 제 2 절연층(10)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ;18)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(16, 17)에 제 1 콘택홀과 제 2 콘택홀(16', 17')을 형성한다.
도 1h에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다.
먼저, 도 1g에서 형성한 콘택홀(16', 17')을 통해 제 2 액티브 영역(16, 17)과 각각 접촉하는 소스 전극(20)및 드레인 전극(22)을 형성한다.
전술한 바와 같은 공정으로, 종래의 금속 유도 결정화 방법을 이용한 p+형 다결정 실리콘 박막트랜지스터를 형성할 수 있다.
이를 액정표시장치용 어레이기판에 적용하게 되면, 상기 전극들(20, 22) 및 기판(10)의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여, 상기 드레인 전극(22) 의 일부를 노출하는 콘택홀(27)을 형성한다.
그리고, 투명 도전전극을 증착하고 패터닝하여, 상기 노출된 드레인 전극(22)과 접촉하는 투명 화소전극(28)을 형성한다.
이와 같은 방법으로 본 발명에 따른 다결정 실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다.
전술한 바와 같은 다결정 실리콘 박막트랜지스터 형성방법은 상기 결정층에 남아 있는 촉매금속의 잔사를 제거하기 위해 n+ 이온을 도핑하게 된다.
촉매금속을 제거하는 공정이 완료된후, 상기 게이트 절연막을 식각한다 해도, 상기 p+이온이 도핑되는 오믹콘택층에 n+이온이 남아 있을 수 있다.
따라서, 이와 같은 경우에는 상기 p+ 이온을 도핑할 경우, 정확한 도핑 조건을 맞추기 어려운 공정상의 복잡함이 있고, 소자의 특성이 나빠지는 문제가 있다.
본 발명은 전술한 바와 같은 문제를 해결하기 위한 목적으로 제안 된 것으로, 상기 제 1 액티브 영역과 제 2 액티브 영역에 별도의 산화막 패턴을 형성한 후, 상기 산화막 패턴을 희생층으로 하여 금속 잔사를 제거하는 공정을 진행한다.
이때, 상기 산화막 패턴을 제거하는 식각 시간을 더 두어 하부 버퍼층의 표면을 얇게 식각한다.
이와 같이 하며, 상기 액티브 층에 금속 잔사를 제거하기 위해 사용되는 n+ 이온이 도핑되지 않기 때문에, p+이온을 도핑하기 위한 도핑조건을 까다롭게 맞출 필요가 없으므로 공정상 복잡함이 없고 또한, 상기 버퍼층에 남아 있는 반응물이 제거되어 소자의 특성 또한 개선된다.
도 1a 내지 도 1h는 다결정 박막트랜지스터 제조방법을 종래의 공정순서에 따라 도시한 공정 단면도이고,
도 2a 내지 도 2f는 다결정 박막트랜지스터의 액티브층을 형성하는 방법을 본 발명의 공정 순서에 따라 도시한 공정 단면도이고,
도 3a 내지 도 3d는 본 발명에 따른 다결정 박막트랜지스터 제조 공정을 순서대로 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 투명한 절연기판 102 : 버퍼층
108 : 산화막 패턴
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 다결정 실리콘 박막트랜지스터의 액티브층 형성방법은 기판 상에 절연막인 버퍼층을 형성하는 단계와; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; 상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; 상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; 산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와; 상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계를 포함한다.
상기 산화막 패턴과 상기 다결정층 실리콘층이 식각되어 노출된 버퍼층의 표면을 얇게 식각하는 단계를 더욱 포함한다.
상기 도핑된 n+ 이온과 다결정 실리콘층의 실리콘이 반응하여, 상기 산화막 패턴이 형성되지 않은 다결정 실리콘층의 표면에 실리사이드가 형성된다. 본 발명의 특징에 따른 다결정 시리콘 박막트랜지스터의 제조방법은 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와; 상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와; 상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와; 상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와; 상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와; 상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와; 산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와; 상기 산화막 패턴을 마스크로 하여 노출된 다결정 실리콘층을 식각하는 단계와; 상기 산화막 패턴을 제거하여 아일랜드 형상의 액티브층을 형성하는 단계와; 상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여 상기 액티브층의 양측에 오믹 콘택층을 형성하는 단계와; 상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와; 상기 제 3 절연막을 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기 제 2 콘택홀을 통해 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면과 실시예를 참조하여 본발명을 상세히 설명한다.
-- 실시예 --
본 발명은 결정화 공정후, 결정층에 남아 있는 촉매금속의 잔사를 제저하기 액티브층에 별도의 산화막 패턴을 형성하는 것을 특징으로 한다.
도 2a 내지 도 2f를 참조하여, 본 발명에 따른 촉매금속 잔사의 제거방법을 설명한다.
먼저 도 2a에 도시한 바와 같이, 기판(100)상에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연 물질 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 기판 상에 버퍼층(102)을 형성한다.
연속하여, 상기 버퍼층(102)의 상부에 비정질 실리콘을 증착하여, 비정질 실리콘층(104)을 형성한다.
연속하여, 도 2b에 도시한 바와 같이, 상기 비정질 실리콘층(104)의 상부에 촉매금속(105)을 미량 흡착한다.
상기 촉매금속(105)이 흡착된 비정질 실리콘층(104)에 열을 가하면, 상기 비정질 실리콘층(104)의 표면에서는 상기 흡착된 촉매금속과 실리콘이 반응하여 실리사이드(NiSi2)가 형성되며, 상기 실리 사이드는 비질 실리콘층(104)의 하부로 확산되면서 결정화가 진행된다.
따라서, 도 2c에 도시한 바와 같이 다수의 결정립(110)으로 구성된 다결정 실리콘층(106)이 형성된다.
다음으로, 도 2d에 도시한 바와 같이, 상기 다결정 실리콘층(106)의 상부에산화물을 증착한 후 패턴하여, 액티브 영역(108)을 정의하는 산화막 패턴(112)을 형성한다.
상기 액티브층(108)은 채널의 역할을 하는 제 1 액티브 영역(114)과, 오믹 콘택층이 되는 제 2 액티브 영역(116,117)으로 정의한다.
연속하여, 상기 산화막 패턴(112)을 포함한 다결정 실리콘층(106)의 상부에 n+이온을 도핑한 후 열처리 공정을 진행하게 되면, 상기 산화막 패턴(112) 하부의 제 1 액티브 영역(114)과 제 2 액티브 영역(116,117)에 남아 있던 촉매금속이 산화막 패턴(112)이 형성되지 않은 다결정 실리콘층(106)으로 확산되어 빠져나와, 도핑된 이온과 반응하게 된다.
상기 촉매금속이 니켈(Ni)이고 상기 도핑 물질이 인(phosphorus)이라면 NiP로 반응하게 된다.
따라서, 상기 촉매금속의 잔사와 도핑된 이온이 반응한 반응물은 상기 산화패턴(112)사이로 노출된 다결정층(106)에 존재하게 된다.
다음으로, 도 2e에 도시한 바와 같이, 상기 산화막 패턴(112)을 마스크로 하여 하부에 노출된 다결정층을 제거한다.
다음으로, 도 2f에 도시한 바와 같이, 상기 노출된 다결정 실리콘층(도 2e의 106)을 식각한 후 희석된 불산(HF)을 이용하여 상기 산화막 패턴(도 2e의 112)을 식각하게 되는데 이때, 식각 시간을 기존에 비해 20% 이상 더 길에 하여 상기 다결정 실리콘층이 식각되어 노출된 버퍼층(102)의 표면을 얇게 식각한다.
이와 같이 하는 이유를 이하, 상세히 설명한다.
상기 촉매금속의 잔사를 제거하기 위해 n+ 이온을 도핑하고 활성화하는 동안, 상기 도핑된 이온과 실리콘이 반응한 반응물의 일부는 결정층의 하부로 확산된다.
단, 상기 산화막 패턴에 의해 정의된 액티브영역의 주된 반응은, 액티브 영역에 존재하는 금속 잔사가 노출된 다결정 실리콘층으로 확산되는 반응이다.
상기 결정층의 하부로 확산된 반응물은 버퍼층(102)의 표면에 존재하게되며, 이는 박막트랜지스터에 누설전류가 발생하는 원인이 된다.
전술한 바와 같은 이유로, 상기 산화막 패턴(도 2e의 112)을 제거하는 공정 동안 노출된 버퍼층(102)의 표면을 얇게 식각해 주는 것이다.
전술한 공정으로 산화막 패턴을 제거함으로써, 비로소 액티브층(108)을 형성할 수 있다.
이하, 3a 내지 도 3d의 공정은 전술한 바와 같은 공정으로 제작된 액티브층공정에 연속한 공정으로, 박막트랜지스터를 형성하는 공정을 순서대로 설명한다.
도 3a는 상기 도 2a 내지 2f의 공정을 통해 제작된 액티브층의 단면을 도시한 것이다.
앞서도 설명하였지만, 상기 액티브층(108)은 제 1 액티브영역(114)과 제 2 액티브 영역(116,117)으로 정의된다.
다음, 도 3b에 도시된 공정은 게이트 절연막 및 게이트 전극을 형성하는 단계로, 상기 액티브층(108) 상부에 제 2 절연막인 게이트 절연막(110) 및 게이트 전극(112)을 형성한다.
전술한 구성에서, 상기 제 2 액티브 영역(116, 117)은 상기 제 1 액티브 영역(114)의 양 가장자리에 위치하고 있다.
그리고, 상기 게이트 절연막(110) 및 상기 게이트 전극(212)은 상기 제 1 액티브 영역(114)상에 위치하는 형상이 된다.
이때, 상기 제 1 절연막과 제 2 절연막은 질화 실리콘(SiNx), 산화 실리콘(SiO2), TEOS(Tetra Ethoxy Silane)으로 구성된 집단에서 선택된 물질로 형성한다.
상기 게이트 전극(112)과 게이트 절연막(110)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다.
상기 게이트 전극(112) 형성 후에 상기 제 2 액티브 영역에 저항성 접촉층을 형성하기 위해 p+ 이온을 도핑을 한다. 이 때, 상기 게이트 전극(112)은 상기 제 1 액티브 영역(114)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion-stopper)의 역할을 하게 된다.
상기 도핑된 도펀트는 B2H6등의 3족 원소이므로 P평 채널을 형성한다.
도 3c는 게이트 전극(112)과 제 2 액티브 영역(116, 117) 및 제 2 절연층(110)의 전면에 걸쳐 제 3 절연층인 층간 절연막(Inter layer insulator ; 118)을 증착하고 패터닝하는 단계로, 상기 제 2 액티브 영역(116, 117)에 제 1 콘택홀과 제 2 콘택홀(116', 117')을 형성한다.
도 3d에 도시된 도면은 여러 가지 공정을 복합적으로 나타내고 있다.
먼저, 도 3c에서 형성한 콘택홀(116', 117')을 통해 제 2 액티브 영역(116, 117)과 각각 접촉하는 소스 전극(120) 및 드레인 전극(122)을 형성한다.
이후, 상기 전극들(120, 122) 및 기판의 전면에 걸쳐 보호층(126)을 증착하고 패터닝하여, 상기 드레인 전극(122)의 일부를 노출하는 콘택홀(127)을 형성한다.
그리고, 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함한 투명 도전성 금속물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(122)과 접촉하는 투명 화소전극(128)을 형성한다.
이와 같은 방법으로 본 발명에 따른 다결정 실리콘 박막트랜지스터를 포함한 액정표시장치용 어레이기판을 제작할 수 있다.
본 발명에 따른 다결정 박막트랜지스터 제조방법은, 실리콘층의 결정화가 완료된 후 금속잔사를 제거하기 위해 별도로 사용한 산화막 패턴을 제거하는 식각 공정 동안, 식각 시간을 기존에 비해 20% 더 두어, 노출된 버퍼층의 표면을 얇게 식각한다.
이와 같이 하면, 상기 촉매금속과 이온이 반응한 반응물이 버퍼층의 표면에 존재하지 않기 때문에 박막트랜지스터의 누설전류 특성을 개선할 수 있는 효과가 있다.

Claims (12)

  1. 기판 상에 절연막인 버퍼층을 형성하는 단계와;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는
    단계와;
    상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와;
    상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와;
    산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와;
    상기 산화막 패턴을 마스크로 하여 노출된 다결정층을 식각하는 단계를
    포함한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법.
  2. 제 1 항에 있어서,
    상기 산화막 패턴과 상기 다결정층 실리콘층이 식각되어 노출된 버퍼층의 표면을 얇게 식각하는 단계를
    더욱 포함한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법.
  3. 제 1 항에 있어서,
    상기 도핑된 n+ 이온과 다결정 실리콘층의 실리콘이 반응하여, 상기 산화막 패턴이 형성되지 않은 다결정 실리콘층의 표면에 실리사이드가 형성된 다결정 실리콘 박막트랜지스터의 액티브층 형성방법.
  4. 제 1 항에 있어서,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법.
  5. 제 1 항에 있어서,
    상기 버퍼층은 질화 실리콘(SiO2)과 산화 실리콘(SiNX)을 포함한 무기절연물질 그룹 중 선택된 하나로 증착한 다결정 실리콘 박막트랜지스터의 액티브층 형성방법.
  6. 기판 상에 제 1 절연막인 버퍼층을 형성하는 단계와;
    상기 버퍼층이 형성된 기판의 전면에 비정질 실리콘을 증착하는 단계와;
    상기 비정질 실리콘층의 상부에 촉매금속을 흡착하는 단계와;
    상기 촉매금속이 흡착된 비정질 실리콘층을 다결정 실리콘층으로 결정화하는
    단계와;
    상기 다결정 실리콘층에 액티브 영역을 정의하는 단계와;
    상기 정의된 액티브 영역과 평면적으로 겹쳐지는 산화막 패턴을 형성하는 단계와;
    산화막 패턴이 포함된 결정질 실리콘층에 n+ 이온을 도핑한 후 열처리 하여, 상기 산화막 패턴의 하부에 존재하는 촉매금속을 제거하는 단계와;
    상기 산화막 패턴을 마스크로 하여 노출된 다결정 실리콘층을 식각하는 단계와;
    상기 산화막 패턴을 제거하여 아일랜드 형상의 액티브층을 형성하는 단계와;
    상기 액티브층 상에 제 2 절연막인 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상부의 액티브층 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 양측으로 노출된 액티브층에 불순물을 도핑하여 상기 액티브층의 양측에 오믹 콘택층을 형성하는 단계와;
    상기 오믹 콘택층이 형성된 기판의 전면에 제 3 절연막을 형성하는 단계와;
    상기 제 3 절연막을 패턴하여, 상기 오믹콘택층을 노출하도록 상기 게이트 전극의 양측에 제 1 콘택홀과 제 2 콘택홀을 형성하는 단계와;
    상기 제 1 콘택홀을 통해 노출된 오믹콘택층과 접촉하는 소스전극과, 상기제 2 콘택홀을 통해 오믹콘택층과 접촉하는 드레인 전극을 형성하는 단계
    를 포함하는 다결정 실리콘 박막트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 산화막 패턴과 상기 다결정층 실리콘층이 식각되어 노출된 버퍼층의 표면을 얇게 식각하는 단계를
    더욱 포함한 다결정 실리콘 박막트랜지스터의 제조방법.
  8. 제 6 항에 있어서,
    상기 도핑된 n+ 이온과 다결정 실리콘층의 실리콘이 반응하여, 상기 산화막 패턴이 형성되지 않은 다결정 실리콘층의 표면에 실리사이드가 형성된 다결정 실리콘 박막트랜지스터 제조방법.
  9. 제 6 항에 있어서,
    상기 촉매금속은 니켈(Ni), 코발트(Co), 납(Pb)으로 구성된 금속 그룹 중 선택된 하나로 형성한 다결정 실리콘 박막트랜지스터 형성방법.
  10. 제 6 항에 있어서,
    상기 제 1 및 제 2 절연막은 실리콘 질화막(SiNx), 실리콘 산화막(SiO2), TEOS(Tetra Ethoxy Silane)로 구성된 집단에서 선택된 물질인 다결정 실리콘 박막 트랜지스터 제조방법.
  11. 제 6 항에 있어서,
    상기 불순물은 P-형 반도체인 다결정 박막 트랜지스터 제조방법.
  12. 제 6 항에 있어서,
    상기 산화막 패턴을 제거하는 동시에, 상기 다결정층이 식각되어 노출된 버퍼층의 표면을 얇게 식각하는 단계를
    더욱 포함한 다결정 박막트랜지스터 형성방법.
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