KR20080007391A - 개선된 스트레스 이동 효율을 가지는 접촉 절연층 형성기술 - Google Patents

개선된 스트레스 이동 효율을 가지는 접촉 절연층 형성기술 Download PDF

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Abstract

금속 실리사이드의 형성 이전에, 고도로 복잡한 측면 도펀트 프로파일들의 형성에 사용되는 외부 스페이서(109)를 제거함으로써, 종래 공정들과의 높은 호환성이 획득된다. 동시에 접촉 라이너 층(115)이 채널 영역에 보다 밀접하게 위치될 수 있고, 그럼으로써 채널 영역내의 대응 스트레인을 생성하기 위한 고도로 효율적인 스트레스 이동 메카니즘이 구현된다.

Description

개선된 스트레스 이동 효율을 가지는 접촉 절연층 형성 기술{TECHNIQUE FOR FORMING A CONTACT INSULATION LAYER WITH ENHANCED STRESS TRANSFER EFFICIENCY}
본 발명은 일반적으로 집적회로(Intergrated Circuit: IC)의 형성에 관한 것이다. 보다 구체적으로는 전계효과트랜지스터(Field Effect Tramsistor: FET)의 제조에 있어 스페이서 소자들을 이용한 접촉 절연층의 형성에 관한 것이다.
IC 제조는 특정한 회로 레이아웃에 따라 주어진 칩 영역 상에 많은 수의 회로 소자들의 형성을 필요로 한다. 일반적으로, 현재 다수의 공정 기술들이 실행되고 있으며, 마이크로프로세서들, 저장 칩들 등과 같은 복잡한 회로에 대해 CMOS 기술이 동작 속도 및/또는 전력 소비의 관점에서 우수한 특성으로 인해 현재 가장 장래성 있는 접근법이라 할 수 있다. CMOS 기술을 사용하는 복잡한 IC의 제조 동안, 무수한 보완적인 트랜지스터들, 즉, N채널 트랜지스터들 및 P채널 트랜지스터들이 결정성 반도체 층을 포함하는 기판상에 형성된다. 트랜지스터가 N채널 트랜지스터인지 또는 P 채널 트랜지스터인지와 관계없이, MOS 트랜지스터는 드레인 영역 및 소스 영역 사이에 배치된 역방향 도핑 패널 영역을 가지는 고도로 도핑된 드레인 및 소스 영역들의 상호접속(interface)에 의해 형성되는 소위 PN 접합을 포함한다.
채널 영역의 전도성, 즉 전도 채널의 드라이브 전류 용량은 채널 영역 위에 형성되며 얇은 절연층에 의해 분리된 게이트 전극에 의해 제어된다. 게이트 전극으로의 적정 제어 전압의 인가로 인한 전도 채널의 형성시, 채널 영역의 전도성은 도펀트 농도, 다수 전하 캐리어의 이동, 그리고, 트랜지스터 너비 방향으로의 채널 영역의 주어진 확장에 대해서는, 채널 길이라고 언급되기도 하는 소스 및 드레인 영역들 간의 거리에 따라 달라진다. 따라서, 게이트 전극으로의 제어 전압의 인가시 절연층 아래의 전도 채널을 급속히 생성할 수 있는 능력과의 결합으로, 채널 영역의 전도성이 실질적으로 MOS 트랜지스터의 성능을 결정한다. 따라서, 채널 길이의 감소 및 그와 관련된 채널 저항력의 감소는 채널 길이가 IC의 동작 속도를 증가시키기 위한 주요한 설계 기준이 되게 한다.
그러나, 트랜지스터 크기의 감소는 MOS 트랜지스터들의 채널 길이를 계속 감소함으로써 얻어지는 이점들이 부당하게 상쇄되지 않도록 하기 위해 제기되는 수많은 이슈들을 수반한다. 이와 관련한 하나의 주요 문제점은 새로운 디바이스 세대를 위한 트랜지스터들의 게이트 전극과 같은 주요한 치수들의 회로 소자들을 안정적이고 재현성있게 생산하기 위한 향상된 포토리소그래피 및 식각 전략들의 개발이다. 나아가 측면 방향뿐 아니라 수직 방향으로의 매우 정교한 도펀트 프로파일들이, 원하는 채널 제어력과 결합하여 낮은 시트 및 접촉 저항성을 제공하도록 드레인 및 소스 영역들에 요구된다. 또한, 게이트 절연층에 대한 PN 접합들의 수직위치는 또한 누설 전류 제어의 관점에서 주요한 설계 기준이기도 하다. 따라서, 채널 길이를 줄이는 것은 또한 게이트 절연층 및 채널 영역에 의해 형성된 인터페이스에 관해서는 드레인 및 소스 영역의 깊이를 감소시킬것을 필요로 하며, 그럼으로써 정교한 이식(implantation) 기술을 필요로 한다. 다른 접근 방식에 따르면, 게이트 전극으로 특정된 오프셋으로 형성되는 에피택셜 성장 영역들(epitaxially grown regions)은 돌출된 드레인 및 소스 영역(raised drain and source)으로서 언급되며, 향상된 전도성의 돌출된 드레인 및 소스 영역들을 제공하는 한편, 동시에 게이트 절연층에 관해서는 얕은 PN 접합을 유지한다.
사용되는 기술에 관계없이, 정교한 스페이서 기술은 고도의 복잡한 도펀트 프로파일을 생성하고 self-aligned fashion의 드레인 및 소스 영역들과 게이트 전극내의 metal silicide regions를 형성하는데 마스크로서 역할하는데 필수적이다. 주요 치수(critical dimensions)의 지속적인 감소, 즉 트랜지스터들의 게이트 길이가 상기 확인된 공정 단계들에 관련된 공정 기술들의 적용(adaptation) 및 새로운 개발을 요하기 때문에, 소정의 채널 길이에 대한 채널 영역 내의 전하 캐리어 이동을 증가시킴으로써 트랜지스터 소자들의 디바이스 성능을 향상시키는 것이 제안되어왔다. 채널 영역내의 전하 캐리어의 이동을 증가시키기 위해서 대체로 두개 이상의 메카니즘이 함께 또는 개별적으로 사용될 수 있다. 첫째, 채널 영역 내의 도펀트 농도가 감소됨으로써, 전하 캐리어들에 대한 scattering events를 감소시키고 따라서 전도성을 증가시킬 수 있다. 그러나, 채널 영역 내의 도펀트 농도의 감소는 트랜지스터 디바이스의 임계 전압에 중대한 영향을 미침으로써, 만약 다른 메카니즘들이 원하는 임계 전압을 조절하도록 개발되지 않는다면 도펀트 농도의 감소를 덜 매력적인 방식으로 만들게 된다.
둘째, 채널 영역 내의 격자 구조는 예컨데, 인장 또는 압축 스트레 인(tensile or compressive strain)에 의해 변형될 수 있으며, 이는 전자들(electrons) 및 정공들(holes)에 대한 이동성의 변경을 초래한다. 예를 들어, 채널 영역 내의 인장 스트레인의 생성은 전자들의 이동성을 증가시킨다. 인장 스트레인의 크기에 따라 이동성은 20%까지 증가될 수 있고, 이는 바로 전도성에 있어서의 증가로 이어진다. 한편, 채널 영역내의 압축 스트레스는 정공의 이동성을 증가시킴으로써, P타입 트랜지스터들의 성능을 향상시키기 위한 가능성을 제공한다.
결과적으로, 인장 및 압축 스트레스를 생성하도록 채널 영역 내 또는 아래에 예컨데, 실리콘/탄소 층 또는 실리콘/게르마늄 층을 도입할 것이 제안되었다. 비록 트랜지스터 성능이 채널 영역 내 또는 아래 스트레스 생성 층들의 도입으로 상당히 향상될 수 있지만, 종래의 검증된 CMOS 기술들에 해당 스트레스 층들의 형성을 구현하기 위해서는 상당한 노력이 요구된다. 예를 들어, 부가적인 에피택셜 성장 기술들이 채널 영역 내 또는 아래의 적절한 위치들에 게르마늄 또는 탄소를 포함하는 스트레스 층들을 형성하도록 공정 흐름 중에 개발 및 구현되어져야 한다. 따라서, 공정이 상당히 복잡해지며 그럼으로써 생산 비용 및 생산량 감소의 가능성 또한 높아진다.
또 다른 장래성 있는 방식은 절연층 내의 스트레스 생성이며, 절연층은 트랜지스터들을 끼워넣도록 트랜지스터 소자들의 형성 후에 형성되며 전자 연결을 드레인/소스 영역들 및 트랜지스터들의 게이트 전극으로의 전기적 접속을 제공하도록 금속 접촉들을 받아들인다. 전형적으로, 이러한 절연층은 적어도 하나의 식각 저지층(etch stop layer) 또는 라이너(liner)를 포함하고 상기 식각 저지 층 또는 라이 너에 대해 선택적으로 식각될 수 있는 유전 층을 더 포함한다. 아래에서는, 이러한 절연층이 접촉 층으로 언급되고 대응 식각 저지 층은 접촉 라이너 층으로 표시될 것이다. 스트레인을 생성하기 위해 트랜지스터의 채널 영역으로의 효율적인 스트레스 이동 매카니즘을 획득하기 위해서, 채널 영역의 부근에 위치된 접촉 라이너 층은 채널 영역에 밀접하게 위치되어야 한다. 고도로 복잡한 수평 도펀트 프로파일을 달성하기 위한 트리플 스페이서 방식을 요구하는 진보된 트랜지스터 구조들에서, 접촉 라이너 층의 상당량의 스트레스가 스페이서들에 의해 "흡수"됨으로써, 종래의 트리플 스페이서 방식들은 에피택셜 성장 스트레스 층들에 비해 공정 복잡도에 있어서 이점을 가짐에도 불구하고, 현재 진보된 트랜지스터들의 채널 영역들 내에 스트레인을 생성하는데 있어서는 비교적 매력적이지 못한 방식이다.
상술한 관점에서, 복잡하고 비싼 에피택셜 성장 기술들의 필요없이 채널 영역 내의 스트레스 생성을 가능하게 하는 개선된 기술에 대한 필요성이 존재한다.
본 발명의 몇몇 양상들에 대한 기본적인 이해를 위해 본 발명의 개략적인 요약을 아래에서 설명한다. 이 요약이 본 발명 전체를 빠짐없이 설명하는 것은 아니며, 본 발명의 핵심 또는 중요한 요소들을 식별하거나 본 발명의 범위를 서술하기 위한 것이 아니다. 후술할 보다 상세한 설명에 대한 서두로서 개략적인 형태의 일부 개념들을 설명하기 위한 것이다.
일반적으로, 본 발명은 각 트랜지스터 소자들의 채널 영역들에 가까운 부근에 접촉 라이너 층, 즉 전기적 접촉들을 형성하기 위해 트랜지스터 소자들을 끼워넣는데 사용되는 유전 층 스택의 식각 저지층의 형성을 가능하게 하는 기술에 대한 것이다. 따라서, 접촉 라이너 층은 채널 영역에 매우 효율적으로 전달되어 거기에서 대응 스트레인을 생성할 수 있는 특정 내부 스트레스를 나타내도록 형성되거나 취급될 수 있으며, 그럼으로써, 전하 캐리어 이동도 및 트랜지스터 소자들의 전반적인 성능을 개선하기 위한 가능성을 제공할 수 있다.
본 발명의 일 실시예에 따른 방법은 적어도 내부 스페이서 소자 및 외부 스페이서 소자를 포함하는 게이트 전극 구조를 포함하는 트랜지스터 소자를 형성하는 단계를 포함한다. 그 다음, 외부 스페이서 소자가 제거되고 접촉 라이너 층이 트랜지스터 소자 위에 형성된다.
본 발명의 다른 실시예에 따른 방법은 적어도 내부 및 외부 스페이서 소자를 포함하는 제 1 게이트 전극 구조를 가지는 제 1 트랜지스터 소자를 형성하는 단계를 포함한다. 나아가, 제 1 트랜지스터 소자가 형성되고, 적어도 내부 및 외부 스페이서 소자를 포함하는 제 1 게이트 전극 구조를 가진다. 상기 방법은 또한 제 1 및 제 2 게이트 전극 구조들의 외부 스페이서를 제거하는 단계를 더 포함한다. 또한, 제 1 내부 스트레스를 가지는 제 1 접촉 라이너 층이 제 1 트랜지스터 소자 위에 형성되고 제 2 내부 스트레스를 가지는 제 2 접촉 라이너 층은 제 2 트랜지스터 소자 위에 형성된다.
본 발명은 첨부되는 도면을 참조하여 이해될 수 있으며, 동일유사한 도면 부호는 동일유사한 요소들을 나타낸다.
도 1a-1e는 일 실시예에 따라 채널 영역에 밀접한 접촉 라이너 층을 형성하는데 있어 다양한 제조 단계들 동안의 트랜지스터 소자의 단면도들을 개략적으로 도시한다.
도 2는 일 실시예에 따라 접촉 라이너 층의 각 부분들에 상이한 내부 스트레스를 가지는 각 채널 영역들에 밀접한 접촉 라이너 층을 받아들이는 두 개의 트랜지스터 소자들을 포함하는 반도체 디바이스의 단면도를 개략적으로 도시한다.
본 발명의 다양한 변경들 및 대안적 형태들이 가능한 한편, 특정 실시예들이 도면에 예시로서 도시되어 있으며 본 명세서에 상세하게 설명되어 있다. 그러나 특정 실시예들의 설명은 개시된 특정 형태로 본 발명을 한정하는 것은 아니며, 오히려 청구범위에 의해 한정되는 본 발명의 사상 및 범위 내에 속하는 모든 변형물, 균등물 및 대안을 포괄함을 밝혀둔다.
이하 본 발명의 실시예들을 설명한다. 명확함을 위하여, 실제 구현의 모든 특징들이 본 명세서에서 설명되는 것은 아니다. 물론 임의의 그러한 실제 실시예들의 개발에 있어, 구현 예마다 달라지는 시스템 관련 및 비지니스 관련 제약사항들과의 조율과 같은 개발자들의 특정 목적들을 달성하기 위해 구현 별로 수많은 결정이 이루어져야 한다. 또한, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있으나 본 발명의 이점을 가지는 당업자들에게 결코 루틴한 일은 아닐 것이다.
본 발명은 이제 첨부 도면들을 참조하여 설명된다. 다양한 구조들, 시스템들 및 디바이스들이 오직 설명을 목적으로 그리고 당업자에게 공지된 사항들로 본 발 명을 불분명하게 하지 않도록 도면들에 개략적으로 도시된다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 설명하도록 포함된다. 본 명세서에 사용되는 용어들 및 문구들은 당업자에 의해 이해되는 바와 동일하게 이해되어야 할 것이다. 용어 또는 문구, 즉 당업자에 의해 일반적이고 관습적으로 이해되는 바와는 다른 정의는 본 명세서의 용어 또는 문구의 일관된 사용으로 내포됨을 밝혀둔다. 용어 또는 문구가 특별한 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 가진다면, 그러한 특별한 정의는 상기 용어 또는 문구에 대한 특별한 정의를 직접 명백하게 제공하는 정의 방식으로 명세서에서 특별히 설명될 것이다.
일반적으로, 본 발명은 종래의 공정들과의 높은 호환성을 유지하면서, 접촉 라이너 층으로부터 채널 영역으로 스트레스를 효과적으로 이동시키는 문제를 해결하기 위한 것이다. 이러한 목적으로, 스페이서 소자들은 붕소 및 인과 같은 고 확산성의 주입종(implant species)를 고려하도록, 주입(implantation) 및 실리사이드 요구사항들에 따른 크기로 제공된다. 그러나 반면, 드레인 및 소스 영역들로부터의 효율적인 거리는, 최외곽(outermost) 스페이서가 접촉 라이너 층의 형성 이전에 제거된다는 점에서 상당히 감소될 수 있다. 이로써, 최외곽 스페이서 소자에 대한 제거 공정은 게이트 전극들 및 드레인 및 소스 영역들 상에 형성되는 임의의 실리사이드 영역들에 과도한 영향을 미치지 않도록 설계될 수 있다. 첨부 도면을 참조하여 본 발명의 추가적인 실시예들이 보다 상세히 설명될 것이다.
도 1a-1e는 반도체 디바이스(100)의 단면도를 보여준다. 반도체 디바이스(100)는 IC의 회로 소자들의 형성을 위한 임의의 적절한 기판일 수 있는 기 판(101)을 포함한다. 예를 들어, 기판(101)은 벌크(bulk) 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 트랜지스터 소자들의 형성에 적절한 결정질 반도체 층위에 형성되는 임의의 다른 적절한 기판일 수 있다. 기판(101)상에 및 그 안에 형성되는 것은 중간 제조 단계에 있는 트랜지스터 소자(150)이며, 트랜지스터 소자(150)는 게이트 절연층(103)상에 형성되는 게이트 전극(102)을 포함하고, 게이트 절연층은 그 위에 형성된 임의의 적절한 반도체 층 또는 기판(101)의 부분일 수 있는 채널 영역(104)으로부터 게이트 전극(102)을 분리한다. 트랜지스터 소자(150)는, CPU들, 메모리 칩들, ASIC들 등과 같은 고도로 복잡한 실리콘 기반 IC에 사용될 수도 있으므로, 100nm 이하의 게이트 길이 즉, 도 1a의 게이트 전극(102)의 수평 치수를 가지는 N채널 트랜지스터 또는 P채널 트랜지스터와 같은 임의의 유형의 FET 트랜지스터일 수 있다. 결론적으로, 게이트 절연층(103)은 게이트 전극(102)의 전체 치수에 따라, 약 1.2nm 이하에서부터 수 nm의 범위에 있는 적절한 두께를 가질 수 있다. 본 발명은 약 100nm 또는 50nm 이하의 게이트 길이를 가지는 극소형 트랜지스터 소자들과 결합할 때 매우 유용하나, 원칙적으로 본 발명은 덜 정교한 트랜지스터 소자들에도 쉽게 적용될 수 있음을 밝혀둔다.
반도체 디바이스(100)는 게이트 전극(102)의 측벽들 상에 형성된 오프셋 스페이서(105)를 더 포함한다. 오프셋 스페이서(105)는 실리콘 아이옥시드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같은 임의의 적절한 유전 물질로 구성될 수 있다. 오프셋 스페이서(105)의 폭은 채널 영역(104)에 인접한 기판(101) 내에 형성된 확장 영역(106)의 수평 도펀트 프로파일 형성을 위한 공정 요구사항들 에 따라 선택된다. 반도체 디바이스(100)는 게이트 전극(102)의 측벽들에 인접하여 형성된 내부 스페이서 소자(107)를 더 포함할 수 있다. 내부 스페이서 소자(107)는 내부 스페이서(107)의 물질에 대해 적당히 높은 식각 선택비를 가지는 유전 물질로 구성되는 라이너(108)에 의해 오프셋 스페이서(105)로부터 분리 될 수 있다. 일 실시예에서, 내부 스페이서(107)는 질화 실리콘으로 구성될 수 있으며 그리고 기판(101)의 수평 부분들 상에 및 게이트 전극(102) 위에 형성되는 라이너(108)는 이산화 실리콘으로 구성될 수 있다. 그러한 물질 구성에 대해, 높은 식각 선택비를 가지는 다수의 확립된 이방성(anisotropic) 식각 기법들이 알려져 있다. 다른 실시예에서, 내부 스페이서(107)는 실리콘 디옥시드 또는 실리콘 옥시나이트라이드로 구성될 수 있는 한편, 라이너(108)는 확립된 이방성 식각 기법들에 비해 적당히 높은 식각 선택비를 다시 나타내기 위해서 실리콘 나이트라이드로 구성될 수 있다. 디바이스(100)는 확장 영역들(106)에 인접한 깊은 드레인 및 소스 영역들을 형성 후에 수행되는 이온 주입 공정에 대한 공정 요구사항을 충족하도록 선택되는 폭을 가지는 외부 스페이서 소자(109)를 더 포함한다. 외부 스페이서 소자(109)는 식각 저지 층(110)에 의해 내부 스페이서(107)로부터 분리되며, 식각 저지층은 또한 라이너(108)의 수평 부분들을 덮고 있으며 외부 스페이서(109)의 물질에 대해 적당히 높은 식각 선택비를 나타내는 물질로 구성된다. 일 실시예에서, 외부 스페이서(109)는 실리콘 다이옥시드로 구성될 수 있으며, 반면 식각 저지층(110)은 실리콘 나이트라이드로 구성될 수 있다. 일 실시예에서, 두 물질간의 필요한 식각 선택비가 유지되는한, 외부 스페이서(109) 및 식각 저지층(110)에 대해 상이한 물질 구 성이 제공될 수 있다. 예를 들어, 일 실시예에서, 외부 스페이서(109)는 실리콘 나이트라이드로 구성될 수 있는 반면, 식각 저지층(110)은 실리콘 다이옥시드로 구성될 수 있다.
도 1a에 도시된 바와 같이, 반도체 디바이스(100)를 형성하기 위한 전형적인 공정 흐름은 다음의 공정들을 포함할 수 있다. 적절한 게이트 절연 물질 층 및 게이트 전극 물질의 형성 후, 실리콘 다이옥시드, 게이트 절연층(104)에 대한 질소강화 실리콘 다이옥시드 및 게이트 전극(102)을 위한 프리도핑 또는 비도핑된 폴리실리콘의 경우, 확립된 패터닝(patterning) 공정은 진화된 포토리쏘그래피 및 식각 기술들을 기반으로 하여 수행될 수 있다. 게이트 절연층(104) 및 게이트 전극(102)의 패터닝 후에, 오프셋 스페이서(105)는 실리콘 다이옥시드, 실리콘 나이트라이드 등과 같은 적절한 유전 물질을 오프셋 스페이서(105)의 폭에 상당부분 대응하는 소정의 두께로 증착함으로써 형성될 수 있다. 그 후에, 적절한 이방성 식각 공정은 게이트 전극(102)의 상부 표면 및 기판(101)의 노출된 부분들과 같은 디바이스(100)의 수평 부분들상의 과도한 물질을 제거하도록 수행될 수 있다. 그 후에, 이온 주입 과정이 확장 영역들(106)의 부분을 형성하도록 수행될 수 있으며, 다른 주입 싸이클들이, 후술하는 바와 같이, 확장 영역들(106) 및 깊은 드레인 및 소스 영역들을 형성하기 위한 필요한 주입 조건들 및 도펀트 프로파일을 얻기 위해 기판(101) 내에 사전 비결정화된(pre-amorphized) 영역(도시되지 않음) 및/또는 할로(halo) 영역을 형성하도록 실행될 수 있다. 그 후에, 라이너(108)는 일실시예에서 확립된 PECVD 기술에 기반하여 증착될 수 있는 실리콘 다이옥시드일 수 있는 적 절한 물질을 증착함으로써 형성될 수 있다. 일 실시예에서, 라이너(108)는 실리콘 나이트라이드의 형태로 증착될 수 있다. 이어, 내부 스페이서(107)에 대한 스페이서 물질은 PECVD 기술들에 의해 증착될 수 있으며, 반면 내부 스페이서(107)에 대한 라이너(108)의 물질 구성은 높은 식각 선택비를 나타내도록 선택될 수 있다. 일 실시예에서, 내부 스페이서 물질(107)은 실리콘 나이트라이드를 포함할 수 있고, 이때 라이너(108)는 실리콘 다이옥시드로 상당부분 구성될 수 있다. 다른 실시예에서, 내부 스페이서 물질(107)은 실리콘 옥시나이트라이드 또는 실리콘 다이옥시드로 구성될 수 있으며, 라이너(108)는 실리콘 나이트라이드로 형성될 수 있다.
그 결과, 확립된 이방성 식각 기법들은 스페이서 물질의 과도한 물질을 제거하는데 사용될 수 있고, 그럼으로써 내부 스페이서(107)를 형성할수 있다. 한편 이방성 식각 공정은 안정적으로 라이너(108) 상 또는 라이너 내에 멈춘다. 그 후에, 추가적인 적절한 주입 공정이 확장 영역들(106)의 측면 도펀트 프로파일을 정교하게 조절하도록 디바이스 요구사항들에 따라 수행될 수 있다. 다음, 식각 저지 층(110)은, 일 실시예에서 실리콘 나이트라이드 층의 형태로 증착될 수 있으며 그 후에 실리콘 다이옥시드로 구성된 이 실시예에서 스페이서 물질은 증착되어 이방적으로 외부 스페이서 소자(109)를 형성하도록 식각된다. 대응하는 이방성 식각 기술들은 기술 분야에서 확립되어져 있다. 다른 실시예에서, 식각 저지 층(110)은 실리콘 다이옥시드 층으로서 증착될 수 있으며, 한편 외부 스페이서(109)는 실리콘 나이트라이드 층으로부터 형성될 수 있다.
도 1b는 보다 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시한다. 도시된 바와 같이, 게이트 전극(102) 및 기판(101)의 노출된 수평 부분들 상에 형성된(도 1a) 식각 저지층(110)의 부분이 제거된다. 식각 저지층(110)의 잔여부분은 이제 110a로 표시되어 있다. 또한, 깊은 소스 및 드레인 영역들(111)은 확장 영역들(106) 다음에 형성된다.
도 1b에 도시된 디바이스(100)는 식각 단계에 의해 형성될 수 있으며, 식각 저지 층(110)의 노출된 부분들을 선택적으로 제거하기 위한 상당부분 이방적인 식각 공정으로서 특정 실시예들에서 설계될 수 있다. 이로써, 확립된 선택적 식각 기법들이 사용될 수 있으며, 식각 공정은 라이너(108)상에 및 라이너 내에서 안정적으로 정지할 수 있다. 이때 식각 저지층(110) 및 라이너(108)는 특정 정도의 식각 선택비를 나타내는 상이한 물질로 형성된다. 식각 저지 층(110)의 노출된 수평 부분들을 제거하기 위한 이러한 식각 공정으로 인해, 110b로 표시되어 있는 바와 같이, 식각 저지 층(110a)의 측면 확장이 외부 스페이서 소자(109)의 폭에 상당부분 대응하도록 정의된다. 나아가, 도 1a에서 층(110 및 108)을 포함하는 해당하는 층 스택은, 깊은 드레인 및 소스 영역들(111)을 형성하고 또한 게이트 전극(102)을 더 도핑하기 위한 후속 주입과정 동안 감소된다. 그럼으로써, 소스/드레인 영역들(111)을 형성하기 위한 이온 주입 과정의 제어를 용이하게 한다. 주입 이후에, 급속 열 처리(rapid thermal anneal) 공정이 확장 영역들(106) 및 깊은 드레인/소스 영역들(111) 내의 도펀트들을 활성화하도록 그리고 또한 미리 사전 비결정화 및 다른 주입 공정들에 의해 야기된 결정질 손상을 재결정화하도록 수행될 수 있다.
도 1c는 깊은 소스/드레인 영역들(111)을 형성하고 식각 저지 층(110a)의 측 면 확장(110b)을 결정하기 위한 대안적인 실시예에 따라 반도체 디바이스(200)를 개략적으로 도시한다. 도 1c에서, 식각 저지 층(110a)을 형성하기 위한 식각 공정은 라이너(108)의 노출된 수평 부분들이 또한 제거되어 잔여부분(108a)을 형성하도록 구성된다. 따라서, 대응하는 식각 과정은 기판(101)의 반도체 물질상에 안정적으로 정지하도록 설계되고, 기판의 반도체 물질은 상당부분 본 발명의 특정 실시예들에서 실리콘으로 구성되어 있다. 결론적으로, 게이트 전극(102) 및 기판(101)의 해당 영역들은 깊은 드레인/소스 영역들(111)을 형성하도록 후속 주입 공정동안 노출된다. 그 이후에, 도 1b를 참조하여 설명된 바와 같이 급속 열 처리 공정이 실행될수 있다.
고도로 진보된 트랜지스터 소자들에 있어서, 게이트 전극(102) 및 깊은 드레인/소스 영역들(111)의 접촉 영역들과 같은 고도로 도핑된 영역들의 전도성은 보통 이러한 영역들의 상부 부분들 상의 금속 합성물을 제공함으로써 증가된다. 이것은 금속 실리콘 합성물이 고도로 도핑된 실리콘 물질에 비해서도 더 높은 전도성을 가질 수 있기 때문이다. 예를 들면, 고도로 진보된 디바이스 내의 티타늄, 코발트 및 니켈은 젼형적으로 감소된 저항성의 대응 금속 실리사이드 영역들을 형성하도록 제공된다. 니켈 등과 같은 임의의 적절한 금속의 증착에 앞서, 대응하는 표면 부분들은, 도 1b에 도시된 바와 같이 초기에 반도체 디바이스(100)로부터 노출되어야 하고 그리고/또는 표면 오염은 도 1c에 도시된 바와 같이 보통 해당 표면 부분들 이미 상당부분 노출되면 제거될 수 있다. 라이너(108)가 실리콘 다이옥시드로 상당부분 구성되어 있는 일 실시예에서, 관련된 표면 부분들을 노출하기 위한 그리고/또 는 오염물질(특히 옥사이드 잔여물질)을 제거하기 위한 대응하는 식각 공정은, 식각 저지 층(110a) 뿐만 아니라 기판(101) 및 게이트 전극(102)에 실질적으로 영향을 미치지 않는 고도로 선택적인 식각 화학에 근거하여 수행될 수 있다. 예를 들어, 희석된 불산(HF)는 옥사이드 및 옥사이드 잔여물질들을 실리콘 및 실리콘 나이트라이드에 대해 선택적으로 제거하는데 사용될 수 있다.
도 1d는 대응하는 표면 오염물질을 선택적으로 제거하기 위한 그리고/또는 각 표면 부분들을 노출시키기 위한 대응하는 식각 공정 후에 반도체 디바이스(100)를 개략적으로 도시한다. 나아가, 일 특정 실시예에서, 이러한 고도의 선택적 식각 공정은 또한 외부 스페이서 소자(109)를 거의 완전히 제거하는데 사용된다. 도시된 바와 같이, 반도체 디바이스(100)는 대응하는 선택적인 식각 공정에 의해 더욱 감소되어, 라이너(108b)를 생성하는 라이너(108a)를 포함한다. 나아가, 몇몇 예에서는 식각 공정의 등방성 성질로 인해, 식각 하부 영역은 식각 저지 층(110a)에 의해 수직적으로 윤곽을 형성할 수 있다. 유사하게, 게이트 전극(102)의 상부 측벽 부분들(102a)은, 만약 라이너(108b)와 거의 동일한 재료로 구성된다면 오프셋 스페이서들(105) 또한 감소될 수 있는 연장된 식각 공정 동안 노출될 수 있다. 상응하여 감소된 오프셋 스페이서는 이제 105a로서 표시된다. 다른 실시예에서, 라이너(108) 및 외부 스페이서(109)는 실리콘 나이트라이드와 같은 실리콘 다이옥시드 이외의 유전 물질들로 구성도리 수 있고, 한편 식각 저지 층(110a)은 실리콘 다이옥시드로 구성될 수 있다. 이 경우에, 거의 동일한 공정 흐름이 외부 스페이서(109)를 제거하고 의도하는 표면 부분들을 노출하기 위해 고온의 인산과 같은, 적절한 식각 화 학과 함께 사용될 수 있다.
그 후에, 적절한 금속이 확립된 기법들을 기반으로 스퍼터 증착(sputter deposition)에 의해 증착될 수 있다. 예를 들면, 코발트, 티타늄, 니켈 또는 다른 내화 금속들이 디바이스 요구사항들에 근거하여 증착될 수 있다. 적당히 직접적인 증착 기법인 금속의 sputter 증착 동안, 각 식각 저지 층(110a)의 부분 또한 금속 증착을 상당부분 방지한다. 결론적으로, 노출된 상부 측벽 부분들(102a)을 제외하고는, 비록 측변 치수(110b)로 제거되지만, 금속 증착이 외부 스페이서 소자(109)의 치수로 거의 결정되는 영역으로 부분적으로 거의 제한된다. 증착된 금속 및 실리콘 간의 화학적 반응을 개시하기 위한 후속 열 처리 동안, 금속 실리사이드는 바람직하게는 게이트 전극(102)의 상부 측벽 부분들(102a) 및 상부표면 및 기판(101)의 노출된 표면 부분들과 같은 노출된 실리콘 부분들 상에 형성된다.
드레인/소스 영역(111) 내의 금속 실리사이드의 형성은, 외부 스페이서(109)가 여전히 존재한다면, 비록 식각 하부 영역이 생성될 수 있을지라도 식각 저지층(110a)의 측면 확장(110b)에 의해 상당부분 결정되는데, 이는 금속 투(penetration)가 상당부분 방해될 수 있고 채널 영역(104)을 향한 금속 확산 또한 상당히 감소될 수 있기 때문이다. 결론적으로, 금속 실리사이드의 형성은 외부 스페이서(109)에 의해 초기에 제한된 드레인/소스 영역들(111)의 부분들로 제한되고(도 1b 및 1c), 동시에 금속 실리사이드 형성 후에 형성되는 접촉 라이너 층의 물질은 채널 영역(104)에 가까워질 수 있고, 그럼으로써 채널 영역(104) 내의 원하는 스트레인을 생성하기 위한 스트레스 이동 메카니즘을 상당히 향상할 수 있다.
도 1e는 상술한 공정 과정 후에 반도체 디바이스(100)을 개략적으로 보여준다. 따라서, 디바이스(100)는 드레인/소스 영역들(111), 외부 스페이서(109) 즉, 식각 저지 층(110a) 및 그것의 측면 확장(110b)에 의해 거의 정의되는 위치 및 치수 내에 금속 실리사이드 영역들(113)을 포함한다. 또한, 해당하는 금속 실리사이드 영역(114)은 게이트 전극(102)의 상부 부분 상에 형성되고, 감소된 오프셋 스페이서(105a)(도 1d)는 실리콘의 금속 실리사이드로의 전환을 위해 이용가능하여, 그럼으로써 게이트 전극(102)의 보다 큰 부분이 고도의 전도성 물질로 전환되도록 하는 증가된 표면 영역 즉, 상부 측벽 부분들(102a)을 제공한다. 또한, 디바이스(100)는 예를 들어 실리콘 나이트리드로 구성될 수 있고 특정 내부 스트레스를 가질 수 있는 트랜지스터 소자(150) 상에 형성된 접촉 라이너 층(115)을 포함한다. 잘 알려진 바와 같이, 압력, 온도, 바이어스 전압 등과 같은 증착 파라미터들은 실리콘 나이트리드를 증착하기 위한 PECVD 공정 동안, 약 1GPa(기가 파스칼)의 인장 스트레스에서부터 약 1GPa의 압축 스트레스의 범위에 있는 특정 내부 스트레스를 얻기 위해 선택될 수 있다. 결론적으로, 대응 내부 스트레스는 채널 영역(104) 내에 있는 대응 스트레인을 효과적으로 생성하기 위해 선택될 수 있으며, 최종적으로 향상된 트랜지스터 동작으로 연결될 수 있다. 또한, PECVD 공정의 공정 파라미터들은 고도의 무지향성(non-directional) 증착 동작을 얻기 위해 선택될 수 있기 때문에, 형성되었을 수 있는 임의의 식각 하부 영역 또한 채워질 수 있어 적어도 부분적으로는 트랜지스터 소자(150)를 감싸는 유전 물질 내에 있는 임의의 공간들(void)을 실질적으로 피하게 된다.
결과적으로, 보통 금속 실리사이드의 형성 이전에 요구되는 프리클리닝(precleaning) 공정 동안 수행될 수 있는 외부 스페이서(109) 제거단계에 의해, 접촉 라이너 층(115)의 관련 부분들은 채널 영역(104)에 보다 가까워질 수 있고, 그럼으로써 스트레스 이동을 상당히 증진시키고 전하 캐리어 이동성이 증가된다. 동시에, 종래의 공정 기술에 대한 높은 호환성이 확장 영역(106) 및 드레인/소스 영역들(111)의 고도의 복잡한 측면 도펀트 프로파일의 형성에 부정적으로 영향을 미치지 않고 유지된다. 부가적으로, 외부 스페이서(109)의 제거동안 노출되는 게이트 전극(102) 즉 상부 측벽 부분들(102a)의 증가된 표면 영역은 트랜지스터(150)의 성능 향상에 또한 기여할 수 있는 향상된 전극 전도성을 제공한다.
도 2는 본 발명의 일실시예에 따라 반도체 디바이스(200)의 단면도를 개략적으로 보여준다. 반도체 디바이스(200)는 기판(201) 상에 형성된 제 1 트랜지스터 소자(250) 및 제 2 트랜지스터 소자(260)을 포함할 수 있다. 기판(201)의 구성과 관련하여, 동일한 기준이 기판(101)을 참조하여 상술한바와 같이 적용된다. 또한, 제1 및 제2 트랜지스터 소자들(250, 260)은 도 1e에 대하여 상술한 바와 거의 같은 구성요소들을 포함할 수 있다. 즉, 제1 및 제2 트랜지스터 소자들(250,260)은 라이너(208b)에 의해 내부 스페이서(207)로부터 분리된 그 위에 형성된 오프셋 스페이서(205a)를 구비한 게이트 전극(202)을 포함하는 게이트 전극 구조를 포함할 수 있다. 대응하는 식각 저지 층(210a)은 내부 스페이서(207) 상에 형성될 수 있다. 비록, "외부" 스페이서 소자가 본 제조 단계에서 더 이상 제공되지 않지만, 일관성을 위하여, 제1 및 제2 트랜지스터 소자들(250, 260)의 스페이서들(207)은 "내부" 스 페이서 소자들로서 언급될 것이다. 또한, 제1 및 제2 트랜지스터 소자들(250, 260)은 게이트 절연층(203)에 의해 게이트 전극(202)으로부터 분리된 채널 영역(204)을 포함할 수 있다. 확장 영역(206) 및 깊은 소스/드레인 영역들(211)이 제공될 수 있는데, 니켈 실리사이드 영역들(213)과 같은 각 금속 실리사이드 영역들이 깊은 드레인/소스 영역들(211) 내에 형성된다. 대응하는 메탈 실리사이드 영역(214)은 게이트 전극(202)의 상부 부분상에 형성될 수 있다. 제1 및 제2 트랜지스터 소자들(250, 260)은 상응하는 확장 영역들(206), 소스/드레인 영역들(211) 및 채널 영역들(204)을 형성하기 위해 사용된 도펀트들의 유형에 있어 서로 다를 수 있어, 예를 들어 제1 트랜지스터(250)는 N 채널 트랜지스터일 수 있는 반면, 제2 트랜지스터(260)는 P채널 트랜지스터일 수 있다. 다른 실시예들에서, 부가적으로 또는 대안적으로 제1 및 제2 트랜지스터(250,260)는 게이트 길이, 게이트 절연층들(203)의 두께 등과 같은 다른 트랜지스터 특성들에 있어 상이할 수 있다. 또한, 접촉 라이너 층(215)은 제1 및 제2 트랜지스터 소자들(250,260)상에 형성된다. 최종적으로, 제1 트랜지스터 소자(250)는 저항 마스크(216)에 의해 덮어질 수 있다.
도 2에 도시된 바와 같이, 반도체 디바이스(200)를 형성하기 위한 전형적인 공정 흐름은 반도체 디바이스(100)를 참조하여 상술된 바와 거의 동일한 공정들을 포함할 수 있는데, 확장 영역들(206) 및 소스/드레인 영역들(211)의 형성 동안, 그리고 각 채널 영역들(204) 내의 적절한 수직 도펀트 프로파일을 생성하기 위한 임의의 미리 수행된 주입 과정들에 있어서, 적절한 마스킹 단계들이, 상이한 유형의 도펀트가 제1 및 제2 트랜지스터 소자들(250, 260)로 주입되도록 수행될 수 있다. 디바이스(200)의 형성 동안, 도 1d 및 1e를 참조하여 상술한 바와 같이, 외부 스페이서 소자들은 소스/드레인 영역들의 형성을 위한 상응하는 주입 이전에 제공될 수 있으며, 소스/드레인 영역은 그 후에 그리고 금속 실리사이드 영역들(214, 213)의 형성에 앞서 제거될 수 있다. 또한, 접촉 라이너 층(215)은 임의의 적절한 증착 기술에 따라 형성되어 제1 트랜지스터 소자(250)의 성능 증가를 위해 적절하게 선택될수 있는 특정 내부 스트레스를 가질 수 있다. 예를 들어, 접촉 라이너 층(215)의 내부 스트레스는, 이 트랜지스터 소자가 N채널 트랜지스터일 때, 인장 스트레인은 전자 이동도를 증가시킬수 있기 때문에, 제1 트랜지스터 소자(250)의 채널 영역(204) 내에 인장 스트레인을 제공하도록 적절한 크기의 인장 스트레스일 수 있다. 접촉 라이너 층(215)의 형성 후에, 저항 마스크(216)는 상이한 유형들의 확장 영역들(206) 및 소스/드레인 영역들(211)의 형성에 사용될 수도 있는 임의의 포토리소그래피 마스크들에 근거하여 형성될 수 있다. 그 후에, 디바이스(200)는, 제1 트랜지스터 소자(250) 위에 형성된 접촉 라이너 층(215)의 그것과는 다른 내부 스트레스를 가지는 제2 트랜지스터 소자(260) 위의 접촉 라이너 층 부분(215a)을 형성하도록 설계되는 처리(treatment)(217)를 받게 된다.
일 실시예에서, 처리(217)는 증착될 때 접촉 라이너 층(215)의 내부 구조를변경할 수 있어 특정 정도의 스트레스 이완을 생성할 수 있는, 제논, 아르곤 등과 같은 임의의 적절한 이온 종류들로의 이온 주입 공정을 포함할 수 있다. 예를 들어, 인장 스트레스는 P채널 트랜지스터의 채널 영역 내의 정공 이동성에 부정적인 영향을 가질 수 있어 스트레스 이완을 위한 처리(217)를 가함으로써, 제2 트랜지스 터 소자(260)의 채널 영역(204)은 층(215)의 초기에 생성된 스트레스에 의해 거의 영향받지 않을 수 있다. 일 실시예에서, 층(215)은 예를 들어 제1 트랜지스터 소자(250)가 P채널 트랜지스터일 때, 고유의 압축 스트레스로 형성될 수 있으며, 그 다음 압축 스트레스는 N채널 트랜지스터일 수 있는 제2 트랜지스터 소자(260)의 채널 영역(204) 상의 압축 스트레스의 효과를 최소한 줄이거나 피하기 위해 처리(217)에 의해 이완될 수 있다. 따라서, P채널 트랜지스터(250)의 성능은 각 채널 영역(204)으로 스트레스 층(215)이 아주 근접하기 때문에, 가장 효율적으로 향상될 수 있는 반면, N채널 트랜지스터(260)상의 압축 스트레스의 효과는 디바이스 요구사항들에 따라 조절될 수 있다. 특히, 스트레스 이완은 트랜지스터들(250 및 260)의 동작 동안 향상된 대칭성을 달성하기 위해 처리(217)을 절절히 제어함으로써 제어될 수 있다.
다른 실시예에서, 처리(217)는 임의의 적절한 식각 공정에 의해 부분(215a)의 제거를 포함할 수 있으며 그 후에 부분(215a)은 제2 트랜지스터 소자(260)의 성능을 상당부분 개선하기 위해 원하는 내부 스트레스를 가지는 추가적인 접촉 라이너 층에 의해 대체될 수 있다. 이로써, 추가적인 접촉 라이너 층은 또한 제1 트랜지스터 소자(250) 위에 증착될 수 있고, 그럼으로써, 초기에 증착된 접촉 라이너 층(215)의 고유의 스트레스 크기를 조절할 때 고려될 수있는 초기에 증착된 접촉 라이너 층(215)의 효과를 감쇄할 수 있다.
결과적으로, 본 발명은 접촉 라이너 층으로부터 트랜지스터 소자들의 채널 영역으로 스트레스를 이동하기 위한 개선된 기술을 제공한다. 여기서, 적절한 측면 도펀트 프로파일을 생성하는데 사용되는 외부 스페이서 소자의 제거로써 접촉 라이너 층이 채널 영역에 아주 인접하도록 수행된다. 또한, 제거 공정은 금속 실리사이드 영역들의 형성 이전에 수행될 수 있으며 따라서 종래 공정 흐름들과의 높은 호환성이 획득될 수 있는 한편, 동시에 금속 증착 이전에 수행된 프리클리닝 공정이 외부 스페이서를 제거하는데 또한 유용하게 사용될 수 있다. 또한, 외부 스페이서의 제거 공정은 게이트 전극의 증가된 부분을 노출시켜, 향상된 전도성으로 이어질 수 잇는 게이트 전극내의 금속 실리사이드 형성을 부가적으로 증진시킨다. 금속 실리사이드 프리클리닝 공정과의 결합한 외부 스페이서의 제거는 FEoL(front end of line)에서 형성되고 그 결과 임의의 금속 역오염(cross-contamination)이 방지될 수 있다.
상술한 특정 실시예들은 오직 설명을 위한 것이며 본 발명은 여기에 개시된 이점들을 가지는 당업자들에게 명백한 균등한 방식들로 변형 또는 달리 실시될 수 있다. 예를 들어, 상술한 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 여기에 도시된 구조 또는 디자인의 세부사항들로 제한되지 않으며 아래의 청구범위에 의해서만 제한될 뿐이다. 그 결과 상술한 특정 실시예들은 수정 또는 변경될 수 있으며 모든 그러한 변형들은 본 발명의 기술적 사상 및 범위 내에서 고려될 수 있다. 따라서 본 명세서에서 보호받고자 하는 사항은 아래의 청구범위에서 설명된다.

Claims (11)

  1. 적어도 내부 스페이서 소자(107) 및 외부 스페이서 소자(109)를 포함하는 게이트 전극 구조(102)를 포함하는 트랜지스터 소자(150)를 형성하는 단계;
    상기 외부 스페이서 소자(109)를 제거하는 단계; 그리고
    상기 트랜지스터 소자(150) 위에 접촉 라이너 층(115)을 형성하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 트랜지스터 소자를 형성하는 단계는,
    반도체 영역 위에 게이트 전극(102)을 형성하는 단계;
    상기 게이트 전극(102)의 측벽들에 인접한 상기 적어도 하나의 내부 스페이서 소자(107)를 형성하는 단계;
    상기 적어도 하나의 내부 스페이서 소자(107) 및 상기 외부 스페이서 소자(109)를 분리하는 식각 저지 층(110)을 형성하는 단계; 그리고
    주입 마스크로서 상기 내부 및 외부 스페이서 소자들을 사용하여 드레인/소스 영역들(111)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 접촉 라이너 층(115)을 형성하는 단계는,
    상기 접촉 라이너 층에서 소정의 내부 스트레스를 달성하도록 증착 파라미터들을 이용하여, 유전 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서,
    상기 접촉 라이너 층(115)을 형성하기 이전에, 상기 게이트 전극(102) 및 상기 드레인/소스 영역(111)상에 실리사이드 영역을 형성하는 단계를 더 포함하며, 상기 외부 스페이서 소자(109)는 상기 실리사이드 영역을 형성하기 이전에 제거되는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 외부 스페이서 소자(109)을 형성하는 단계는,
    상기 식각 저지 층(110)을 증착하는 단계;
    스페이서 물질 층을 증착하는 단계;
    상기 외부 스페이서 소자(109)를 형성하도록 상기 스페이서 물질 층을 이방적으로 식각하는 단계; 그리고
    식각 마스크로서 상기 외부 스페이서 소자(109)를 사용하여 상기 식각 저지 층(110)을 식각하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 내부 및 외부 스페이서 소자들(107,109)을 형성하기 이전에 상기 게이트 전극(102)의 상기 측벽들에 인접한 오프셋 스페이서 소자(105)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 내부 스페이서 소자(107)를 형성하기 이전에 라이너(108)를 형성하는 단계를 더 포함하며, 상기 라이너(108)는 상기 내부 스페이서 소자(107)의 형성 동안 식각 저지 층으로서 역할하도록 된 것을 특징으로 하는 방법.
  8. 적어도 내부(207) 및 외부 스페이서 소자(209)를 포함하는 제 1 게이트 전극(202) 구조를 갖는 제 1 트랜지스터 소자(250)를 형성하는 단계;
    적어도 내부(207) 및 외부 스페이서 소자(209)를 포함하는 제 2 게이트 전극(202) 구조를 갖는 제 2 트랜지스터 소자를 형성하는 단계;
    상기 제 1 및 제 2 게이트 전극 구조들의 상기 외부 스페이서 소자(209)를 제거하는 단계; 그리고
    상기 제 1 트랜지스터 소자(250) 위에 제 1 내부 스트레스를 갖는 제 1 접촉 라이너 층(215) 및 상기 제 2 트랜지스터 소자(260) 위에 제 2 내부 스트레스를 갖는 제 2 접촉 라이너 층(215A) 을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 내부 스트레스들은 서로 상이한 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 접촉 라이너 층들을 형성하는 단계는 상기 제 1 및 제 2 트랜지스터 소자들 위에 상기 제 1 내부 스트레스를 갖는 접촉 라이너 층을 증착하는 단계와 상기 제 2 내부 스트레스를 획득하기 위해 상기 제 2 트랜지스터 소자 위에 형성된 상기 접촉 라이너 층을 선택적으로 이완하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 접촉 라이너 층들을 형성하는 단계는 상기 제 1 및 제 2 트랜지스터 소자들 위에 상기 제 1 내부 스트레스를 갖는 접촉 라이너 층을 증착하는 단계;
    상기 제 2 트랜지스터 소자 위에 접촉 라이너 층의 부분을 선택적으로 제거하는 단계; 그리고
    상기 제 1 및 제 2 트랜지스터 소자들 위에 상기 제 2 내부 스트레스를 갖는 추가적인 접촉 라이너 층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
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