CN107146758B - 带有载流子俘获中心的衬底的制备方法 - Google Patents

带有载流子俘获中心的衬底的制备方法 Download PDF

Info

Publication number
CN107146758B
CN107146758B CN201611225996.1A CN201611225996A CN107146758B CN 107146758 B CN107146758 B CN 107146758B CN 201611225996 A CN201611225996 A CN 201611225996A CN 107146758 B CN107146758 B CN 107146758B
Authority
CN
China
Prior art keywords
substrate
layer
semiconductor substrate
insulating layer
annealing step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611225996.1A
Other languages
English (en)
Other versions
CN107146758A (zh
Inventor
魏星
常永伟
陈猛
陈国兴
费璐
王曦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Simgui Technology Co Ltd
Original Assignee
Shanghai Simgui Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Simgui Technology Co Ltd filed Critical Shanghai Simgui Technology Co Ltd
Priority to CN201611225996.1A priority Critical patent/CN107146758B/zh
Publication of CN107146758A publication Critical patent/CN107146758A/zh
Priority to US15/905,492 priority patent/US10361114B2/en
Application granted granted Critical
Publication of CN107146758B publication Critical patent/CN107146758B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/3115Doping the insulating layers
    • H01L21/31155Doping the insulating layers by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Electromagnetism (AREA)

Abstract

本发明提供了一种带有载流子俘获中心的衬底的制备方法,包括如下步骤:在半导体衬底中注入起泡离子,用于形成剥离层,并在绝缘层中注入改性离子,用于形成纳米团簇;提供一支撑衬底;以所述绝缘层为中间层,将所述支撑衬底与所述半导体衬底键合;对键合后衬底实施第一次热处理,使注入起泡离子的位置形成剥离层,并在剥离层的位置使所述半导体衬底发生剥离;对衬底实施快速热退火;对快速热退火后的半导体衬底实施第二次热处理,以加固键合表面并在改性离子的注入位置形成纳米团簇。

Description

带有载流子俘获中心的衬底的制备方法
技术领域
本发明涉及半导体材料领域,尤其涉及一种带有载流子俘获中心的衬底的制备方法。
背景技术
现有技术中典型的带有绝缘埋层的衬底结构包括三层,依次是支撑层,支撑层表面的绝缘层,以及绝缘层表面的器件层。在一些应用场合,为了防止载流子被高能射线激发而向衬底外部迁移,需要在衬底中引入一层载流子俘获中心来俘获这些载流子,从而提高器件层中电子元件的电学性能。但实践中,为了引入该载流子俘获中心,需要通过注入等手段引入额外的改性离子,工艺非常复杂。复杂的制备工艺对器件层造成了晶格损伤从而降低器件层中电子元件的电学性能。因此,如何优化工艺以降低对器件层的晶格损伤,是现有技术亟待解决的问题。
发明内容
本发明所要解决的技术问题是,提供一种带有载流子俘获中心的衬底的制备方法,提高了器件层的晶体质量。
为了解决上述问题,本发明提供了一种带有载流子俘获中心的衬底的制备方法,包括如下步骤:在半导体衬底中注入起泡离子,用于形成剥离层,并在绝缘层中注入改性离子,用于形成纳米团簇;提供一支撑衬底;以所述绝缘层为中间层,将所述支撑衬底与所述半导体衬底键合;对键合后衬底实施第一次热处理,使注入起泡离子的位置形成剥离层,并在剥离层的位置使所述半导体衬底发生剥离;对衬底实施快速热退火;对快速热退火后的半导体衬底实施第二次热处理,以加固键合表面并在改性离子的注入位置形成纳米团簇。
可选的,所述快速热退火的升温速率大于5℃/秒,升至目标温度并保温5分钟以上。
可选的,所述第二次热处理进一步包括:第一退火步骤,所述第一退火步骤在含氧气氛中实施,本步骤在衬底表面形成氧化层,所述氧化层的厚度大于40nm;第二退火步骤,在第一退火步骤后实施,第二退火步骤的温度高于第一退火步骤。所述第一退火步骤的温度范围是900℃至1350℃。所述第二退火步骤的温度范围是1000℃至1350℃。
可选的,所述第一退火步骤在干氧环境中实施。所述第二退火步骤在无氧环境中实施。
可选的,所述改性离子为构成绝缘层的化学元素中的一种,或者所述改性离子为构成绝缘层的化学元素中的一种的同族元素。所述绝缘层的材料为二氧化硅,所述改性离子为硅或锗离子。
可选的,所述第一次热处理的温度范围是300℃至800℃。
可选的,所述支撑衬底的用于键合的表面上具有一氧化层。
可选的,进一步包括一减薄步骤,减薄与所述绝缘层键合在一起的半导体衬底,减薄的去除厚度为10nm-150nm,本步骤在第一次和第二次热处理之间实施,并可以在快速热退火之前或之后实施。
本发明的优点在于,在剥离之后实施快速热退火工艺对剥离表面处的位错进行修复,再进行热处理形成纳米团簇。形成纳米团簇的退火工艺时间长温度高,提前实施快速热退火以去除位错,防止位错在高温下向整个器件层生长,提高了最终的器件层的晶体质量。
附图说明
附图1所示是本发明一具体实施方式所述方法的流程图
附图2A至附图2G所示是本发明一具体实施方式的工艺流程图。
具体实施方式
下面结合附图对本发明提供的带有载流子俘获中心的衬底的制备方法的具体实施方式做详细说明。
附图1所示是本具体实施方式所述方法的流程图,包括:步骤S10,提供一半导体衬底,所述半导体衬底表面具有绝缘层;步骤S11,在半导体衬底中注入起泡离子,用于形成剥离层;步骤S12,在绝缘层中注入改性离子,用于形成纳米团簇;步骤S13,提供一支撑衬底;步骤S14,以所述绝缘层为中间层,将所述支撑衬底与所述半导体衬底键合;步骤S15,对键合后衬底实施第一次热处理,使注入起泡离子的位置形成剥离层,并在剥离层的位置使所述半导体衬底发生剥离;步骤S16,对衬底实施快速热退火;步骤S17,对快速热退火后衬底实施第二次热处理,以加固键合表面并在改性离子的注入位置形成纳米团簇。
附图2A至附图2G所示是本具体实施方式的工艺流程图。
附图2A所示,参考步骤S10,提供一半导体衬底200,所述半导体衬底200表面具有绝缘层202。在本具体实施方式中,所述半导体衬底200的材料是硅,所述绝缘层202的材料为二氧化硅。在其他的具体实施方式中半导体衬底200的材料也可以是锗硅、锗、或者化合物半导体等,而所述绝缘层202的材料可以是氮化硅、氮氧化硅、氧化锗硅、或者其他常见的绝缘材料。
附图2B所示,参考步骤S11,在半导体衬底200中注入起泡离子,用于形成剥离层。所述起泡离子可以是氢离子、氦离子、或者两者的混合。上述离子注入后,在高温下能够形成气泡层,使半导体衬底200发生劈裂并剥离。对于H离子通常是5keV-500keV,注入剂量为1×1015~3×1017cm-2
附图2C所示,参考步骤S12,在绝缘层202中注入改性离子,用于形成纳米团簇。在本具体实施方式中,所述改性离子为硅,能够在绝缘层202中形成硅的富集层,进一步在热处理后形成富硅纳米团簇。在其他的具体实施方式中,所述改性离子应当选择为构成绝缘层的化学元素中的一种,例如向氧化锗硅中注入锗或者硅。也可以是选择所述改性离子为构成绝缘层的化学元素中的一种的同族元素,例如向氧化硅中注入锗。由于同族元素具有近似的化学性质,因此也可以形成能够有效俘获载流子的纳米团簇。对于硅离子通常注入能量为1~200keV,注入剂量为3×1015~1×1017cm-2,位置优选为靠近绝缘层202与半导体衬底200的界面处。
上述步骤S11和S12的实施步骤顺序可交换。
附图2D所示,参考步骤S13,提供一支撑衬底210。在本具体实施方式中,所述支撑衬底210的材料是硅。在其他的具体实施方式中支撑衬底210的材料也可以是锗硅、锗、或者化合物半导体等,以及蓝宝石、碳化硅等常见的衬底材料。
附图2E所示,参考步骤S14,以所述绝缘层202为中间层,将所述支撑衬底210与所述半导体衬底200键合。本步骤可以采用普通键合或者等离子辅助键合。上述步骤中,支撑衬底210用于键合的表面也可以具有一层氧化层,并在键合的步骤中与绝缘层202联合形成绝缘埋层。
附图2F所示,参考步骤S15,对键合后衬底实施第一次热处理,使注入起泡离子的位置形成剥离层,并在剥离层的位置使所述半导体衬底发生剥离。本步骤的温度范围优选为300℃至800℃。
附图2G所示,参考步骤S16,对衬底实施快速热退火。附图2G中剥离后保留在键合后衬底中的支撑衬底210的一部分形成了器件层240,该器件层240可以用于制作半导体器件,改性离子注入位置形成的纳米团簇会对器件层240中的载流子起到俘获作用。本步骤的快速热退火的退火参数优选为升温速率大于5℃/秒,升至目标温度并保温5分钟以上。快速热退火可以修复剥离的步骤在界面处形成的位错,防止其在退火的过程中延伸生长至整个器件层240,从而降低器件层240的晶体质量。
在以上步骤S16和S15之间还进一步包括一减薄步骤,减薄与所述绝缘层202键合在一起的半导体衬底200,减薄的去除厚度为10nm-150nm,以进一步去除位错,防止位错在高温下向整个器件层生长,提高了最终的器件层的晶体质量。此减薄的步骤也可以选择在步骤S16和S17之间实施。
参考步骤S17,对快速热退火后衬底实施第二次热处理,以加固键合表面并在改性离子的注入位置形成纳米团簇。本步骤的热处理温度范围小优选为作为900℃至1350℃。本步骤采用两步热处理工艺,在第一步热处理实现剥离后原位实施第二步热处理,该第二步热处理即促进了纳米团簇的形成,又对键合面起到加固作用,使工艺步骤得到了简化。在剥离后还可以抛光与所述绝缘层202键合在一起的半导体层,即器件层240。
为了提高纳米团簇对载流子的俘获能力,一种优选的具体实施方式是将热处理分为两个步骤:第一退火步骤,所述第一退火步骤在干氧气氛中实施,本步骤在衬底表面形成氧化层,所述氧化层的厚度大于40nm;第二退火步骤,在第一退火步骤后实施,第二退火步骤的温度高于第一退火步骤。
具体的说,所述第一退火步骤的优选温度范围是900℃至1350℃,并优选在湿氧环境中进行。这样可以迅速的在衬底的表面形成一层大于40nm的氧化保护层,该层可以避免氧元素在退火的过程中向衬底中扩散并与改性离子结合,降低纳米团簇的密度。并且本步骤还可以恢复或消除半导体衬底200中的注入损伤,使半导体衬底200中大量的硅间隙原子重组并释放,从而防止位错和缺陷的生成。所述第二退火步骤的优选温度范围是1000℃至1350℃,并优选在无氧环境中实施,例如在氩气环境中实施。更高温度的退火使注入的硅原子团聚并形成稳定的纳米团簇,同时进一步恢复晶格的完整性,降低位错密度。并且无氧环境避免了氧原子进入到衬底中与改性离子结合,这种结合会降低纳米团簇的密度,从而影响到载流子俘获中心的俘获效率。
上述的技术方案在剥离之后即实施快速热退火工艺去除了剥离表面处的位错,再进行热处理形成纳米团簇。形成纳米团簇的退火工艺时间长温度高,提前实施快速热退火以去除位错,防止位错在高温下向整个器件层生长,提高了最终的器件层的晶体质量。并且上述的两次热处理和一次快速热退火的工艺可以原位实施,衬底在整个过程中不会被移动,因此也提高了工艺效率。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种带有载流子俘获中心的衬底的制备方法,其特征在于,包括如下步骤:提供一半导体衬底,所述半导体衬底表面具有绝缘层;
在半导体衬底中注入起泡离子,用于形成剥离层,并在绝缘层中注入改性离子,用于形成纳米团簇;
提供一支撑衬底;
以所述绝缘层为中间层,将所述支撑衬底与所述半导体衬底键合;
对键合后衬底实施第一次热处理,使注入起泡离子的位置形成剥离层,并在剥离层的位置使所述半导体衬底发生剥离;
对衬底实施快速热退火;
对快速热退火后的半导体衬底实施第二次热处理,以加固键合表面并在改性离子的注入位置形成纳米团簇;
所述第二次热处理进一步包括:第一退火步骤,所述第一退火步骤在含氧气氛中实施,本步骤在衬底表面形成氧化层,所述氧化层的厚度大于40nm;第二退火步骤,在第一退火步骤后实施,第二退火步骤的温度高于第一退火步骤。
2.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述快速热退火的升温速率大于5℃/秒,升至目标温度并保温5分钟以上。
3.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述第一退火步骤在干氧环境中实施。
4.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述第二退火步骤在无氧环境中实施。
5.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述改性离子为构成绝缘层的化学元素中的一种,或者所述改性离子为构成绝缘层的化学元素中的一种的同族元素。
6.根据权利要求5所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述绝缘层的材料为二氧化硅,所述改性离子为硅或锗离子。
7.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述第一次热处理的温度范围是300℃至800℃。
8.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,所述支撑衬底的用于键合的表面上具有一氧化层。
9.根据权利要求1所述的带有载流子俘获中心的衬底的制备方法,其特征在于,进一步包括一减薄步骤,减薄与所述绝缘层键合在一起的半导体衬底,减薄的去除厚度为10nm-150nm,本步骤在第一次和第二次热处理之间实施,并可以在快速热退火之前或之后实施。
CN201611225996.1A 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法 Active CN107146758B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201611225996.1A CN107146758B (zh) 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法
US15/905,492 US10361114B2 (en) 2016-12-27 2018-02-26 Method for preparing substrate with carrier trapping center

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611225996.1A CN107146758B (zh) 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法

Publications (2)

Publication Number Publication Date
CN107146758A CN107146758A (zh) 2017-09-08
CN107146758B true CN107146758B (zh) 2019-12-13

Family

ID=59783307

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611225996.1A Active CN107146758B (zh) 2016-12-27 2016-12-27 带有载流子俘获中心的衬底的制备方法

Country Status (2)

Country Link
US (1) US10361114B2 (zh)
CN (1) CN107146758B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107146758B (zh) 2016-12-27 2019-12-13 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
CN106683980B (zh) * 2016-12-27 2019-12-13 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
CN106783725B (zh) 2016-12-27 2019-09-17 上海新傲科技股份有限公司 带有绝缘埋层的衬底的制备方法
CN118380332B (zh) * 2024-06-21 2024-09-06 日月新半导体(威海)有限公司 一种集成电路封装体及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1495849A (zh) * 2002-08-10 2004-05-12 朴在仅 制造纳米soi晶片的方法及由该法制造的纳米soi晶片
CN101414552A (zh) * 2008-10-23 2009-04-22 中国科学院微电子研究所 高密度硅纳米晶薄膜的制备方法
CN101901754A (zh) * 2010-06-25 2010-12-01 上海新傲科技股份有限公司 一种在绝缘层中嵌入纳米晶的半导体材料制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1241803A (zh) 1998-05-15 2000-01-19 佳能株式会社 半导体衬底、半导体薄膜以及多层结构的制造工艺
CN100403543C (zh) 2001-12-04 2008-07-16 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
US20030230778A1 (en) 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
US7494901B2 (en) 2002-04-05 2009-02-24 Microng Technology, Inc. Methods of forming semiconductor-on-insulator constructions
US6979630B2 (en) * 2002-08-08 2005-12-27 Isonics Corporation Method and apparatus for transferring a thin layer of semiconductor material
US20060172555A1 (en) * 2005-02-01 2006-08-03 Sharp Laboratories Of America, Inc. Method to make silicon nanoparticle from silicon rich-oxide by DC reactive sputtering for electroluminescence application
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Soi基板の製造方法
FR2968121B1 (fr) 2010-11-30 2012-12-21 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
CN102290369B (zh) 2011-09-22 2013-12-04 中国科学院上海微系统与信息技术研究所 一种薄goi晶片及其制备方法
CN107146758B (zh) 2016-12-27 2019-12-13 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
CN106783725B (zh) 2016-12-27 2019-09-17 上海新傲科技股份有限公司 带有绝缘埋层的衬底的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1495849A (zh) * 2002-08-10 2004-05-12 朴在仅 制造纳米soi晶片的方法及由该法制造的纳米soi晶片
CN101414552A (zh) * 2008-10-23 2009-04-22 中国科学院微电子研究所 高密度硅纳米晶薄膜的制备方法
CN101901754A (zh) * 2010-06-25 2010-12-01 上海新傲科技股份有限公司 一种在绝缘层中嵌入纳米晶的半导体材料制备方法

Also Published As

Publication number Publication date
US20180190539A1 (en) 2018-07-05
US10361114B2 (en) 2019-07-23
CN107146758A (zh) 2017-09-08

Similar Documents

Publication Publication Date Title
JP4722823B2 (ja) 電気特性を向上させた複合基板の作製方法
CN108493334B (zh) 一种薄膜异质结构的制备方法
JP4718425B2 (ja) 複合基板の作製方法
CN107146758B (zh) 带有载流子俘获中心的衬底的制备方法
US6995075B1 (en) Process for forming a fragile layer inside of a single crystalline substrate
JP2010219566A (ja) 所望の基板への単結晶材料からなる薄層の移動方法
JP5284576B2 (ja) 半導体基板の製造方法
JP2009529800A (ja) エピタキシによって支持基板上に得られる、非晶質材料の少なくとも1層の薄層を備える構造を製作する方法、およびその方法により得られた構造
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
WO2007125771A1 (ja) Soiウエーハの製造方法
JP2013065589A (ja) 複合ウェーハの製造方法
KR101380514B1 (ko) 반도체 기판의 제조 방법
US20110165758A1 (en) Method for making a structure comprising a step for implanting ions in order to stabilize the adhesive bonding interface
JP2006165061A (ja) Soiウェーハの製造方法
CN106683980B (zh) 带有载流子俘获中心的衬底的制备方法
JP5263509B2 (ja) 貼り合わせウェーハの製造方法
JP4609026B2 (ja) Soiウェーハの製造方法
JP2009295667A (ja) 貼り合わせウェーハの製造方法
KR100609367B1 (ko) Soi 기판의 제조방법
JP2011151267A (ja) 貼り合わせウェーハの製造方法
JP5096780B2 (ja) Soiウエーハの製造方法
JP2004214399A (ja) 半導体基板の製造方法およびウェーハ剥離熱処理装置
JP2005228988A (ja) Soiウェーハの製造方法
KR20060067101A (ko) Soi 기판의 제조방법
JP4531339B2 (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant