JP2008218797A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明における半導体装置は、(100)面基板1と、(100)面基板1上に部分的に形成された(110)面結晶層10と、(100)面基板1上にチャネルが直交する方向に配置された複数のNMOS21と、(110)面結晶層10上にチャネルが直交する方向に配置された複数のPMOS22とを備え、(110)面結晶層10は、その結晶方位<110>方向が、(100)面基板1の結晶方位<110>方向に対し、平面視45°回転した方向であり、複数のNMOS21およびPMOS22は、ともにチャネルの方向が前記(100)面基板1の結晶方位<110>方向とその直交方向とに配置される。
【選択図】図2
Description
図1はCMOS領域4を形成するSPE(Solid Phase Epitaxy)技術を示した図である。図1(a)の(100)面基板1上に図1(a)の(110)面基板2を張り合わせたHOT(Hybrid Orientation Technology)基板3(図1(b))のうち、CMOSを形成する領域の一部(図1(c))を抜き出して説明する。
図3は本発明の実施の形態2における半導体装置のCMOS領域4の一部を示した図である。図1の工程を行い、(100)面基板1上に部分的に(110)面結晶層10(図1の(110)面基板2よりなる)を形成する際に、(110)面結晶層10の結晶方位<110>方向が、ベース基板の(100)面基板1の結晶方位<110>方向と揃うように張り合わせて図1(a),(b)の工程を行うことによりHOT基板3を形成する。このHOT基板3を用いて、NMOS21は(100)面基板1上にチャネルが直交する方向に複数配置され、PMOS22は(110)面結晶層10上にチャネルが直交する方向に複数配置され、CMOS領域4を形成する。
図4は本発明の実施の形態3における半導体装置のCMOS領域4の一部を示した図である。図1の工程を行い、(100)面基板1上に部分的に(110)面結晶層10(図1の(110)面基板2よりなる)を形成する際に、(110)面結晶層10の結晶方位<110>方向が、ベース基板の(100)面基板1の結晶方位<110>方向と揃うように張り合わせて図1(a),(b)の工程を行うことによりHOT基板3を形成する。このHOT基板3を用いて、NMOS21は(100)面基板1上にチャネルが直交する方向に複数配置され、PMOS22は(110)面結晶層10上にチャネルが直交する方向に複数配置され、CMOS領域4を形成する。
図5は本発明の実施の形態4における半導体装置のCMOS領域4の一部を示した図である。図1の工程を行い、(100)面基板1上に部分的に(110)面結晶層10(図1の(110)面基板2よりなる)を形成する際に、(110)面結晶層10の結晶方位<110>方向が、ベース基板の(100)面基板1の結晶方位<110>方向と揃うように張り合わせて図1(a),(b)の工程を行うことによりHOT基板3を形成する。このHOT基板3を用いて、NMOS21は(100)面基板1上にチャネルが直交する方向に複数配置され、PMOS22は(110)面結晶層10上にチャネルが直交する方向に複数配置され、CMOS領域4を形成する。
Claims (11)
- (100)面基板と、
前記(100)面基板上に部分的に形成された(110)面結晶層と、
前記(100)面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記(110)面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記(110)面結晶層は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向に対し、平面視45°回転した方向であり、
前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記(100)面基板の結晶方位<110>方向とその直交方向とに配置される半導体装置。 - 請求項1に記載の半導体装置を製造する方法であって、
前記(100)面基板を準備する工程と、
前記(100)面基板上に(110)面基板を張り合わせる工程とを備え、
前記(110)面基板は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向に対し、平面視45°回転した方向に、前記(100)面基板に張り合わされ、
前記(110)面基板の結晶状態を部分的に、前記(100)面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。 - (100)面基板と、
前記(100)面基板上に部分的に形成された(110)面結晶層と、
前記(100)面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記(110)面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記(110)面結晶層は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向と同一方向であり、
前記複数のNチャネルMOSFETは、チャネルの方向が前記(100)面基板の結晶方位<110>方向とその直交方向とに配置され、
前記複数のPチャネルMOSFETは、チャネルの方向が前記(110)面結晶層の結晶方位<110>方向に対し45°回転した方向に配置される半導体装置。 - 請求項3に記載の半導体装置を製造する方法であって、
前記(100)面基板を準備する工程と、
前記(100)面基板上に(110)面基板を張り合わせる工程とを備え、
前記(110)面基板は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向と同一方向に、前記(100)面基板に張り合わされ、
前記(110)面基板の結晶状態を部分的に、前記(100)面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。 - (100)面基板と、
前記(100)面基板上に部分的に形成された(110)面結晶層と、
前記(100)面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記(110)面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記(110)面結晶層は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向と同一方向であり、
前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記(100)面基板の結晶方位<110>方向とその直交方向とに配置され、
チャネルの方向が前記(110)面結晶層の結晶方位<100>方向の前記PチャネルMOSFETはチャネルの移動度が大きくなるブースト手段を備える半導体装置。 - 前記ブースト手段は、前記<100>方向のPチャネルMOSFETのソース,ドレイン領域にSiより格子定数の大きい半導体材料を備える請求項5記載の半導体装置。
- 前記ブースト手段は、前記<100>方向のPチャネルMOSFET上に圧縮歪みが加わるストレス膜を備える請求項5記載の半導体装置。
- 前記ブースト手段は、前記<100>方向のPチャネルMOSFETのSi層上にSiより格子定数の大きい半導体材料のエピ層を備える請求項5記載の半導体装置。
- 請求項5に記載の半導体装置を製造する方法であって、
前記(100)面基板を準備する工程と、
前記(100)面基板上に(110)面基板を張り合わせる工程とを備え、
前記(110)面基板は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向と同一方向に、前記(100)面基板に張り合わされ、
前記(110)面基板の結晶状態を部分的に、前記(100)面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。 - (100)面基板と、
前記(100)面基板上に部分的に形成された(110)面結晶層と、
前記(100)面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記(110)面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記(110)面結晶層は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向と同一方向であり、
前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記(100)面基板の結晶方位<110>方向とその直交方向とに配置され
チャネルの方向が前記(110)結晶面の結晶方位<100>方向の前記PチャネルMOSFETはチャネル幅が<110>方向のチャネル長より長く形成される半導体装置。 - 請求項10に記載の半導体装置を製造する方法であって、
前記(100)面基板を準備する工程と、
前記(100)面基板上に(110)面基板を張り合わせる工程と、
前記(110)面基板は、その結晶方位<110>方向が、前記(100)面基板の結晶方位<110>方向と同一方向に、前記(100)面基板に張り合わされ、
前記(110)面基板の結晶状態を部分的に、前記(100)面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。
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