JP2010141263A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、素子形成面が(110)面方位の半導体基板上10−1に、チャネル長方向が<−110>方向に沿って配置される絶縁ゲート型電界効果トランジスタpMOSと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第1素子分離絶縁膜11−1とを具備する。
【選択図】 図13
Description
まず、図1乃至図11を用いて、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明する。
<1.半導体基板の面方位(110)およびトランジスタの構成>
1−1.半導体基板の面方位およびトランジスタのチャネル長方向
図1(a)に示すように、ここで説明する素子形成面の半導体基板(ここでは、シリコン(Si)基板)10−1の面方位は、(110)面(Plane)である。
また、図1(b)に示すように、半導体基板10−1の(110)面上に配置されるトランジスタTrのチャネル長方向は、ノッチ(Notch)に沿った<−110>方向である。換言すると、トランジスタTrのチャネル長方向は、ゲート電極Gが配置される方向と垂直な<−110>方向である。
次に、図2および図3を用い、この考察に係るトランジスタの構成例について説明する。
ゲート電極Gは、例えば、ポリシリコン(poly-Si)等により形成される。
ソースSおよびドレインD(p+層)は、半導体基板10−1中に、例えば、イオン注入法によりボロン(B)等のp型の不純物が導入され熱拡散されることにより形成される。導入されたp型の不純物は、キャリアとなるホールを放出する。
スペーサ15は、例えば、シリコン窒化(SiN)膜等により形成される。
コンタクト配線SC,DCは、ソースSおよびドレインD上における層間絶縁膜17中に設けられる。また、コンタクト配線SC,DCの一部は、素子分離絶縁膜STIのフリンジ部分20上に設けられる。
2−1.チャネル幅方向の寸法Wと駆動電流の変化量との関係
次に、図4を用いて、チャネル幅方向の寸法W(μm)と駆動電流の変化量(%)との関係について説明する。ここでは、チャネル長Lが0.04μm〜1μmを有するpMOSトランジスタおよびnMOSトランジスタのそれぞれに対して行ったTEG(Test Element Group)の結果を示すものである。換言すると、寸法Wの変化によって、ドライブ電流がどのように変化しているかを示すものである。
次に、図5を用いて、チャネル長方向の寸法X(μm)と駆動電流の変化量(%)との関係について説明する。ここでは、チャネル長Lが0.04μm〜0.06μmを有するnMOSトランジスタ、およびチャネル長Lが0.04μm〜1μmを有するpMOSトランジスタのそれぞれに対して行ったTEGの結果を示すものである。換言すると、寸法Xの変化によって、ドライブ電流がどのように変化しているかを示すものである。
次に、図6を用いて、チャネル長方向の寸法X(μm)と駆動電流の変化量(%)との関係について説明する。ここでは、チャネル幅Wが0.5μmに固定したnMOSトランジスタおよびpMOSトランジスタのそれぞれに対して行ったTEGの結果を示すものである。換言すると、上記と同様に、寸法Xの変化によって、ドライブ電流がどのように変化しているかを示すものである。
次に、図7および図8を用いて、トランジスタの導電型に対して有利な面方位の関係について説明する。
3−1.nMOSトランジスタについて
まず、図7を用いて、nMOSトランジスタに有利な面方位について説明する。図7は、(100)面におけるシリコン(Si)基板の格子密度を説明するためのものである。ここでは、シリコン原子の隣接格子間の距離をa(Å)とする。
次に、図8を用いて、pMOSトランジスタに有利な面方位について説明する。図8は、(110)面におけるシリコン(Si)基板の格子密度を説明するためのものである。
以上の考察から、本願発明者が得た以下の4−1.〜4−3.の結論について説明する。
4−1.pMOS,nMOSトランジスタの双方に有利な応力
まず、図9を用いて、pMOSトランジスタおよびnMOSトランジスタの双方に有利な応力について説明する。
これは、チャネル長方向(X寸法)に関しては、図5および図6に示したように、チャネル長方向の寸法Xが小さくなるにつれて、pMOSトランジスタおよびnMOSトランジスタの素子性能が両方とも向上している。そして、”寸法Xが小さくなると、チャネル長方向に沿って圧縮応力が大きくなること”を鑑み、チャネル長方向に関しては、圧縮応力CSを加える。
次に、図10を用いて、pMOSトランジスタおよびnMOSトランジスタの双方に有利な面方位について説明する。pMOSトランジスタおよびnMOSトランジスタの双方に有利な面方位は、図10のように示される。
次に、図11および図12を用いて、チャネル長方向が上記の<−110>方向と垂直な<001>方向であっても、上記と同様に適用し得ることに関して説明する。
図11(a)に示すように、素子形成面の半導体基板(シリコン(Si)基板)10−1の面方位は、(110)面(Plane)である。
図11(b)に示すように、半導体基板10−1の(110)面上に配置されるトランジスタTrのチャネル長方向は、<−110>方向(ノッチ(Notch)方向)と垂直な方向に沿った<001>方向である。
次に、図12を用いて、チャネル長方向<001>方向と<−110>方向の比較について説明する。ここで、図中のLateralは上記のチャネル方向である<−110>方向であり、Verticalは<001>方向である。図12は、これらの2つの方向において、チャネル長L=40nm程度のpMOS,nMOSトランジスタのゲート電圧Vdと、駆動電流Idとの関係を示すものである。
まず、図13乃至図16を用いて、この発明の第1の実施形態に係る半導体装置およびその製造方法を説明する。本例は、例えば、上記知見4−1.等を適用した素子分離絶縁膜(正の膨張係数)により応力を印加する一例に関するものである。
図13および図14を用いて、本例に係る半導体装置の構成例について説明する。
図示するように、本例は、正の膨張係数を有する第1素子分離絶縁膜11−1を更に備える点で、図2および図3に示した半導体装置と相違する。本例の場合は、素子形成面が(110)面方位の半導体基板上に、チャネル長方向が<−110>方向に沿って配置されるpMOSトランジスタを一例に挙げる。
ゲート電極Gは、例えば、ポリシリコン(poly-Si)等により形成される。
ソースSおよびドレインD(p+層)は、半導体基板10−1中に、例えば、イオン注入法によりボロン(B)等のp型の不純物が導入され熱拡散されることにより形成される。導入されたp型の不純物は、キャリアとなるホールを放出する。
第1素子分離絶縁膜11−1は、半導体基板10−1における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱によりpMOSトランジスタに圧縮応力(Compressive Stress)を加える。
正の膨張係数(正の膨張率)[△V/V/△T](V:体積、T:温度、△V:体積変化)を有している。ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。例えば、本例での上記圧縮応力は、数〜数十[GPa]程度である。本例に係る第1素子分離絶縁膜11−1は、シリコン酸化膜(SiO2膜)により形成されている。ここで、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第1素子分離絶縁膜11−1の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜STI埋め込み材が、シリコン酸化膜(SiO2膜)であることを考えると、本例のように、シリコン酸化膜(SiO2膜)に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜(SiO2膜)系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜(A12O3膜)や窒化アルミニウム膜(AlN膜)等を正膨張係数埋め込み材として使っても良い。
次に、図15および図16を用いて、第1の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、pMOSトランジスタの駆動動作時には、上記の構成において、ソース電圧Vs、ドレイン電圧Vd、および所定のゲート電圧Vgが与えられる。すると、ゲート電極G下の半導体基板43中に形成されたチャネルCHに、キャリアであるホールが移動することにより、ソースSドレインD間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Vd等の印加電圧やスイッチング電流等により、動作熱が発生する。
次に、第1の実施形態に係る半導体装置の製造方法について説明する。
図示は省略するが、半導体基板10−1の素子分離領域に、例えば、RIE法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、CVD法を用いて正の膨張係数を有するシリコン酸化(SiO2)膜等を埋め込み形成し、第1素子分離絶縁膜11−1を形成する。
ここで、上記のように、殆どの物質は、温度が上がると伸びる性質があり、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第1素子分離絶縁膜11−1の埋め込み材として適用可能であるといえる。例えば、その他、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜(SiO2膜)系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜(Al2O3膜)や窒化アルミニウム膜(AlN膜)等を正の膨張係数埋め込み材として使っても良い。
続いて、通常のLSI製造工程を用いて、本例に係る半導体装置を製造する。
この実施形態に係る半導体装置および製造方法によれば、少なくとも上記と同様の効果が得られる。さらに、本例によれば、少なくとも以下(5)の効果が得られる。
次に、図17乃至図20を用いて、第2の実施形態に係る半導体装置について説明する。この実施形態は、上記4−1.に係る負の膨張係数を有する素子分離絶縁膜により、一軸方向に引張り応力を印加する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図17および図18を用いて、この発明の第2の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、チャネル長方向に沿った素子分領域中に、負の膨張係数を有する第2素子分離絶縁膜11−2が更に埋め込み配置されている点で、上記第1の実施形態に係る半導体装置と相違する。
pMOSトランジスタは、半導体基板10−1上に設けられるゲート絶縁膜Gox、ゲート絶縁膜Gox上に設けられるゲート電極G、ゲート電極Gを挟むように半導体基板12中に隔離して設けられるソースSまたはドレインD、ゲート電極Gの側壁に設けられるスペーサ15、およびコンタクト配線SC,DCを備える。このnMOSトランジスタは、導入されたn型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
スペーサ15は、例えば、シリコン窒化(SiN)膜等により形成される。
コンタクト配線SC,DCは、ソースSおよびドレインD上における層間絶縁膜17中に設けられる。また、コンタクト配線SC,DCの一部は、第1素子分離絶縁膜11−1のフリンジ部分20上に設けられる。
第2素子分離絶縁膜11−2は、半導体基板10−1における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりnMOSトランジスタに引張り応力(Tensile Stress)を加える。
次に、図19および図20を用いて、この発明の第2の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、pMOSトランジスタの駆動動作時には、上記の構成において、ソース電圧Vs、ドレイン電圧Vd、および所定の正のゲート電圧Vgが与えられる。すると、ゲート電極G下の半導体基板10−1中に形成されたチャネルCHに、キャリアである電子が移動することにより、ソースSドレインD間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Vd等の印加電圧やスイッチング電流等により、動作熱が発生する。
次に、図21乃至図31を用いて、第3の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、上記4−1.に係る正および負の膨張係数を有する素子分離絶縁膜により、二軸方向の応力を印加する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図21および図22を用いて、この発明の第1の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、チャネル長方向に沿った素子分領域中に、負の膨張係数を有する第2素子分離絶縁膜11−2が更に埋め込み配置されている点で、上記第1の実施形態に係る半導体装置と相違する。換言すると、本例では、nMOSトランジスタを囲むように、素子分離絶縁領域における半導体基板10−1中に、チャネル長方向に沿って負の膨張係数を有する第2素子分離絶縁膜11−2が配置され、チャネル幅方向に沿って正の膨張係数を有する第1素子分離絶縁膜11−1が配置されている。
本例では、素子形成面が(100)面方位の半導体基板10−1上に、チャネル長方向が<100>方向に沿って配置されるpMOSトランジスタを一例に挙げる。
nMOSトランジスタは、半導体基板10−1上に設けられるゲート絶縁膜Gox、ゲート絶縁膜Gox上に設けられるゲート電極G、ゲート電極Gを挟むように半導体基板12中に隔離して設けられるソースSまたはドレインD、ゲート電極Gの側壁に設けられるスペーサ15、およびコンタクト配線SC,DCを備える。このnMOSトランジスタは、導入されたn型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
スペーサ15は、例えば、シリコン窒化(SiN)膜等により形成される。
コンタクト配線SC,DCは、ソースSおよびドレインD上における層間絶縁膜17中に設けられる。また、コンタクト配線SC,DCの一部は、第1素子分離絶縁膜11−1のフリンジ部分20上に設けられる。
第2素子分離絶縁膜11−2は、半導体基板10−1における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりnMOSトランジスタに引張り応力(Tensile Stress)を加える。
次に、図23および図24を用いて、この発明の第1の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、nMOSトランジスタの駆動動作時には、上記の構成において、ソース電圧Vs、ドレイン電圧Vd、および所定の正のゲート電圧Vgが与えられる。すると、ゲート電極G下の半導体基板10−1中に形成されたチャネルCHに、キャリアである電子が移動することにより、ソースSドレインD間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Vd等の印加電圧やスイッチング電流等により、動作熱が発生する。
次に、図26乃至図31を用いて、第3の実施形態に係る半導体装置の製造方法を説明する。この説明においては、図25に示すタイミングチャートに則して説明する。
続いて、図26に示すように、半導体基板10−1の素子分離領域EIR(Element Isolation Region)に、例えば、RIE(Reactive Ion Etching)法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、CVD(chemical vapor deposition)法を用いてシリコン酸化(SiO2)膜等を埋め込み、シリコン酸化膜21を形成する。
<作用効果>
第3の実施形態に係る半導体装置および製造方法によれば、少なくとも下記(2)乃至(5)の効果が得られる。
上記のように、nMOSトランジスタが動作する際等に発生する動作熱が第1,第2素子分離絶縁膜11−1,11−2に伝導することにより、チャネル長方向<100>に沿って圧縮応力CSが発生し、チャネル幅方向<001>に沿って引張り応力TSが更に発生する。結果、チャネル領域CHに、チャネル幅方向に沿って引張り応力が更に加えられる。
チャネル領域CHに加えられる圧縮応力CSと引張り応力TSの大きさは、第1,第2素子分離絶縁膜11−1,11−2の、例えば、体積等に比例して増大する。
次に、図32乃至図44を用いて、第5の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、上記3.および4−3.に係る導電型に対して有利な面方位と、さらに正および負の膨張係数を有する素子分離絶縁膜により一軸方向の応力を印加する一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図32および図33を用いて、第4の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、素子形成面が(110)面方位および(100)面方位からなるハイブリッド基板(Hybrid substrates)上に、チャネル長方向が<−110>方向に沿ってpMOSトランジスタ,<100>方向に沿ってnMOSトランジスタが交互に隣接して配置されている。
次に、図34および図35を用いて、第4の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
次に、図36乃至図44を用いて、第4の実施形態に係る半導体装置の製造方法について説明する。
ハイブリッド基板の製造方法
まず、図36(a),(b)乃至図38(a),(b)を用いて、第4の実施形態に係る半導体装置の製造方法に用いるハイブリッド基板の製造方法について説明する。この説明において、図36(a)乃至図38(a)は、素子形成面が(110)面方位の半導体基板の製造方法であり、図36(b)乃至図38(b)は、素子形成面が(100)面方位の半導体基板の製造方法である。
次に、図39乃至図44を参照し、上記製造したハイブリッド基板を用いて、本例に係る半導体装置の製造方法を説明する。この説明では、素子形成面が(100)面方位の半導体基板(SOI基板)を用いる例に挙げて、以下説明する。
第4の実施形態に係る半導体装置および製造方法によれば、少なくとも上記(1)乃至(5)の効果が得られる。さらに、本例では、少なくとも以下の(6)、(7)に示す効果が得られる。
さらに本例では、素子形成面が(110)面方位および(100)面方位からなるハイブリッド基板上に、チャネル長方向が<−110>方向に沿ってpMOSトランジスタ,<100>方向に沿ってnMOSトランジスタが交互に隣接して配置されている。そのため、上記4−2.において説明したように、n型、p型トランジスタのそれぞれに対して、移動度の向上に対して有利な(100)面方位、(110)面方位が配置される。そのため、移動度の向上に対してより有利である。
また、例えば、SiGeや歪みSi等のいわゆる歪み半導体基板を用いた場合には、製造プロセスや製造装置が増えるため、製造コストが増大する傾向にある。
次に、第5の実施形態に係る半導体装置について、図45および図46を用いて説明する。この実施形態は、複数のnMOS、pMOSトランジスタに二軸方向に応力を印加する一例に関するものである。この説明において、上記第4の実施形態と重複する部分の詳細な説明を省略する。
図45を用いて、本例に係る半導体装置の構成例について説明する。図示するように、第5の実施形態に係る半導体装置は、トランジスタnMOS1,nMOS2,pMOS1,pMOS2を囲むように、素子分離絶縁領域における半導体基板10−1、10−2中にも、チャネル長方向に沿って、負の膨張係数を有する第2素子分離絶縁膜11−2Bが更に配置されている点で、上記第4の実施形態と相違する。換言すると、本例では、トランジスタnMOS1,nMOS2,pMOS1,pMOS2を囲むように、素子分離絶縁領域における半導体基板10−1、10−2中に、チャネル幅方向およびチャネル長方向に沿って、第1、第2素子分離絶縁膜11−1,11−2A,11−2Bが配置されている点で、上記第4の実施形態と相違している。
次に、図46を用いて、第5の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
第5の実施形態に係る半導体装置および製造方法によれば、少なくとも上記(1)乃至(7)に示す効果が得られる。
Claims (5)
- 素子形成面が(110)面方位の半導体基板上に、チャネル長方向が<−110>方向に沿って配置される絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第1素子分離絶縁膜とを具備すること
を特徴とする半導体装置。 - 前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル幅方向に沿って引張り応力を加える第2素子分離絶縁膜を更に具備すること
を特徴とする請求項1に記載の半導体装置。 - 前記絶縁ゲート型電界効果トランジスタのキャリアは、電子またはホールであること
を特徴とする請求項2に記載の半導体装置。 - 素子形成面が(110)面方位の半導体基板上に、チャネル長方向が<−110>方向に沿って配置されるp型絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記p型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第1素子分離絶縁膜と、
素子形成面が(100)面方位の半導体基板上に、チャネル長方向が<100>方向に沿って配置されるn型絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記n型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第2素子分離絶縁膜とを具備すること
を特徴とする半導体装置。 - 前記第1素子分離絶縁膜は、SiO2膜,A12O3膜,またはAlN膜のいずれかを含んで形成され、
前記第2素子分離絶縁膜は、アモルファスマトリックス層と前記アモルファスマトリックス層中に散在される結晶体とを有するガラスセラミックス層、またはHfW2O2層を含んで形成されること
を特徴とする請求項2乃至4のいずれか1項に記載の半導体装置。
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