JP5179200B2 - 高性能ｃｍｏｓ技術のための低コストの歪みｓｏｉ基板 - Google Patents

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Description

本発明は、半導体製造に関し、より特定的には、歪み半導体オン・インシュレータ（strainedsemiconductor-on-insulator、ＳＳＯＩ）基板を製造する方法に関する。本発明はまた、ＳＳＯＩ基板の上にデバイスを製造する方法も提供する。
半導体産業においては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の半導体チャネルに歪みを導入することによって、デバイス性能を高めることができることがよく知られている。歪み半導体チャネルは、例えば、緩和されたＳｉＧｅ材料上にＳｉをエピタキシャルに堆積させることによって生成することができる。歪みは、ＳｉとＳｉＧｅとの間の格子面間隔の違いから生じる。
従来の歪みＳｉは、典型的には、比較的厚い（約５００ｎｍ又はそれより大きいオーダーの）ＳｉＧｅ層を用いて、比較的薄い（約２０ｎｍ又はそれより少ないオーダーの）Ｓｉの上部層上に歪みを与える。より大きいＧｅ原子が、Ｓｉの上部格子を引き伸ばすか又は歪ませ、結果としてトランジスタが顕著に改善される。しかしながら、ＳｉＧｅ層の存在により、材料とプロセスの統合問題がもたらされる。高性能の相補型金属酸化膜半導体（ＣＭＯＳ）技術のために活性Ｓｉ及びＳｉＧｅ層を薄層化する必要性が、ＳｉＧｅ層の上にトランジスタを構築するアプローチを非常に困難にしている。
歪み半導体ダイレクトリ・オン・インシュレータ（strained semiconductor directly-on-insulator、ＳＳＤＯＩ、又は単にＳＳＯＩ）構造はＳｉＧｅ層を迂回し、これにより、より高いデバイス性能が提供されると同時に、材料とプロセスの統合問題が排除される。
従来技術において、ＳＳＯＩは、典型的には、層転写プロセスを用いて製造される。このようなプロセスにおいては、最初に、極薄のＳｉ層（約３０ｎｍ又はそれより少ないオーダーの）が、緩和されたＳｉＧｅ層上にエピタキシャルに形成される（すなわち、層ごとの成長）。次に、酸化物層が、極薄の歪みＳｉ層の上に形成される。水素がＳｉＧｅ層にイオン注入された後、ウェハが反転され、ハンドル基板に接合される。高温（８００℃又はそれより高いオーダーの）プロセスが、元のウェハの大部分を剥離により除去し、酸化物層の上に歪みＳｉ及びＳｉＧｅ層を残す。代替的に、化学的表面活性化方法を用いて、より低温（約２００℃から約４００℃までのオーダーの）でウェハを剥離することもできる。次いで、ＳｉＧｅ層が完全に除去され、トランジスタが、残りの極薄の歪みＳｉ上に製造される。
ＳＳＯＩ基板を製造する上述の従来技術の方法は、エピタキシャル成長及びその後のウェハ接合プロセスを必要とするため、複雑で費用がかかる。したがって、エピタキシャル成長及びウェハ接合を用いる必要性を排除する、費用対効果が大きく、かつ、新しく改善されたＳＳＯＩ（又は、ＳＳＤＯＩ）を製造する方法が必要とされる。
本発明は、エピタキシャル成長及びその後のウェハ接合処理ステップを回避するＳＳＯＩ構造を製造する、費用対効果が大きく簡単な方法を提供する。本発明によると、ＳＯＩ基板上に歪み半導体領域を生成するために、歪み記憶技術が用いられる。半導体領域が歪んでいるので、歪み半導体領域上に形成されたトランジスタは、より高いキャリア移動度を有する。
本発明の方法は、（ｉ）薄いアモルファス化層を生成するための、ＳＯＩ基板の上部半導体層へのイオン注入と、（ｉｉ）アモルファス化層上への高応力膜の堆積と、（ｉｉｉ）アモルファス化層を再結晶させるための熱アニールと、（ｉＶ）高応力膜の除去とを含む。再結晶プロセスの間、ＳＯＩ基板は応力を受けたので、最終的な半導体デバイス（すなわち、ＳＯＩ）層も、応力を受ける。応力の量及び応力の極性（引張又は圧縮）は、高応力膜のタイプ及び厚さによって制御することができる。本発明において用いられる高応力膜は、窒化物、酸化物、又は他の高応力誘電体材料から構成することができる。
大まかに言うと、本発明の方法は、
半導体オン・インシュレータの上部半導体層の上面上にアモルファス化層を形成するステップと、
アモルファス化層上に高応力膜を形成するステップと、
再結晶化アニールを行うステップであって、上部半導体層及びアモルファス化アニールは、高応力膜のものと同じ歪み極性を有する歪み半導体層に再結晶化される、ステップと、
高応力膜を除去するステップと
を含む。
一連の繰り返される堆積及びパターン形成プロセスを用いて、局所化された応力領域を形成し、選択された領域に引張歪み半導体領域及び圧縮歪み半導体領域を生成することが可能である。最適化されたデバイス性能のために、引張歪み半導体領域の上にｎＦＥＴを構築することができ、圧縮歪み半導体領域の上にｐＦＥＴを構築することができる。
ここで、歪み半導体オン・インシュレータ（ＳＳＯＩ）基板を製造する方法、及びＳＳＯＩ基板の上にデバイスを製造する方法を提供する本発明が、本出願に添付する以下の説明及び図面を参照することによって、より詳細に説明される。本出願の図面は、例証目的のための提供されるものであり、よって、縮尺通りに描かれていないことが留意される。
以下の説明においては、本発明の完全な理解を提供するために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術などの多数の特定の詳細が示される。しかしながら、これらの特定の詳細なしで、実行可能な代替的なプロセスの選択肢を用いて本発明を実施できることが、当業者には理解されるであろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは詳細に説明されていない。
層、領域、又は基板のような要素が、別の要素「上に(on)」又は別の要素「の上に（over）」あるものとして言及されるとき、該要素が他の要素の真上にあってもよく、介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「真上に（directlyon）」又は別の要素の「すぐ上に（directly over）」あるものとして言及されるとき、介在する要素は存在しない。要素が、別の要素の「下に（beneath）」又は「下方に（under）」あるものとして言及されるとき、該要素が他の要素の真下又は下方にあってもよく、或いは介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素の「真下に（directlybeneath）」又は「すぐ下方に（directly under）」あるものとして言及されるとき、介在する要素は存在しない。
ここで、本出願において用いられる初めの半導体オン・インシュレータ（ＳＯＩ）基板１０を示す図１を参照する。ＳＯＩ基板１０は、下部半導体層１２と、埋込み絶縁層１４と、上部半導体層１６とを含む。結晶若しくは非結晶酸化物、或いは、結晶若しくは非結晶窒化物を含む埋込み絶縁層１４は、上部半導体層１６を下部半導体層１２から分離する。埋込み絶縁層１４は、酸化物であることが好ましい。埋込み絶縁層１４は、（示されるように）連続的なものであっても、又は非連続的なものであってもよい。非連続的な埋込み絶縁層があるとき、埋込み絶縁層は、半導体材料で囲まれた別個のアイランドとして存在する。
上部半導体層１６及び下部半導体層１２は、同じ又は異なる半導体材料、好ましくは同じ半導体材料を含むことができる。ＳＯＩ基板１０の上部及び下部半導体層として用い得る適切な半導体材料は、これらに限られるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他の全てのＩＩＩ／Ｖ族化合物半導体を含む。典型的には、ＳＯＩ基板１０の上部及び下部半導体層は、Ｓｉ含有半導体材料であり、Ｓｉが最も好ましい。
ＳＯＩ基板１０の半導体層は、単結晶配向を有してもよく、又は、異なる結晶配向から構成されてもよい。本発明のさらに別の実施形態においては、上部半導体層１６は、異なる結晶配向の領域を有し、このことは、ＦＥＴの性能を高める特定の結晶方位の上にＦＥＴを製造することを可能にする。例えば、（１１０）結晶方位の領域上にｐＦＥＴを形成することができ、（１００）結晶方位の領域上にｎＦＥＴを形成することができる構造体を提供することを可能にする「ハイブリッド」ＳＯＩ基板を形成することができる。
ＳＯＩ基板は、例えば、酸素イオン注入による分離（separation by ion implantation of oxygen、ＳＩＭＯＸ）プロセスを含む標準的なプロセスを用いて、又は層転写プロセスによって形成することができる。ハイブリッドＳＯＩ基板は、同じく当業者には周知の技術を用いて形成することができる。
ＳＯＩ基板１０の上部半導体層１６の厚さは、約１０ｎｍから約１５０ｎｍまでであり、約５０ｎｍから約１００ｎｍまでの厚さが、さらにより典型的である。処理後、ＳＯＩ基板１０の上部半導体層１６が、上記の範囲内にない場合には、エッチングのような薄層化ステップを用いて、上述の厚さを有する上部半導体層１６を提供することができる。ＳＯＩ基板１０の埋込み絶縁層１４は、約２５ｎｍから約３００ｎｍまでの厚さを有し、約５０ｎｍから約１００ｎｍまでの厚さが、さらにより典型的である。ＳＯＩ基板１０の下部半導体層１２の厚さは、本出願には重要でない。
本発明のこの時点で、当業者には周知の従来の技術を用いて、トレンチ分離領域（図１には示されていない）をＳＯＩ基板１０内に形成することができる。例えば、リソグラフィ、エッチング、及び酸化物のようなトレンチ充填物でのトレンチ充填によって、トレンチ分離領域を形成することができる。化学機械研磨のような平坦化プロセスが、トレンチ充填ステップの後に続くことも可能である。図６は、トレンチ分離領域２０が存在する実施形態を示す。
次に、ＳＯＩ基板の表面に、すなわち上部半導体層１６の表面に、アモルファス化層２２が形成され、例えば、図２に示される構造体を提供する。アモルファス化層２２は、ＳＯＩ基板１０内に、元素周期表のＩＶ族からの少なくとも１つのイオンのイオン注入によって形成される。アモルファス化層２２を形成する際に用い得るＩＶ族イオンの例は、例えば、Ｓｉ、Ｇｅ、Ｃ、又はこれらのいずれかの組み合わせを含む。アモルファス化層２２は、ＳＯＩ基板１０の上部半導体層１６の上面から、上面の下方に約５ｎｍから５０ｎｍの深さに至るまで延びる。
上述のように、アモルファス化層２２は、ＳＯＩ基板１０の上部半導体層１６内に、元素周期表のＩＶ族からの少なくとも１つのイオンのイオン注入によって形成される。アモルファス化層２２を形成する際に用いられるイオン注入のための典型的な条件は、約５×１０１４原子／ｃｍ３から約５×１０１５原子／ｃｍ３までのイオン・ドーズ量と、約５ＫｅＶから約５０ＫｅＶまでの加速エネルギーとを含む。他の条件が上述のようなアモルファス化層２２を形成する場合には、他のイオン注入条件を用いることもできる。
本出願の幾つかの実施形態（図示せず）においては、イオン注入を行う前に、上部半導体層１６の上に酸化物を形成することができる。酸化物は、熱酸化プロセス、或いは、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）のような従来の堆積プロセスによって形成することができ、酸化物を形成する際に、化学溶液堆積を用いることができる。ＳＯＩ基板１０の上部半導体層１６の上に酸化物が存在するとき、酸化物は、典型的に、約２ｎｍから約１００ｎｍまでの厚さを有し、約５ｎｍから約２０ｎｍまでの厚さが、さらにより典型的である。
形成される酸化物層は、アモルファス化層２２を形成した後、構造体内に残してもよく、或いは、アモルファス化層２２を形成した後、構造体から完全に又は部分的に除去することができる。従来の剥離プロセスを用いて、酸化物を構造体から完全に除去することができる。酸化物が部分的に除去される場合、構造体内に残すために、酸化物の上にブロックマスクが形成され、その後、従来の剥離プロセスを用いて、ブロックマスクによって保護されていない酸化物を除去する。次に、当業者には周知の従来の手段を用いて、構造体からブロックマスクを除去する。
ＳＯＩ基板１０の上面にアモルファス化層２２を少なくとも形成した後、アモルファス化層２２の露出された上面に、少なくとも１つの高応力膜２４が形成される。高応力膜２４を含むこうした構造体が、例えば、図３に示される。「高応力膜」とは、約５００ＭＰａ又はそれより大きい応力値を有する膜を意味する。少なくとも１つの高応力膜２４は、例えば、窒化物、高密度酸化物、又はこれらのいずれかの組み合わせのような、いずれかの応力誘起材料を含むことができる。典型的には、少なくとも１つの高応力膜２４は、窒化物である。
高応力膜２４は、例えば、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ支援ＣＶＤ（ＰＥＣＶＤ）、急速加熱ＣＶＤ（ＲＴＣＶＤ）、又は、ＢＴＢＡＳベースの（アンモニアと反応したＣ８Ｈ２２Ｎ２Ｓｉ）ＣＶＤなどの種々の化学気相堆積（ＣＶＤ）プロセスによって形成することができ、ここで、ＢＴＢＡＳは、ＣＢＤの適用のための新しい有機金属前駆体である。ＢＴＢＡＳベースのＣＶＤは、高応力を有する低温窒化膜を提供する。高応力膜２４は、引張応力（典型的には、後にｎＦＥＴが形成されるとき）、又は圧縮応力（典型的には、後にｐＦＥＴが形成されるとき）がかかった状態にすることができる。
応力膜２４の厚さは、堆積される応力膜のタイプ、及び、これを形成する際に用いられる堆積プロセスによって変わり得る。典型的には、応力膜２４は、約１０ｎｍから約５００ｎｍまでの厚さを有し、約２０ｎｍから約２００ｎｍまでの厚さが、さらにより典型的である
本発明の幾つかの実施形態においては、アモルファス化層２２の他の領域に圧縮応力膜を形成しながら、アモルファス化層２２のある領域上に引張応力膜を形成することができる。このような構造体は、ブロックマスク及び種々の応力膜の上述の堆積を用いて形成される。
ここで、高温アニール及び応力膜２４の除去を行った後に形成される構造体を示す図４を参照する。図４において、参照番号２６が、埋込み絶縁層１４の上に形成された歪み半導体層を示す。本発明によると、歪み半導体層２６は、応力膜２４のものと同じ応力値及び極性を有する。
本発明において用いられる高温アニールは、アモルファス化層２２を再結晶化することができるアニール・ステップである。高温（又は再結晶化）アニールは、典型的には、約６００℃から約１０００℃までの温度で行われ、約６５０℃から約７００℃までの温度が、さらにより典型的である。典型的には、アニールは、例えば、Ｈｅ、Ａｒ、Ｎｅ、又はこれらの混合物のような不活性雰囲気中で行われる。再結晶化アニールの時間は、アモルファス化層２２の厚さ、及びアニール自体の温度によって変わり得る。典型的には、再結晶化アニールの時間は、約１分から約６０分までであり、約３０分間が、さらにより典型的である。
再結晶化プロセスは、上にある高応力膜２４から高応力を受けるので、アモルファス化層２２を含む上部半導体層１６が、高度に歪んだ半導体層２６に再結晶化される。
次に、高応力膜２４が、エッチング及び／又は化学機械研磨を含む従来の剥離プロセスを用いて除去され、図４に示される構造体を提供する。
図５は、アモルファス化アニール及び「デュアル」応力層の除去後に、アモルファス化層２２のある領域上に引張応力膜が形成され、アモルファス化層２２の他の領域上に圧縮応力膜が形成された実施形態を示す。図５において、参照番号２６ｃは、圧縮応力を受けている半導体材料を示し、参照番号２６ｔは、引張応力を受けている半導体材料を示す。
次に、例えば、電界効果トランジスタ（ＦＥＴ）のような少なくとも１つの相補的金属酸化膜半導体（ＣＭＯＳ）デバイスが、歪み半導体層２６の活性領域上に形成される。形成されるＦＥＴの極性は、高度に歪んだ半導体層２６が圧縮歪みを受けているか、又は引張歪みを受けているかによって決まる。歪み半導体層２６が圧縮歪みを受けているとき、ｐＦＥＴが上に形成される。歪み半導体層２６が引張歪みを受けているとき、ｎＦＥＴが形成される。図６は、引張歪み領域上にｎＦＥＴ２８を形成し、圧縮歪み領域上にｐＦＥＴ３０を形成した後の図５の構造体を示す。
存在する各々のＦＥＴは、従来のＣＭＯＳプロセスを用いて形成される。１つの方法は、歪み半導体層２６上にゲート誘電体及びゲート導体を含む層状スタックを形成するステップを含む。ゲート誘電体は、酸化のような熱プロセスによって、又は化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、蒸着、原子層堆積及び他の同様な堆積プロセスのような従来の堆積プロセスによって形成することができる。ゲート導体は、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、めっき、蒸着、原子層堆積等のような堆積プロセスによって形成される。ポリＳｉ又はＳｉＧｅゲートが用いられるとき、導電性材料は、その場（in-situ）ドープすることができ、又はイオン注入による堆積後に生じてもよい。注入マスク及びイオン注入は、異なる導電率のＦＥＴを形成するために用いられる。層状スタックの形成に続いて、リソグラフィ及びエッチングによって、少なくともゲート導体（及び随意的にゲート誘電体）がパターン形成される。次に、熱プロセスを用いて、不動態化層を形成することができる。その後、イオン注入及びアニールによって、Ｓ／Ｄ拡張部が形成される。次に、側壁スペーサが、堆積及びエッチングによって形成され、その後、Ｓ／Ｄ領域が、イオン注入及びアニールによって形成される。Ｓ／Ｄ拡張部を活性化させるために用いられるアニール・ステップを省略し、Ｓ／Ｄ領域の活性化の際に活性化が行われてもよい。
ＦＥＴを形成する別のプロセスは、置換ゲート・プロセスを含む。置換ゲート・プロセスは、非常に短いチャネル長（約０．５ミクロン又はそれより小さいオーダーの）を有するＦＥＴを提供するための手段を提供する。置換ゲート・プロセスは、歪み半導体層上にダミー・ゲート領域を形成することと、ダミー・ゲート領域を含む歪み半導体層上に平坦化誘電体を形成することと、構造体を平坦化して、ダミー・ゲート領域の上部を露出させることと、ダミー・ゲート領域を除去することと、平坦化誘電体の露出された側壁上にスペーサを形成することと、その後にゲート誘電体及びゲート導体を形成することとを含む。
ゲート誘電体、ゲート導体及びスペーサの材料は、従来のものであり、当業者には周知である。例えば、ゲート誘電体は、酸化物、窒化物、酸窒化物、又はそれらの組み合わせ及び多層構造とすることができる。ゲート導体は、ドープされたポリＳｉ、ドープされたＳｉＧｅ、元素状金属、少なくとも１つの元素状金属を含む合金、金属シリサイド、金属窒化物、又はそれらの多層構造を含むことができる。拡散障壁が、随意的に存在し、多層の導電性スタックを分離してもよい。スペーサは、絶縁酸化物、窒化物、又は酸窒化物からなる。
上記の実施形態は、応力膜２４がＳＯＩ基板の上に形成される場合を示すが、本発明は、応力膜がＳＯＩ基板の下に形成される場合、又は応力膜がＳＯＩ基板の上下に形成される場合も考える。歪みシリコン層の位置は、イオン注入ステップ中及びアモルファス化層形成ステップ中に、注入エネルギー及びドーズ量を調整することよって変更することができる。
本発明は、特にその好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及び他の変更をなし得ることを理解するであろう。したがって、本発明は、本明細書に説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図される。
本発明において用い得る初めのＳＯＩ基板を示す（断面図による）図形表示である。 ＳＯＩ基板の上面にアモルファス化層を形成した後の図１の構造体を示す（断面図による）図形表示である。 高応力膜を堆積した後の図２の構造体を示す（断面図による）図形表示である。 再結晶アニール及び高応力膜の除去を行った後の図３の構造体を示す（断面図による）図形表示である。 本発明の方法を用いて形成することができる歪みＳＯＩ基板を示す（断面図による）図形表示であり、示される実施形態において、歪みＳＯＩ基板は、分離領域によって分離された圧縮歪み領域及び引張歪み領域を含む。 圧縮歪み領域上にｐＦＥＴを形成し、引張歪み領域上にｎＦＥＴを形成した後の図５の構造体を示す（断面図による）図形表示である。
符号の説明
１０：半導体オン・インシュレータ（ＳＯＩ）基板
１２：下部半導体層
１４：埋込み絶縁層
１６：上部半導体層
２０：トレンチ分離領域
２２：アモルファス化層
２４：高応力膜
２６：歪み半導体層
２６ｃ：圧縮応力を受けている半導体材料
２６ｔ：引張応力を受けている半導体材料
２８：ｎＦＥＴ
３０：ｐＦＥＴ

Claims (12)

  1. 歪み半導体オン・インシュレータを製造する方法であって、
    半導体オン・インシュレータの上部半導体層の上面にアモルファス化層を形成するステップと、
    前記アモルファス化層上に高応力膜を形成するステップと、
    アニールによって、前記上部半導体層及び前記アモルファス化層を、前記高応力膜のものと同じ歪み極性を有する歪み半導体層に再結晶化する、ステップと、
    前記高応力膜を除去するステップと、
    を含む方法。
  2. 前記アモルファス化層を形成する前記ステップは、元素周期表のＩＶ族から選択される少なくとも１つのイオンのイオン注入を含む、請求項１に記載の方法。
  3. 前記ＩＶ族のイオンは、Ｓｉ、Ｇｅ、Ｃ、又はそれらのいずれかの組み合わせを含む、請求項２に記載の方法。
  4. 前記イオン注入は、５×１０１４原子／ｃｍ３から５×１０１５原子／ｃｍ３までのイオン・ドーズ量及び５ＫｅＶから５０ＫｅＶまでの加速エネルギーを用いて行われる、請求項２に記載の方法。
  5. 前記アモルファス化層を形成する前に、前記上部半導体層上に酸化物層を形成するステップをさらに含む、請求項１に記載の方法。
  6. 前記高応力膜を形成する前記ステップは、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ支援ＣＶＤ（ＰＥＣＶＤ）、急速加熱ＣＶＤ（ＲＴＣＶＤ）、又はＢＴＢＡＳ（アンモニアと反応したＣ８Ｈ２２Ｎ２Ｓｉ）ベースのＣＶＤのいずれか一つを含む、請求項１に記載の方法。
  7. 前記高応力膜は、圧縮歪み又は引張歪みを有する、請求項１に記載の方法。
  8. 前記高応力膜を形成する前記ステップは、前記アモルファス化層の選択された領域の上に第１の歪み極性材料を堆積させることと、前記アモルファス化層の他の領域の上に第２の歪み極性材料を堆積させることとを含み、前記第１の歪み極性は前記第２の歪み極性とは異なる、請求項１に記載の方法。
  9. 前記アニールは、６００℃から１０００℃までの温度で行われる、請求項１に記載の方法。
  10. 歪み半導体オン・インシュレータ上にＣＭＯＳデバイスを製造する方法であって、
    半導体オン・インシュレータの上部半導体層の上面にアモルファス化層を形成するステップと、
    前記アモルファス化層上に高応力膜を形成するステップと、
    前記上部半導体層及び前記アモルファス化層を、前記高応力膜のものと同じ歪み極性を有する歪み半導体層に再結晶化する、ステップと、
    前記高応力膜を除去するステップと、
    前記歪み半導体層上に少なくとも１つのＣＭＯＳデバイスを形成するステップと
    を含む方法。
  11. 前記第１の歪み極性が圧縮であり、前記第２の歪み極性が引張である、請求項１０に記載の方法。
  12. ｎＦＥＴは引張応力領域上に形成され、ｐＦＥＴは圧縮応力領域内に形成される、請求項１１に記載の方法。
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