CN104835744B - 具有松弛硅/锗鳍片的集成电路 - Google Patents

具有松弛硅/锗鳍片的集成电路 Download PDF

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Abstract

本发明涉及具有松弛硅/锗鳍片的集成电路，提供具有松弛硅和锗鳍片的集成电路以及制造此类集成电路的方法。该方法包括在结晶硅衬底上方形成结晶硅和锗复合层，其中，复合层晶格松弛。在该复合层中形成鳍片，以及在该鳍片上方形成栅极。移除位于该栅极的相对侧上的该鳍片的部分，以形成漏极开口及源极开口，并分别在该源极开口及漏极开口中形成源极及漏极。

Description

具有松弛硅/锗鳍片的集成电路
技术领域
本发明通常涉及集成电路以及制造集成电路的方法，尤其涉及具有鳍式场效应晶体管的集成电路，这些鳍式场效应晶体管中的鳍片为松弛硅/锗。
背景技术
传统的鳍式场效应晶体管(finned field effect transistor；FinFET)通过使用单晶硅作为鳍形沟道中的半导体来制造。在“P”型FinFET的源极及漏极中使用硅锗合金以诱导与松弛晶格相比具有较高电子迁移率的应变晶格。锗原子大于硅原子，因此在硅结晶结构上方生长的锗/硅结晶结构应变。不过，当鳍片的宽度降低时，结晶应变量被限制，因为鳍片的较小区域没有足够的强度或面积来支持大的结晶应变。因此，在极小的FinFET中，应变晶格的优势减弱，但总体诱导鳍片应力水平仍然很高。源极及漏极中的锗浓度也被限制。锗浓度可在0至100％之间梯度变化，但要求一定的体积。如果对于特定体积，浓度梯度太大，则浓度梯度产生的应变超过结晶结构的容量，因此晶格断裂或破裂且硅/锗晶格松弛。当FinFET的尺寸缩小时，源极/漏极的体积缩小，从而限制针对特定体积的锗浓度梯度。
通常使用金属接触来建立与源极及漏极的表面的电性连接。在金属/半导体结处的潜在能障被称为肖特基能障(Schottky barrier)。肖特基能障要求在任意电流流动以前在接触上施加最小电压，且大的肖特基能障降低FinFET的性能。金属与锗连接的肖特基能障显着低于金属与硅连接的肖特基能障。因此，通过增加建立电性连接的源极及漏极的表面处的锗浓度可提升FinFET性能。不过，保持应变源极及漏极与硅鳍片的愿望阻碍具有高浓度锗的源极及漏极的形成，因为如上所述，在不充足的体积上的高锗浓度梯度破坏并松弛结晶结构。
FinFET包括“N”型及“P”型，且针对每种类型使用不同的或变化的制程步骤。例如，“N”型FinFET经常使用外延生长来制造硅鳍片，但使用独立的外延生长步骤来制造“P”型FinFET的锗和硅鳍片。这导致重复的外延生长及相关制程步骤来制造FinFET，从而增加制造成本及复杂性。通常，这也增加“N”型与“P”型FinFET之间的间距要求，从而不期望地增加总体芯片面积。
因此，想要开发一种方法及集成电路，其针对“N”型及“P”型FinFET具有类似结构，因此能够限制制造步骤的重复。另外，想要制造“P”型FinFET，其在电性接触与源极及漏极的连接处具有极高的锗浓度，因此能够降低肖特基能障。而且，从下面结合附图以及该背景技术所作的详细说明以及权利要求中将清楚本揭露的其它想要的特征及特性。
发明内容
本发明提供集成电路以及制造这些集成电路的方法。在一个示例实施例中，一种制造集成电路的方法包括在结晶硅衬底上方形成结晶硅和锗复合层，其中，复合层晶格松弛。在该复合层中形成鳍片，以及在该鳍片上方形成栅极。移除位于该栅极的相对侧上的该鳍片的部分，以形成漏极开口及源极开口，并分别在该源极开口及漏极开口中形成源极及漏极。
在另一个示例实施例中，一种制造集成电路的方法包括在硅衬底上方形成多个硅和锗鳍片，其中，该些鳍片中的晶格松弛。将该些鳍片划分为为“N”型鳍式场效应晶体管指定的N鳍片以及为“P”型鳍式场效应晶体管指定的P鳍片。在该些鳍片上方形成多个伪栅极，以及移除位于该伪栅极的相对侧上的该些鳍片的部分，以形成多个源极开口及漏极开口。掩蔽该些N鳍片，并针对该些P鳍片，分别在该源极开口及该漏极开口中形成源极及漏极，其中，该源极及漏极包括结晶硅和锗。掩蔽该些P鳍片，并针对该些N鳍片，分别在该源极开口及该漏极开口中形成源极及漏极，其中，该源极及漏极包括约90质量百分比或更高的结晶硅。
在又一个示例实施例中，一种集成电路包括鳍片，该鳍片具有位于结晶硅衬底上方的结晶硅和锗复合层。该鳍片的该复合层中的该结晶硅和锗松弛。栅极位于该鳍片上方，且源极及漏极与该复合层物理耦接。该源极及漏极为结晶硅，其具有应变的源极晶格及漏极晶格。
附图说明
下文中将结合附图说明各种实施例，这些附图中类似的附图标记代表类似的元件，以及其中：
图1至11显示依据示例实施例的集成电路及其制造方法，其中：
图1至2，5至9以及11显示集成电路及方法的剖视图；以及
图3至4以及10显示集成电路及方法的立体剖视图。
具体实施方式
下面的详细说明仅为说明性质，并非意图限制所述实施例的应用以及使用。而且，在前面的背景技术或下面的详细说明中呈现的任意理论并非意图限制本发明。
传统上，硅鳍片用于“N”型鳍式场效应晶体管(FinFET)，且混合硅和锗(Si/Ge)鳍片用于“P”型FinFET。这要求在制造“P”型FinFET的鳍片时掩蔽“N”型FinFET区域，反之亦然。这里的实施例考虑针对“N”型及“P”型FinFET都使用硅锗鳍片，以降低所需的制造步骤数目。在制程中松弛硅锗鳍片中的晶格。在鳍片上形成栅极结构以后，移除鳍片的相邻区域，以形成源极开口及漏极开口。接着，在该源极开口及该漏极开口中外延生长源极及漏极(S/D)。使用硅形成“N”型FinFET的源极及漏极，这样，由于较小的硅原子自鳍片中的松弛硅锗结晶形成晶格而使源极及漏极应变。该应变的源极及漏极提升“N”型FinFET中的电子迁移率及性能。已知多种不同的方法来形成硅上的接触，并可使用产生较低肖特基能障的方法。“P”型FinFET的源极和漏极由具有锗浓度梯度的硅和锗形成，以使源极和漏极的表面为基本纯的锗。纯锗与大多数金属不产生显着的肖特基能障，从而能够改进源极及漏极与金属接触之间的电性连接。
首先参照图1，提供衬底10。这里所用的术语“衬底”10将用以包括用于制造电性装置的半导体工业中传统使用的半导体材料。半导体材料包括单晶硅材料，例如通常用于半导体工业中的较纯的(95质量百分比硅或更高)或轻浓度杂质掺杂的单晶硅材料，及多晶硅材料，以及混合例如锗、碳等其它元素的硅。半导体材料也包括其它材料，例如较纯及杂质掺杂的锗、砷化镓、氧化锌、玻璃等。在一个示例实施例中，衬底10为单晶硅，例如块体硅晶圆(如图所示)。
例如通过扩散或离子注入在衬底10中注入衬底掺杂物12。对于扩散，衬底掺杂物12位于衬底10上或仅位于衬底10内，接着利用热扩散至衬底10内，以及在离子注入中，在电场的影响下向衬底10内注入离子。在一些实施例中，在离子注入后接着执行退火步骤。对于“P”型FinFET，通常使用砷或磷掺杂衬底10，但也可使用锑或其它材料。通常使用硼掺杂“N”型FinFET的衬底10，但也可使用铝、镓、铟或其它材料。通过阻碍电流通过衬底10在相邻鳍片之间流动，衬底掺杂物12用以隔离相邻FinFET的鳍片。可使用掩膜(未图示)隔离所选择的区域，因此针对“P”型及“N”型FinFET区域可使用不同的衬底掺杂物12。
现在请参照图2。在衬底10上方形成复合层14。这里所用的术语“上方”意味着“不接触上方”，即复合层14与衬底10之间可能存在中间层，以及“接触上方”，即复合层14物理接触衬底10。复合层14包括结晶硅和锗，且该锗可为约10质量百分比至约35质量百分比。在一个示例实施例中，通过自衬底10外延生长来形成复合层14，例如通过化学气相沉积或分子束外延，其中，衬底10暴露于原子锗和硅的反应气体或束。如需要，可添加离子掺杂材料。
在硅中具有标准结晶原子间距离，约5.4埃的自然晶格间距。衬底10中的结晶硅是“松弛的”，这意味着结晶体中的原子(硅原子)处于硅的自然结晶原子间距离。锗可以任意浓度自由代入结晶结构，但锗原子大于硅原子。因此，硅与锗混合的结晶体中的自然结晶原子间距离大于纯硅结晶体中的自然原子间距离。当在纯硅结晶体上生长硅锗结晶体时，因纯硅结晶体中的原子间距离纳入硅锗结晶体中而使硅锗的结晶结构应变。较大的锗原子在结晶体中产生较大的自然原子间距离，但硅衬底10的结晶结构阻碍硅锗结晶体以其较大的自然原子间距离形成。因此，硅锗结晶体平行于生长方向扭变，它是压缩应变。
复合层14包括松弛层16、松弛低缺陷层17、超陡后退阱18以及复合鳍片层20。松弛层16最先形成并以应变晶格开始，因为它与衬底10相比包括较高浓度的锗原子。通过改变松弛层16中的锗浓度来调整应变量。在一个示例实施例中，松弛层16为约25质量百分比锗以及约75质量百分比硅，且衬底10为约零百分比锗。松弛松弛层16的晶格，例如在其形成后在氮气环境中以约10分钟的时长在约850摄氏度(℃)下执行热处理来达成。在一个替代实施例中，松弛层16以组分梯度层生长(未图示)，其中，第一层具有较低浓度锗，且最后一层具有最终浓度锗。随着深度增加，组分梯度层将自然松弛，因此，各层的下部与上部相比应变较大。在一个示例实施例中，将一系列组分梯度层(锗浓度比下层提高约6至约10质量百分比)生长至约0.5至约1微米的深度，以使顶部组分梯度层的上表面基本松弛。还存在松弛松弛层16的其它方法，例如通过离子注入。松弛引起松弛层16与衬底10之间的晶格破裂，因此松弛层16的晶格将基于所使用的硅和锗的浓度的自然结晶原子间距离形成。
松弛层16具有数个缺陷，因此在松弛层16上方形成松弛低缺陷层17。松弛低缺陷层17在已松弛松弛层16以后形成，且可通过外延生长形成，如上所述。松弛低缺陷层17的外延生长形成单晶结构，因此松弛层16中的结晶缺陷不会出现于松弛低缺陷层17中。松弛低缺陷层17具有与松弛层16的上表面类似的硅和锗浓度，例如在一个示例实施例中约25质量百分比锗。
在松弛层16及松弛低缺陷层17上方形成超陡后退阱18，例如通过上述的外延生长形成。超陡后退阱18包括硅和锗，浓度类似松弛低缺陷层17，因此超陡后退阱18的晶格松弛。超陡后退阱18经碳掺杂并形成掺杂物离子运动的障碍，其中，该碳位于晶格中的间隙空间中。通过离子注入、外延生长或扩散可使超陡后退阱18掺杂碳，如上所述。超陡后退阱18防止掺杂物离子自衬底运动进入复合鳍片层20。复合鳍片层20将成为FinFET的沟道，因此不想要未经控制的掺杂物离子运动进入复合鳍片层20。
接着，在超陡后退阱18上方形成复合鳍片层20。复合鳍片层20包括硅和锗，浓度类似超陡后退阱18以及松弛低缺陷层17，因此复合鳍片层20的晶格基本松弛。复合层14的各组成部分(松弛层16、松弛低缺陷层17、超陡后退阱18，以及复合鳍片层20)具有类似浓度的硅和锗，因此整个复合层14基本松弛，除在一些实施例中松弛层16可能包括浓度梯度以外。
现在请参照图3所示的示例实施例，在复合层14上方形成鳍片硬掩膜22。鳍片硬掩膜22通过沉积氮化硅形成，例如通过在低压化学气相沉积炉中反应氨与二氯硅烷。接着，在鳍片硬掩膜22上方形成鳍片光阻层24，并对其图案化及显影，以形成多个鳍片。在一个示例实施例中，鳍片光阻层24(以及下述其它光阻层)通过旋涂沉积，并通过具有透明部分以及不透明部分的掩膜暴露于光或其它电磁辐射来图案化。光在该光阻中引起化学变化，从而能够选择性移除暴露部分或未暴露部分。想要的位置使用有机溶剂移除，且鳍片光阻层24保留于鳍片硬掩膜22的想要位置上方。
接着，在复合层14中形成多个鳍片26，如图4所示，并继续参照图3。在一些实施例中，鳍片26延伸进入复合层14下方的衬底10，但在其它实施例中，鳍片26完全位于复合层14内。通过非等向性蚀刻鳍片26之间的材料，在相邻鳍片26之间形成沟槽28。在该蚀刻制程以前或以后移除鳍片光阻层24，例如通过使用含氧等离子体。在一个示例实施例中，利用氢和三氟化氮(NF3)进行等离子蚀刻来移除未被鳍片光阻层24覆盖的鳍片硬掩膜22的部分，并利用四氯化碳进行反应离子蚀刻来形成沟槽28的其余部分。接着，在沟槽28中形成沟槽绝缘体30，以隔开相邻鳍片26。在一个示例实施例中，为形成沟槽绝缘体30，在沟槽28及鳍片26上方覆被沉积氧化硅，接着执行化学机械平坦化制程以使表面光滑并移除在鳍片26上方延伸的多余氧化硅。接着，在沟槽28内选择性蚀刻该氧化硅至想要的水平，从而形成沟槽绝缘体30。可例如利用硅烷及氧进行化学气相沉积来沉积氧化硅，并可使用缓冲氢氟酸，例如氟化铵与氢氟酸混合，来选择性蚀刻氧化硅。
现在请参照图5，它是鳍片26的剖视图，并继续参照图4。图5为沿图4的轴线5-5的剖视图。通过例如利用热磷酸执行湿式蚀刻来移除鳍片硬掩膜22，接着在鳍片26上方形成栅极绝缘体32。栅极绝缘体32可为氧化硅，通过在约900℃至约1200℃的水和氧环境中氧化鳍片26的表面形成该氧化硅，或者可沉积栅极绝缘体32，例如利用硅烷及氧执行化学气相或原子层沉积来沉积氧化硅层。
现在请参照图6所示的示例实施例，在栅极绝缘体32上方沉积由多晶硅构成的伪栅极层34，例如利用硅烷执行低压化学气相沉积来形成。在伪栅极层34上方沉积由氮化硅构成的栅极硬掩膜36，以及在栅极硬掩膜36上方沉积栅极光阻层38，并对其图案化，如上所述。栅极光阻层38经图案化以保留于将设置晶体管的栅极的区域上方。接着，通过选择性蚀刻移除栅极硬掩膜36的暴露部分，如上所述。在一个替代实施例中，形成永久栅极而不是伪栅极。
通过移除栅极光阻层38被移除处的栅极硬掩膜36及伪栅极层34，在栅极绝缘体32上方形成伪栅极40，如图7所示，并继续参照图6。从栅极光阻层被移除处还移除栅极绝缘体32，例如通过如上所述的缓冲氢氟酸蚀刻。接着，在伪栅极40的相对两侧上形成栅极间隙壁42，且栅极硬掩膜36保留于伪栅极40上方。为形成栅极间隙壁42，可覆被沉积氮化硅，接着非等向蚀刻所沉积的氮化硅，以保留邻近伪栅极40的垂直部分作为栅极间隙壁42。可利用氨及硅烷执行低压化学气相沉积来沉积氮化硅，并利用氢及三氟化氮执行干式等离子蚀刻来非等向移除该氮化硅。该氮化硅非等向性蚀刻停止于自伪栅极40上方蚀刻栅极硬掩膜36前。伪栅极40延伸于鳍片26的顶部及侧面，因此这些区域被伪栅极40覆盖。
现在请参照图8的示例实施例。通过蚀刻鳍片26中的复合层14，在伪栅极40的相对侧上形成源极开口50及漏极开口52，例如利用硝酸、水以及氟化铵执行湿式蚀刻来形成。或者，可使用反应离子蚀刻或其它蚀刻化学。伪栅极40覆盖鳍片26的部分，因此位于伪栅极40下方的鳍片26保持不变。可能自伪栅极40及栅极间隙壁42下方蚀刻移除鳍片26的部分，但被伪栅极40保护的鳍片26的大部分保持不变。在一个替代实施例中，如需要，可使用硬掩膜及光阻(未图示)来延伸鳍片26的部分，使其免于蚀刻。源极开口50及漏极开口52可延伸穿过超陡后退阱18，但蚀刻停止于穿过松弛低缺陷层17前，以使源极及漏极开口50、52不会延伸进入松弛层16。源极及漏极开口50、52中不想要松弛层16中的结晶缺陷。因此，松弛低缺陷层17的至少部分(即复合层14的部分)保留于衬底10与源极及漏极开口50、52之间。如上所述，复合层14包括硅和锗，因此，源极开口50及漏极开口52与底部上的硅和锗的松弛混合物相邻并与伪栅极40下方的鳍片26的部分相邻，且该松弛混合物具有低结晶缺陷。
现在请参照图9。将多个鳍片26中的部分指定为“P”型鳍式场效应晶体管(PFinFET)的P鳍片27，部分指定为“N”型鳍式场效应晶体管(N FinFET)的N鳍片29。通过浅沟槽隔离(未图示)可选择性隔开N鳍片29与P鳍片27，可利用本领域技术人员已知的方法形成该浅沟槽隔离。对于P鳍片27及N鳍片29，上述复合层外延生长制程基本相同，因此无需掩蔽一种类型FinFET的鳍片同时外延生长另一种类型FinFET的鳍片。这消除了针对“N”型及“P”型FinFET的独立鳍片26重复制造步骤的需要。不过，“N”型与“P”型FinFET的源极及漏极是不同的，因此掩蔽一种类型，同时形成另一种类型的源极及漏极。在一个示例实施例中，首先掩蔽N鳍片29，但在其它实施例中首先掩蔽P鳍片27。在所有鳍片26上方形成隔离硬掩膜51，并在隔离硬掩膜51上方形成隔离光阻层53。隔离硬掩膜51可为氮化硅，其可如上所述形成，且隔离光阻层53经图案化以暴露P鳍片27并掩蔽N鳍片29。通过例如利用氢及三氟化氮(NF3)执行等离子蚀刻(如上所述)来移除暴露的隔离硬掩膜51，并例如使用含氧等离子体来移除隔离光阻层53。接着，针对P鳍片27以及“P”型FinFET形成源极及漏极，后面将作更详细说明。在P鳍片27的源极及漏极形成以后，移除位于N鳍片29上方的剩余隔离硬掩膜51，例如通过利用氢及三氟化氮执行等离子蚀刻(如上所述)来移除。接着，重复掩蔽制程以掩蔽P鳍片27并形成N鳍片29的源极及漏极。
接着，在源极开口50及漏极开口52中形成多个源极54及漏极56，如图10所示，并继续参照图8及9。在一个示例实施例中，自复合层14中的硅和锗外延生长源极54及漏极56，因此，源极54及漏极56物理耦接复合层14。对于“N”型FinFET，由掺杂磷、砷或其它“N”型掺杂物的硅外延生长源极54及漏极56。通过将硅源(例如硅烷或四氯化硅)越过加热的复合层14，可外延生长源极54及漏极56，需要时可添加离子掺杂杂质。单晶源极54具有应变源极晶格，且漏极56具有应变漏极晶格，因为硅自硅/锗材料外延生长。该晶格具有拉伸应变，在硅锗鳍片中传递的拉伸应力量级为0.7至1.5吉帕(GPa)，其具有比未应变硅鳍片高约70至约100％的电子迁移率。
对于“P”型FinFET，由硅和锗与硼或其它“P”型掺杂物外延生长源极54及漏极56。通过化学气相沉积或分子束外延可外延生长源极54及漏极56，其中，复合层14分别暴露于添加离子掺杂杂质的原子锗和硅的反应气体或束。在外延生长期间通过增加原子锗的浓度而在源极54及漏极56中形成锗浓度梯度。在一个示例实施例中，锗浓度开始于约50质量百分比并在一些实施例中增加至约95质量百分比或更高，以及在另一些实施例中增加至约99质量百分比或更高。复合层14包括锗，例如约25质量百分比，因此与自基本纯的结晶硅基生长相比，利用较高的初始锗浓度可生长具有应变晶格的源极54及漏极56。源极54及漏极56分别具有源极表面58及漏极表面60，因此，在各种实施例中，源极及漏极表面58、60的锗浓度为约95至约99质量百分比或更高。在一些实施例中，锗浓度大于复合层14中的锗浓度，因此“P”型FinFET中可应变源极晶格及漏极晶格。在替代实施例中，由于浓度梯度太陡以致不能保持应变状态的晶格，晶格破裂，因此“P”型FinFET的源极54及漏极56松弛。与具有松弛晶格的硅沟道相比，松弛锗和硅的沟道本身具有稍高的空穴迁移率且对应力更敏感。因此，与硅鳍片相比，在硅/锗鳍片上具有相同水平的应变的情况下可获得较大的总体电子迁移率提升。
外延生长建立于现有晶格上，因此在栅极间隙壁42或栅极硬掩膜36上不发生生长。可使源极54及漏极56生长至比鳍片26更宽。在一些实施例中，鳍片26很薄，例如约8纳米宽，因此较宽的源极54及漏极56有助于改进接触对齐及电性连接。与窄的源极54及漏极56相比，接触更容易与较宽的源极54及漏极56对齐并建立电性连接。
现在请参照图11的示例实施例，并继续参照图8至10。移除伪栅极40并使用替代栅极72替代。在这方面，在伪栅极40、源极54及漏极56以及其它区域上方沉积层间介电层74，接着通过化学机械平坦化制程移除层间介电层74的顶部。持续该化学机械平坦化制程直至自伪栅极40上方移除栅极硬掩膜36，从而暴露伪栅极40的顶面。接着，例如利用具有约3％氧的溴化氢等离子体来选择性蚀刻伪栅极40。接着，在设置伪栅极40的空间中形成替代栅极72。利用本领域技术人员已知的方法及技术形成替代栅极72，且可使用许多不同材料，例如钨、铝或氮化钛。利用化学机械平坦化或选择性蚀刻可移除任意多余材料。在替代栅极72形成以后，沉积更多层间介电层74。
在源极表面58及漏极表面60形成接触层70。在一些实施例中，例如当源极及漏极表面58、60包括较大浓度硅时，接触层70为硅化物，但在其它实施例中，例如当源极及漏极表面58、60基本为锗时，接触层70为锗化金属。穿过层间介电层74形成导孔(未图示)，以暴露将要形成电性接触的表面，例如源极及漏极表面58、60以及替代栅极72的表面。例如通过溅镀或化学气相沉积，在该些暴露表面上沉积金属薄层，并通过后续退火形成接触层70。在一个示例实施例中，沉积镍(Ni)，接着在约240℃至约320℃的第一温度下退火约10至约40秒，接着在约400℃至约500℃的第二温度下退火约20至约40秒。可使用其它金属，并针对所选择的金属调整该退火制程。可使用湿式蚀刻移除金属多余部分，其不与硅以外的其它材料反应。例如，可使用硝酸、乙酸以及硫酸的混合物来选择性蚀刻镍。
利用本领域技术人员已知的技术形成接触76。接触76与其它电子组件电性连接，以形成集成电路80。接触76与源极54及漏极56上的接触层70形成电性连接。“P”型FinFET的源极及漏极表面58、60为基本纯的锗，锗浓度大于约95质量百分比或约99质量百分比，因此接触76与接触层70之间的电性连接具有可忽略不计的肖特基能障。例如，在锗浓度大于约95质量百分比的结晶硅锗上形成的金属接触与金属层具有低于0.1伏的肖特基能障。这与与接触形成电性连接处具有较高浓度硅的源极54及漏极56相比，性能得以提升。
尽管前面的详细说明中提供了至少一个示例实施例，但应当了解，存在大量的变更。还应当了解，这个或这些示例实施例仅为示例，并非意图以任意方式限制本发明的范围、应用或配置。相反，前面的详细说明将为本领域的技术人员提供一个方便的指南来实施一个或多个实施例。应当理解，在示例实施例中所述的元件的功能及布局中可作各种变更，而不背离权利要求所规定的本发明的范围。

Claims (20)

1.一种制造集成电路的方法，包括：
在衬底上方形成复合层，其中，该复合层包括结晶硅和锗，且该衬底包括结晶硅，以及其中，复合层晶格松弛，这意味着结晶体中的原子处于该结晶体的材料的自然结晶原子间距离；
自该复合层形成鳍片；
在该鳍片上方形成栅极；
移除位于该栅极的相对侧上的该鳍片的部分，以形成源极开口及漏极开口；以及
在该源极开口中形成源极以及在该漏极开口中形成漏极。
2.如权利要求1所述的方法，其中，形成该源极及该漏极还包括形成该源极及该漏极以使该源极及该漏极包括90质量百分比或更高的结晶硅，以及其中，源极晶格应变且漏极晶格应变。
3.如权利要求2所述的方法，其中，形成该源极及该漏极还包括形成具有掺杂物的该源极及该漏极，其中，该掺杂物包括磷、砷以及锑的其中一种或多种。
4.如权利要求1所述的方法，其中，形成该源极及该漏极还包括形成该源极及该漏极以使该源极及该漏极包括硅和锗，以及其中，该锗为50质量百分比或更高。
5.如权利要求4所述的方法，其中，形成该源极及该漏极还包括形成具有锗浓度梯度的该源极及该漏极，其中，源极表面及漏极表面的锗浓度大于95质量百分比的锗。
6.如权利要求4所述的方法，其中，形成该源极及该漏极还包括形成具有掺杂物的该源极及该漏极，其中，该掺杂物包括硼、铝、镓以及铟的其中一种或多种。
7.如权利要求1所述的方法，其中，形成该复合层还包括：
形成包括硅和锗的松弛层；
松弛松弛晶格结构；以及
通过外延生长在该松弛层上方形成复合鳍片层，其中，该复合鳍片层包括硅和锗。
8.如权利要求7所述的方法，其中，形成该复合层还包括：
在该松弛层上方形成松弛低缺陷层；以及
在该松弛低缺陷层上方形成超陡后退阱，其中，该超陡后退阱包括硅、锗以及碳。
9.如权利要求1所述的方法，其中，在该鳍片上方形成该栅极还包括在形成该源极及该漏极以前在该鳍片上方形成伪栅极；以及
使用替代金属栅极替代该伪栅极。
10.如权利要求1所述的方法，其中，形成该鳍片还包括形成多个鳍片，该方法还包括：
将该多个鳍片的部分指定为N鳍片，部分指定为P鳍片；以及
其中，在该源极开口中形成该源极以及在该漏极开口中形成该漏极还包括在形成该源极及该漏极以前交替掩蔽该N鳍片及该P鳍片。
11.一种制造集成电路的方法，包括：
在衬底上方形成多个鳍片，其中，该多个鳍片包括硅和锗，其中，该衬底包括硅，其中，该多个鳍片中的晶格松弛，这意味着结晶体中的原子处于该结晶体的材料的自然结晶原子间距离，以及其中，将该多个鳍片划分为“N”型鳍式场效应晶体管指定的N鳍片以及为“P”型鳍式场效应晶体管指定的P鳍片；
在该多个鳍片上方形成多个伪栅极；
移除位于该多个伪栅极的相对侧上的该多个鳍片的部分，以形成多个源极开口以及多个漏极开口；
掩蔽该N鳍片；
针对该P鳍片，在该源极开口中形成源极以及在该漏极开口中形成漏极，其中，该P鳍片的该源极及该漏极包括结晶硅和锗；
掩蔽该P鳍片；以及
针对该N鳍片，在该源极开口中形成源极以及在该漏极开口中形成漏极，其中，该N鳍片的该源极及该漏极包括90质量百分比或更高的结晶硅。
12.如权利要求11所述的方法，其中，形成该多个鳍片还包括：
在该衬底上方形成复合层，其中，该复合层包括硅和锗；以及
在该复合层中形成该多个鳍片。
13.如权利要求12所述的方法，其中，移除位于该多个伪栅极的相对侧上的该多个鳍片还包括保留位于该源极开口及该漏极开口下方的该复合层的至少部分。
14.如权利要求13所述的方法，其中，针对该N鳍片，在该源极开口中形成该源极以及在该漏极开口中形成该漏极还包括在该源极开口及该漏极开口中外延生长硅，以使源极晶格应变以及漏极晶格应变。
15.如权利要求12所述的方法，其中，形成该复合层还包括：
在该衬底上方形成包括硅和锗的松弛层；
松弛应力松弛晶格结构；以及
通过外延生长在该松弛层上方形成复合鳍片层。
16.如权利要求15所述的方法，其中，形成该复合层还包括：
在该松弛层上方形成松弛低缺陷层；以及
在该松弛低缺陷层上方形成超陡后退阱，其中，该超陡后退阱包括硅、锗以及碳。
17.如权利要求16所述的方法，其中，移除位于该多个伪栅极的相对侧上的该多个鳍片还包括移除该超陡后退阱。
18.如权利要求11所述的方法，其中，针对该P鳍片，在该源极开口中形成该源极以及在该漏极开口中形成该漏极还包括外延生长具有锗浓度梯度的硅和锗，以使源极表面的锗浓度为95质量百分比或更高，以及漏极表面的锗浓度为95质量百分比或更高。
19.如权利要求11所述的方法，还包括：
形成与该P鳍片的该源极电性连接的接触，其中，源极至接触的肖特基能障小于0.1伏。
20.一种集成电路，包括：
鳍片，包括位于衬底上方的复合层，其中，该复合层包括结晶硅和锗，该衬底包括结晶硅，以及复合层晶格松弛，这意味着结晶体中的原子处于该结晶体的材料的自然结晶原子间距离；
栅极，位于该鳍片上方；
源极，与该复合层物理耦接，其中，该源极包括结晶硅，其具有应变的源极晶格；以及
漏极，与该复合层物理耦接，其中，该漏极包括结晶硅,其具有应变的漏极晶格。
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